JP3389389B2 - 可変長コード復号化装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は可変長コードの復号
化装置に関し、特に、ルックアップテーブルの検索過程
での遅延を効果的に減らすことによって、高速の復号化
動作を実行し得る可変長コードの改善された復号化装置
に関する。
化装置に関し、特に、ルックアップテーブルの検索過程
での遅延を効果的に減らすことによって、高速の復号化
動作を実行し得る可変長コードの改善された復号化装置
に関する。
【０００２】
【従来の技術】可変長符号化法は、情報保存型のデータ
圧縮のためにしばしば用いられている方法である。より
詳しくは、この方法はデータの統計値に基づいて、固定
語長のデータを可変長符号語に変換するために用いられ
る。可変長符号語のコード長は、より短い符号語がより
頻繁に発生するデータを表し、より長い符号語が比較的
低い頻度で発生するデータを表すように定められる。可
変長符号語を全ての可能なソースデータのライブラリに
適切に割り当てることによって、その可変長符号語の平
均ワード長が元のソースデータのワード長より短くなっ
て、よって、データ圧縮を効果的に実現することができ
る。
圧縮のためにしばしば用いられている方法である。より
詳しくは、この方法はデータの統計値に基づいて、固定
語長のデータを可変長符号語に変換するために用いられ
る。可変長符号語のコード長は、より短い符号語がより
頻繁に発生するデータを表し、より長い符号語が比較的
低い頻度で発生するデータを表すように定められる。可
変長符号語を全ての可能なソースデータのライブラリに
適切に割り当てることによって、その可変長符号語の平
均ワード長が元のソースデータのワード長より短くなっ
て、よって、データ圧縮を効果的に実現することができ
る。
【０００３】これに関連して、ハフマン符号化法は既知
の統計的データに対して最小の冗長性の可変長コードを
構成するために主に用いられる。一般に、符号化過程は
テーブルをアドレス指定するために入力データを用いる
ルックアップテーブルを検索する過程によって実現し得
る。符号語及びワード長情報は、テーブルの内容として
格納され、バッファを用いて一定のデータ速度で順番に
データチャネル上へ出力される。
の統計的データに対して最小の冗長性の可変長コードを
構成するために主に用いられる。一般に、符号化過程は
テーブルをアドレス指定するために入力データを用いる
ルックアップテーブルを検索する過程によって実現し得
る。符号語及びワード長情報は、テーブルの内容として
格納され、バッファを用いて一定のデータ速度で順番に
データチャネル上へ出力される。
【０００４】しかし、受信側における復号化過程は、符
号化過程よりはるかに複雑である。コード長が可変的で
あるため、各符号語をソースのシンボルに復号化する前
に、各符号語を得るために受信されたビットストリング
を分割しなければならない。その結果、可変長デコーダ
は可変長エンコーダより一層複雑な構成となる。
号化過程よりはるかに複雑である。コード長が可変的で
あるため、各符号語をソースのシンボルに復号化する前
に、各符号語を得るために受信されたビットストリング
を分割しなければならない。その結果、可変長デコーダ
は可変長エンコーダより一層複雑な構成となる。
【０００５】可変長符号語のストリームを復号化するた
めの幾つかの復号化装置が提示されているが、そのう
ち、１９９０年２月６日にＧａｒｙ Ｋａｈａｎに付与
された米国特許第４，８９９，１４９号明細書に開示さ
れているツリー探索アルゴリズムを用いる可変長コード
（ＶＬＣ）デコーダが主に用いられる。このＶＬＣデコ
ーダにおいて、ＶＬＣは符号語が葉（または、ターミナ
ルノードとも称する）となるツリー構造により表現され
る。復号化過程はコードツリーの根の部分から始まっ
て、受信されたビットストリームにより各ノードで２つ
の枝のうちの１つを選択するように誘導される。葉（即
ち、符号語）に至ると、符号語が検出されると共に、残
りのビットストリームから分割される。このような形態
の復号化装置は、ツリーに対応する論理回路及びコード
ツリーを通じた論理回路を有する。しかしながら、この
ＶＬＣデコーダは、コードツリーを用いるビット単位の
探索方法が復号化された各シンボルに対して必要なた
め、特に、長い符号語に対しては動作速度が低くなる。
めの幾つかの復号化装置が提示されているが、そのう
ち、１９９０年２月６日にＧａｒｙ Ｋａｈａｎに付与
された米国特許第４，８９９，１４９号明細書に開示さ
れているツリー探索アルゴリズムを用いる可変長コード
（ＶＬＣ）デコーダが主に用いられる。このＶＬＣデコ
ーダにおいて、ＶＬＣは符号語が葉（または、ターミナ
ルノードとも称する）となるツリー構造により表現され
る。復号化過程はコードツリーの根の部分から始まっ
て、受信されたビットストリームにより各ノードで２つ
の枝のうちの１つを選択するように誘導される。葉（即
ち、符号語）に至ると、符号語が検出されると共に、残
りのビットストリームから分割される。このような形態
の復号化装置は、ツリーに対応する論理回路及びコード
ツリーを通じた論理回路を有する。しかしながら、この
ＶＬＣデコーダは、コードツリーを用いるビット単位の
探索方法が復号化された各シンボルに対して必要なた
め、特に、長い符号語に対しては動作速度が低くなる。
【０００６】その動作速度を向上させるために提示され
たＶＬＣデコーダのうちの１つは、１９９２年１２月２
２日にＭｉｎｇ−Ｔｉｎｇ Ｓｕｎらに付与された米国
特許第５，１７３，６９５号と第５，２４５，３３８号
明細書に開示されているようなルックアップテーブルに
基づくＶＬＣデコーダである。このようなデコーダは、
各々が最大の符号語長と等しいビット数の格納能力を有
すると共に、一定の長さのデータセグメントとして符号
化されるビットストリームを格納する入力バッファメモ
リから供給された連続したビットを格納する２つの縦列
結合されたラッチ回路と、この２つのラッチ回路と接続
されていると共に、最大の符号語長と等しい長さの復号
化ウィンドウ出力を発生するバレルシフタと、最大の符
号語長を法として順番に復号化された可変長符号語のコ
ード長を累算する累算器と、移動可能な復号化ウィンド
ウ出力に含まれた可変長符号語に対応する固定語長の符
号語を出力すると共に、可変長符号語のコード長を出力
するルックアップテーブルメモリデバイスとを含む。符
号語が各クロックサイクル毎に復号化されるとき、その
コード長が累算され、バレルシフタの復号化ウィンドウ
は復号化されるべき次の符号語の第１ビットから始まる
ようにシフトされる。クロックサイクルの間、累算され
たコード長が最大の符号語長を超える場合、即ち、第２
ラッチ回路内の全ビットが復号化された場合、第１ラッ
チ回路内のビットは第２ラッチ回路へ伝送され、次の一
定のデータセグメントが入力バッファメモリから第１ラ
ッチ回路に読取られる。
たＶＬＣデコーダのうちの１つは、１９９２年１２月２
２日にＭｉｎｇ−Ｔｉｎｇ Ｓｕｎらに付与された米国
特許第５，１７３，６９５号と第５，２４５，３３８号
明細書に開示されているようなルックアップテーブルに
基づくＶＬＣデコーダである。このようなデコーダは、
各々が最大の符号語長と等しいビット数の格納能力を有
すると共に、一定の長さのデータセグメントとして符号
化されるビットストリームを格納する入力バッファメモ
リから供給された連続したビットを格納する２つの縦列
結合されたラッチ回路と、この２つのラッチ回路と接続
されていると共に、最大の符号語長と等しい長さの復号
化ウィンドウ出力を発生するバレルシフタと、最大の符
号語長を法として順番に復号化された可変長符号語のコ
ード長を累算する累算器と、移動可能な復号化ウィンド
ウ出力に含まれた可変長符号語に対応する固定語長の符
号語を出力すると共に、可変長符号語のコード長を出力
するルックアップテーブルメモリデバイスとを含む。符
号語が各クロックサイクル毎に復号化されるとき、その
コード長が累算され、バレルシフタの復号化ウィンドウ
は復号化されるべき次の符号語の第１ビットから始まる
ようにシフトされる。クロックサイクルの間、累算され
たコード長が最大の符号語長を超える場合、即ち、第２
ラッチ回路内の全ビットが復号化された場合、第１ラッ
チ回路内のビットは第２ラッチ回路へ伝送され、次の一
定のデータセグメントが入力バッファメモリから第１ラ
ッチ回路に読取られる。
【０００７】たとえ、このような装置が、ルックアップ
テーブルに基づく可変長復号化を通じて、動作速度を向
上させることができるとしても、例えば、高精細度テレ
ビジョンシステムで要求される高速の復号化動作に対す
る悪影響を有し、ルックアップテーブルの検索処理によ
る遅延を減らすことが不可能であるため、動作遅延を充
分に減少させるＶＬＣ符号化装置を提供できない。
テーブルに基づく可変長復号化を通じて、動作速度を向
上させることができるとしても、例えば、高精細度テレ
ビジョンシステムで要求される高速の復号化動作に対す
る悪影響を有し、ルックアップテーブルの検索処理によ
る遅延を減らすことが不可能であるため、動作遅延を充
分に減少させるＶＬＣ符号化装置を提供できない。
【０００８】
【発明が解決しようとする課題】従って、本発明の主な
目的は、ルックアップテーブルの検索処理による動作遅
延を減らすことによって、効果的に復号化動作を実現す
るＶＬＣ復号化装置を提供することである。
目的は、ルックアップテーブルの検索処理による動作遅
延を減らすことによって、効果的に復号化動作を実現す
るＶＬＣ復号化装置を提供することである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、一定のクロック信号にて、可変
長符号語の最大の長さと等しい長さを有する固定語長の
セグメントに符号化されるべき入力ビットストリームを
格納したバッファから供給される順次的な可変長符号語
を復号化するための可変長コード復号化装置であって、
読取り信号に応じて、前記バッファからの２つの連続す
る固定語長のセグメントを格納する第１及び第２ビット
格納手段と、前記第１及び第２ビット格納手段に接続さ
れ、前記２つの固定語長のセグメントのＭビットのウィ
ンドウ出力シーケンスを供給すると共に、前記２つの固
定語長のセグメント内で、前記ウィンドウ出力シーケン
スが始まるビット位置を表す位置制御信号と、前記ウィ
ンドウ出力シーケンスに含まれるべきビット数を表す符
号語長信号とに応じて、シフトされる出力ウィンドウ
（ここで、Ｍは、０から前記可変長符号語の最大の長さ
の１／２まで変わる数）を有するビットシフティング手
段と、前記ウィンドウ出力シーケンスをＮビットの出力
シーケンスの下位側ビットとして用いて、前記Ｎビット
の出力シーケンスを発生する（ここで、Ｎは前記可変長
符号語の最大の長さの１／２に当たる）ビット発生手段
と、前記ビット発生手段に接続され、前記符号語長信号
に応じて、前記２つの固定語長のセグメントの復号化出
力シーケンスを発生する復号化シーケンス発生手段と、
前記復号化シーケンス発生手段に接続され、複数のルッ
クアップテーブルを有し、前記復号化出力シーケンスの
第１ビット位置から始まる可変長符号語に応じて、固定
語長の可変長符号語を発生し、かつ前記可変長符号語に
対応する符号語長を発生するメモリ手段と、出力選択信
号及びクロック信号を発生する制御手段と、前記クロッ
ク信号及び前記出力選択信号に応じて、前記発生された
固定語長の可変長符号語と、前記可変長符号語に対応す
る前記符号語長のうちで、出力符号語と出力符号語長と
を選択する出力選択手段と、累算された符号語長に１を
加えて、前記位置制御信号を発生し、前記選択された符
号語長と前記累算された符号語長とを累算し、前記累算
された符号語長が前記可変長符号語の最大の長さの１／
２より大きい場合、前記バッファに格納された固定語長
のセグメントを取出して、前記第１ビット格納手段に格
納し、前記第１ビット格納手段に既に格納された前記固
定語長のセグメントを前記第２ビット格納手段へ伝送す
るようにする読取り信号を発生するけた上げ信号発生手
段とを含むことを特徴とする。
めに、本発明によれば、一定のクロック信号にて、可変
長符号語の最大の長さと等しい長さを有する固定語長の
セグメントに符号化されるべき入力ビットストリームを
格納したバッファから供給される順次的な可変長符号語
を復号化するための可変長コード復号化装置であって、
読取り信号に応じて、前記バッファからの２つの連続す
る固定語長のセグメントを格納する第１及び第２ビット
格納手段と、前記第１及び第２ビット格納手段に接続さ
れ、前記２つの固定語長のセグメントのＭビットのウィ
ンドウ出力シーケンスを供給すると共に、前記２つの固
定語長のセグメント内で、前記ウィンドウ出力シーケン
スが始まるビット位置を表す位置制御信号と、前記ウィ
ンドウ出力シーケンスに含まれるべきビット数を表す符
号語長信号とに応じて、シフトされる出力ウィンドウ
（ここで、Ｍは、０から前記可変長符号語の最大の長さ
の１／２まで変わる数）を有するビットシフティング手
段と、前記ウィンドウ出力シーケンスをＮビットの出力
シーケンスの下位側ビットとして用いて、前記Ｎビット
の出力シーケンスを発生する（ここで、Ｎは前記可変長
符号語の最大の長さの１／２に当たる）ビット発生手段
と、前記ビット発生手段に接続され、前記符号語長信号
に応じて、前記２つの固定語長のセグメントの復号化出
力シーケンスを発生する復号化シーケンス発生手段と、
前記復号化シーケンス発生手段に接続され、複数のルッ
クアップテーブルを有し、前記復号化出力シーケンスの
第１ビット位置から始まる可変長符号語に応じて、固定
語長の可変長符号語を発生し、かつ前記可変長符号語に
対応する符号語長を発生するメモリ手段と、出力選択信
号及びクロック信号を発生する制御手段と、前記クロッ
ク信号及び前記出力選択信号に応じて、前記発生された
固定語長の可変長符号語と、前記可変長符号語に対応す
る前記符号語長のうちで、出力符号語と出力符号語長と
を選択する出力選択手段と、累算された符号語長に１を
加えて、前記位置制御信号を発生し、前記選択された符
号語長と前記累算された符号語長とを累算し、前記累算
された符号語長が前記可変長符号語の最大の長さの１／
２より大きい場合、前記バッファに格納された固定語長
のセグメントを取出して、前記第１ビット格納手段に格
納し、前記第１ビット格納手段に既に格納された前記固
定語長のセグメントを前記第２ビット格納手段へ伝送す
るようにする読取り信号を発生するけた上げ信号発生手
段とを含むことを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施例につ
いて図面を参照しながらより詳しく説明する。
いて図面を参照しながらより詳しく説明する。
【００１１】図１には、本発明の好適な実施例に基づ
く、ＶＬＣデコーダ１００のブロック図が示されてい
る。説明の便宜上、復号化されるべき可変長符号語の最
大長は１６ビットと仮定する。ＶＬＣデコーダ１００
は、連続したビットストリームとして入力された可変長
符号語を復号化して、ある一定のシンボルクロックにて
可変長符号語に対応する復号化された固定語長の符号語
を出力する。
く、ＶＬＣデコーダ１００のブロック図が示されてい
る。説明の便宜上、復号化されるべき可変長符号語の最
大長は１６ビットと仮定する。ＶＬＣデコーダ１００
は、連続したビットストリームとして入力された可変長
符号語を復号化して、ある一定のシンボルクロックにて
可変長符号語に対応する復号化された固定語長の符号語
を出力する。
【００１２】データチャネル５２へ受信された直列デー
タストリームは、バッファ１０１へ入力される。このバ
ッファ１０１は、直列データストリームの可変長符号語
を固定語長のデータセグメントとして格納した後、リー
ド線３２の読み取り信号に応じて、リード線１１へ固定
語長のデータセグメント（例えば、８ビットのセグメン
ト）を出力する。ここで、データセグメントのビット長
は、可変長符号語の最大ビット長の１／２に対応する。
タストリームは、バッファ１０１へ入力される。このバ
ッファ１０１は、直列データストリームの可変長符号語
を固定語長のデータセグメントとして格納した後、リー
ド線３２の読み取り信号に応じて、リード線１１へ固定
語長のデータセグメント（例えば、８ビットのセグメン
ト）を出力する。ここで、データセグメントのビット長
は、可変長符号語の最大ビット長の１／２に対応する。
【００１３】ラッチ回路１０３はバッファメモリ１０１
に接続され、リード線３２の読み取り信号に応じて、固
定語長のデータセグメントを連続して受け取る。また、
ラッチ回路１０５はラッチ回路１０３に従列接続され、
既にラッチ回路１０３に格納された固定語長のデータセ
グメントを受け取る。新たなデータセグメントを供給す
る必要がある場合、リード線３２の読み取り信号をアク
ティブ状態とする。リード線３２の読み取り信号がアク
ティブ状態となると、バッファ１０１は次のデータセグ
メントをリード線１１へ出力する。ラッチ回路１０３は
バッファ１０１からの次のデータセグメントを受け取
り、既にラッチ回路１０３に格納されていたデータセグ
メントをラッチ回路１０５へ供給し、ラッチ回路１０５
内のデータセグメントが更新される。かくして、ラッチ
回路１０５は、ラッチ回路１０３に格納されたデータセ
グメントより時間的に前のデータセグメントを常に格納
している。２つのラッチ回路１０３、１０５に格納され
た２つのデータセグメントは１６ビットの直列入力デー
タからなり、最大の可変長符号語の語長とと等しい。
に接続され、リード線３２の読み取り信号に応じて、固
定語長のデータセグメントを連続して受け取る。また、
ラッチ回路１０５はラッチ回路１０３に従列接続され、
既にラッチ回路１０３に格納された固定語長のデータセ
グメントを受け取る。新たなデータセグメントを供給す
る必要がある場合、リード線３２の読み取り信号をアク
ティブ状態とする。リード線３２の読み取り信号がアク
ティブ状態となると、バッファ１０１は次のデータセグ
メントをリード線１１へ出力する。ラッチ回路１０３は
バッファ１０１からの次のデータセグメントを受け取
り、既にラッチ回路１０３に格納されていたデータセグ
メントをラッチ回路１０５へ供給し、ラッチ回路１０５
内のデータセグメントが更新される。かくして、ラッチ
回路１０５は、ラッチ回路１０３に格納されたデータセ
グメントより時間的に前のデータセグメントを常に格納
している。２つのラッチ回路１０３、１０５に格納され
た２つのデータセグメントは１６ビットの直列入力デー
タからなり、最大の可変長符号語の語長とと等しい。
【００１４】ラッチ回路１０３、１０５に格納された２
つのデータセグメントは、各々の並列リード線１２、１
３を通じてビットシフティング回路１０７へ入力され
る。即ち、新たなセグメントのビットは、前セグメント
のビットと連結された後、ビットシフティング回路１０
７へ入力される。リード線３４のビットシフティング回
路１０７からの出力は、２つの入力データセグメント
（即ち、ラッチ回路１０５からの前データセグメントと
ラッチ回路１０３からの現データセグメント）のＭビッ
トのウィンドウ出力シーケンスである。ここで、Ｍは、
０と最大の可変長符号語の語長の１／２（即ち、８）と
の間の変数である。Ｍビットの出力ウィンドウは、ビッ
トシフティング回路１０７の１６ビットの入力に亘って
シフト可能であり、その位置はリード線３３の位置制御
信号及びリード線５３の符号語長信号によって決定され
る。ここで、位置制御信号は、格納された２つのデータ
セグメント内でウィンドウ出力シーケンスが始まるビッ
トの位置を表し、符号語長はウィンドウ出力シーケンス
に含まれるべきビット数を表す。その後、リード線３４
のＭビットのウィンドウ出力シーケンスは、ビット発生
回路１０９に供給される。このビット発生回路１０９は
Ｍビットのウィンドウ出力シーケンスを用い、８ビット
の出力シーケンスを発生する。即ち、ビット発生回路１
０９は、ウィンドウ出力シーケンスを下位８ビットの出
力シーケンスとして用い、８ビットの出力シーケンスを
発生する。ビット発生回路１０９からリード線１４への
８ビットの出力シーケンスは、ＯＲ回路１１１に供給さ
れる。このＯＲ回路１１１は、１６ビットのラッチ回路
１１３とリード線１５を介して接続されている。ラッチ
回路１１３は、シフタ１１５からのリード線４２への復
号化出力シーケンスをラッチし、下位８ビットシーケン
スと上位８ビットシーケンスとに分割する。復号化出力
シーケンスの分けられた下位及び上位８ビットシーケン
スは、次の復号化出力シーケンスを生成するために、リ
ード線１５を介してＯＲ回路１１１へ、リード線２３を
介してシフタ１１５へ各々供給される。ＯＲ回路１１１
は２つの入力（即ち、ビット発生回路１０９からのリー
ド線１４の８ビット出力シーケンスと、ラッチ回路１１
３からのリード線１５の復号化出力シーケンスの下位８
ビットシーケンスとの論理和演算を行って、演算された
ビットシーケンスをリード線２２へ出力する。その後、
演算復号化出力シーケンスの上位ビットシーケンスをリ
ード線２３を介してへ、演算されたビットシーケンスを
リード線２２を介して各々同時にシフタ１１５に供給す
る。シフタ１１５はリード線５３の符号語長信号に応じ
て、入力された１６ビットシーケンスを上位ビット方向
へシフトさせる。符号語長信号は、ビットシーケンスの
最上位ビット（ＭＳＢ）から数えて何ビットシフトする
かをシフタ１１５へ指示する信号である。かくして、シ
フタ１１５はビットシーケンスのＭＳＢから数えて符号
語長信号に対応する個数のビットを取り除く。その後、
ビットシーケンスの各ビットが符号語長信号（値）だけ
ＭＳＢ方向へシフトされ、シフトされたビット数に対応
する個数のビットシーケンスの下位側のビットをゼロと
する。その後、このような方法で生成された新たなビッ
トシーケンスは、シフタ１１５の出力シーケンスとして
リード線４２へ供給される。
つのデータセグメントは、各々の並列リード線１２、１
３を通じてビットシフティング回路１０７へ入力され
る。即ち、新たなセグメントのビットは、前セグメント
のビットと連結された後、ビットシフティング回路１０
７へ入力される。リード線３４のビットシフティング回
路１０７からの出力は、２つの入力データセグメント
（即ち、ラッチ回路１０５からの前データセグメントと
ラッチ回路１０３からの現データセグメント）のＭビッ
トのウィンドウ出力シーケンスである。ここで、Ｍは、
０と最大の可変長符号語の語長の１／２（即ち、８）と
の間の変数である。Ｍビットの出力ウィンドウは、ビッ
トシフティング回路１０７の１６ビットの入力に亘って
シフト可能であり、その位置はリード線３３の位置制御
信号及びリード線５３の符号語長信号によって決定され
る。ここで、位置制御信号は、格納された２つのデータ
セグメント内でウィンドウ出力シーケンスが始まるビッ
トの位置を表し、符号語長はウィンドウ出力シーケンス
に含まれるべきビット数を表す。その後、リード線３４
のＭビットのウィンドウ出力シーケンスは、ビット発生
回路１０９に供給される。このビット発生回路１０９は
Ｍビットのウィンドウ出力シーケンスを用い、８ビット
の出力シーケンスを発生する。即ち、ビット発生回路１
０９は、ウィンドウ出力シーケンスを下位８ビットの出
力シーケンスとして用い、８ビットの出力シーケンスを
発生する。ビット発生回路１０９からリード線１４への
８ビットの出力シーケンスは、ＯＲ回路１１１に供給さ
れる。このＯＲ回路１１１は、１６ビットのラッチ回路
１１３とリード線１５を介して接続されている。ラッチ
回路１１３は、シフタ１１５からのリード線４２への復
号化出力シーケンスをラッチし、下位８ビットシーケン
スと上位８ビットシーケンスとに分割する。復号化出力
シーケンスの分けられた下位及び上位８ビットシーケン
スは、次の復号化出力シーケンスを生成するために、リ
ード線１５を介してＯＲ回路１１１へ、リード線２３を
介してシフタ１１５へ各々供給される。ＯＲ回路１１１
は２つの入力（即ち、ビット発生回路１０９からのリー
ド線１４の８ビット出力シーケンスと、ラッチ回路１１
３からのリード線１５の復号化出力シーケンスの下位８
ビットシーケンスとの論理和演算を行って、演算された
ビットシーケンスをリード線２２へ出力する。その後、
演算復号化出力シーケンスの上位ビットシーケンスをリ
ード線２３を介してへ、演算されたビットシーケンスを
リード線２２を介して各々同時にシフタ１１５に供給す
る。シフタ１１５はリード線５３の符号語長信号に応じ
て、入力された１６ビットシーケンスを上位ビット方向
へシフトさせる。符号語長信号は、ビットシーケンスの
最上位ビット（ＭＳＢ）から数えて何ビットシフトする
かをシフタ１１５へ指示する信号である。かくして、シ
フタ１１５はビットシーケンスのＭＳＢから数えて符号
語長信号に対応する個数のビットを取り除く。その後、
ビットシーケンスの各ビットが符号語長信号（値）だけ
ＭＳＢ方向へシフトされ、シフトされたビット数に対応
する個数のビットシーケンスの下位側のビットをゼロと
する。その後、このような方法で生成された新たなビッ
トシーケンスは、シフタ１１５の出力シーケンスとして
リード線４２へ供給される。
【００１５】シフタ１１５の出力は、リード線４２を通
じてメモリデバイス１２１に供給される。このメモリデ
バイス１２１はマクロブロックアドレス、マクロブロッ
クタイプ、マクロブロックパターン、動きベクトル及び
ＤＣＴ係数を供給するための幾つかのルックアップテー
ブルからなり、各々のルックアップテーブルは符号語テ
ーブルのＡＮＤ平面、符号語長テーブルのＯＲ平面及び
復号化された符号語テーブルのＯＲ平面を有する。説明
の便宜上、図１は２つのルックアップテーブル１２４、
１２６を備えたメモリデバイス１２１を例として示して
いる。
じてメモリデバイス１２１に供給される。このメモリデ
バイス１２１はマクロブロックアドレス、マクロブロッ
クタイプ、マクロブロックパターン、動きベクトル及び
ＤＣＴ係数を供給するための幾つかのルックアップテー
ブルからなり、各々のルックアップテーブルは符号語テ
ーブルのＡＮＤ平面、符号語長テーブルのＯＲ平面及び
復号化された符号語テーブルのＯＲ平面を有する。説明
の便宜上、図１は２つのルックアップテーブル１２４、
１２６を備えたメモリデバイス１２１を例として示して
いる。
【００１６】公知のように、符号語は、符号語のビット
パターンに従って、符号語テーブルのＡＮＤ平面におけ
るエントリとして表現される。符号語の最大長が１６ビ
ットである符号語ライブラリにある大部分の符号語は、
１６ビット以下の語長であるため、符号語テーブルでの
実際の符号語ビットパターンを超えるビット位置は、
“ＤＯＮ’Ｔ ＣＡＲＥ”位置として指定される。シフ
タ１１５からの１つのシーケンスが、符号語テーブルの
ＡＮＤ平面に格納されている符号語ビットパターンの１
つと一致する場合、１つの符号語が検出される。かくし
て、例えば、可変長符号語のビットパターンが“００”
であり、シフタ１１５からの１６ビットシーケンスが
“０００１ １０１１ ０１１１ ０１１１”である場
合、最初の２つのビットで一致が起こる。従って、最初
の２つのビットが可変長符号語と認定され、次の可変長
符号語は第３ビットから始まる。
パターンに従って、符号語テーブルのＡＮＤ平面におけ
るエントリとして表現される。符号語の最大長が１６ビ
ットである符号語ライブラリにある大部分の符号語は、
１６ビット以下の語長であるため、符号語テーブルでの
実際の符号語ビットパターンを超えるビット位置は、
“ＤＯＮ’Ｔ ＣＡＲＥ”位置として指定される。シフ
タ１１５からの１つのシーケンスが、符号語テーブルの
ＡＮＤ平面に格納されている符号語ビットパターンの１
つと一致する場合、１つの符号語が検出される。かくし
て、例えば、可変長符号語のビットパターンが“００”
であり、シフタ１１５からの１６ビットシーケンスが
“０００１ １０１１ ０１１１ ０１１１”である場
合、最初の２つのビットで一致が起こる。従って、最初
の２つのビットが可変長符号語と認定され、次の可変長
符号語は第３ビットから始まる。
【００１７】リード線４２の復号化出力シーケンスが、
符号語テーブルの各ＡＮＤ平面におけるエントリーと一
致する場合、符号語長テーブルの各ＯＲ平面におけるエ
ントリと、復号化された符号語テーブルの各ＯＲ平面に
おけるエントリとがアクティーブされる。復号化された
符号語テーブルの各ＯＲ平面は、符号語テーブルの各Ａ
ＮＤ平面の一致した可変長符号語に対応する復号化され
た固定語長の符号語を出力選択ブロック１１７へ出力す
る。また、符号語長テーブルの各ＯＲ平面は、各符号語
テーブルの一致した可変長符号語の語長を表す符号語長
信号を出力選択ブロック１１７へ出力する。その後、出
力選択ブロック１１７は、可変長復号化（ＶＬＤ）制御
ブロック１１９からの出力選択信号及びクロック信号に
応じて、ルックアップテーブル１２４、１２６からの２
つの固定語長の符号語のうちの１つと、固定語長の符号
語に対応するコード長とを選択して、リード線５４、５
３へ各々出力する。上述された例では、符号語長テーブ
ルは検出された符号語“００”の長を表す“２”を出力
する。本発明によれば、この符号語長は、ルックアップ
テーブルの検索過程を行うための出力シーケンスを前も
って発生するために、リード線５３を通じてシフタ１１
５へ符号語長信号“２”として供給される。また、リー
ド線５３の符号語長信号は、けた上げ信号発生器１２３
へも入力される。ＶＬＤ制御ブロック１１９からのクロ
ック信号に応じて、けた上げ信号発生器１２３は、既に
累算された８を法とする符号語長に１を加算することに
よって制御信号を発生すると共に、リード線５３の符号
語長信号を既に累算された８を法とする符号語長と累算
する。
符号語テーブルの各ＡＮＤ平面におけるエントリーと一
致する場合、符号語長テーブルの各ＯＲ平面におけるエ
ントリと、復号化された符号語テーブルの各ＯＲ平面に
おけるエントリとがアクティーブされる。復号化された
符号語テーブルの各ＯＲ平面は、符号語テーブルの各Ａ
ＮＤ平面の一致した可変長符号語に対応する復号化され
た固定語長の符号語を出力選択ブロック１１７へ出力す
る。また、符号語長テーブルの各ＯＲ平面は、各符号語
テーブルの一致した可変長符号語の語長を表す符号語長
信号を出力選択ブロック１１７へ出力する。その後、出
力選択ブロック１１７は、可変長復号化（ＶＬＤ）制御
ブロック１１９からの出力選択信号及びクロック信号に
応じて、ルックアップテーブル１２４、１２６からの２
つの固定語長の符号語のうちの１つと、固定語長の符号
語に対応するコード長とを選択して、リード線５４、５
３へ各々出力する。上述された例では、符号語長テーブ
ルは検出された符号語“００”の長を表す“２”を出力
する。本発明によれば、この符号語長は、ルックアップ
テーブルの検索過程を行うための出力シーケンスを前も
って発生するために、リード線５３を通じてシフタ１１
５へ符号語長信号“２”として供給される。また、リー
ド線５３の符号語長信号は、けた上げ信号発生器１２３
へも入力される。ＶＬＤ制御ブロック１１９からのクロ
ック信号に応じて、けた上げ信号発生器１２３は、既に
累算された８を法とする符号語長に１を加算することに
よって制御信号を発生すると共に、リード線５３の符号
語長信号を既に累算された８を法とする符号語長と累算
する。
【００１８】既に累算された８を法とする符号語長が７
を超えた時、けた上げ信号発生器１２３は読み取り信号
を発生する。論理１の読み取り信号は、リード線３２を
通じてバッファ１０１及びラッチ回路１０３へ供給され
て、バッファ１０１内の次の８ビットセグメントがラッ
チ回路１０３へ供給されると共に、ラッチ回路１０３の
データがラッチ回路１０５に伝送される。
を超えた時、けた上げ信号発生器１２３は読み取り信号
を発生する。論理１の読み取り信号は、リード線３２を
通じてバッファ１０１及びラッチ回路１０３へ供給され
て、バッファ１０１内の次の８ビットセグメントがラッ
チ回路１０３へ供給されると共に、ラッチ回路１０３の
データがラッチ回路１０５に伝送される。
【００１９】図１に示すデコーダの動作は、図２及び図
３の表形式で表された例を参照して詳細に説明する。こ
こで、図２に示されているように、入力チャネルからバ
ッファ１０１（図１参照）に入力されるデータストリー
ムが、“０００１ １０１１０１１１ ０１１１ １０
１１ １１１０ １１１１ １１０１ １１０１１１１
０．．．”であると仮定する。
３の表形式で表された例を参照して詳細に説明する。こ
こで、図２に示されているように、入力チャネルからバ
ッファ１０１（図１参照）に入力されるデータストリー
ムが、“０００１ １０１１０１１１ ０１１１ １０
１１ １１１０ １１１１ １１０１ １１０１１１１
０．．．”であると仮定する。
【００２０】図３を参照すれば、第１クロック信号が発
生する前に、シフタ１１５には復号化されるべき第１及
び第２データセグメント（即ち、“０００１ １０１１
０１１１ ０１１１”）が供給され、ラッチ回路１０
５には第３データセグメント（即ち、“１０１１ １１
１０”）が入力され、ラッチ回路１０３には第４データ
セグメント（即ち、“１１１１ １１０１”）が入力さ
れる。この場合に、ラッチ回路１０３、１０５の出力シ
フタ１１５、及びメモリデバイス１１７の出力はノイズ
値である。
生する前に、シフタ１１５には復号化されるべき第１及
び第２データセグメント（即ち、“０００１ １０１１
０１１１ ０１１１”）が供給され、ラッチ回路１０
５には第３データセグメント（即ち、“１０１１ １１
１０”）が入力され、ラッチ回路１０３には第４データ
セグメント（即ち、“１１１１ １１０１”）が入力さ
れる。この場合に、ラッチ回路１０３、１０５の出力シ
フタ１１５、及びメモリデバイス１１７の出力はノイズ
値である。
【００２１】第１クロック信号において、“０００１
１０１１ ０１１１ ０１１１”のシーケンスが、シフ
タ１１５からラッチ回路１１３及びメモリデバイス１２
１へリード線４２を通じて復号化出力シーケンスとして
同時に供給される。メモリデバイス１２１内のルックア
ップテーブル１２４、１２６は、復号化出力シーケンス
の先頭の２ビット（即ち、“００”）を復号化された符
号語（例えば、Ａ及びＡ′）として認識して、これらの
固定語長の復号化された符号語Ａ、Ａ′を出力選択ブロ
ック１１７へ各々出力する。各々のルックアップテーブ
ル１２４、１２６は“００”の符号語長をも出力選択ブ
ロック１１７へ出力する。
１０１１ ０１１１ ０１１１”のシーケンスが、シフ
タ１１５からラッチ回路１１３及びメモリデバイス１２
１へリード線４２を通じて復号化出力シーケンスとして
同時に供給される。メモリデバイス１２１内のルックア
ップテーブル１２４、１２６は、復号化出力シーケンス
の先頭の２ビット（即ち、“００”）を復号化された符
号語（例えば、Ａ及びＡ′）として認識して、これらの
固定語長の復号化された符号語Ａ、Ａ′を出力選択ブロ
ック１１７へ各々出力する。各々のルックアップテーブ
ル１２４、１２６は“００”の符号語長をも出力選択ブ
ロック１１７へ出力する。
【００２２】第２クロック信号において、出力選択ブロ
ック１１７はＶＬＤ制御ブロック１１９からの出力選択
信号及びクロック信号に応じて、２つの復号化された符
号語Ａ、Ａ′のうちの１つ（例えば、Ａ）をリード線５
４へ復号化された符号語として出力し、また復号化され
た符号語に対応する符号語の語長（即ち、２）をリード
線５３へ出力する。リード線５３の符号語長に応じて、
シフタ１１５はビットシーケンス“０００１ １０１１
０１１１ ０１１１”のＭＳＢ側から数えて入力され
た符号語長に対応する個数のビットを除去する。その
後、ビットシーケンスのＬＳＢ側に除去されたビットの
個数だけゼロを満たす。このように生成された“０１１
０ １１０１ １１０１ １１００”の新たなビットシ
ーケンスは、その後、シフタ１１５の出力シーケンスと
してリード線４２へ供給される。本発明によれば、リー
ド線４２の新たなビットシーケンスは、次の復号化出力
シーケンスを生成し、またけた上げ信号発生器１２３、
ビットシフティング回路１０７及びビット発生回路１０
９が動作する間、ルックアップテーブルの検索過程を行
うために、ラッチ回路１１３及びメモリデバイス１２１
に同時に供給される。けた上げ信号発生器１２３は、Ｖ
ＬＣ制御ブロック１１９からのクロック信号に応じて、
既に累算された８を法とする符号語長に１を加算するこ
とによって位置制御信号をビットシフティング回路１０
７へ供給すると共に、またリード線５３の符号語長“０
０”を既に累算されたモジュロ８符号語長と累算する。
ここで、既に累算されたモジュロ８符号語長は０であ
る。本発明の好ましい実施例によれば、ビットシフティ
ング回路１０７は、位置制御信号及びリード線５３の符
号語長に応じて、ウィンドウ出力シーケンスを発生す
る。このウィンドウ出力シーケンスは、２つのラッチ回
路１０３、１０５からのデータセグメント内のビットの
うちで、位置制御信号によって指示されるビットから始
まり、ウィンドウ出力シーケンスの長さは、リード線５
３の符号語長と等しい。従って、ビットシフティング回
路１０７は、位置制御信号が１であり、リード線５３の
符号語長が２であるため、“１０１１ １１１０ １１
１１ １１０１”のデータセグメントで“１０”をウィ
ンドウ出力シーケンスとして発生する。その後、“１
０”の２ビットシーケンスは、ビット発生回路１０９に
供給される。ビット発生回路１０９はこのウィンドウ出
力シーケンスを８ビットの出力シーケンスの下位のビッ
トシーケンスとして用いることによって、８ビット出力
シーケンスを発生する。即ち、ビット発生回路１０９
は、ビットシフティング回路１０７からのウィンドウ出
力シーケンス（即ち、１０）を８ビット出力シーケンス
の下位のビットシーケンスとして用いて、“００００
００１０”を発生する。ＯＲ回路１１１はその２つの入
力（即ち、ビット発生回路１０９からのリード線１４の
“００００ ００１０”の８ビット出力シーケンスと、
ラッチ回路１１３にラッチされた“０１１０１１０１
１１０１ １１００”の１６ビットシーケンスの下位の
８ビットシーケンス（即ち、“１１０１ １１０
０”））との論理和演算を行った後、演算されたビット
シーケンス（即ち、“１１０１ １１１０”）をリード
線２２へ発生する。また、ラッチ回路１１３もラッチさ
れた１６ビットシーケンスの上位の８ビットシーケンス
（即ち、“０１１０ １１０１”）をリード線２３へ供
給する。上位の８ビットシーケンスはリード線２３を介
して、論理和演算処理されたビットシーケンスはリード
線２２を介して、同時にシフタ１１５に供給される。こ
のシフタ１１５は“０１１０ １１０１ １１０１ １
１１０”を復号化出力シーケンスとしてリード線４２へ
出力する。復号化出力シーケンスは、リード線４２を通
じて、ラッチ回路１１３及びメモリデバイス１２１へ供
給される。メモリデバイス１２１は、“０１１０ １１
０１ １１０１１１１０”の復号化出力シーケンスの先
頭の２ビット（即ち、０１）を復号化された符号語、
（例えば、Ｂ及びＢ′）として認識して、復号化された
固定語長の符号語Ｂ、Ｂ′を出力選択ブロック１１７へ
出力する。メモリデバイス１２１は“０１”のコード長
をも出力選択ブロック１１７へ出力する。
ック１１７はＶＬＤ制御ブロック１１９からの出力選択
信号及びクロック信号に応じて、２つの復号化された符
号語Ａ、Ａ′のうちの１つ（例えば、Ａ）をリード線５
４へ復号化された符号語として出力し、また復号化され
た符号語に対応する符号語の語長（即ち、２）をリード
線５３へ出力する。リード線５３の符号語長に応じて、
シフタ１１５はビットシーケンス“０００１ １０１１
０１１１ ０１１１”のＭＳＢ側から数えて入力され
た符号語長に対応する個数のビットを除去する。その
後、ビットシーケンスのＬＳＢ側に除去されたビットの
個数だけゼロを満たす。このように生成された“０１１
０ １１０１ １１０１ １１００”の新たなビットシ
ーケンスは、その後、シフタ１１５の出力シーケンスと
してリード線４２へ供給される。本発明によれば、リー
ド線４２の新たなビットシーケンスは、次の復号化出力
シーケンスを生成し、またけた上げ信号発生器１２３、
ビットシフティング回路１０７及びビット発生回路１０
９が動作する間、ルックアップテーブルの検索過程を行
うために、ラッチ回路１１３及びメモリデバイス１２１
に同時に供給される。けた上げ信号発生器１２３は、Ｖ
ＬＣ制御ブロック１１９からのクロック信号に応じて、
既に累算された８を法とする符号語長に１を加算するこ
とによって位置制御信号をビットシフティング回路１０
７へ供給すると共に、またリード線５３の符号語長“０
０”を既に累算されたモジュロ８符号語長と累算する。
ここで、既に累算されたモジュロ８符号語長は０であ
る。本発明の好ましい実施例によれば、ビットシフティ
ング回路１０７は、位置制御信号及びリード線５３の符
号語長に応じて、ウィンドウ出力シーケンスを発生す
る。このウィンドウ出力シーケンスは、２つのラッチ回
路１０３、１０５からのデータセグメント内のビットの
うちで、位置制御信号によって指示されるビットから始
まり、ウィンドウ出力シーケンスの長さは、リード線５
３の符号語長と等しい。従って、ビットシフティング回
路１０７は、位置制御信号が１であり、リード線５３の
符号語長が２であるため、“１０１１ １１１０ １１
１１ １１０１”のデータセグメントで“１０”をウィ
ンドウ出力シーケンスとして発生する。その後、“１
０”の２ビットシーケンスは、ビット発生回路１０９に
供給される。ビット発生回路１０９はこのウィンドウ出
力シーケンスを８ビットの出力シーケンスの下位のビッ
トシーケンスとして用いることによって、８ビット出力
シーケンスを発生する。即ち、ビット発生回路１０９
は、ビットシフティング回路１０７からのウィンドウ出
力シーケンス（即ち、１０）を８ビット出力シーケンス
の下位のビットシーケンスとして用いて、“００００
００１０”を発生する。ＯＲ回路１１１はその２つの入
力（即ち、ビット発生回路１０９からのリード線１４の
“００００ ００１０”の８ビット出力シーケンスと、
ラッチ回路１１３にラッチされた“０１１０１１０１
１１０１ １１００”の１６ビットシーケンスの下位の
８ビットシーケンス（即ち、“１１０１ １１０
０”））との論理和演算を行った後、演算されたビット
シーケンス（即ち、“１１０１ １１１０”）をリード
線２２へ発生する。また、ラッチ回路１１３もラッチさ
れた１６ビットシーケンスの上位の８ビットシーケンス
（即ち、“０１１０ １１０１”）をリード線２３へ供
給する。上位の８ビットシーケンスはリード線２３を介
して、論理和演算処理されたビットシーケンスはリード
線２２を介して、同時にシフタ１１５に供給される。こ
のシフタ１１５は“０１１０ １１０１ １１０１ １
１１０”を復号化出力シーケンスとしてリード線４２へ
出力する。復号化出力シーケンスは、リード線４２を通
じて、ラッチ回路１１３及びメモリデバイス１２１へ供
給される。メモリデバイス１２１は、“０１１０ １１
０１ １１０１１１１０”の復号化出力シーケンスの先
頭の２ビット（即ち、０１）を復号化された符号語、
（例えば、Ｂ及びＢ′）として認識して、復号化された
固定語長の符号語Ｂ、Ｂ′を出力選択ブロック１１７へ
出力する。メモリデバイス１２１は“０１”のコード長
をも出力選択ブロック１１７へ出力する。
【００２３】第３クロック信号において、出力選択ブロ
ック１１７は、ＶＬＤ制御ブロック１１９からの出力選
択信号及びクロック信号に応じて、２つの復号化された
符号語Ｂ、Ｂ′のうちの１つ（例えば、Ｂ）をリード線
５４へ復号化された符号語として出力し、また復号化さ
れた符号語に対応する符号語の語長（即ち、２）をリー
ド線５３へ各々出力する。リード線５３の符号語長に応
じて、シフタ１１５は“０１１０ １１０１ １１０１
１１１０”のビットシーケンスのＭＳＢから数えて、
２つのビット（即ち、０１）を取り除いて、“１０１１
０１１１ ０１１１ １０００”の新たなビットシー
ケンスをリード線４２へ出力する。ＶＬＤ制御ブロック
１１９からのクロック信号に応じて、けた上げ信号発生
器１２３は、既に累算された８を法とする符号語長が２
であるため、ビットシフティング回路１０７内の“１０
１１ １１１０ １１１１ １１０１”のデータセグメ
ント内の第３ビット位置を表す位置制御信号をリード線
３３へ供給すると共に、リード線５３の符号語「０１」
の語長を既に累算された８を法とする符号語長（即ち、
２）と累算する。ビットシフティング回路１０７は、出
力ウィンドウシーケンスとして、ビット「１１」をリー
ド線３４へ供給する。なぜならば、出力ウィンドウが、
位置制御信号及びリード線５３の符号語長（即ち、２）
に応じて、“１０１１ １１１０ １１１１ １１０
１”のデータセグメントでの第３ビットから第４ビット
までを取り囲むようにシフトされるためである。その
後、２ビットシーケンス「１１」は、ビット発生回路１
０９に供給される。このビット発生回路１０９は、ビッ
トシフティング回路１０７からのビット「１１」を８ビ
ットの出力シーケンスの下位のビットシーケンスとして
用いて、“００００ ００１１”をリード線１４へ供給
する。ＯＲ回路１１１はその２つの入力（即ち、リード
線１４の“００００ ００１１”と、ラッチ回路１１３
にラッチされた“１０１１ ０１１１ ０１１１ １０
００”の１６ビットシーケンスの下位の８ビットシーケ
ンス（即ち、“０１１１ １０００”））との論理和演
算を行った後、論理和演算処理されたビットシーケンス
（即ち、“０１１１ １０１１”）をリード線２２へ供
給する。ラッチ回路１１３はラッチされた１６ビットシ
ーケンスの上位の８ビットシーケンス（即ち、“１０１
１ ０１１１”）をリード線２３へ供給する。上位の８
ビットシーケンスはリード線２３を介して、論理和演算
処理されたビットシーケンスはリード線２２を介して、
同時にシフタ１１５に供給される。このシフタ１１５は
“１０１１ ０１１１ ０１１１ １０１１”を復号化
出力シーケンスとしてリード線４２へ発生する。復号化
出力シーケンスはリード線４２を通じて、ラッチ回路１
１３及びメモリデバイス１２１に供給される。メモリデ
バイス１２１は復号化出力シーケンス（即ち、“１０１
１ ０１１１０１１１ １０１１”）の最初の５ビット
（即ち、１０１１０）を復号化された符号語（例えば、
Ｃ及びＣ′）として認識して、復号化された固定語長の
符号語Ｃ、Ｃ′を出力選択ブロック１１７へ供給する。
また、メモリデバイス１２１は“１０１１０”のコード
長を出力選択ブロック１１７へ出力する。
ック１１７は、ＶＬＤ制御ブロック１１９からの出力選
択信号及びクロック信号に応じて、２つの復号化された
符号語Ｂ、Ｂ′のうちの１つ（例えば、Ｂ）をリード線
５４へ復号化された符号語として出力し、また復号化さ
れた符号語に対応する符号語の語長（即ち、２）をリー
ド線５３へ各々出力する。リード線５３の符号語長に応
じて、シフタ１１５は“０１１０ １１０１ １１０１
１１１０”のビットシーケンスのＭＳＢから数えて、
２つのビット（即ち、０１）を取り除いて、“１０１１
０１１１ ０１１１ １０００”の新たなビットシー
ケンスをリード線４２へ出力する。ＶＬＤ制御ブロック
１１９からのクロック信号に応じて、けた上げ信号発生
器１２３は、既に累算された８を法とする符号語長が２
であるため、ビットシフティング回路１０７内の“１０
１１ １１１０ １１１１ １１０１”のデータセグメ
ント内の第３ビット位置を表す位置制御信号をリード線
３３へ供給すると共に、リード線５３の符号語「０１」
の語長を既に累算された８を法とする符号語長（即ち、
２）と累算する。ビットシフティング回路１０７は、出
力ウィンドウシーケンスとして、ビット「１１」をリー
ド線３４へ供給する。なぜならば、出力ウィンドウが、
位置制御信号及びリード線５３の符号語長（即ち、２）
に応じて、“１０１１ １１１０ １１１１ １１０
１”のデータセグメントでの第３ビットから第４ビット
までを取り囲むようにシフトされるためである。その
後、２ビットシーケンス「１１」は、ビット発生回路１
０９に供給される。このビット発生回路１０９は、ビッ
トシフティング回路１０７からのビット「１１」を８ビ
ットの出力シーケンスの下位のビットシーケンスとして
用いて、“００００ ００１１”をリード線１４へ供給
する。ＯＲ回路１１１はその２つの入力（即ち、リード
線１４の“００００ ００１１”と、ラッチ回路１１３
にラッチされた“１０１１ ０１１１ ０１１１ １０
００”の１６ビットシーケンスの下位の８ビットシーケ
ンス（即ち、“０１１１ １０００”））との論理和演
算を行った後、論理和演算処理されたビットシーケンス
（即ち、“０１１１ １０１１”）をリード線２２へ供
給する。ラッチ回路１１３はラッチされた１６ビットシ
ーケンスの上位の８ビットシーケンス（即ち、“１０１
１ ０１１１”）をリード線２３へ供給する。上位の８
ビットシーケンスはリード線２３を介して、論理和演算
処理されたビットシーケンスはリード線２２を介して、
同時にシフタ１１５に供給される。このシフタ１１５は
“１０１１ ０１１１ ０１１１ １０１１”を復号化
出力シーケンスとしてリード線４２へ発生する。復号化
出力シーケンスはリード線４２を通じて、ラッチ回路１
１３及びメモリデバイス１２１に供給される。メモリデ
バイス１２１は復号化出力シーケンス（即ち、“１０１
１ ０１１１０１１１ １０１１”）の最初の５ビット
（即ち、１０１１０）を復号化された符号語（例えば、
Ｃ及びＣ′）として認識して、復号化された固定語長の
符号語Ｃ、Ｃ′を出力選択ブロック１１７へ供給する。
また、メモリデバイス１２１は“１０１１０”のコード
長を出力選択ブロック１１７へ出力する。
【００２４】第４クロック信号において、出力選択ブロ
ック１７は、ＶＬＤ制御ブロック１１９からの出力選択
信号及びクロック信号に応じて、２つの復号化された符
号語Ｃ、Ｃ′のうちの１つ（例えば、Ｃ）をリード線５
４へ復号化された符号語として出力し、また復号化され
た符号語に対応する符号語長（即ち、５）をリード線５
３へ出力する。リード線５３の符号語長（即ち、５）に
応じて、シフタ１１５は“１０１１ ０１１１ ０１１
１ １０１１”のビットシーケンスのＭＳＢから始まっ
て、５つのビット（即ち、“１０１１０”）を取り除い
て、“１１１０１１１１ ０１１０ ００００”の新た
なビットシーケンスをリード線４２へ供給する。ＶＬＤ
制御ブロック１１９からのクロック信号に応じて、けた
上げ信号発生器１２３は、既に累算された８を法とする
符号語長が４であるため、ビットシフティング回路１０
７内の“１０１１ １１１０ １１１１ １１０１”の
データセグメント内の第５ビットを表す位置制御信号を
リード線３３へ発生すると共に、リード線５３の“１０
１１０”の符号語長を既に累算されたモジュ−ルで８符
号語長（即ち、４）と累算する。ビットシフティング回
路１０７は出力ウィンドウが位置制御信号とリード線５
３の符号語長（即ち、５）に応じて“１０１１ １１１
０ １１１１ １１０１”のデータセグメントの第５ビ
ットから第９ビットまでを取り囲むようにシフトされる
ため、出力シーケンスとして“１１１０１”をリード線
３４へ発生する。その後、５ビットの出力シーケンス
「１１１０１」は、ビット発生回路１０９へ供給され
る。ビット発生回路１０９は、ビットシフティング回路
１０７からのビット“１１１０１”を８ビットの出力シ
ーケンスの下位のビットシーケンスとして用いて、ビッ
トシーケンス“０００１１１０１”を８ビットの出力シ
ーケンスとしてリード線１４へ供給する。ＯＲ回路１１
１は、その２つの入力（即ち、リード線１４の“０００
１ １１０１”とリード線１５のラッチ回路１１３にラ
ッチされた１６ビットシーケンス“１１１０ １１１１
０１１０ ００００”の下位の８ビットシーケンス
（即ち、０１１０ ００００））との論理和演算を行っ
た後、論理和演算処理ビットシーケンス（即ち、“０１
１１ １１０１”）をリード線２２へ発生する。また、
ラッチ回路１１３は１６ビットシーケンスの上位の８ビ
ットシーケンス（即ち、“１１１０ １１１１”）をリ
ード線２３へ供給する。上位の８ビットシーケンス「１
１１０ １１１１」はリード線２３を介して、論理和演
算処理されたビットシーケンス「０１１１ １１０１」
はリード線２２を介して、同時にシフタ１１５に供給さ
れる。シフタ１１５は“１１１０ １１１１ ０１１１
１１０１”を復号化出力シーケンスとしてリード線４
２へ供給する。復号化出力シーケンスは、リード線４２
を通じて、ラッチ回路１１３及びメモリデバイス１２１
へ供給される。メモリデバイス１２１は、復号化出力シ
ーケンス（即ち、“１１１０ １１１１ ０１１１ １
１０１”）の初めの４つのビット（即ち、“１１１
０”）を復号化された符号語（例えば、Ｄ及びＤ′）と
して認識して、復号化された固定語長の符号語Ｄ、Ｄ′
を出力選択ブロック１１７へ供給する。また、メモリデ
バイス１２１はビット“１１１０”のコード長を出力選
択ブロック１１７へ出力する。
ック１７は、ＶＬＤ制御ブロック１１９からの出力選択
信号及びクロック信号に応じて、２つの復号化された符
号語Ｃ、Ｃ′のうちの１つ（例えば、Ｃ）をリード線５
４へ復号化された符号語として出力し、また復号化され
た符号語に対応する符号語長（即ち、５）をリード線５
３へ出力する。リード線５３の符号語長（即ち、５）に
応じて、シフタ１１５は“１０１１ ０１１１ ０１１
１ １０１１”のビットシーケンスのＭＳＢから始まっ
て、５つのビット（即ち、“１０１１０”）を取り除い
て、“１１１０１１１１ ０１１０ ００００”の新た
なビットシーケンスをリード線４２へ供給する。ＶＬＤ
制御ブロック１１９からのクロック信号に応じて、けた
上げ信号発生器１２３は、既に累算された８を法とする
符号語長が４であるため、ビットシフティング回路１０
７内の“１０１１ １１１０ １１１１ １１０１”の
データセグメント内の第５ビットを表す位置制御信号を
リード線３３へ発生すると共に、リード線５３の“１０
１１０”の符号語長を既に累算されたモジュ−ルで８符
号語長（即ち、４）と累算する。ビットシフティング回
路１０７は出力ウィンドウが位置制御信号とリード線５
３の符号語長（即ち、５）に応じて“１０１１ １１１
０ １１１１ １１０１”のデータセグメントの第５ビ
ットから第９ビットまでを取り囲むようにシフトされる
ため、出力シーケンスとして“１１１０１”をリード線
３４へ発生する。その後、５ビットの出力シーケンス
「１１１０１」は、ビット発生回路１０９へ供給され
る。ビット発生回路１０９は、ビットシフティング回路
１０７からのビット“１１１０１”を８ビットの出力シ
ーケンスの下位のビットシーケンスとして用いて、ビッ
トシーケンス“０００１１１０１”を８ビットの出力シ
ーケンスとしてリード線１４へ供給する。ＯＲ回路１１
１は、その２つの入力（即ち、リード線１４の“０００
１ １１０１”とリード線１５のラッチ回路１１３にラ
ッチされた１６ビットシーケンス“１１１０ １１１１
０１１０ ００００”の下位の８ビットシーケンス
（即ち、０１１０ ００００））との論理和演算を行っ
た後、論理和演算処理ビットシーケンス（即ち、“０１
１１ １１０１”）をリード線２２へ発生する。また、
ラッチ回路１１３は１６ビットシーケンスの上位の８ビ
ットシーケンス（即ち、“１１１０ １１１１”）をリ
ード線２３へ供給する。上位の８ビットシーケンス「１
１１０ １１１１」はリード線２３を介して、論理和演
算処理されたビットシーケンス「０１１１ １１０１」
はリード線２２を介して、同時にシフタ１１５に供給さ
れる。シフタ１１５は“１１１０ １１１１ ０１１１
１１０１”を復号化出力シーケンスとしてリード線４
２へ供給する。復号化出力シーケンスは、リード線４２
を通じて、ラッチ回路１１３及びメモリデバイス１２１
へ供給される。メモリデバイス１２１は、復号化出力シ
ーケンス（即ち、“１１１０ １１１１ ０１１１ １
１０１”）の初めの４つのビット（即ち、“１１１
０”）を復号化された符号語（例えば、Ｄ及びＤ′）と
して認識して、復号化された固定語長の符号語Ｄ、Ｄ′
を出力選択ブロック１１７へ供給する。また、メモリデ
バイス１２１はビット“１１１０”のコード長を出力選
択ブロック１１７へ出力する。
【００２５】第５クロック信号において、出力選択ブロ
ック１１７は、ＶＬＤ制御ブロック１１９からの出力選
択信号及びクロック信号に応じて、２つの復号化された
符号語Ｄ、Ｄ′のうちの１つ（例えば、Ｄ）をリード線
５４へ復号化された符号語として出力し、また復号化さ
れた符号語の語長（即ち、４）をリード線５３へ出力す
る。リード線５３の符号語長（即ち、４）に応じて、シ
フタ１１５は“１１１０ １１１１ ０１１１ １１０
１”の１６ビットシーケンスのＭＳＢから数えて、初め
の４つのビット（即ち、“１１１０”）を取り除いて、
“１１１１ ０１１１ １１０１ ００００”の新たな
ビットシーケンスをリード線４２へ供給する。けた上げ
信号発生器１２３は、既に累算された符号語長が７より
大きいため読み取り信号を発生する。この読み取り信号
が発生すると、次のデータセグメント“１１０１ １１
１０”が、バッファ１０１から取り出されて現データセ
グメントとしてラッチ回路１０３にラッチされ、ラッチ
回路１０３に既にラッチされた“１１１１ １１０１”
のデータセグメントは、前データセグメントとしてラッ
チ回路１０５へ伝達される。現データセグメント及び前
データセグメントは、同時にビットシフティング回路１
０７に供給される。このビットシフティング回路１０７
は既に累算された８を法とする符号語長が１（９−モジ
ュロ８）であるため、前データセグメントの第２ビット
から始まるウィンドウ出力シーケンス「１１１１」をリ
ード線３４へ伝送する。その後、４ビットシーケンス
「１１１１」はビット発生回路１０９に供給される。こ
のビット発生回路１０９は、ビットシフティング回路１
０７からのビット“１１１１”を８ビットの出力シーケ
ンスの下位のビットシーケンスとして用いて、“０００
０ １１１１”を８ビットの出力シーケンスとしてリー
ド線１４へ出力する。ＯＲ回路１１１はその２つの入力
（即ち、リード線１４の“００００ １１１１”とリー
ド線１５のラッチ回路１１３にラッチされた“１１１１
０１１１ １１０１ ００００”の１６ビットシーケ
ンスの下位の８ビットシーケンス（即ち、“１１０１
００００”））を論理和演算を行った後、論理和演算処
理されたビットシーケンス（即ち、“１１０１ １１１
１”）をリード線２２へ出力する。また、ラッチ回路１
１３はラッチされた１６ビットシーケンスの上位の８ビ
ットシーケンス（即ち、“１１１１ ０１１１”）をリ
ード線２３へ出力する。各々のリード線２３及び２２の
上位の８ビットシーケンス「１１１１ ０１１１」はリ
ード線２３を介して、論路和演算処理されたビットシー
ケンス「１１０１ １１１１」はリード線２２を介し
て、同時にシフタ１１５に供給される。シフタ１１５は
“１１１１ ０１１１ １１０１ １１１１”を復号化
出力シーケンスとしてリード線４２へ出力する。
ック１１７は、ＶＬＤ制御ブロック１１９からの出力選
択信号及びクロック信号に応じて、２つの復号化された
符号語Ｄ、Ｄ′のうちの１つ（例えば、Ｄ）をリード線
５４へ復号化された符号語として出力し、また復号化さ
れた符号語の語長（即ち、４）をリード線５３へ出力す
る。リード線５３の符号語長（即ち、４）に応じて、シ
フタ１１５は“１１１０ １１１１ ０１１１ １１０
１”の１６ビットシーケンスのＭＳＢから数えて、初め
の４つのビット（即ち、“１１１０”）を取り除いて、
“１１１１ ０１１１ １１０１ ００００”の新たな
ビットシーケンスをリード線４２へ供給する。けた上げ
信号発生器１２３は、既に累算された符号語長が７より
大きいため読み取り信号を発生する。この読み取り信号
が発生すると、次のデータセグメント“１１０１ １１
１０”が、バッファ１０１から取り出されて現データセ
グメントとしてラッチ回路１０３にラッチされ、ラッチ
回路１０３に既にラッチされた“１１１１ １１０１”
のデータセグメントは、前データセグメントとしてラッ
チ回路１０５へ伝達される。現データセグメント及び前
データセグメントは、同時にビットシフティング回路１
０７に供給される。このビットシフティング回路１０７
は既に累算された８を法とする符号語長が１（９−モジ
ュロ８）であるため、前データセグメントの第２ビット
から始まるウィンドウ出力シーケンス「１１１１」をリ
ード線３４へ伝送する。その後、４ビットシーケンス
「１１１１」はビット発生回路１０９に供給される。こ
のビット発生回路１０９は、ビットシフティング回路１
０７からのビット“１１１１”を８ビットの出力シーケ
ンスの下位のビットシーケンスとして用いて、“０００
０ １１１１”を８ビットの出力シーケンスとしてリー
ド線１４へ出力する。ＯＲ回路１１１はその２つの入力
（即ち、リード線１４の“００００ １１１１”とリー
ド線１５のラッチ回路１１３にラッチされた“１１１１
０１１１ １１０１ ００００”の１６ビットシーケ
ンスの下位の８ビットシーケンス（即ち、“１１０１
００００”））を論理和演算を行った後、論理和演算処
理されたビットシーケンス（即ち、“１１０１ １１１
１”）をリード線２２へ出力する。また、ラッチ回路１
１３はラッチされた１６ビットシーケンスの上位の８ビ
ットシーケンス（即ち、“１１１１ ０１１１”）をリ
ード線２３へ出力する。各々のリード線２３及び２２の
上位の８ビットシーケンス「１１１１ ０１１１」はリ
ード線２３を介して、論路和演算処理されたビットシー
ケンス「１１０１ １１１１」はリード線２２を介し
て、同時にシフタ１１５に供給される。シフタ１１５は
“１１１１ ０１１１ １１０１ １１１１”を復号化
出力シーケンスとしてリード線４２へ出力する。
【００２６】上記において、本発明の特定の実施例につ
いて説明したが、本発明に記載した特許請求の範囲を逸
脱することなく、当業者は種々の変更を加え得ることは
勿論である。
いて説明したが、本発明に記載した特許請求の範囲を逸
脱することなく、当業者は種々の変更を加え得ることは
勿論である。
【００２７】
【発明の効果】従って、本発明によれば、ルックアップ
テーブルの検索過程がけた上げ信号発生器、ビットシフ
ティング回路及びビット発生回路の動作中に扱われるた
め、動作遅延を減らすことによって、高速の復号化作動
を実行することができる。
テーブルの検索過程がけた上げ信号発生器、ビットシフ
ティング回路及びビット発生回路の動作中に扱われるた
め、動作遅延を減らすことによって、高速の復号化作動
を実行することができる。
【図１】本発明による可変長コード復号化装置のブロッ
ク図。
ク図。
【図２】図１の可変長コード復号化装置の動作の説明
図。
図。
【図３】図１の可変長コード復号化装置の動作の説明
図。
図。
１０１ バッファ
１０３、１０５ ラッチ
１０７ ビットシフティング回路
１０９ ビット発生回路
１１１ ＯＲ回路
１１３ ラッチ
１１５ シフタ
１１７ 出力選択ブロック
１１９ ＶＬＤ制御ブロック
１２１ メモリデバイス
１２３ けた上げ信号発生器
１２４、１２６ ルックアップテーブル
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−206728（ＪＰ，Ａ)
特開 平１−235422（ＪＰ，Ａ)
特開 平２−246522（ＪＰ，Ａ)
特開 平２−254824（ＪＰ，Ａ)
特開 平３−284019（ＪＰ，Ａ)
特開 平４−23521（ＪＰ，Ａ)
特開 平４−133522（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 7/42
Claims (2)
- 【請求項１】 一定のクロック信号にて、可変長符号
語の最大の長さと等しい長さを有する固定語長のセグメ
ントに符号化されるべき入力ビットストリームを格納し
たバッファから供給される順次的な可変長符号語を復号
化するための可変長コード復号化装置であって、 読取り信号に応じて、前記バッファからの２つの連続す
る固定語長のセグメントを格納する第１及び第２ビット
格納手段と、 前記第１及び第２ビット格納手段に接続され、前記２つ
の固定語長のセグメントのＭビットのウィンドウ出力シ
ーケンスを供給すると共に、前記２つの固定語長のセグ
メント内で、前記ウィンドウ出力シーケンスが始まるビ
ット位置を表す位置制御信号と、前記ウィンドウ出力シ
ーケンスに含まれるべきビット数を表す符号語長信号と
に応じて、シフトされる出力ウィンドウ（ここで、Ｍ
は、０から前記可変長符号語の最大の長さの１／２まで
変わる数）を有するビットシフティング手段と、 前記ウィンドウ出力シーケンスをＮビットの出力シーケ
ンスの下位側ビットとして用いて、前記Ｎビットの出力
シーケンスを発生する（ここで、Ｎは前記可変長符号語
の最大の長さの１／２に当たる）ビット発生手段と、 前記ビット発生手段に接続され、前記符号語長信号に応
じて、前記２つの固定語長のセグメントの復号化出力シ
ーケンスを発生する復号化シーケンス発生手段と、 前記復号化シーケンス発生手段に接続され、複数のルッ
クアップテーブルを有し、前記復号化出力シーケンスの
第１ビット位置から始まる可変長符号語に応じて、固定
語長の可変長符号語を発生し、かつ前記可変長符号語に
対応する符号語長を発生するメモリ手段と、 出力選択信号及びクロック信号を発生する制御手段と、 前記クロック信号及び前記出力選択信号に応じて、前記
発生された固定語長の可変長符号語と、前記可変長符号
語に対応する前記符号語長のうちで、出力符号語と出力
符号語長とを選択する出力選択手段と、 累算された符号語長に１を加えて、前記位置制御信号を
発生し、前記選択された符号語長と前記累算された符号
語長とを累算し、前記累算された符号語長が前記可変長
符号語の最大の長さの１／２より大きい場合、前記バッ
ファに格納された固定語長のセグメントを取出して、前
記第１ビット格納手段に格納し、前記第１ビット格納手
段に既に格納された前記固定語長のセグメントを前記第
２ビット格納手段へ伝送するようにする読取り信号を発
生するけた上げ信号発生手段とを含むことを特徴とする
可変長コード復号化装置。 - 【請求項２】 前記復号化シーケンス発生手段が、 前記復号化出力シーケンスをラッチし、下位側のビット
シーケンスと上位側のビットシーケンスとに分ける分割
手段と、 前記下位側のビットシーケンスと前記ビット発生手段か
らの前記ビット出力シーケンスとの論理和演算を行った
後、論理和演算処理されたビットシーケンスを供給する
論理和演算手段と、 前記論理和演算処理されたビットシーケンス及び前記上
位側のビットシーケンスを受け取って、受け取られたビ
ットシーケンスの除去されるべき上位側のビット数を表
す前記符号語長に応じて、前記受け取られたビットシー
ケンスを上位ビット方向へシフトし、前記シフトされた
ビットを除去し、前記シフトされたビット数だけ前記受
信されたビットシーケンスの下位側のビットをゼロとし
て、新たなビットシーケンスを発生し、前記新たなビッ
トシーケンスを次の出力シーケンスとして供給するシフ
ト手段とを含むことを特徴とする請求項１に記載の可変
長コード復号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994/30162 | 1994-11-17 | ||
| KR1019940030162A KR970002790B1 (ko) | 1994-11-17 | 1994-11-17 | 비동기 전송 모드에서의 호출 파티 서브 어드레스 메세지 생성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223056A JPH08223056A (ja) | 1996-08-30 |
| JP3389389B2 true JP3389389B2 (ja) | 2003-03-24 |
Family
ID=19398140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32405695A Expired - Fee Related JP3389389B2 (ja) | 1994-11-17 | 1995-11-17 | 可変長コード復号化装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3389389B2 (ja) |
| KR (1) | KR970002790B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4559652B2 (ja) * | 2000-03-24 | 2010-10-13 | パナソニック株式会社 | 可変長復号化回路 |
| CN111798911B (zh) * | 2020-07-10 | 2022-07-05 | 中国电子科技集团公司第二十四研究所 | 一种反熔丝存储器阵列的电压控制方法及电路 |
-
1994
- 1994-11-17 KR KR1019940030162A patent/KR970002790B1/ko not_active IP Right Cessation
-
1995
- 1995-11-17 JP JP32405695A patent/JP3389389B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970002790B1 (ko) | 1997-03-10 |
| JPH08223056A (ja) | 1996-08-30 |
| KR960020153A (ko) | 1996-06-17 |
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