JPH08223056A - 可変長コード復号化装置 - Google Patents
可変長コード復号化装置Info
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- JPH08223056A JPH08223056A JP32405695A JP32405695A JPH08223056A JP H08223056 A JPH08223056 A JP H08223056A JP 32405695 A JP32405695 A JP 32405695A JP 32405695 A JP32405695 A JP 32405695A JP H08223056 A JPH08223056 A JP H08223056A
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Abstract
て、効果的に復号化動作を実現するVLC復号化装置を
提供する。 【解決手段】 バッファ101からの固定語長のセグ
メントを格納する第1及び第2ラッチ回路103、10
5と、固定語長のセグメントのMビットのウィンドウ出
力シーケンスを供給するビットシフティング回路107
と、Nビットの出力シーケンスを発生するビット発生回
路109と、固定語長のセグメントの復号化出力シーケ
ンスを発生するラッチ113、OR回路111及びシフ
タ115と、複数のルックアップテーブルを有し、一定
の可変長符号語及び符号語長を発生するメモリデバイス
121と、出力選択信号及びクロック信号を発生するV
LC制御ブロック119と、入力される可変長符号語と
符号語長を選択的に発生する出力選択ブロック117
と、位置制御信号及び読取り信号を発生するけた上げ信
号発生器123とを含む。
Description
化装置に関し、特に、ルックアップテーブルの検索過程
での遅延を効果的に減らすことによって、高速の復号化
動作を実行し得る可変長コードの改善された復号化装置
に関する。
圧縮のためにしばしば用いられている方法である。より
詳しくは、この方法はデータの統計値に基づいて、固定
語長のデータを可変長符号語に変換するために用いられ
る。可変長符号語のコード長は、より短い符号語がより
頻繁に発生するデータを表し、より長い符号語が比較的
低い頻度で発生するデータを表すように定められる。可
変長符号語を全ての可能なソースデータのライブラリに
適切に割り当てることによって、その可変長符号語の平
均ワード長が元のソースデータのワード長より短くなっ
て、よって、データ圧縮を効果的に実現することができ
る。
の統計的データに対して最小の冗長性の可変長コードを
構成するために主に用いられる。一般に、符号化過程は
テーブルをアドレス指定するために入力データを用いる
ルックアップテーブルを検索する過程によって実現し得
る。符号語及びワード長情報は、テーブルの内容として
格納され、バッファを用いて一定のデータ速度で順番に
データチャネル上へ出力される。
号化過程よりはるかに複雑である。コード長が可変的で
あるため、各符号語をソースのシンボルに復号化する前
に、各符号語を得るために受信されたビットストリング
を分割しなければならない。その結果、可変長デコーダ
は可変長エンコーダより一層複雑な構成となる。
めの幾つかの復号化装置が提示されているが、そのう
ち、1990年2月6日にGary Kahanに付与
された米国特許第4,899,149号明細書に開示さ
れているツリー探索アルゴリズムを用いる可変長コード
(VLC)デコーダが主に用いられる。このVLCデコ
ーダにおいて、VLCは符号語が葉(または、ターミナ
ルノードとも称する)となるツリー構造により表現され
る。復号化過程はコードツリーの根の部分から始まっ
て、受信されたビットストリームにより各ノードで2つ
の枝のうちの1つを選択するように誘導される。葉(即
ち、符号語)に至ると、符号語が検出されると共に、残
りのビットストリームから分割される。このような形態
の復号化装置は、ツリーに対応する論理回路及びコード
ツリーを通じた論理回路を有する。しかしながら、この
VLCデコーダは、コードツリーを用いるビット単位の
探索方法が復号化された各シンボルに対して必要なた
め、特に、長い符号語に対しては動作速度が低くなる。
たVLCデコーダのうちの1つは、1992年12月2
2日にMing−Ting Sunらに付与された米国
特許第5,173,695号と第5,245,338号
明細書に開示されているようなルックアップテーブルに
基づくVLCデコーダである。このようなデコーダは、
各々が最大の符号語長と等しいビット数の格納能力を有
すると共に、一定の長さのデータセグメントとして符号
化されるビットストリームを格納する入力バッファメモ
リから供給された連続したビットを格納する2つの縦列
結合されたラッチ回路と、この2つのラッチ回路と接続
されていると共に、最大の符号語長と等しい長さの復号
化ウィンドウ出力を発生するバレルシフタと、最大の符
号語長を法として順番に復号化された可変長符号語のコ
ード長を累算する累算器と、移動可能な復号化ウィンド
ウ出力に含まれた可変長符号語に対応する固定語長の符
号語を出力すると共に、可変長符号語のコード長を出力
するルックアップテーブルメモリデバイスとを含む。符
号語が各クロックサイクル毎に復号化されるとき、その
コード長が累算され、バレルシフタの復号化ウィンドウ
は復号化されるべき次の符号語の第1ビットから始まる
ようにシフトされる。クロックサイクルの間、累算され
たコード長が最大の符号語長を超える場合、即ち、第2
ラッチ回路内の全ビットが復号化された場合、第1ラッ
チ回路内のビットは第2ラッチ回路へ伝送され、次の一
定のデータセグメントが入力バッファメモリから第1ラ
ッチ回路に読取られる。
テーブルに基づく可変長復号化を通じて、動作速度を向
上させることができるとしても、例えば、高精細度テレ
ビジョンシステムで要求される高速の復号化動作に対す
る悪影響を有し、ルックアップテーブルの検索処理によ
る遅延を減らすことが不可能であるため、動作遅延を充
分に減少させるVLC符号化装置を提供できない。
目的は、ルックアップテーブルの検索処理による動作遅
延を減らすことによって、効果的に復号化動作を実現す
るVLC復号化装置を提供することである。
めに、本発明によれば、一定のクロック信号にて、可変
長符号語の最大の長さと等しい長さを有する固定語長の
セグメントに符号化されるべき入力ビットストリームを
格納したバッファから供給される順次的な可変長符号語
を復号化するための可変長コード復号化装置であって、
読取り信号に応じて、前記バッファからの2つの連続す
る固定語長のセグメントを格納する第1及び第2ビット
格納手段と、前記第1及び第2ビット格納手段に接続さ
れ、前記2つの固定語長のセグメントのMビットのウィ
ンドウ出力シーケンスを供給すると共に、前記2つの固
定語長のセグメント内で、前記ウィンドウ出力シーケン
スが始まるビット位置を表す位置制御信号と、前記ウィ
ンドウ出力シーケンスに含まれるべきビット数を表す符
号語長信号とに応じて、シフトされる出力ウィンドウ
(ここで、Mは、0から前記可変長符号語の最大の長さ
の1/2まで変わる数)を有するビットシフティング手
段と、前記ウィンドウ出力シーケンスをNビットの出力
シーケンスの下位側ビットとして用いて、前記Nビット
の出力シーケンスを発生する(ここで、Nは前記可変長
符号語の最大の長さの1/2に当たる)ビット発生手段
と、前記ビット発生手段に接続され、前記符号語長信号
に応じて、前記2つの固定語長のセグメントの復号化出
力シーケンスを発生する復号化シーケンス発生手段と、
前記復号化シーケンス発生手段に接続され、複数のルッ
クアップテーブルを有し、前記復号化出力シーケンスの
第1ビット位置から始まる可変長符号語に応じて、固定
語長の可変長符号語を発生し、かつ前記可変長符号語に
対応する符号語長を発生するメモリ手段と、出力選択信
号及びクロック信号を発生する制御手段と、前記クロッ
ク信号及び前記出力選択信号に応じて、前記発生された
固定語長の可変長符号語と、前記可変長符号語に対応す
る前記符号語長のうちで、出力符号語と出力符号語長と
を選択する出力選択手段と、累算された符号語長に1を
加えて、前記位置制御信号を発生し、前記選択された符
号語長と前記累算された符号語長とを累算し、前記累算
された符号語長が前記可変長符号語の最大の長さの1/
2より大きい場合、前記バッファに格納された固定語長
のセグメントを取出して、前記第1ビット格納手段に格
納し、前記第1ビット格納手段に既に格納された前記固
定語長のセグメントを前記第2ビット格納手段へ伝送す
るようにする読取り信号を発生するけた上げ信号発生手
段とを含むことを特徴とする。
いて図面を参照しながらより詳しく説明する。
く、VLCデコーダ100のブロック図が示されてい
る。説明の便宜上、復号化されるべき可変長符号語の最
大長は16ビットと仮定する。VLCデコーダ100
は、連続したビットストリームとして入力された可変長
符号語を復号化して、ある一定のシンボルクロックにて
可変長符号語に対応する復号化された固定語長の符号語
を出力する。
タストリームは、バッファ101へ入力される。このバ
ッファ101は、直列データストリームの可変長符号語
を固定語長のデータセグメントとして格納した後、リー
ド線32の読み取り信号に応じて、リード線11へ固定
語長のデータセグメント(例えば、8ビットのセグメン
ト)を出力する。ここで、データセグメントのビット長
は、可変長符号語の最大ビット長の1/2に対応する。
に接続され、リード線32の読み取り信号に応じて、固
定語長のデータセグメントを連続して受け取る。また、
ラッチ回路105はラッチ回路103に従列接続され、
既にラッチ回路103に格納された固定語長のデータセ
グメントを受け取る。新たなデータセグメントを供給す
る必要がある場合、リード線32の読み取り信号をアク
ティブ状態とする。リード線32の読み取り信号がアク
ティブ状態となると、バッファ101は次のデータセグ
メントをリード線11へ出力する。ラッチ回路103は
バッファ101からの次のデータセグメントを受け取
り、既にラッチ回路103に格納されていたデータセグ
メントをラッチ回路105へ供給し、ラッチ回路105
内のデータセグメントが更新される。かくして、ラッチ
回路105は、ラッチ回路103に格納されたデータセ
グメントより時間的に前のデータセグメントを常に格納
している。2つのラッチ回路103、105に格納され
た2つのデータセグメントは16ビットの直列入力デー
タからなり、最大の可変長符号語の語長とと等しい。
つのデータセグメントは、各々の並列リード線12、1
3を通じてビットシフティング回路107へ入力され
る。即ち、新たなセグメントのビットは、前セグメント
のビットと連結された後、ビットシフティング回路10
7へ入力される。リード線34のビットシフティング回
路107からの出力は、2つの入力データセグメント
(即ち、ラッチ回路105からの前データセグメントと
ラッチ回路103からの現データセグメント)のMビッ
トのウィンドウ出力シーケンスである。ここで、Mは、
0と最大の可変長符号語の語長の1/2(即ち、8)と
の間の変数である。Mビットの出力ウィンドウは、ビッ
トシフティング回路107の16ビットの入力に亘って
シフト可能であり、その位置はリード線33の位置制御
信号及びリード線53の符号語長信号によって決定され
る。ここで、位置制御信号は、格納された2つのデータ
セグメント内でウィンドウ出力シーケンスが始まるビッ
トの位置を表し、符号語長はウィンドウ出力シーケンス
に含まれるべきビット数を表す。その後、リード線34
のMビットのウィンドウ出力シーケンスは、ビット発生
回路109に供給される。このビット発生回路109は
Mビットのウィンドウ出力シーケンスを用い、8ビット
の出力シーケンスを発生する。即ち、ビット発生回路1
09は、ウィンドウ出力シーケンスを下位8ビットの出
力シーケンスとして用い、8ビットの出力シーケンスを
発生する。ビット発生回路109からリード線14への
8ビットの出力シーケンスは、OR回路111に供給さ
れる。このOR回路111は、16ビットのラッチ回路
113とリード線15を介して接続されている。ラッチ
回路113は、シフタ115からのリード線42への復
号化出力シーケンスをラッチし、下位8ビットシーケン
スと上位8ビットシーケンスとに分割する。復号化出力
シーケンスの分けられた下位及び上位8ビットシーケン
スは、次の復号化出力シーケンスを生成するために、リ
ード線15を介してOR回路111へ、リード線23を
介してシフタ115へ各々供給される。OR回路111
は2つの入力(即ち、ビット発生回路109からのリー
ド線14の8ビット出力シーケンスと、ラッチ回路11
3からのリード線15の復号化出力シーケンスの下位8
ビットシーケンスとの論理和演算を行って、演算された
ビットシーケンスをリード線22へ出力する。その後、
演算復号化出力シーケンスの上位ビットシーケンスをリ
ード線23を介してへ、演算されたビットシーケンスを
リード線22を介して各々同時にシフタ115に供給す
る。シフタ115はリード線53の符号語長信号に応じ
て、入力された16ビットシーケンスを上位ビット方向
へシフトさせる。符号語長信号は、ビットシーケンスの
最上位ビット(MSB)から数えて何ビットシフトする
かをシフタ115へ指示する信号である。かくして、シ
フタ115はビットシーケンスのMSBから数えて符号
語長信号に対応する個数のビットを取り除く。その後、
ビットシーケンスの各ビットが符号語長信号(値)だけ
MSB方向へシフトされ、シフトされたビット数に対応
する個数のビットシーケンスの下位側のビットをゼロと
する。その後、このような方法で生成された新たなビッ
トシーケンスは、シフタ115の出力シーケンスとして
リード線42へ供給される。
じてメモリデバイス121に供給される。このメモリデ
バイス121はマクロブロックアドレス、マクロブロッ
クタイプ、マクロブロックパターン、動きベクトル及び
DCT係数を供給するための幾つかのルックアップテー
ブルからなり、各々のルックアップテーブルは符号語テ
ーブルのAND平面、符号語長テーブルのOR平面及び
復号化された符号語テーブルのOR平面を有する。説明
の便宜上、図1は2つのルックアップテーブル124、
126を備えたメモリデバイス121を例として示して
いる。
パターンに従って、符号語テーブルのAND平面におけ
るエントリとして表現される。符号語の最大長が16ビ
ットである符号語ライブラリにある大部分の符号語は、
16ビット以下の語長であるため、符号語テーブルでの
実際の符号語ビットパターンを超えるビット位置は、
“DON’T CARE”位置として指定される。シフ
タ115からの1つのシーケンスが、符号語テーブルの
AND平面に格納されている符号語ビットパターンの1
つと一致する場合、1つの符号語が検出される。かくし
て、例えば、可変長符号語のビットパターンが“00”
であり、シフタ115からの16ビットシーケンスが
“0001 1011 0111 0111”である場
合、最初の2つのビットで一致が起こる。従って、最初
の2つのビットが可変長符号語と認定され、次の可変長
符号語は第3ビットから始まる。
符号語テーブルの各AND平面におけるエントリーと一
致する場合、符号語長テーブルの各OR平面におけるエ
ントリと、復号化された符号語テーブルの各OR平面に
おけるエントリとがアクティーブされる。復号化された
符号語テーブルの各OR平面は、符号語テーブルの各A
ND平面の一致した可変長符号語に対応する復号化され
た固定語長の符号語を出力選択ブロック117へ出力す
る。また、符号語長テーブルの各OR平面は、各符号語
テーブルの一致した可変長符号語の語長を表す符号語長
信号を出力選択ブロック117へ出力する。その後、出
力選択ブロック117は、可変長復号化(VLD)制御
ブロック119からの出力選択信号及びクロック信号に
応じて、ルックアップテーブル124、126からの2
つの固定語長の符号語のうちの1つと、固定語長の符号
語に対応するコード長とを選択して、リード線54、5
3へ各々出力する。上述された例では、符号語長テーブ
ルは検出された符号語“00”の長を表す“2”を出力
する。本発明によれば、この符号語長は、ルックアップ
テーブルの検索過程を行うための出力シーケンスを前も
って発生するために、リード線53を通じてシフタ11
5へ符号語長信号“2”として供給される。また、リー
ド線53の符号語長信号は、けた上げ信号発生器123
へも入力される。VLD制御ブロック119からのクロ
ック信号に応じて、けた上げ信号発生器123は、既に
累算された8を法とする符号語長に1を加算することに
よって制御信号を発生すると共に、リード線53の符号
語長信号を既に累算された8を法とする符号語長と累算
する。
を超えた時、けた上げ信号発生器123は読み取り信号
を発生する。論理1の読み取り信号は、リード線32を
通じてバッファ101及びラッチ回路103へ供給され
て、バッファ101内の次の8ビットセグメントがラッ
チ回路103へ供給されると共に、ラッチ回路103の
データがラッチ回路105に伝送される。
3の表形式で表された例を参照して詳細に説明する。こ
こで、図2に示されているように、入力チャネルからバ
ッファ101(図1参照)に入力されるデータストリー
ムが、“0001 10110111 0111 10
11 1110 1111 1101 1101111
0...”であると仮定する。
生する前に、シフタ115には復号化されるべき第1及
び第2データセグメント(即ち、“0001 1011
0111 0111”)が供給され、ラッチ回路10
5には第3データセグメント(即ち、“1011 11
10”)が入力され、ラッチ回路103には第4データ
セグメント(即ち、“1111 1101”)が入力さ
れる。この場合に、ラッチ回路103、105の出力シ
フタ115、及びメモリデバイス117の出力はノイズ
値である。
1011 0111 0111”のシーケンスが、シフ
タ115からラッチ回路113及びメモリデバイス12
1へリード線42を通じて復号化出力シーケンスとして
同時に供給される。メモリデバイス121内のルックア
ップテーブル124、126は、復号化出力シーケンス
の先頭の2ビット(即ち、“00”)を復号化された符
号語(例えば、A及びA′)として認識して、これらの
固定語長の復号化された符号語A、A′を出力選択ブロ
ック117へ各々出力する。各々のルックアップテーブ
ル124、126は“00”の符号語長をも出力選択ブ
ロック117へ出力する。
ック117はVLD制御ブロック119からの出力選択
信号及びクロック信号に応じて、2つの復号化された符
号語A、A′のうちの1つ(例えば、A)をリード線5
4へ復号化された符号語として出力し、また復号化され
た符号語に対応する符号語の語長(即ち、2)をリード
線53へ出力する。リード線53の符号語長に応じて、
シフタ115はビットシーケンス“0001 1011
0111 0111”のMSB側から数えて入力され
た符号語長に対応する個数のビットを除去する。その
後、ビットシーケンスのLSB側に除去されたビットの
個数だけゼロを満たす。このように生成された“011
0 1101 1101 1100”の新たなビットシ
ーケンスは、その後、シフタ115の出力シーケンスと
してリード線42へ供給される。本発明によれば、リー
ド線42の新たなビットシーケンスは、次の復号化出力
シーケンスを生成し、またけた上げ信号発生器123、
ビットシフティング回路107及びビット発生回路10
9が動作する間、ルックアップテーブルの検索過程を行
うために、ラッチ回路113及びメモリデバイス121
に同時に供給される。けた上げ信号発生器123は、V
LC制御ブロック119からのクロック信号に応じて、
既に累算された8を法とする符号語長に1を加算するこ
とによって位置制御信号をビットシフティング回路10
7へ供給すると共に、またリード線53の符号語長“0
0”を既に累算されたモジュロ8符号語長と累算する。
ここで、既に累算されたモジュロ8符号語長は0であ
る。本発明の好ましい実施例によれば、ビットシフティ
ング回路107は、位置制御信号及びリード線53の符
号語長に応じて、ウィンドウ出力シーケンスを発生す
る。このウィンドウ出力シーケンスは、2つのラッチ回
路103、105からのデータセグメント内のビットの
うちで、位置制御信号によって指示されるビットから始
まり、ウィンドウ出力シーケンスの長さは、リード線5
3の符号語長と等しい。従って、ビットシフティング回
路107は、位置制御信号が1であり、リード線53の
符号語長が2であるため、“1011 1110 11
11 1101”のデータセグメントで“10”をウィ
ンドウ出力シーケンスとして発生する。その後、“1
0”の2ビットシーケンスは、ビット発生回路109に
供給される。ビット発生回路109はこのウィンドウ出
力シーケンスを8ビットの出力シーケンスの下位のビッ
トシーケンスとして用いることによって、8ビット出力
シーケンスを発生する。即ち、ビット発生回路109
は、ビットシフティング回路107からのウィンドウ出
力シーケンス(即ち、10)を8ビット出力シーケンス
の下位のビットシーケンスとして用いて、“0000
0010”を発生する。OR回路111はその2つの入
力(即ち、ビット発生回路109からのリード線14の
“0000 0010”の8ビット出力シーケンスと、
ラッチ回路113にラッチされた“01101101
1101 1100”の16ビットシーケンスの下位の
8ビットシーケンス(即ち、“1101 110
0”))との論理和演算を行った後、演算されたビット
シーケンス(即ち、“1101 1110”)をリード
線22へ発生する。また、ラッチ回路113もラッチさ
れた16ビットシーケンスの上位の8ビットシーケンス
(即ち、“0110 1101”)をリード線23へ供
給する。上位の8ビットシーケンスはリード線23を介
して、論理和演算処理されたビットシーケンスはリード
線22を介して、同時にシフタ115に供給される。こ
のシフタ115は“0110 1101 1101 1
110”を復号化出力シーケンスとしてリード線42へ
出力する。復号化出力シーケンスは、リード線42を通
じて、ラッチ回路113及びメモリデバイス121へ供
給される。メモリデバイス121は、“0110 11
01 11011110”の復号化出力シーケンスの先
頭の2ビット(即ち、01)を復号化された符号語、
(例えば、B及びB′)として認識して、復号化された
固定語長の符号語B、B′を出力選択ブロック117へ
出力する。メモリデバイス121は“01”のコード長
をも出力選択ブロック117へ出力する。
ック117は、VLD制御ブロック119からの出力選
択信号及びクロック信号に応じて、2つの復号化された
符号語B、B′のうちの1つ(例えば、B)をリード線
54へ復号化された符号語として出力し、また復号化さ
れた符号語に対応する符号語の語長(即ち、2)をリー
ド線53へ各々出力する。リード線53の符号語長に応
じて、シフタ115は“0110 1101 1101
1110”のビットシーケンスのMSBから数えて、
2つのビット(即ち、01)を取り除いて、“1011
0111 0111 1000”の新たなビットシー
ケンスをリード線42へ出力する。VLD制御ブロック
119からのクロック信号に応じて、けた上げ信号発生
器123は、既に累算された8を法とする符号語長が2
であるため、ビットシフティング回路107内の“10
11 1110 1111 1101”のデータセグメ
ント内の第3ビット位置を表す位置制御信号をリード線
33へ供給すると共に、リード線53の符号語「01」
の語長を既に累算された8を法とする符号語長(即ち、
2)と累算する。ビットシフティング回路107は、出
力ウィンドウシーケンスとして、ビット「11」をリー
ド線34へ供給する。なぜならば、出力ウィンドウが、
位置制御信号及びリード線53の符号語長(即ち、2)
に応じて、“1011 1110 1111 110
1”のデータセグメントでの第3ビットから第4ビット
までを取り囲むようにシフトされるためである。その
後、2ビットシーケンス「11」は、ビット発生回路1
09に供給される。このビット発生回路109は、ビッ
トシフティング回路107からのビット「11」を8ビ
ットの出力シーケンスの下位のビットシーケンスとして
用いて、“0000 0011”をリード線14へ供給
する。OR回路111はその2つの入力(即ち、リード
線14の“0000 0011”と、ラッチ回路113
にラッチされた“1011 0111 0111 10
00”の16ビットシーケンスの下位の8ビットシーケ
ンス(即ち、“0111 1000”))との論理和演
算を行った後、論理和演算処理されたビットシーケンス
(即ち、“0111 1011”)をリード線22へ供
給する。ラッチ回路113はラッチされた16ビットシ
ーケンスの上位の8ビットシーケンス(即ち、“101
1 0111”)をリード線23へ供給する。上位の8
ビットシーケンスはリード線23を介して、論理和演算
処理されたビットシーケンスはリード線22を介して、
同時にシフタ115に供給される。このシフタ115は
“1011 0111 0111 1011”を復号化
出力シーケンスとしてリード線42へ発生する。復号化
出力シーケンスはリード線42を通じて、ラッチ回路1
13及びメモリデバイス121に供給される。メモリデ
バイス121は復号化出力シーケンス(即ち、“101
1 01110111 1011”)の最初の5ビット
(即ち、10110)を復号化された符号語(例えば、
C及びC′)として認識して、復号化された固定語長の
符号語C、C′を出力選択ブロック117へ供給する。
また、メモリデバイス121は“10110”のコード
長を出力選択ブロック117へ出力する。
ック17は、VLD制御ブロック119からの出力選択
信号及びクロック信号に応じて、2つの復号化された符
号語C、C′のうちの1つ(例えば、C)をリード線5
4へ復号化された符号語として出力し、また復号化され
た符号語に対応する符号語長(即ち、5)をリード線5
3へ出力する。リード線53の符号語長(即ち、5)に
応じて、シフタ115は“1011 0111 011
1 1011”のビットシーケンスのMSBから始まっ
て、5つのビット(即ち、“10110”)を取り除い
て、“11101111 0110 0000”の新た
なビットシーケンスをリード線42へ供給する。VLD
制御ブロック119からのクロック信号に応じて、けた
上げ信号発生器123は、既に累算された8を法とする
符号語長が4であるため、ビットシフティング回路10
7内の“1011 1110 1111 1101”の
データセグメント内の第5ビットを表す位置制御信号を
リード線33へ発生すると共に、リード線53の“10
110”の符号語長を既に累算されたモジュ−ルで8符
号語長(即ち、4)と累算する。ビットシフティング回
路107は出力ウィンドウが位置制御信号とリード線5
3の符号語長(即ち、5)に応じて“1011 111
0 1111 1101”のデータセグメントの第5ビ
ットから第9ビットまでを取り囲むようにシフトされる
ため、出力シーケンスとして“11101”をリード線
34へ発生する。その後、5ビットの出力シーケンス
「11101」は、ビット発生回路109へ供給され
る。ビット発生回路109は、ビットシフティング回路
107からのビット“11101”を8ビットの出力シ
ーケンスの下位のビットシーケンスとして用いて、ビッ
トシーケンス“00011101”を8ビットの出力シ
ーケンスとしてリード線14へ供給する。OR回路11
1は、その2つの入力(即ち、リード線14の“000
1 1101”とリード線15のラッチ回路113にラ
ッチされた16ビットシーケンス“1110 1111
0110 0000”の下位の8ビットシーケンス
(即ち、0110 0000))との論理和演算を行っ
た後、論理和演算処理ビットシーケンス(即ち、“01
11 1101”)をリード線22へ発生する。また、
ラッチ回路113は16ビットシーケンスの上位の8ビ
ットシーケンス(即ち、“1110 1111”)をリ
ード線23へ供給する。上位の8ビットシーケンス「1
110 1111」はリード線23を介して、論理和演
算処理されたビットシーケンス「0111 1101」
はリード線22を介して、同時にシフタ115に供給さ
れる。シフタ115は“1110 1111 0111
1101”を復号化出力シーケンスとしてリード線4
2へ供給する。復号化出力シーケンスは、リード線42
を通じて、ラッチ回路113及びメモリデバイス121
へ供給される。メモリデバイス121は、復号化出力シ
ーケンス(即ち、“1110 1111 0111 1
101”)の初めの4つのビット(即ち、“111
0”)を復号化された符号語(例えば、D及びD′)と
して認識して、復号化された固定語長の符号語D、D′
を出力選択ブロック117へ供給する。また、メモリデ
バイス121はビット“1110”のコード長を出力選
択ブロック117へ出力する。
ック117は、VLD制御ブロック119からの出力選
択信号及びクロック信号に応じて、2つの復号化された
符号語D、D′のうちの1つ(例えば、D)をリード線
54へ復号化された符号語として出力し、また復号化さ
れた符号語の語長(即ち、4)をリード線53へ出力す
る。リード線53の符号語長(即ち、4)に応じて、シ
フタ115は“1110 1111 0111 110
1”の16ビットシーケンスのMSBから数えて、初め
の4つのビット(即ち、“1110”)を取り除いて、
“1111 0111 1101 0000”の新たな
ビットシーケンスをリード線42へ供給する。けた上げ
信号発生器123は、既に累算された符号語長が7より
大きいため読み取り信号を発生する。この読み取り信号
が発生すると、次のデータセグメント“1101 11
10”が、バッファ101から取り出されて現データセ
グメントとしてラッチ回路103にラッチされ、ラッチ
回路103に既にラッチされた“1111 1101”
のデータセグメントは、前データセグメントとしてラッ
チ回路105へ伝達される。現データセグメント及び前
データセグメントは、同時にビットシフティング回路1
07に供給される。このビットシフティング回路107
は既に累算された8を法とする符号語長が1(9−モジ
ュロ8)であるため、前データセグメントの第2ビット
から始まるウィンドウ出力シーケンス「1111」をリ
ード線34へ伝送する。その後、4ビットシーケンス
「1111」はビット発生回路109に供給される。こ
のビット発生回路109は、ビットシフティング回路1
07からのビット“1111”を8ビットの出力シーケ
ンスの下位のビットシーケンスとして用いて、“000
0 1111”を8ビットの出力シーケンスとしてリー
ド線14へ出力する。OR回路111はその2つの入力
(即ち、リード線14の“0000 1111”とリー
ド線15のラッチ回路113にラッチされた“1111
0111 1101 0000”の16ビットシーケ
ンスの下位の8ビットシーケンス(即ち、“1101
0000”))を論理和演算を行った後、論理和演算処
理されたビットシーケンス(即ち、“1101 111
1”)をリード線22へ出力する。また、ラッチ回路1
13はラッチされた16ビットシーケンスの上位の8ビ
ットシーケンス(即ち、“1111 0111”)をリ
ード線23へ出力する。各々のリード線23及び22の
上位の8ビットシーケンス「1111 0111」はリ
ード線23を介して、論路和演算処理されたビットシー
ケンス「1101 1111」はリード線22を介し
て、同時にシフタ115に供給される。シフタ115は
“1111 0111 1101 1111”を復号化
出力シーケンスとしてリード線42へ出力する。
いて説明したが、本発明に記載した特許請求の範囲を逸
脱することなく、当業者は種々の変更を加え得ることは
勿論である。
テーブルの検索過程がけた上げ信号発生器、ビットシフ
ティング回路及びビット発生回路の動作中に扱われるた
め、動作遅延を減らすことによって、高速の復号化作動
を実行することができる。
ク図。
図。
図。
Claims (2)
- 【請求項1】 一定のクロック信号にて、可変長符号
語の最大の長さと等しい長さを有する固定語長のセグメ
ントに符号化されるべき入力ビットストリームを格納し
たバッファから供給される順次的な可変長符号語を復号
化するための可変長コード復号化装置であって、 読取り信号に応じて、前記バッファからの2つの連続す
る固定語長のセグメントを格納する第1及び第2ビット
格納手段と、 前記第1及び第2ビット格納手段に接続され、前記2つ
の固定語長のセグメントのMビットのウィンドウ出力シ
ーケンスを供給すると共に、前記2つの固定語長のセグ
メント内で、前記ウィンドウ出力シーケンスが始まるビ
ット位置を表す位置制御信号と、前記ウィンドウ出力シ
ーケンスに含まれるべきビット数を表す符号語長信号と
に応じて、シフトされる出力ウィンドウ(ここで、M
は、0から前記可変長符号語の最大の長さの1/2まで
変わる数)を有するビットシフティング手段と、 前記ウィンドウ出力シーケンスをNビットの出力シーケ
ンスの下位側ビットとして用いて、前記Nビットの出力
シーケンスを発生する(ここで、Nは前記可変長符号語
の最大の長さの1/2に当たる)ビット発生手段と、 前記ビット発生手段に接続され、前記符号語長信号に応
じて、前記2つの固定語長のセグメントの復号化出力シ
ーケンスを発生する復号化シーケンス発生手段と、 前記復号化シーケンス発生手段に接続され、複数のルッ
クアップテーブルを有し、前記復号化出力シーケンスの
第1ビット位置から始まる可変長符号語に応じて、固定
語長の可変長符号語を発生し、かつ前記可変長符号語に
対応する符号語長を発生するメモリ手段と、 出力選択信号及びクロック信号を発生する制御手段と、 前記クロック信号及び前記出力選択信号に応じて、前記
発生された固定語長の可変長符号語と、前記可変長符号
語に対応する前記符号語長のうちで、出力符号語と出力
符号語長とを選択する出力選択手段と、 累算された符号語長に1を加えて、前記位置制御信号を
発生し、前記選択された符号語長と前記累算された符号
語長とを累算し、前記累算された符号語長が前記可変長
符号語の最大の長さの1/2より大きい場合、前記バッ
ファに格納された固定語長のセグメントを取出して、前
記第1ビット格納手段に格納し、前記第1ビット格納手
段に既に格納された前記固定語長のセグメントを前記第
2ビット格納手段へ伝送するようにする読取り信号を発
生するけた上げ信号発生手段とを含むことを特徴とする
可変長コード復号化装置。 - 【請求項2】 前記復号化シーケンス発生手段が、 前記復号化出力シーケンスをラッチし、下位側のビット
シーケンスと上位側のビットシーケンスとに分ける分割
手段と、 前記下位側のビットシーケンスと前記ビット発生手段か
らの前記ビット出力シーケンスとの論理和演算を行った
後、論理和演算処理されたビットシーケンスを供給する
論理和演算手段と、 前記論理和演算処理されたビットシーケンス及び前記上
位側のビットシーケンスを受け取って、受け取られたビ
ットシーケンスの除去されるべき上位側のビット数を表
す前記符号語長に応じて、前記受け取られたビットシー
ケンスを上位ビット方向へシフトし、前記シフトされた
ビットを除去し、前記シフトされたビット数だけ前記受
信されたビットシーケンスの下位側のビットをゼロとし
て、新たなビットシーケンスを発生し、前記新たなビッ
トシーケンスを次の出力シーケンスとして供給するシフ
ト手段とを含むことを特徴とする請求項1に記載の可変
長コード復号化装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940030162A KR970002790B1 (ko) | 1994-11-17 | 1994-11-17 | 비동기 전송 모드에서의 호출 파티 서브 어드레스 메세지 생성방법 |
KR1994/30162 | 1994-11-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08223056A true JPH08223056A (ja) | 1996-08-30 |
JP3389389B2 JP3389389B2 (ja) | 2003-03-24 |
Family
ID=19398140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32405695A Expired - Fee Related JP3389389B2 (ja) | 1994-11-17 | 1995-11-17 | 可変長コード復号化装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3389389B2 (ja) |
KR (1) | KR970002790B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001339312A (ja) * | 2000-03-24 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 可変長復号化回路 |
CN111798911A (zh) * | 2020-07-10 | 2020-10-20 | 中国电子科技集团公司第二十四研究所 | 一种反熔丝存储器阵列的电压控制方法及电路 |
-
1994
- 1994-11-17 KR KR1019940030162A patent/KR970002790B1/ko not_active IP Right Cessation
-
1995
- 1995-11-17 JP JP32405695A patent/JP3389389B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001339312A (ja) * | 2000-03-24 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 可変長復号化回路 |
JP4559652B2 (ja) * | 2000-03-24 | 2010-10-13 | パナソニック株式会社 | 可変長復号化回路 |
CN111798911A (zh) * | 2020-07-10 | 2020-10-20 | 中国电子科技集团公司第二十四研究所 | 一种反熔丝存储器阵列的电压控制方法及电路 |
Also Published As
Publication number | Publication date |
---|---|
KR970002790B1 (ko) | 1997-03-10 |
JP3389389B2 (ja) | 2003-03-24 |
KR960020153A (ko) | 1996-06-17 |
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