JPH0950365A

JPH0950365A - 命令履歴の符号化装置

Info

Publication number: JPH0950365A
Application number: JP7204414A
Authority: JP
Inventors: Haruo Fukuda; 春生福田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-08-10
Filing date: 1995-08-10
Publication date: 1997-02-18

Abstract

(57)【要約】【課題】演算処理装置における命令の履歴の符号化を
ハードウェアで実現する。【解決手段】実行アドレスａｄがシフタ２０に入力さ
れ、ＬＳＢ方向へ２ビットシフトされる。データＳ２０
は遅延フィルタ３０及び減算器４０に入力され、差分ア
ドレス・データＳ４０になる。比較器５０は差分アドレ
ス・データＳ４０と“１”との比較を行い、分岐命令以
外の命令が実行されたか否かの判定を行う。分岐命令以
外の命令が実行された場合は、比較器５０の制御信号Ｓ
５０ａによりカウンタ６１はカウントアップを行う。こ
のため、カウンタ６１には非分岐命令連続回数が蓄えら
れる。一方、分岐命令が実行された場合は、カウンタ６
１が出力する非分岐命令連続回数がコード生成部７１に
入力されてコード化される。次に、差分アドレスデータ
Ｓ４０がコード生成部７２でコード化される。コード形
成部７３は、コード生成部７１，７２が生成したコード
を順次出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、逐次的に命令を解
読して実行する演算処理装置における実行命令の履歴を
符号化する命令履歴の符号化装置に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献；ｂｉｔ［１２］（1994）（共立出版）、奥村晴彦
著、「ファイル圧縮技術」P.4-13 本発明の目的に叶う符号化方法は、厳密に原データが再
現される符号化方法であり、一般に可逆符号化と呼ばれ
るものである。前記文献には、例えばＵＮＩＸのｃｏｍ
ｐｒｅｓｓのような従来の可逆符号化方法が開示されて
いる。

【０００３】

【発明が解決しようとする課題】しかしながら、前記文
献に記載されている可逆符号化方法では、次のような課
題があった。即ち、前記文献に記載される可逆符号化方
法は、いずれの方法もソフトウェアによる実現を前提と
して構成されているので、例えば参照テーブル等のメモ
リを必要とし、更にアルゴリズムも複雑であり、ハード
ウェアによる実現は困難なものが多い。又、本発明を適
用する実行命令履歴記録装置としては、従来、実行した
命令のアドレスを単純に記録するだけなので、極めてわ
ずかな時間の履歴を保存するだけで膨大なメモリ容量が
必要となっていた。例えば、20MHz で動作する32bit 固
定長命令の演算処理装置の場合、平均で１命令実行する
のに２サイクルを要するとすると、１秒間の実行履歴を
保存するために必要なメモリ容量は、 (20 ×10⁶/2) ×(32/8)=40 ×10⁶=40Mバイトとなり、通常のデバッガ装置が備えるメモリ容量を越え
た値となる。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、命令を逐次解読し実行する演算処理
装置における命令の履歴を符号化する命令履歴の符号化
装置において、次のような手段を講じている。即ち、前
記演算処理装置からの１命令毎の実行アドレスを１命令
分遅延させる遅延手段と、前記演算処理装置からの１命
令毎の実行アドレスと前記遅延手段の出力信号である遅
延データとの差分アドレスデータを算出する減算器と、
前記差分アドレスデータと予め与えられている定数との
比較を行い、該差分アドレスデータと該定数との値が等
しい場合に第１の制御信号を出力し、該差分アドレスデ
ータと該定数との値が異なる場合に第２の制御信号を出
力する比較器とを、備えている。更に、この符号化装置
には、前記第１の制御信号に基づきカウントアップ動作
を行なって前記命令のうちの分岐命令以外の命令が連続
する回数を蓄積するカウンタと、前記第２の制御信号に
基づき前記カウンタに蓄積された回数をコード化すると
共に第３の制御信号を生成する第１のコード生成部と、
前記第３の制御信号に基づき前記差分アドレスデータを
コード化する第２のコード生成部と、前記第１及び第２
のコード生成部からの各出力コードを順次整列すること
により、前記演算処理装置における命令の履歴を符号化
して外部へ出力するコード形成部とが、設けられてい
る。

【０００５】第２の発明では、命令を逐次解読及び実行
する演算処理装置における命令の履歴を符号化する命令
履歴の符号化装置において、次のような手段を講じてい
る。即ち、前記演算処理装置からの１命令毎の実行アド
レスを１命令分遅延させる第１の遅延手段と、前記演算
処理装置からの１命令毎の実行アドレスと前記第１の遅
延手段の出力信号である遅延データとの差分アドレスデ
ータを算出する減算器と、前記差分アドレスデータと予
め与えられている定数との比較を行い、該差分アドレス
データと該定数との値が等しい場合に第１の制御信号を
出力し、該差分アドレスデータと該定数との値が等しく
ない場合に第２の制御信号を出力する第１の比較器と
を、備えている。更に、この符号化装置には、前記第１
の制御信号に基づきカウントアップ動作を行なって前記
命令のうちの分岐命令以外の命令が連続する回数を蓄積
する第１のカウンタと、前記第２の制御信号に基づき前
記第１のカウンタに蓄積された回数をコード化すると共
に第３の制御信号を生成する第１のコード生成部と、前
記第３の制御信号に基づき前記差分アドレスデータをコ
ード化する第２のコード生成部と、前記第１のコード生
成部の出力コードを１命令分遅延させる第２の遅延手段
と、前記第２のコード生成部の出力コードを１命令分遅
延させる第３の遅延手段と、前記第１のコード生成部の
出力コードと前記第２の遅延手段の出力コードとの比
較、及び前記第２のコード生成部の出力コードと前記第
３の遅延手段の出力コードとの比較を行い、これらの各
比較結果が共に等しい場合に第４の制御信号を出力し、
該各比較結果のいずれかが異なる場合に第５の制御信号
を出力する第２の比較器と、前記第４の制御信号に基づ
きカウントアップ動作を行って前記命令の最も内側のル
ープ処理の回数を蓄積する第２のカウンタと、前記第５
の制御信号に基づき前記第２のカウンタに蓄積された前
記命令の最も内側のループ処理の回数をコード化する第
３のコード生成部と、前記第１、第２、及び第３のコー
ド生成部からの各出力コードを順次整列することによ
り、前記演算処理装置における命令の履歴を符号化して
外部へ出力するコード形成部とが、設けられている。

【０００６】第１の発明によれば、以上のように命令履
歴の符号化装置を構成したので、演算処理装置からの１
命令毎の実行アドレスが遅延手段で１命令分遅延され、
減算器に入力される。前記演算処理装置からの１命令毎
の実行アドレスと前記遅延手段からの遅延データとの差
分アドレスデータが減算器で算出される。前記差分アド
レスデータは、比較器において予め与えられている定数
と比較される。前記差分アドレスデータと前記定数との
値が等しい場合、比較器から第１の制御信号が出力さ
れ、該差分アドレスデータと該定数との値が異なる場
合、第２の制御信号が出力される。第１の制御信号がカ
ウンタに入力されると、該カウンタはカウントアップ動
作を行なって前記命令のうちの分岐命令以外の命令が連
続する回数を蓄積する。第２の制御信号が第１のコード
生成部に入力されると、前記カウンタに蓄積された回数
は該第１のコード生成部でコード化されると共に第３の
制御信号が生成される。第３の制御信号が第２のコード
生成部に入力されると、前記差分アドレスデータは該第
２のコード生成部でコード化される。前記第１及び第２
のコード生成部からの各出力コードはコード形成部で順
次整列され、演算処理装置における命令の履歴が符号化
される。そのため、小規模の装置で高速の符号化処理が
行われる。

【０００７】第２の発明によれば、演算処理装置からの
１命令毎の実行アドレスが第１の遅延手段で１命令分遅
延されて減算器に入力される。前記演算処理装置からの
１命令毎の実行アドレスと前記第１の遅延手段からの遅
延データとの差分アドレスデータが減算器で算出され
る。前記差分アドレスデータは、第１の比較器において
予め与えられている定数と比較される。前記差分アドレ
スデータと前記定数との値が等しい場合、比較器から第
１の制御信号が出力され、該差分アドレスデータと該定
数との値が異なる場合、第２の制御信号が出力される。
第１の制御信号が第１のカウンタに入力されると、該カ
ウンタはカウントアップ動作を行なって前記命令のうち
の分岐命令以外の命令が連続する回数を蓄積する。第２
の制御信号が第１のコード生成部に入力されると、前記
第１のカウンタに蓄積された回数は該第１のコード生成
部でコード化されると共に第３の制御信号が生成され
る。第３の制御信号が第２のコード生成部に入力される
と、前記差分アドレスデータは該第２のコード生成部で
コード化される。前記第１のコード生成部の出力コード
は第２の遅延手段で１命令分遅延され、かつ前記第２の
コード生成部の出力コードが第３の遅延手段で１命令分
遅延される。第１のコード生成部の出力コードと第２の
遅延手段の出力コードとが第２の比較器で比較され、か
つ第２のコード生成部の出力コードと第３の遅延手段の
出力コードとが該第２の比較器で比較され、これらの各
比較結果が共に等しい場合、第４の制御信号が出力さ
れ、該各比較結果のいずれかが異なる場合、第５の制御
信号が出力される。第４の制御信号が第２のカウンタに
入力されると、該第２のカウンタはカウントアップ動作
を行なって命令の最も内側のループ処理の回数を蓄積す
る。第５の制御信号が第３のコード生成部に入力される
と、前記第２のカウンタに蓄積された命令の最も内側の
ループ処理の回数は該第３のコード生成部でコード化さ
れる。第１、第２、及び第３のコード生成部からの各出
力コードはコード形成部で順次整列され、演算処理装置
における命令の履歴が符号化される。そのため、小規模
の装置で高速の符号化処理が行われる。従って、前記課
題を解決できるのである。

【０００８】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示す命令履歴の符号
化装置の概略の構成ブロック図である。この符号化装置
は、命令を逐次解読し実行する図示しない演算処理装置
から出力された命令の実行アドレスａｄを入力する入力
端子１０を有している。入力端子１０はシフタ２０の入
力側に接続されている。シフタ２０は、実行アドレスａ
ｄから語境界以下のビットを削除する機能を有してい
る。シフタ２０の出力側は、シフタ２０の出力信号Ｓ２
０（即ち、前記演算処理装置からの１命令毎の実行アド
レス）を１命令分遅延させる遅延手段（即ち、遅延フィ
ルタ３０）を介して減算器４０の第１の入力端子に接続
されると共に、減算器４０の第２の入力端子に接続され
ている。減算器４０は、シフタ２０の出力信号Ｓ２０と
遅延フィルタ３０の出力信号Ｓ３０の出力信号Ｓ３０の
差分（即ち、差分アドレスデータ）Ｓ４０を算出する機
能を有している。減算器４０の出力端子は、比較器５０
の入力端子に接続されている。

【０００９】比較器５０は、減算器４０からの差分アド
レスデータＳ４０と予め与えられている定数（本実施形
態では“１”）との比較を行い、該差分アドレスデータ
Ｓ４０と前記定数との値が等しい場合、第１の出力端子
から第１の制御信号Ｓ５０ａを出力し、該差分アドレス
データＳ４０と前記定数との値が等しくない場合、第２
の出力端子から第２の制御信号Ｓ５０ｂを出力する機能
を有している。比較器５０の第１の出力端子は、第１の
処理部６０の入力端子に接続されている。この第１の処
理部６０はカウンタ６１で構成され、第１の制御信号Ｓ
５０ａに基づきカウントアップ動作を行なって前記命令
のうちの分岐命令以外の命令が連続する数を蓄積し、前
記第２の制御信号Ｓ５０ｂに基づき初期化される回路で
ある。比較器５０の第２の出力端子は、第２の処理部７
０の入力端子に接続されている。この第２の処理部７０
は、比較器５０からの制御信号Ｓ５０ｂに基づきカウン
タ６１の出力信号Ｓ６１をコード化して第１の出力端子
から制御信号Ｓ７１ａ、及び第２の出力端子からデータ
信号Ｓ７１ｂを出力する第１のコード生成部７１を有し
ている。コード生成部７１の第１の出力端子は、第２の
コード生成部７２の第１の入力端子に接続されている。
又、減算器４０の出力端子は、コード生成部７２の第２
の入力端子に接続されている。コード生成部７２は、制
御信号Ｓ７１ａに基づき差分アドレスデータＳ４０をコ
ード化して制御信号Ｓ７２ａ及びデータ信号Ｓ７２ｂを
生成する機能を有している。コード生成部７２からの制
御信号Ｓ７２ａ及びデータ信号Ｓ７２ｂは、コード形成
部７３へ入力されるようになっている。又、コード生成
部７１からのデータ信号Ｓ７１ｂもコード形成部７３へ
入力されるようになっている。コード形成部７３は、コ
ード生成部７１，７２からの出力信号Ｓ７１ｂ，Ｓ７２
を順次整列する機能を有している。コード形成部７３の
出力端子は、出力端子８０に接続されている。出力端子
８０は、この符号化装置により符号化処理が施された符
号化データを外部の図示しないメモリへ出力する端子で
あり、コード形成部７３の出力信号Ｓ７３がこの出力端
子８０から出力されるようになっている。

【００１０】次に、図１の動作を説明する。但し、対象
とする演算処理装置は、命令が32ビット固定長命令によ
り構成されるものとする。先ず、演算処理装置が１命令
実行する毎に、入力端子１０から該命令の実行アドレス
ａｄが入力される。この実行アドレスａｄはシフタ２０
に入力され、右へ（即ち、ＬＳＢの方向へ）２ビットシ
フト処理される。このシフト処理は、対象の演算処理装
置からの命令が32ビット固定長命令であるため、実行ア
ドレスａｄの下位２ビットは常に０となり、有意なデー
タではないので、施すものである。次に、シフタ２０か
ら出力されたデータＳ２０は、遅延フィルタ３０と減算
器４０とに入力される。減算器４０では、シフタ２０の
出力信号Ｓ２０と遅延フィルタ３０が出力する遅延デー
タＳ３０（即ち、１命令前のアドレス) とを入力し、こ
れらの差分である差分アドレス・データＳ４０を算出す
る。次に、比較器５０では、この差分アドレス・データ
Ｓ４０と定数“１”との比較を行う。即ち、分岐命令以
外の命令が実行された場合、アドレスは単純に１だけ増
加するので、比較器５０は、この分岐命令以外の命令が
実行されたか否かの判定を行う。差分アドレス・データ
Ｓ４０が１である場合、即ち分岐命令以外の命令が実行
された場合には、比較器５０はカウンタ６１にカウント
アップを行うように制御信号Ｓ５０ａを出力する。この
ため、カウンタ６１には分岐命令以外の命令が連続する
回数が蓄えられることになる。一方、差分アドレス・デ
ータＳ４０が１でない場合、即ち分岐命令が実行された
場合には、比較器５０は制御信号Ｓ５０ｂを出力して第
２の処理系７０を起動した後、カウンタ６１を初期化す
る。

【００１１】第２の処理系７０では、先ず、コード生成
部７１にカウンタ６１が出力する非分岐命令連続回数が
データ信号Ｓ６１として入力される。図２は、図１中の
コード生成部７１，７２のコード生成動作を説明するた
めのコードを示す図である。この図を参照しつつ、コー
ド生成部７１，７２の動作を説明する。コード生成部７
１，７２で生成されるコードは、以下の規則に基づき生
成される。コードは８ビット（１バイト）単位の可変長
符号であり、先頭４ビットをマーカコードとする。図２
に示すように、マーカコードは更に２ビット毎のサブコ
ードに分割され、第１サブコードは該コードを生成した
ブロックの番号、及び第２サブコードは該コードに後続
するコードデータ長を示す。但し、第１サブコード
“０”は特殊コードを表すものとする。コード生成部７
１では、カウンタ６１から出力されるデータＳ６１を上
記の規則によりコード化する。例えば、入力データＳ６
１が0x３（但し、0x；16進数）とすると、第１サブコード；０１第２サブコード；００入力データ；００１１即ち、生成コード；０１００，００１１となり、コード生成部７１はコード0x43を生成する。

【００１２】又、入力データＳ６１が0x２５とすると、第１サブコード；０１第２サブコード；０１入力データ；００１０，０１０１即ち、生成コード；０１０１，００００，００１０，０
１０１となり、コード生成部７１はコード0x5025を生成する。
次に、第２コード生成部７２でも、減算器４０が出力す
る差分アドレスデータＳ４０に対し、コードを生成す
る。但し、後続コードデータは、データの最上位ビット
を符号ビットとする符号付き整数となる。又、差分デー
タが28ビットを越えた場合のために、特殊コード(0x0)
を割り当てておく。この場合、全データ長は５バイトに
なる。例えば、差分アドレス・データＳ４０が４（即
ち、０１００）の場合、第１サブコード；１０第２サブコード；００入力データ；０１００即ち、生成コード；１０００，０１００となり、コード生成部７２はコード0x８４を生成する。
又、差分アドレス・データＳ４０が−４（即ち、111111
00）の場合、第１サブコード；１０第２サブコード；００入力データ；−４即ち、生成コード；１０００，１１００となり、コード生成部７２はコードは0x８ｃを生成す
る。

【００１３】差分アドレス・データＳ４０が1000（即
ち、0011,1110,1000）の場合、第１サブコード；１０第２サブコード；０１入力データ；0011,1110,1000 即ち、生成コード；1001, 0011,1110,1000 となり、コード生成部７２はコードは0x９３ｅ８を生成
する。差分アドレス・データＳ４０が0x1fffffffの場
合、このデータを表現するのに必要なビット数は、２９
ビット＋１ビット（符号ビット）なので、特殊コード(0
x0) を使用する。第１サブコード；００第２サブコード；００入力データ；0x1fffffff 即ち、生成コード；0000,0000,1fffffff となり、コード生成部７２はコードは0x001fffffffを生
成する。最後に、コード形成部７３は、コード生成部７
１，７２が生成したコードを順次出力端子８０に出力し
て１命令に対する符号化処理を終了する。以上のよう
に、この第１の実施形態では、カウンタ６１は命令のう
ちの分岐命令以外の命令が連続する回数を蓄積し、この
回数をコード生成部７１がコード化し、更に、コード生
成部７２が減算器４０からの差分アドレスデータＳ４０
をコード化するようにしたので、小規模の装置で高速の
符号化処理が行われる。

【００１４】第２の実施形態図３は、本発明の第２の実施形態を示す命令履歴の符号
化装置の概略の構成ブロック図であり、図１中の要素と
共通の要素には共通の符号が付されている。この符号化
装置では、比較器５０の第２の出力端子は、第２の処理
部９０の入力端子に接続されている。他は図１と同様の
構成である。この第２の処理部９０は、比較器５０から
の制御信号Ｓ５０ｂに基づきカウンタ６１の出力信号Ｓ
６１をコード化して第１の出力端子からコード信号Ｓ９
１ａ、及び第２の出力端子からコード信号Ｓ９１ｂを出
力する第１のコード生成部９１を有している。コード生
成部９１の第１の出力端子は、第２のコード生成部９２
の第１の入力端子に接続されている。又、減算器４０の
出力端子は、コード生成部９２の第２の入力端子に接続
されている。コード生成部９２は、制御信号Ｓ９１ａに
基づき差分アドレスデータＳ４０をコード化して第１の
出力端子からコード信号Ｓ９２ａ、及び第２の出力端子
からデータ信号Ｓ９２ｂを出力する機能を有している。
コード生成部９１の第１の出力端子は第２の比較器９３
の第１の入力端子に接続されると共に、第２の遅延手段
である遅延フィルタ９４を介して比較器９３の第２の入
力端子に接続されている。遅延フィルタ９４は、コード
生成部９１の出力コードＳ９１ａを１命令分遅延させる
機能を有している。コード生成部９２の第１の出力端子
は比較器９３の第３の入力端子に接続されると共に、第
３の遅延手段である遅延フィルタ９５を介して比較器９
３の第４の入力端子に接続されている。遅延フィルタ９
５は、コード生成部９２の出力コードＳ９２ａを１命令
分遅延させる機能を有している。比較器９３は、コード
生成部９１の出力コードＳ９１ａと遅延フィルタ９４の
出力信号（即ち、１命令前のコード）Ｓ９４との比較、
及びコード生成部９２の出力コードＳ９２と遅延フィル
タ９５の出力信号（即ち、１命令前のコード）Ｓ９５と
の比較を行い、これらの各比較結果が共に等しい場合に
第１の出力端子から第４の制御信号Ｓ９３ａを出力し、
該各比較結果のいずれかが異なる場合に第２の出力端子
から第５の制御信号Ｓ９３ｂを出力する機能を有してい
る。比較器９３の第１の出力端子は、第２のカウンタ９
６の入力端子に接続されている。

【００１５】カウンタ９６は、比較器９３からの制御信
号Ｓ９３ａに基づきカウントアップ動作を行って最も内
側のループ処理の回数を蓄積し、制御信号Ｓ９３ｂに基
づき初期化される回路である。カウンタ９６の出力端子
は、第３のコード生成部９７のデータ信号入力端子に接
続されている。又、比較器９３の第２の出力端子は、コ
ード生成部９７の制御信号入力端子に接続されている。
コード生成部９７は、比較器９３からの制御信号Ｓ９３
ｂに基づきカウンタ９６の出力信号（即ち、蓄積された
最も内側のループ処理の回数）Ｓ９６をコード化して制
御信号Ｓ９７ａ及びデータ信号Ｓ９７ｂを生成する機能
を有している。コード生成部９７からの制御信号Ｓ９７
ａ及びデータ信号Ｓ９７ｂは、コード形成部９８へ入力
されるようになっている。又、コード生成部９１からの
データ信号Ｓ９１ｂ及びコード生成部９２からのデータ
信号Ｓ９２ｂもコード形成部９８へ入力されるようにな
っている。コード形成部９８は、コード生成部９１，９
２，９７からの各出力信号Ｓ９１ｂ，Ｓ９２，Ｓ９７ｂ
を順次整列する機能を有している。コード形成部９８の
出力端子は、出力端子１００に接続されている。出力端
子１００は、この符号化装置により符号化処理が施され
た符号化データを外部の図示しないメモリへ出力する端
子であり、コード形成部９８の出力信号Ｓ９８がこの出
力端子１００から出力されるようになっている。次に、
図３の動作を説明する。

【００１６】この図３の符号化装置では、比較器５０が
制御信号Ｓ５０ａを出力するまでは図１の符号化装置と
同様の動作を行う。比較器５０が制御信号Ｓ５０ｂを出
力すると、第２の処理部９０が起動された後、カウンタ
６１が初期化される。第２の処理系９０では、先ず、コ
ード生成部９１にカウンタ６１が出力する非分岐命令連
続回数がデータ信号Ｓ６１として入力される。図４は、
図３中のコード生成部９１，９２，９７のコード生成動
作を説明するためのコードを示す図である。この図を参
照しつつ、コード生成部９１，９２，９７の動作を説明
する。第１の実施形態と同様に、コード生成部９１，９
２で生成されるコードは、以下の規則に基づき生成され
る。コードは８ビット（１バイト）単位の可変長符号で
あり、先頭４ビットをマーカコードとする。図４に示す
ように、マーカコードは更に２ビット毎のサブコードに
分割され、第１サブコードは該コードを生成したブロッ
クの番号、及び第２サブコードは該コードに後続するコ
ードデータ長を示す。但し、第１サブコード“０”は特
殊コードを表すものとする。

【００１７】コード生成部９１では、カウンタ６１から
出力されるデータＳ６１を上記の規則により生成する。
例えば、入力データＳ６１が0x３とすると、第１サブコード；０１第２サブコード；００入力データ；００１１即ち、生成コード；０１００，００１１となり、コード生成部９１はコード0x43を生成する。
又、入力データＳ６１が0x２５の場合、第１サブコード；０１第２サブコード；０１入力データ；００１０，０１０１即ち、生成コード；０１０１，００００，００１０，０
１０１となり、コード生成部９１はコード0x5025を生成する。
次に、第２コード生成部９２でも減算器４０が出力する
差分アドレスデータＳ４０に対し、コードを生成する。
但し、後続コードデータは、データの最上位ビットを符
号ビットとする符号付き整数となる。又、差分データが
28ビットを越えた場合のために、特殊コード(0x0) を割
り当てておく。この場合、全データ長は５バイトにな
る。

【００１８】例えば、差分アドレス・データＳ４０が４
（即ち、０１００）の場合、第１サブコード；１０第２サブコード；００入力データ；０１００即ち、生成コード；１０００，０１００となり、コード生成部９２はコード0x８４を生成する。
又、差分アドレス・データＳ４０が−４（即ち、111111
00）の場合、第１サブコード；１０第２サブコード；００入力データ；−４即ち、生成コード；１０００，１１００となり、コード生成部９２はコードは0x８ｃを生成す
る。差分アドレス・データＳ４０が1000（即ち、0011,1
110,1000）の場合、第１サブコード；１０第２サブコード；０１入力データ；0011,1110,1000 即ち、生成コード；1001, 0011,1110,1000 となり、コード生成部９２はコードは0x９３ｅ８を生成
する。

【００１９】差分アドレス・データＳ４０が0x1fffffff
の場合、このデータを表現するのに必要なビット数は、
２９ビット＋１ビット（符号ビット）なので、特殊コー
ド(0x0) を使用する。第１サブコード；００第２サブコード；００入力データ；0x1fffffff 即ち、生成コード；0000,0000,1fffffff となり、コード生成部９２はコードは0x001fffffffを生
成する。比較器９３では、コード生成部９１の出力コー
ド信号Ｓ９１ａと遅延フィルタ９４が出力するコード生
成部９１が前回出力した出力コードＳ９４、及びコード
生成部９２が出力した出力コードＳ９２ａと遅延フィル
タ９５が出力するコード生成部９２が前回出力した出力
コードＳ９５とをそれぞれ比較する。両者がいずれも等
しい場合には、比較器９３はカウンタ９６に対し、カウ
ントアップ動作を行うように制御信号Ｓ９３ａを出力
し、コード生成部９７の起動は行わない。一方、両者の
いずれかが異なる場合には、コード生成部９７を起動し
た後、カウンタ９６を初期化する。

【００２０】カウンタ９６に蓄えられる値は、命令の最
も内側のループの回数を表している。即ち、通常の命令
シーケンスでは繰り返し処理が多数発生するため、この
回数を使用することにより情報の圧縮が可能となる。コ
ード生成部９７では、カウンタ９６から入力されるカウ
ントデータＳ９６からコードを生成する。但し、カウン
タ９６が出力する値が“０”である場合にはコード生成
を行わない。例えば、入力データＳ９６が0x３とする
と、第１サブコード；１１第２サブコード；００入力データ；００１１即ち、生成コード；１１００，００１１となり、コード生成部９７はコード0xｃ３を生成する。
最後に、コード形成部９８は、コード生成部９１，９
２，９７が生成したコードを順次出力端子１００に出力
して１命令に対する符号化処理を終了する。本実施形態
による符号化処理を行った結果を以下に示す。原データ；５６５４２１１８バイト本実施形態の符号化装置によるデータ；２３３４７２０
バイトＵＮＩＸcompressによるデータ；５６７９４６１バイトこれらの結果から、本実施形態の符号化装置が20倍以上
の符号化効率を実現すること、又、ＵＮＩＸの符号化ユ
ーティリティであるcompressと比べても２倍以上の符号
化効率を有することが分かる。以上のように、この第２
の実施形態では、カウンタ９６が、命令の最も内側のル
ープ処理の回数を蓄積し、この回数をコード生成部９７
がコード化するようにしたので、第１の実施形態の利点
に加え、20倍以上の符号化効率を実現すること、及びＵ
ＮＩＸの符号化ユーティリティであるcompressと比べて
も２倍以上の符号化効率が実現する。尚、本発明は上記
実施形態に限定されず、例えばコードデータの生成方法
は、データを圧縮できるものであれば、他の方法でも良
い

【００２１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、カウンタが命令のうちの分岐命令以外の命令
が連続する回数を蓄積し、この回数を第１のコード生成
部がコード化し、更に、第２のコード生成部が減算器か
らの差分アドレスデータをコード化するようにしたの
で、小規模の装置で高速の符号化処理を行うことができ
る。第２の発明によれば、第２のカウンタが、命令の最
も内側のループ処理の回数を蓄積し、この回数を第３の
コード生成部がコード化するようにしたので、第１の発
明の効果に加え、符号化装置が20倍以上の符号化効率を
実現すること、及びＵＮＩＸの符号化ユーティリティで
あるcompressと比べても２倍以上の符号化効率を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す命令履歴の符号
化装置の構成ブロック図である。

【図２】図１のコード生成動作を説明するためのコード
を示す図である。

【図３】本発明の第２の実施形態を示す命令履歴の符号
化装置の構成ブロック図である。

【図４】図３のコード生成動作を説明するためのコード
を示す図である。

【符号の説明】

２０シフタ３０，９４，９５遅延フ
ィルタ（遅延手段）４０減算器５０，９３比較器６１，９６カウン
タ７１，７２，９１，９２，９７コード
生成部７３，９８コード
形成部

Claims

【特許請求の範囲】

【請求項１】命令を逐次解読し実行する演算処理装置
における命令の履歴を符号化する命令履歴の符号化装置
において、前記演算処理装置からの１命令毎の実行アドレスを１命
令分遅延させる遅延手段と、前記演算処理装置からの１命令毎の実行アドレスと前記
遅延手段の出力信号である遅延データとの差分アドレス
データを算出する減算器と、前記差分アドレスデータと予め与えられている定数との
比較を行い、該差分アドレスデータと該定数との値が等
しい場合に第１の制御信号を出力し、該差分アドレスデ
ータと該定数との値が異なる場合に第２の制御信号を出
力する比較器と、前記第１の制御信号に基づきカウントアップ動作を行な
って前記命令のうちの分岐命令以外の命令が連続する回
数を蓄積するカウンタと、前記第２の制御信号に基づき前記カウンタに蓄積された
回数をコード化すると共に第３の制御信号を生成する第
１のコード生成部と、前記第３の制御信号に基づき前記差分アドレスデータを
コード化する第２のコード生成部と、前記第１及び第２のコード生成部からの各出力コードを
順次整列することにより、前記演算処理装置における命
令の履歴を符号化して外部へ出力するコード形成部と
を、備えたことを特徴とする命令履歴の符号化装置。
【請求項２】命令を逐次解読及び実行する演算処理装
置における命令の履歴を符号化する命令履歴の符号化装
置において、前記演算処理装置からの１命令毎の実行アドレスを１命
令分遅延させる第１の遅延手段と、前記演算処理装置からの１命令毎の実行アドレスと前記
第１の遅延手段の出力信号である遅延データとの差分ア
ドレスデータを算出する減算器と、前記差分アドレスデータと予め与えられている定数との
比較を行い、該差分アドレスデータと該定数との値が等
しい場合に第１の制御信号を出力し、該差分アドレスデ
ータと該定数との値が等しくない場合に第２の制御信号
を出力する第１の比較器と、前記第１の制御信号に基づきカウントアップ動作を行な
って前記命令のうちの分岐命令以外の命令が連続する回
数を蓄積する第１のカウンタと、前記第２の制御信号に基づき前記第１のカウンタに蓄積
された回数をコード化すると共に第３の制御信号を生成
する第１のコード生成部と、前記第３の制御信号に基づき前記差分アドレスデータを
コード化する第２のコード生成部と、前記第１のコード生成部の出力コードを１命令分遅延さ
せる第２の遅延手段と、前記第２のコード生成部の出力コードを１命令分遅延さ
せる第３の遅延手段と、前記第１のコード生成部の出力コードと前記第２の遅延
手段の出力コードとの比較、及び前記第２のコード生成
部の出力コードと前記第３の遅延手段の出力コードとの
比較を行い、これらの各比較結果が共に等しい場合に第
４の制御信号を出力し、該各比較結果のいずれかが異な
る場合に第５の制御信号を出力する第２の比較器と、前記第４の制御信号に基づきカウントアップ動作を行っ
て前記命令の最も内側のループ処理の回数を蓄積する第
２のカウンタと、前記第５の制御信号に基づき前記第２のカウンタに蓄積
された前記命令の最も内側のループ処理の回数をコード
化する第３のコード生成部と、前記第１、第２及び第３のコード生成部からの各出力コ
ードを順次整列することにより、前記演算処理装置にお
ける命令の履歴を符号化して外部へ出力するコード形成
部とを、備えたことを特徴とする命令履歴の符号化装置。