JP3083153B2 - 符号化回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は符号化回路に関し、特に、画像圧縮のための
ハフマン符号を固定長データに変換するものに好適の符
号化回路に関する。

（従来の技術） 近年、電子機器におけるディジタル技術の進歩は著し
い。ディジタル画像処理技術の分野においては、画像圧
縮技術の進歩に目覚ましいものがある。この画像圧縮技
術は、ディジタル伝送及び記録等の効率を向上させるた
めに、より小さいビットレイトで画像を符号化する技術
である。この技術としては、予測符号化技術及び直交符
号化技術（「TV画像の多次元信号処理」吹抜敬彦著、日
刊工業新聞社刊に詳述）等がある。更に、これらの符号
化によって圧縮された符号に対して、可変長符号化を施
すことによって、更に一層の画像圧縮が可能である。可
変長符号化は符号の発生頻度に応じて、符号化のビット
幅を変化させるものであり、固定長符号に比してビット
レイトを小さくすることができる。

次に、可変長符号の一例としてハフマン符号の生成方
法を第３図を参照して説明する。第３図（ａ）はハフマ
ン符号の生成過程を示し、第３図（ｂ）はハフマン符号
の木を示している。

いま、ｔ個の固定長符号S1,S2,…,Stをハフマン符号
に変換するものとする。第３図はｔ＝６の場合の例を示
している。先ず、これらの符号S1乃至S6をその発生頻度
（生起確率）が大きい順に並べる。符号S1乃至S6の生起
確率は、第３図（ａ）に示すように、夫々0.35,0.20,0.
15,0.15,0.10,0.05であり、符号sS1乃至S6の順に並べら
れている。次に、生起確率が最も小さい方から２つの符
号を１組として、その合成確率（２つの生起確率の和）
を求める。第３図では、符号S6,S5の生起確率が小さ
く、この合成確率は0.15である。

次に、この１組と他の符号について、生起確率（又は
合成確率）が大きい順に並べ変える。次いで、生起確率
（又は合成確率）が最も小さい方から２つの符号（又は
組）を新たな１組として、その合成確率を求める。以
後、これらの処理を繰返し、第３図（ａ）に示すよう
に、合成確率が１となるまで並び変えを行う。

次に、第３図（ａ）に基づいて、第３図（ｂ）に示す
符号の木を作成する。そして、この符号の木の枝分かれ
に従って“0"と“1"を割当てる。第３図（ｂ）では、上
膜の枝を“0"、下側の枝を“1"にしている。この枝分か
れに沿ってハフマン符号を得る。例えば、固定長符号S4
は、第３図（ｂ）の太線で示すように、“0"の枝を通
り、“1"の枝を通り、最後に“0"の枝を通ることによっ
て、“010"というハフマン符号に変換される。このよう
にして求めた符号S1乃至S6のハフマン符号を下記第１表
に示す。

この第１表に示すように、生起確率が高い場合には短
いビット長のハフマン符号に変換され、生起確率が低い
場合には長いビット長のハフマン符号に変換される。こ
れにより、全体はビットレイトを低減することができ
る。

ところで、最近、画像データの圧縮方法の標準化が検
討されている。この標準的な画像圧縮技術によると、第
４図に示すように、画像データをハフマン符号化した後
に、その下位ビットに付加データを付加するようになっ
ている。付加データとしては有効ビットのみを付加す
る。例えば、十進表現の“1"と“15"とでは２進表現に
おけるビット数が異なる（１ビット,4ビット）ように、
有効ビットのみによって構成された付加データもハフマ
ン符号と同様に可変長符号である。なお、付加データは
下位ビット側が有効ビットとなることから、付加データ
についてはLSB（最下位ビット）から順に配列するLBSフ
ァーストでハフマン符号に付加している。

このような可変長の符号化データを記録する場合に
は、記録素子の入力フォーマットに基づいて可変長の符
号化データを固定長に変換して記録する必要がある。例
えば、記録素子としてICカードを採用した場合には、入
出力は１バイト単位で行われており、符号化データを８
ビットの固定長に変換しなければならない。

第５図はこのような可変長のハフマン符号データを８
ビットの固定長データに変換して出力する従来の符号化
回路を示すブロック図である。また、第６図は第５図中
の入力クロック発生回路５の動作を説明するためのフロ
ーチャートである。

入力端子１を介して画像データ等の入力データを入力
して入力制御回路２に与える。入力制御回路２は入力ク
ロックのタイミングで入力データを取り込んでハフマン
符号化回路３に与えている。ハフマン符号化回路３は入
力されたデータをハフマン符号に変換すると共に、付加
データを付加して可変長−固定長変換回路４に出力す
る。可変長−固定長変換回路４は入力された可変長デー
タを所定ビットの固定長のデータに変換して出力する。

いま、例えば、ハフマン符号化回路３から連続して出
力される２つの可変長データA,Bが、第７図（ａ），
（ｂ）の斜線部に示すように、夫々21ビット、12ビット
で構成されているものとする。可変長−固定長変換回路
４が、入力した可変長データを例えば１クロック毎に８
ビット長の固定長データに変換して出力するものとする
と、可変長データＡは２クロックで21ビット中の16ビッ
トが固定長に変換されて出力される。８ビットに満たな
いことから固定長に変換されずに残った可変長データＡ
の残りの５ビット（以下、余りビットという）は、次の
可変長データＢの先頭に付加される。こうして、可変長
−固定長変換回路４は次に第７図（ｂ）に示す17ビット
長の可変長データを固定長に変換する。この場合には、
２クロックで17ビット中の16ビットが固定長に変換され
て出力され、残りの１ビットは次のデータの先頭に付加
される。こうして、可変長−固定長変換回路４は順次８
ビット長の固定長データを出力する。

このように、可変長データを１バイト単位の固定長デ
ータに変換するために必要とする時間は可変長データの
データ長に基づくものとなる。なお、可変長−固定長変
換回路４が１クロック毎に８ビット長の固定長データに
変換する場合でも、実際には余りビットを次のデータに
付加する処理等が必要であり、例えば25ビット長のデー
タを固定長に変換するためには５クロックの時間が必要
である。

ここで、入力データの最大ビット数が25ビットである
ものとする。この場合には、可変長−固定長変換回路４
の処理時間を考慮して、入力クロック発生回路５からの
入力クロックによって、入力データを５クロック毎に入
力させるように制御している。この入力クロック発生回
路５はダウンカウンタ６、フリップフロップ（以下、FF
という）７及びインバータ８によって構成している。ダ
ウンカウンタ６は、入力端子Ｄに“3"が入力され、ロー
ド端▲▼がローレベル（以下、“L"という）になる
と、カウント出力を“3"にプリセットする。ダウンカウ
ンタ６は第６図（ａ）に示すクロックCKが与えられて、
プリセット値“3"からダウンカウントを開始して、第６
図（ｄ）に示すカウント出力を出力端子Ｑから出力す
る。

カウント出力が０になると、ダウンカウンタ６は第６
図（ｂ）に示すリップルキャリーをFF7の入力端子Ｄに
出力する。FF7は、第６図（ｃ）に示すように、次のク
ロックCKのタイミングで入力クロックを出力する。この
入力クロックを入力制御回路２に与えると共に、インバ
ータ８を介してロード端▲▼に与える。

以後同様の動作が繰り返され、第６図（ａ），（ｃ）
に示すように、５クロック毎に入力クロックが発生す
る。入力制御回路２は、この入力クロックに同期して、
入力データをハフマン符号化回路３に与えている。

ところで、前述したように、可変長データのデータ長
が比較的短い場合には、可変長−固定長変換に要する時
間も短い。例えば、入力データが入力されてから３クロ
ック後に可変長−固定長変換が終了することもある。こ
の場合でも、次の入力クロックが入力されるまでは次の
入力データは入力されない。したがって、この場合に
は、２クロック期間だけ処理が行われない空き時間が可
変長−固定長変換回路４に発生することになり、高速に
符号化を行うことができない。

例えば、電子スチルカメラの画像データ圧縮用として
採用した場合には、メモリカードに対する書込みに長時
間を要してしまうことから、比較的早い速度で連写する
ことができないという問題点があった。

（発明が解決しようとする課題） このように、上述した従来の符号化回路においては、
可変長−固定長変換処理に空き時間が発生してしてお
り、変換処理に長時間を要するという問題点があった。

本発明はかかる問題点に鑑みてなされたものであっ
て、高速処理を可能にすることができる符号化回路を提
供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の請求項１に係る符号化回路は、入力データを
可変長符号化して可変長データを出力する可変長符号化
回路と、前記可変長データを所定のビット長の固定長デ
ータに変換して出力する可変長−固定長変換回路とを具
備した符号化回路において、前記入力データの前記可変
長符号化回路への入力を制御する入力制御回路と、前記
可変長−固定長変換回路の処理時間に応じて前記入力デ
ータの入力の時間間隔を変化させるように、前記可変長
データのビット長に基づいて前記入力制御回路を制御す
る制御手段とを具備したものであり、 本発明の請求項２に係る符号化回路は、入力データを
可変長符号化して可変長データを出力する可変長符号化
回路と、前記可変長データを所定のビット長の固定長デ
ータに変換して出力する可変長−固定長変換回路とを具
備した符号化回路において、前記入力データの前記可変
長符号化回路への入力を制御する入力制御回路と、前記
入力制御回路の出力が与えられて入力データが前記可変
長符号化回路により符号化された場合のビット長を求め
るビット長発生回路と、このビット長発生回路が求めた
ビット長に基づいて前記入力制御回路を制御することに
より前記入力データの入力の時間間隔を前記可変長−固
定長変換回路の処理時間に一致させる制御手段とを具備
したものである。

（作用） 本発明においては、入力制御回路によって、入力デー
タの可変長符号化回路への入力が制御されている。制御
手段は、入力データの入力の時間間隔を可変長−固定長
変換回路の処理時間に応じて変化させるように入力制御
回路を制御している。例えば、可変長符号化回路により
入力データが何ビット長に変換されるかをビット長発生
回路によって求め、このビット長に基づいて制御手段が
入力制御回路を制御して、入力データの入力の時間間隔
を可変長−固定長変換回路の処理時間に一致させる。こ
れにより、可変長−固定長変換回路の処理が中断する空
き時間がなくなり、高速の符号化が可能となる。

（実施例） 以下、図面を参照して本発明の実施例について説明す
る。第１図は本発明に係る符号化回路の一実施例を示す
ブロック図である。第１図において第５図と同一の構成
要素には同一符号を付してある。

入力端子１には画像データ等の入力データを入力す
る。この入力データを入力制御回路２に与える。入力制
御回路２は入力クロックのタイミングで入力データを取
り込んでハフマン符号化回路３に与えると共に、ビット
長発生回路11にも与える。ハフマン符号化回路３は入力
されたデータをハフマン符号に変換すると共に、変換し
たハフマン符号に付加データを付加して可変長−固定長
変換回路４に出力する。可変長−固定長変換回路４は入
力された可変長データを８ビットのパラレル固定長デー
タに変換して出力するようになっている。

本実施例においては入力クロックは入力クロック発生
回路12によって発生する。入力クロック発生回路12はダ
ウンカウンタ６、FF7及びインバータ８の外に、FF13,1
4,15及び加算器16を有している。FF13にはビット長発生
回路11の出力が入力される。ビット長発生回路11は、RO
M等によって構成しており、入力データによって示され
るアドレスに、この入力データをハフマン符号に変換し
て付加ビットを付加した場合のビット長を示すデータを
格納している。ビット長発生回路11は入力データが入力
されると、この入力データに対するハフマン符号化回路
３の出力のビット長のデータを出力するようになってい
る。

FF13は入力クロックのタイミングでビット長発生回路
11の出力を加算器16に出力する。加算器16はFF13,15の
出力を加算し、加算結果の上位３ビットをFF14に与え、
下位３ビットをFF15に与える。FF15は入力クロックのタ
イミングで加算器16出力の下位３ビットを加算器16に出
力する。FF14は入力クロックのタイミングで加算器16の
出力の上位３ビットをダウンカウンタ６の入力端子Ｄに
与えるようになっている。

いま、可変長−固定長変換回路４が可変長データを２
のｎ乗ビット長の固定長データに変換するものとする
と、加算器16出力の下位ｎビットによって余りビット数
が示される。例えば、可変長−固定長変換回路４が８ビ
ットの固定長データを出力する場合には、加算器16出力
の下位３ビットによって余りビット数が示されることに
なる。前述したように、加算器16は、FF13からハフマン
符号化回路３の出力ビット数を入力し、FF15から余りビ
ット数を入力している。すなわち、加算器16出力は、次
に可変長データが入力されるまでに可変長−固定長変換
回路４が可変長−固定長変換処理によって変換しようと
する可変長データのデータ長を示している。

一方、加算器16出力の上位３ビットは、可変長データ
が何個の固定長データに変換されるか、すなわち、何ク
ロックで可変長−固定長変換が処理が終了するかを示し
ている。可変長−固定長変換に必要な時間は（上位３ビ
ットによって示される値）＋２クロック期間である。本
実施例においては、この上位３ビットをダウンカウンタ
６のプリセット値とすることで、入力データの入力の時
間間隔を決定している。

ダウンカウンタ６、FF7及びインバータ８の構成は従
来と同一である。すなわち、ダウンカウンタ６はインバ
ータ８を介して“L"の入力クロックが与えられて、入力
端子Ｄのデータをロードする。ダウンカウンタ６はクロ
ックCKをダウンカウントし、カウント値が最小になる
と、リップルキャリーをFF7の入力端子Ｄに出力する。F
F7はリップルキャリー入力後のクロックCKのタイミング
で入力クロックを発生して入力制御回路２及びインバー
タ８に出力するようになっている。

次に、このように構成された符号化回路の動作につい
て第２図のタイミングチャートを参照して説明する。第
２図（ａ）はクロックCKを示し、第２図（ｂ）はダウン
カウンタ６からのリップルキャリーを示し、第２図
（ｃ）は入力クロックを示し、第２図は（ｄ）はFF13の
出力を示し、第２図（ｅ）はFF15の出力を示し、第２図
（ｆ）は加算器16の出力を示し、第２図（ｇ）はFF14の
出力を示し、第２図（ｈ）はダウンカウンタ６のカウン
トを出力を示している。

入力制御回路２を介して入力した入力データを、ハフ
マン符号化回路３に与えてハフマン符号化し、更に付加
データを付加して可変長−固定長変換回路４に与える。
可変長−固定長変換回路４は入力された可変長データを
１クロック毎に８ビットの固定長データに変換して出力
する。可変長−固定長変換回路４は余りビットを次に入
力される可変長データの先頭に付加して順次可変長−固
定長変換を行う。

一方、入力制御回路２からの入力データはビット長発
生回路11にも入力される。ビット長発生回路11は、この
入力データがハフマン符号化されて付加データが付加さ
れた場合のビット長を示すデータをFF13に出力する。い
ま、一連の複数の入力データがハフマン符号化回路３に
よって、13,9,20,11,…ビットに変換されるものとす
る。例えば、第２図（ｃ）に入力クロックK1のタイミン
グで入力されたデータがハフマン符号化回路３によって
13ビット長のデータに変換されるものとする。なお、こ
の時点では余りビットは発生していないものとする。

この場合には、FF13,15は夫々ビット数13,0を示すデ
ータを加算器16に与える（第２図（ｄ），（ｅ））。加
算器16は２入力を加算し、上位３ビット（“1"）をFF14
に与え、下位３ビット（“5"）をFF15に与える（第２図
（ｇ），（ｅ））。FF14はプリセット値“1"をダウンカ
ウンタ６に与える。入力クロックK2のタイミングでダウ
ンカウンタ６はこの値をロードし、次のクロックCKでダ
ウンカウントを開始する。入力クロックK2から２クロッ
ク後にカウント値は“0"となり、ダウンカウンタ６は、
第２図（ｂ）に示すように、リップルキャリーをFF7に
出力する。次のクロックCKでFF7は第２図（ｃ）に示す
入力クロックK3を発生して入力制御回路２、FF13,14,15
及びインバータ８に与える。

また、入力クロックK2のタイミングでは、入力制御回
路２はハフマン符号化によってデータ長が９ビットとな
る入力データを取り入れる。この入力データに対する可
変長−固定長変換回路は入力クロックK3発生後に行われ
る。入力クロックK2によってFF13,15は夫々“9",“5"の
データを加算器16に出力する。加算器16は２入力を加算
して得た値“14"のうちの上位３ビット（“1"）をFF14
に出力し、下位３ビット（“6"）をFF15に出力する。前
回と同様に、入力クロックK3によって“1"がダウンカウ
ンタ６にロードされ（第２図（ｈ））、入力クロックK3
から３クロック後にFF7から入力クロックK4が発生す
る。

入力クロックK3のタイミングでは、入力制御回路２は
ハフマン符号化によってデータ長が20ビットとなる入力
データを取り入れている。入力クロックK3乃至K4の期間
の可変長−固定長変換処理における余りビット数は６ビ
ットであり、加算器16は“26"のデータを出力する。加
算器16の上記３ビット（“3"）はFF14に出力され、下位
３ビット（“2"）はFF15に出力される。FF14からのプリ
セット値“3"は入力クロックK4のタイミングでダウンカ
ウンタ６にロードされる。こうして、FF7からは入力ク
ロックK4から５クロック後に次の入力クロックが発生す
る。

以後、同様の処理が繰り返され、可変長−固定長変換
の処理時間に応じて入力の時間間隔が切換えられる。

このように、本実施例においては、ビット長発生回路
11によって可変長符号化によるビット長を求め、このビ
ット長と前回の余りビット数とを加算器16によって加算
することにより今回可変長−固定長変換しようとする可
変長データのビット長を得ており、加算器16の出力の上
位ビットをダウンカウンタ６のプリセット値とすること
によって、次のデータを入力するタイミングを可変長デ
ータ長及び余りビット数に基づくものにしている。これ
により、次のデータが入力されるまでの時間間隔は可変
長−固定長変換の処理時間と等しくなり、可変長−固定
長変換回路４において処理を行わない空き時間が発生す
ることはなく、高速な符号化が可能である。

［発明の効果］ 以上説明したように本発明によれば、入力データの入
力の時間間隔を可変長−固定長変換回路の処理時間に基
づくものにしているので、高速な符号化が可能であると
いう効果を有する。

【図面の簡単な説明】

第１図は本発明に係る符号化回路の一実施例を示すブロ
ック図、第２図は実施例の動作を説明するためのタイミ
ングチャート、第３図はハフマン符号を説明するための
説明図、第４図は画像データを示す説明図、第５図は従
来の符号化回路を示すブロック図、第６図は従来例の動
作を説明するためのタイミングチャート、第７図は従来
例のの動作を説明するための説明図である。 ２……入力制御回路、３……ハフマン符号化回路、 ４……可変長−固定長変換回路、 12……入力クロック発生回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−215184（ＪＰ，Ａ) 特開 平１−246942（ＪＰ，Ａ) 特開 平２−184169（ＪＰ，Ａ) 特開 平２−58450（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/40

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力データを可変長符号化して可変長デー
   タを出力する可変長符号化回路と、前記可変長データを
   所定のビット長の固定長データに変換して出力する可変
   長−固定長変換回路とを具備した符号化回路において、 前記入力データの前記可変長符号化回路への入力を制御
   する入力制御回路と、 前記可変長−固定長変換回路の処理時間に応じて前記入
   力データの入力の時間間隔を変化させるように、前記可
   変長データのビット長に基づいて前記入力制御回路を制
   御する制御手段とを具備したことを特徴とする符号化回
   路。
2. 【請求項２】入力データを可変長符号化して可変長デー
   タを出力する可変長符号化回路と、前記可変長データを
   所定のビット長の固定長データに変換して出力する可変
   長−固定長変換回路とを具備した符号化回路において、 前記入力データの前記可変長符号化回路への入力を制御
   する入力制御回路と、 前記入力制御回路の出力が与えられて入力データが前記
   可変長符号化回路により符号化された場合のビット長を
   求めるビット長発生回路と、 このビット長発生回路が求めたビット長に基づいて前記
   入力制御回路を制御することにより前記入力データの入
   力の時間間隔を前記可変長−固定長変換回路の処理時間
   に一致させる制御手段とを具備したことを特徴とする符
   号化回路。