JPS60235587A - ビデオ信号フエーデイング回路 - Google Patents
ビデオ信号フエーデイング回路Info
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- JPS60235587A JPS60235587A JP60085578A JP8557885A JPS60235587A JP S60235587 A JPS60235587 A JP S60235587A JP 60085578 A JP60085578 A JP 60085578A JP 8557885 A JP8557885 A JP 8557885A JP S60235587 A JPS60235587 A JP S60235587A
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- 238000005562 fading Methods 0.000 title claims description 59
- 238000010586 diagram Methods 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
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- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
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- Picture Signal Circuits (AREA)
- Image Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｋを１より大なる整数とするとき、ｋビットの
２進符号に符号化したサンプルを有するビデオ信号のフ
ェーディング回路であり、該フェーディング回路は、ｎ
を整数とするとき、ｎ個のビデオ信号入力を有し、各ビ
デオ信号入力を対応のディジタル増倍回路の第１組の入
力に接続し、また該フェーディング回路は、ｍを１より
大なる整数とするとき、ｍビットの２進信号の形のフェ
ーディング制御信号用のｎ個のフェーディング制御信号
人力を有し、各フェーディング制御信号を対応のディジ
タル増倍回路の第２組の入力に接続し、各ディジタル増
倍回路は（ｋ＋ｍ）ビット出力を有し、その少なくとも
（ｋ＋１）の最大有意義ビットを加算回路の対応人力に
接続し、さらに該フェーディング回路は該加算回路出力
のに個の最大有意義ビットをビデオ信号の出力としてフ
ェーディング回路の出力に接続する手段を有してなるビ
デオ信号フェーディング回路に関するものである。
２進符号に符号化したサンプルを有するビデオ信号のフ
ェーディング回路であり、該フェーディング回路は、ｎ
を整数とするとき、ｎ個のビデオ信号入力を有し、各ビ
デオ信号入力を対応のディジタル増倍回路の第１組の入
力に接続し、また該フェーディング回路は、ｍを１より
大なる整数とするとき、ｍビットの２進信号の形のフェ
ーディング制御信号用のｎ個のフェーディング制御信号
人力を有し、各フェーディング制御信号を対応のディジ
タル増倍回路の第２組の入力に接続し、各ディジタル増
倍回路は（ｋ＋ｍ）ビット出力を有し、その少なくとも
（ｋ＋１）の最大有意義ビットを加算回路の対応人力に
接続し、さらに該フェーディング回路は該加算回路出力
のに個の最大有意義ビットをビデオ信号の出力としてフ
ェーディング回路の出力に接続する手段を有してなるビ
デオ信号フェーディング回路に関するものである。
テレビジョンスタジオの各種装置によるビデオ信号の取
扱いにおいて、ディジタル形に変換したビデオ信号を用
いることがますます多くなってきている。ビデオ信号は
、通常サンプル速度１３．５ＭＨｚで８ビツトのＰＣＭ
符号化信号に変換する。ディジタル符号化したビデオ信
号に対するフェーディング回路は、ディジタルビデオ信
号を供給する第１組の人力と、フェーディング制御信号
を供給する第２組の人力とを有するディジタル増倍回路
を有する。フェーディング制御信号は普通８ビア）のデ
ィジタル信号である。この結果増倍回路は１６ビツトの
出力を生ずる。この１６ビツトの出力を８ビツトに切捨
てを行い、これによってビデオ信号をシステムの残りの
部分に伝送しうるようにする。
扱いにおいて、ディジタル形に変換したビデオ信号を用
いることがますます多くなってきている。ビデオ信号は
、通常サンプル速度１３．５ＭＨｚで８ビツトのＰＣＭ
符号化信号に変換する。ディジタル符号化したビデオ信
号に対するフェーディング回路は、ディジタルビデオ信
号を供給する第１組の人力と、フェーディング制御信号
を供給する第２組の人力とを有するディジタル増倍回路
を有する。フェーディング制御信号は普通８ビア）のデ
ィジタル信号である。この結果増倍回路は１６ビツトの
出力を生ずる。この１６ビツトの出力を８ビツトに切捨
てを行い、これによってビデオ信号をシステムの残りの
部分に伝送しうるようにする。
しかじ増倍回路の１６ビツト出力を単に８ビツトにする
ように切捨てを行うと、フェーディング制御信号のセッ
ト状況によってディスプレイ画像に妨害が生ずる。この
ため、切捨ては数学的には正しくても、最終的に表示さ
れる画像に不都合な振幅変化を生ずる。
ように切捨てを行うと、フェーディング制御信号のセッ
ト状況によってディスプレイ画像に妨害が生ずる。この
ため、切捨ては数学的には正しくても、最終的に表示さ
れる画像に不都合な振幅変化を生ずる。
本発明の目的はディジタル符号化したビデオ信号用のフ
ェーデング回路で、増倍回路の出力の切捨てを行っても
、テレビジョン画像への妨害効果を減じるようフェーデ
ィング回路を得んとするにある。
ェーデング回路で、増倍回路の出力の切捨てを行っても
、テレビジョン画像への妨害効果を減じるようフェーデ
ィング回路を得んとするにある。
本発明のフェーディング回路は、加算回路の最終加算段
内またはその直後において、ディター信号を（ｋ＋１）
番目の最大有意義ビットに加算する手段を有し、このデ
ィター信号はランダムにまたは疑似ランダムに２進値“
１”及びパ０′となり、さらにに＋１ビツト数をにビッ
ト数に切捨てる手段を具えてなることを特徴とする。
内またはその直後において、ディター信号を（ｋ＋１）
番目の最大有意義ビットに加算する手段を有し、このデ
ィター信号はランダムにまたは疑似ランダムに２進値“
１”及びパ０′となり、さらにに＋１ビツト数をにビッ
ト数に切捨てる手段を具えてなることを特徴とする。
ディクー信号を加算することによって、フェーディング
制御信号の特定のセット値における出力信号内の振幅転
移にぼけが生じ、スクリーン上の画像に妨害現象が生じ
なくなる。
制御信号の特定のセット値における出力信号内の振幅転
移にぼけが生じ、スクリーン上の画像に妨害現象が生じ
なくなる。
本発明によるフェーディング回路では、ｍをｋに等しく
することができる。これはフェーディング制御信号にビ
デオ信号におけると同じ解像度を与える。
することができる。これはフェーディング制御信号にビ
デオ信号におけると同じ解像度を与える。
本発明回路はｎを２に等しくすることも実施例に包含す
る。この場合、２つのビデオ信号を供給し、フェーデン
グ制御信号は、一方のフェーディング制御信号を増加し
、他のフェーディング制御信号を減少させて、２つのビ
デオ信号のフェーディングがクロスするようにする。
る。この場合、２つのビデオ信号を供給し、フェーデン
グ制御信号は、一方のフェーディング制御信号を増加し
、他のフェーディング制御信号を減少させて、２つのビ
デオ信号のフェーディングがクロスするようにする。
ｎを２より大とするときは、加算回路には縦続接続した
、（ｎ−１）個の全アダーを設け、ディター信号を最終
の全アダー回路に供給する。この回路では、ディター信
号を最終の全アダー回路内またはその直後に加えること
が重要であり、かくしないと有利な効果は得られない。
、（ｎ−１）個の全アダーを設け、ディター信号を最終
の全アダー回路に供給する。この回路では、ディター信
号を最終の全アダー回路内またはその直後に加えること
が重要であり、かくしないと有利な効果は得られない。
ディター信号発生器の有利な例は疑似ランダム２進シー
ケンス発生器である。
ケンス発生器である。
本発明のフェーディング回路は、加算回路の出力の１／
２５６、（１／２５６ ｔｈ）を加算回路の出力に加え
る手段を加算回路出力とフェーディング回路出力との間
に設けることをもその要旨とする。
２５６、（１／２５６ ｔｈ）を加算回路の出力に加え
る手段を加算回路出力とフェーディング回路出力との間
に設けることをもその要旨とする。
（実施例）
以下図面により本発明を説明する。
第１図に示すフェーディング回路は入力ｌを有し、この
人力１は８ビツト母線２を通じて増倍回路４の第１組の
人力３に接続される。第２人力５を８ビツト母線６を通
じて、増倍回路４の第２組の入カフに接続する。９ビツ
ト母線９を通じて、増倍回路４の組の出力８を加算回路
１１の第１組の入力１０に接続する。第３人力１２を、
８ビツト母線１３を通じて第２増倍回路１５の第１組の
入力１４に接続し、第４人力１４は、８ビツト母線１７
を通じて同じ増倍回路１５の第２組の入力１８に接続す
る。増倍回路１５の出力１９は、９ビツト母線２０を通
じて加算回路１１の第２組の入力２１に供給する。ディ
ター（ｄｉｔｈｅｒ）信号発生器２２を線２３を通じ加
算回路１１の第３人力２４に接続する。８ビツト母線２
６を通じて加算回路１１の出力２５を読出し専用メモ！
Ｊ （ＲＯＭ＞−２８の入力２７に接続し、メモリ２８
の出力２９を８ビツト母線３０を通じてフェーディング
回路の出力３１に供給する。
人力１は８ビツト母線２を通じて増倍回路４の第１組の
人力３に接続される。第２人力５を８ビツト母線６を通
じて、増倍回路４の第２組の入カフに接続する。９ビツ
ト母線９を通じて、増倍回路４の組の出力８を加算回路
１１の第１組の入力１０に接続する。第３人力１２を、
８ビツト母線１３を通じて第２増倍回路１５の第１組の
入力１４に接続し、第４人力１４は、８ビツト母線１７
を通じて同じ増倍回路１５の第２組の入力１８に接続す
る。増倍回路１５の出力１９は、９ビツト母線２０を通
じて加算回路１１の第２組の入力２１に供給する。ディ
ター（ｄｉｔｈｅｒ）信号発生器２２を線２３を通じ加
算回路１１の第３人力２４に接続する。８ビツト母線２
６を通じて加算回路１１の出力２５を読出し専用メモ！
Ｊ （ＲＯＭ＞−２８の入力２７に接続し、メモリ２８
の出力２９を８ビツト母線３０を通じてフェーディング
回路の出力３１に供給する。
本回路の動作に当っては、パルス繰返えし速度１３、５
ＭＨｚの８ピツ） ＰＣＭ信号に符号化すべきビデオ信
号を人力１および１２に供給する。８ビツト２進符号の
形態のフェーディング制御信号を入力５及び１６に供給
する。増倍回路４及び１５のおのおのにおいて、ビデオ
信号はフェーディング制御信号によって増倍され、１６
ビツトの出力を形成する。
ＭＨｚの８ピツ） ＰＣＭ信号に符号化すべきビデオ信
号を人力１および１２に供給する。８ビツト２進符号の
形態のフェーディング制御信号を入力５及び１６に供給
する。増倍回路４及び１５のおのおのにおいて、ビデオ
信号はフェーディング制御信号によって増倍され、１６
ビツトの出力を形成する。
１６ビツト出力中の最大有意義９ビツトを母線９及び２
０をそれぞれ通じて加算回路１１に供給する。簡単な場
合として、第１図に示すように２個のビデオ人力ｌ及び
１２のみがある場合には、加算回路は全２進アダー（加
算器）のみで構成される。ディター信号発生器２２は、
ランダムにクロック速度１３、５ＭＨｚで変化する２進
信号” ｏ ”または２進信号゛１”のランダム信号を
発生し、加算回路１１内で各ビデオ信号のサンプルの第
９番目の最大有意義ビットにランダム加算を行う。かく
することにより加算回路１１の出力にはランダムに変化
する第８番目の最大有意義ビットが生ずる。
０をそれぞれ通じて加算回路１１に供給する。簡単な場
合として、第１図に示すように２個のビデオ人力ｌ及び
１２のみがある場合には、加算回路は全２進アダー（加
算器）のみで構成される。ディター信号発生器２２は、
ランダムにクロック速度１３、５ＭＨｚで変化する２進
信号” ｏ ”または２進信号゛１”のランダム信号を
発生し、加算回路１１内で各ビデオ信号のサンプルの第
９番目の最大有意義ビットにランダム加算を行う。かく
することにより加算回路１１の出力にはランダムに変化
する第８番目の最大有意義ビットが生ずる。
２つの８ビツト２進数を互いに乗算すると解答中に１／
２５６の基本利得誤差が生ずる。この問題を解決するた
め、加算回路１１よりの出力を読出し専用メモリ２８に
供給し、この読出し専用メモリの出力が加算回路１１の
出力に加算回路１１の出力の１７２５６を加えたものと
なるようにメモリを符号化しておく。これによって、ビ
デオ信号がフェーディング回路の出力３１に供給される
前にその基本利得誤差が修正される。
２５６の基本利得誤差が生ずる。この問題を解決するた
め、加算回路１１よりの出力を読出し専用メモリ２８に
供給し、この読出し専用メモリの出力が加算回路１１の
出力に加算回路１１の出力の１７２５６を加えたものと
なるようにメモリを符号化しておく。これによって、ビ
デオ信号がフェーディング回路の出力３１に供給される
前にその基本利得誤差が修正される。
増倍回路４及び１５は、ティ・アール・ダブリュー・イ
ンコーホレーテッドによって型式番号ＭＰＹ８ＨＵＪで
市販されている集積回路によって形成できる。加算回路
１１は型式番号７４Ｓ２８３のＴＴＬ全２進アダーによ
って形成できる。ディクー信号発生器２２は第３図に示
す如くのシフトレジスタ段によって形成される疑似ラン
ダム２進シーケンス発生器で構成できる。
ンコーホレーテッドによって型式番号ＭＰＹ８ＨＵＪで
市販されている集積回路によって形成できる。加算回路
１１は型式番号７４Ｓ２８３のＴＴＬ全２進アダーによ
って形成できる。ディクー信号発生器２２は第３図に示
す如くのシフトレジスタ段によって形成される疑似ラン
ダム２進シーケンス発生器で構成できる。
ビデオ信号の入力数は経済性のみによって制限され、ま
たビデオ信号の人力数によって、設けるべき対応の増倍
回路の数、およびフェーディング制御信号の適当な数が
定まる。この場合加算回路１１は２個以上の信号を加算
しうるものとするを要する。これは第２図示の加算段を
縦続接続することによって構成できる。フェーディング
制御信号は一般にマイクロプロセッサによって形成でき
、このプロセッサは加算回路がオーバーフローを生じな
いようにプログラムしておく。
たビデオ信号の人力数によって、設けるべき対応の増倍
回路の数、およびフェーディング制御信号の適当な数が
定まる。この場合加算回路１１は２個以上の信号を加算
しうるものとするを要する。これは第２図示の加算段を
縦続接続することによって構成できる。フェーディング
制御信号は一般にマイクロプロセッサによって形成でき
、このプロセッサは加算回路がオーバーフローを生じな
いようにプログラムしておく。
第２図は、第１図に示した如くのフェーディング回路で
、３個のビデオ信号人力と、３個の増倍回路と、３個の
フェーディング信号入力とを持つものに用いる加算回路
１１の詳細を示す回路図である。第２図の回路は、増倍
ビデオ信号Ａ、Ｂ、Ｃ（図示せず）用の３個の入力１０
０．１０１及び１０２を有する。増倍ビデオ信号Ａ及び
Ｂは、３個の型式番号７４３２８３の全２進アダー１０
５．１０６．１０７を有する第１加算回路１０４で加算
する。これらの全２進アダーは、それぞれ２個の４ビツ
ト数を加算することができる。入力増倍ビデオ信号Ａ及
びＢの４個の最小有意義ビットを加算回路１０５で加算
し、加算回路１０５のキャリー（桁上げ）出力を加算回
路１０６のキャリー人力に接続する。次の４個のより重
要なビットを加算回路１０６内で加算し、そのキャリー
出力を加算回路１０７のキャリー人力に接続する。信号
Ａ及びＢの最大有意義ビットを加算回路１０７内で、加
算回路１０６よりのキャリー人力を用いて加算する。端
子１０２に供給される第３増倍信号Ｃを加算するために
第２加算回路１０８を設ける。この第２加算回路１０８
は３個の４ビットアダー１０９．１１０．１１１を有す
る。アダー１０９のキャリー（桁上げ）出力をアダー１
１０のキャリー人力に接続し、またアダー１１０のキャ
リー出力をアダー１１１のキャリー人力に接続する。デ
ィター信号を線１１２を通じてアダー１０９のキャリー
人力に接続する。信号Ｃの９ビツトを分割し、最大有意
義ビットがアダー１１１の入力に接続され、次の４ビツ
トがアダー１１０の入力に接続され、最小有意義４ビツ
トがアダー１０９の入力に接続されるようにする。同様
にアダー１０５よりの４ビツト出力をアダー１０９の入
力に接続する。アダー１０６の４ビツト出力をアダー１
１０の入力に接続し、アダー１０７の１ビツトまたは２
ビツトの出力をアダーｌｌｌの入力に接続する。
、３個のビデオ信号人力と、３個の増倍回路と、３個の
フェーディング信号入力とを持つものに用いる加算回路
１１の詳細を示す回路図である。第２図の回路は、増倍
ビデオ信号Ａ、Ｂ、Ｃ（図示せず）用の３個の入力１０
０．１０１及び１０２を有する。増倍ビデオ信号Ａ及び
Ｂは、３個の型式番号７４３２８３の全２進アダー１０
５．１０６．１０７を有する第１加算回路１０４で加算
する。これらの全２進アダーは、それぞれ２個の４ビツ
ト数を加算することができる。入力増倍ビデオ信号Ａ及
びＢの４個の最小有意義ビットを加算回路１０５で加算
し、加算回路１０５のキャリー（桁上げ）出力を加算回
路１０６のキャリー人力に接続する。次の４個のより重
要なビットを加算回路１０６内で加算し、そのキャリー
出力を加算回路１０７のキャリー人力に接続する。信号
Ａ及びＢの最大有意義ビットを加算回路１０７内で、加
算回路１０６よりのキャリー人力を用いて加算する。端
子１０２に供給される第３増倍信号Ｃを加算するために
第２加算回路１０８を設ける。この第２加算回路１０８
は３個の４ビットアダー１０９．１１０．１１１を有す
る。アダー１０９のキャリー（桁上げ）出力をアダー１
１０のキャリー人力に接続し、またアダー１１０のキャ
リー出力をアダー１１１のキャリー人力に接続する。デ
ィター信号を線１１２を通じてアダー１０９のキャリー
人力に接続する。信号Ｃの９ビツトを分割し、最大有意
義ビットがアダー１１１の入力に接続され、次の４ビツ
トがアダー１１０の入力に接続され、最小有意義４ビツ
トがアダー１０９の入力に接続されるようにする。同様
にアダー１０５よりの４ビツト出力をアダー１０９の入
力に接続する。アダー１０６の４ビツト出力をアダー１
１０の入力に接続し、アダー１０７の１ビツトまたは２
ビツトの出力をアダーｌｌｌの入力に接続する。
この加算による最大の解は１１ビツトの数となる。
しかし、フェーディング制御人力を選定し、次の如くと
すると、加算の最大の結果は９ビツト数となる。
すると、加算の最大の結果は９ビツト数となる。
νａＸＦａ＋ＶｂＸＦｂ＋ＶｃＸＦｂ＜ まただし、
Ｖａ、νｂ、 Ｖｃは増倍回路ａ、ｂ、ｃ （図示せず
）に供給するビデオ信号、 Ｆａ、 Ｆｂ、 Ｆｃは増倍回路ａ、ｂ、ｃに供給する
フェーディング制御信号、 である。
）に供給するビデオ信号、 Ｆａ、 Ｆｂ、 Ｆｃは増倍回路ａ、ｂ、ｃに供給する
フェーディング制御信号、 である。
アダー１０８よりの９ビツトまたは１１ビツトの出力を
読出し専用メモ’） （ＲＯＭ） １１３に接続する。
読出し専用メモ’） （ＲＯＭ） １１３に接続する。
この１１ビツトは次の如く選択する。すなわちアダー１
１１の出力の３個の最小有意義ビットが３個の最大有意
義ビットとなり、アダー１１０よりの４個のビット出力
が次の４個の最大有意義ビットとなり、アダー１０９よ
りの４個のビット出力がアダー１０８の４個の最小有意
義ビットとなるようにする。第１図について述べたよう
にＲＵＭ １１３はアダー１０８の出力をとり、アダー
１０８の出力の１／２５６をアダ−１０８の出力に加算
してビデオ出力信号を形成し、これを出力１０３に接続
する。ＲＵＭ １１３は第４図に示した変換機能Ｖ。／
Ｖ＋を生ずるようにプログラムする。第４図に見られる
ように、入力値５１２迄の直線領域内のデータは２分割
する。５１２以上のいずれの人力値ｖ１も２５６の出力
Ｖ。を生ずるように制限される。
１１の出力の３個の最小有意義ビットが３個の最大有意
義ビットとなり、アダー１１０よりの４個のビット出力
が次の４個の最大有意義ビットとなり、アダー１０９よ
りの４個のビット出力がアダー１０８の４個の最小有意
義ビットとなるようにする。第１図について述べたよう
にＲＵＭ １１３はアダー１０８の出力をとり、アダー
１０８の出力の１／２５６をアダ−１０８の出力に加算
してビデオ出力信号を形成し、これを出力１０３に接続
する。ＲＵＭ １１３は第４図に示した変換機能Ｖ。／
Ｖ＋を生ずるようにプログラムする。第４図に見られる
ように、入力値５１２迄の直線領域内のデータは２分割
する。５１２以上のいずれの人力値ｖ１も２５６の出力
Ｖ。を生ずるように制限される。
第３図は、第１図中のディター信号発生器２２に使用す
るに適した疑似ランダム２進シーケンス発生器を示すも
のである。この疑似ランダム２進シーケンス発生器は８
ビツトのシフトレジスタ１５０を有しており、その第２
．３，５．８段をパリティ発生器１５１の第１、第２、
第３、第４人力に供給する。パリティ発生器１５１の出
力をシフトレジスタ１５００Å力に供給する。この出力
はディター信号発生器の出力を形成し、出力端子１５２
に接続する。クロック信号を端子１５３に供給し、これ
よりシフトレジスタ１５０のクロック入力に供給する。
るに適した疑似ランダム２進シーケンス発生器を示すも
のである。この疑似ランダム２進シーケンス発生器は８
ビツトのシフトレジスタ１５０を有しており、その第２
．３，５．８段をパリティ発生器１５１の第１、第２、
第３、第４人力に供給する。パリティ発生器１５１の出
力をシフトレジスタ１５００Å力に供給する。この出力
はディター信号発生器の出力を形成し、出力端子１５２
に接続する。クロック信号を端子１５３に供給し、これ
よりシフトレジスタ１５０のクロック入力に供給する。
このシフトレジスタは型式番号７４Ｓ１６４のＴＴＬ集
積回路で形成でき、パリティ発生器は型式番号７４８２
８０のＴＴＬ集積回路で形成できる。奇数または偶数パ
リティ出力をシフトレジスタ１５０の人力に接続し、ま
たこれらのパリティ出力の何れかを出力端子１５２に接
続する。代案として、パリティ発生器１５１の何れかの
入力をパリティ発生器１５１よりの奇数または偶数パリ
ティ出力に代えて、出力端子１５２に接続することがで
きる。
積回路で形成でき、パリティ発生器は型式番号７４８２
８０のＴＴＬ集積回路で形成できる。奇数または偶数パ
リティ出力をシフトレジスタ１５０の人力に接続し、ま
たこれらのパリティ出力の何れかを出力端子１５２に接
続する。代案として、パリティ発生器１５１の何れかの
入力をパリティ発生器１５１よりの奇数または偶数パリ
ティ出力に代えて、出力端子１５２に接続することがで
きる。
ディター信号発生器には種々の形式のものを使用するこ
とができる。例えば、比較回路を用い、その第１人力を
一定電位点に接続し、第２人力を参照値源に接続し、こ
の参照値源によりランダムに変化する振幅を有する参照
信号を発生し、このすべての振幅値を前記一定電位の２
倍にほぼ等しい振幅の範囲内に確率的にほぼ入るように
することができる。この参照値源は、例えば、゛′均等
分布アナログランダム電圧発生器”（Ａ ｕｎｉｆｏｒ
ｍｌｙｄｉｓｔｒｉｂｕｔｅｄ ａｎａｌｏｇｕｅ ｒ
ａｎｄｏｍ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）と
題し、プロシーディング オブ アイ、イー、イー、イ
ー、Ｖｏｌ ６６、 Ｎｏ、５．１９７８年５月６０５
−６０６頁にエフ・カスタニー（Ｐ、Ｃａ５ｔａｎｉｅ
）により発表されたもので構成できる。比較回路の出力
は、ランダム源発生器が基準電位より高い電圧を発生す
るか。
とができる。例えば、比較回路を用い、その第１人力を
一定電位点に接続し、第２人力を参照値源に接続し、こ
の参照値源によりランダムに変化する振幅を有する参照
信号を発生し、このすべての振幅値を前記一定電位の２
倍にほぼ等しい振幅の範囲内に確率的にほぼ入るように
することができる。この参照値源は、例えば、゛′均等
分布アナログランダム電圧発生器”（Ａ ｕｎｉｆｏｒ
ｍｌｙｄｉｓｔｒｉｂｕｔｅｄ ａｎａｌｏｇｕｅ ｒ
ａｎｄｏｍ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）と
題し、プロシーディング オブ アイ、イー、イー、イ
ー、Ｖｏｌ ６６、 Ｎｏ、５．１９７８年５月６０５
−６０６頁にエフ・カスタニー（Ｐ、Ｃａ５ｔａｎｉｅ
）により発表されたもので構成できる。比較回路の出力
は、ランダム源発生器が基準電位より高い電圧を発生す
るか。
低い電圧を発生するかによって“１”と０”の間の状態
の２進値をランダムに発生する。
の２進値をランダムに発生する。
第１図は本発明フェーディング回路の１例を示すブロッ
ク図、 第２図は第１図と同様であり、３個のビデオ信号人力を
有するフェーディング回路に用いる適した加算回路のブ
ロック図、 第３図は第１図の回路に用いる疑似ランダム２進シーケ
ンス発生器として形成したディター信号発生器のブロッ
ク図、 第４図は第１図の回路に用いる読出し専用メモリの転送
特性を示す図である。 １、３．５．７．１２．１６．１００．１０１．１０２
・・・入力２、６．１３．１７．９．２０．２６．３０
・・・母線８、１９．１０３．１５２ ・・・出力４
．１５ ・・・増倍回路 １１ ・・・加算回路 １０５−１０７．１０９−１１１ ・・・アダー１１３
・・・ＲＯＭ １５０ ・・・シフトレジスタ １５１ ・・・パリティ発生器 １５３ ・・・端子
ク図、 第２図は第１図と同様であり、３個のビデオ信号人力を
有するフェーディング回路に用いる適した加算回路のブ
ロック図、 第３図は第１図の回路に用いる疑似ランダム２進シーケ
ンス発生器として形成したディター信号発生器のブロッ
ク図、 第４図は第１図の回路に用いる読出し専用メモリの転送
特性を示す図である。 １、３．５．７．１２．１６．１００．１０１．１０２
・・・入力２、６．１３．１７．９．２０．２６．３０
・・・母線８、１９．１０３．１５２ ・・・出力４
．１５ ・・・増倍回路 １１ ・・・加算回路 １０５−１０７．１０９−１１１ ・・・アダー１１３
・・・ＲＯＭ １５０ ・・・シフトレジスタ １５１ ・・・パリティ発生器 １５３ ・・・端子
Claims (1)
- 【特許請求の範囲】 １、ｋを１より大なる整数とするとき、ｋビットの２進
符号に符号化したサンプルを有するビデオ信号のフェー
ディング回路であり、該フェーディング回路は、ｎを整
数とするとき、ｎ個のビデオ信号入力を有し、各ビデオ
信号入力を対応のディジタル増倍回路の第１組の入力に
接続し、また該フェーディング回路は、ｍを１より大な
る整数とするとき、ｍビットの２進信号の形のフェーデ
ィング制御信号用のｎ個のフェーディング制御信号入力
を有し、各フェーディング制御信号を対応のディジタル
増倍回路の第２組の入力に接続し、各ディジタル増倍回
路は（ｋ＋ｍ）ビット出力を有し、その少なくとも（ｋ
＋１）の最大有意義ビットを加算回路の対応人力に接続
し、さらに該フェーディング回路は該加算回路出力のに
個の最大有意義ビットをビデオ信号の出力としてフェー
ディング回路の出力に接続する手段を有してなるビデオ
信号フェーディング回路において、 加算回路の最終加算段内またはその直後において、ディ
ター信号を（ｋ＋１）番目の最大有意義ビットに加算す
る手段を有し、このディクー信号はランダムにまたは疑
似ランダムに２進値“′ｌ′及び０”となり、さらにに
＋ｌビット数をにビット数に切捨てる手段を具えてなる
ことを特徴とするビデオ信号フェーディング回路 ２、ｎを２に等しくした特許請求の範囲第１項記載のビ
デオ信号フェーディング回路。 ３、ｍをｋに等しくした特許請求の範囲第１項または第
２項記載のビデオ信号フェーディング回路。 ４、ｋを８とした特許請求の範囲第１、第２または第３
項記載のビデオ信号フェーディング回路。 ５、 加算回路が（ｎ−１）個の縦続配置２進全アダー
を有し、ディター信号を最終全アダーに供給する特許請
求の範囲第１項ないし第４項のいずれかに記載のビデオ
信号フェーディング回路。 ６、 加算回路の出力に加算回路の出力の１／２５６を
加算する手段を加算回路の出力と、フェーディング回路
の出力との間に設けた特許請求の範囲第１項ないし第５
項のいずれかに記載のビデオ信号フェーディング回路。 ７、 ディター信号を疑似ランダム２進シーケンス発生
器によって形成する特許請求の範囲第１項ないし第６項
のいずれかに記載のビデオ信号フェーディング回路。 ８、 加算回路の出力とフェーディング回路の出力の間
に読出し専用メモリを設けた特許請求の範囲第１項ない
し第７項のいずれかに記載のビデオ信号フェーディング
回路。 ９、 加算回路出力に加算回路の出力の１／２５６を加
算する手段が読出し専用メモリを具えてなる特許請求の
範囲第８項記載のビデオ信号フェーディング回路。 １０、読出し専用メモリの出力はその人力を２で割った
ものに等しくした特許請求の範囲第８項または第９項記
載のビデオ信号フェーディング回路。 １１、読出し専用メモリは５１１ に等しいか、これよ
り大なるすべての入力に対し出力２５５を生ずる特許請
求の範囲第１０項記載のビデオ信号フェーディング回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8410704 | 1984-04-26 | ||
| GB08410704A GB2158318A (en) | 1984-04-26 | 1984-04-26 | Fading circuit for video signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235587A true JPS60235587A (ja) | 1985-11-22 |
| JPH07114466B2 JPH07114466B2 (ja) | 1995-12-06 |
Family
ID=10560133
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085580A Pending JPS60250790A (ja) | 1984-04-26 | 1985-04-23 | ビデオ信号処理回路 |
| JP60085578A Expired - Lifetime JPH07114466B2 (ja) | 1984-04-26 | 1985-04-23 | ビデオ信号フエーデイング回路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085580A Pending JPS60250790A (ja) | 1984-04-26 | 1985-04-23 | ビデオ信号処理回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4668989A (ja) |
| EP (1) | EP0162499B1 (ja) |
| JP (2) | JPS60250790A (ja) |
| CA (1) | CA1227277A (ja) |
| DE (1) | DE3581763D1 (ja) |
| GB (1) | GB2158318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03186077A (ja) * | 1989-11-30 | 1991-08-14 | Grass Valley Group Inc:The | デジタル混合器 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606831B2 (ja) * | 1986-09-29 | 1997-05-07 | 株式会社東芝 | イメージ処理装置 |
| DE3842977C2 (de) * | 1988-12-21 | 1996-03-28 | Broadcast Television Syst | Mischeinrichtung für Videosignale |
| DE3842978C2 (de) * | 1988-12-21 | 1996-04-11 | Broadcast Television Syst | Mischeinrichtung für Videosignale |
| DE3920456A1 (de) * | 1989-06-22 | 1991-01-03 | Grundig Emv | Anordnung zur erzeugung von bildeffekten in videogeraeten |
| US5227863A (en) * | 1989-11-14 | 1993-07-13 | Intelligent Resources Integrated Systems, Inc. | Programmable digital video processing system |
| US5046030A (en) * | 1990-02-16 | 1991-09-03 | Videotek Incorporated | Method and apparatus for dynamic remapping of video switcher control inputs |
| US5260695A (en) * | 1990-03-14 | 1993-11-09 | Hewlett-Packard Company | Color map image fader for graphics window subsystem |
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| US5374963A (en) * | 1990-06-01 | 1994-12-20 | Thomson Consumer Electronics, Inc. | Picture resolution enhancement with dithering and dedithering |
| KR930011135B1 (ko) * | 1990-12-31 | 1993-11-24 | 주식회사 금성사 | 디지탈 tv화면 오버랩장치 |
| GB9109999D0 (en) * | 1991-05-09 | 1991-07-03 | Quantel Ltd | Improvements in or relating to keying systems and methods for television image processing |
| JP3671433B2 (ja) * | 1994-04-18 | 2005-07-13 | ヤマハ株式会社 | カラオケ演奏装置 |
| DE4418000C2 (de) * | 1994-05-21 | 1998-03-19 | Fhp Motors Gmbh | Elektronisch gesteuerter Elektromotor, insbesondere mit einem Lüfterrad zum Ansaugen von Kühlluft für Kraftfahrzeuge |
| US5831638A (en) * | 1996-03-08 | 1998-11-03 | International Business Machines Corporation | Graphics display system and method for providing internally timed time-varying properties of display attributes |
| US6944356B2 (en) * | 2002-05-13 | 2005-09-13 | Tektronix, Inc. | Locating point of interest in an impaired image |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2233317A (en) * | 1937-05-25 | 1941-02-25 | Philco Radio & Television Corp | Amplifier for television system |
| US2412279A (en) * | 1944-06-28 | 1946-12-10 | Philco Corp | Variable gain amplifier |
| US2964589A (en) * | 1958-03-10 | 1960-12-13 | Philco Corp | Apparatus for controlling signal transfer in a color television system |
| JPS53144621A (en) * | 1977-05-24 | 1978-12-16 | Sony Corp | Video signal processing system |
| JPS5630370A (en) * | 1979-08-20 | 1981-03-26 | Toshiba Corp | Picture conversion system |
| DE3146900A1 (de) * | 1981-11-26 | 1983-06-01 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur digitalen mischung von digitalen farbfernsehsignalen und schaltung zur durchfuehrung des verfahrens |
| JPS5933974A (ja) * | 1982-08-18 | 1984-02-24 | Fujitsu Ltd | 画像デ−タ圧縮回路 |
-
1984
- 1984-04-26 GB GB08410704A patent/GB2158318A/en not_active Withdrawn
-
1985
- 1985-04-08 US US06/721,119 patent/US4668989A/en not_active Expired - Fee Related
- 1985-04-18 DE DE8585200599T patent/DE3581763D1/de not_active Expired - Lifetime
- 1985-04-18 EP EP85200599A patent/EP0162499B1/en not_active Expired
- 1985-04-23 JP JP60085580A patent/JPS60250790A/ja active Pending
- 1985-04-23 JP JP60085578A patent/JPH07114466B2/ja not_active Expired - Lifetime
- 1985-04-25 CA CA000480110A patent/CA1227277A/en not_active Expired
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03186077A (ja) * | 1989-11-30 | 1991-08-14 | Grass Valley Group Inc:The | デジタル混合器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0162499A3 (en) | 1987-06-16 |
| GB8410704D0 (en) | 1984-05-31 |
| DE3581763D1 (de) | 1991-03-28 |
| EP0162499B1 (en) | 1991-02-20 |
| EP0162499A2 (en) | 1985-11-27 |
| CA1227277A (en) | 1987-09-22 |
| JPH07114466B2 (ja) | 1995-12-06 |
| US4668989A (en) | 1987-05-26 |
| JPS60250790A (ja) | 1985-12-11 |
| GB2158318A (en) | 1985-11-06 |
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