JPH05122085A - 符号化回路 - Google Patents

Abstract

(57)【要約】 【目的】初期状態に拘らず入力クロックを発生させて、
可変長−固定長変換処理が停止することを防止する。 【構成】初期状態が設定されると、制御信号ＳＴは所定
期間“Ｌ”となり、アンド回路25の出力は“Ｌ”となっ
て、ダウンカウンタ６はセレクタ22からの“１”をロー
ドする。これにより、ダウンカウンタ６のリップルキャ
リーは“Ｌ”となり、入力クロックが“Ｌ”となってダ
ウンカウンタ６のロードは解除される。そうすると、次
に、リップキャリーが“Ｈ”となってダウンカウンタ６
がＦＦ14の出力をロードする前に、ダウンカウンタ６の
カウント値が０以外の値となる。すなわち、ＦＦ14出力
が０であっても、ダウンカウンタ６はロード状態と非ロ
ード状態とを繰返すことになり、確実に入力クロックを
発生させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、符号化回路に関し、特
に、高速符号化処理を可能にして電子スチルカメラ等に
好適の符号化回路に関する。

【０００２】

【従来の技術】近年、電子機器におけるディジタル技術
の進歩は著しい。ディジタル画像処理技術の分野におい
ては、画像圧縮技術の進歩に目覚ましいものがある。こ
の画像圧縮技術は、ディジタル伝送及び記録等の効率を
向上させるために、より小さいビットレイトで画像を符
号化する技術である。この技術としては、予測符号化技
術及び直交符号化技術（「ＴＶ画像の多次元信号処理」
吹抜敬彦著、日刊工業新聞社刊に詳述）等がある。更
に、これらの符号化によって圧縮された符号に対して、
可変長符号化を施すことによって、更に一層の画像圧縮
が可能である。可変長符号化は符号の発生頻度に応じ
て、符号化のビット幅を変化させるものであり、固定長
符号に比してビットレイトを小さくすることができる。

【０００３】次に、可変長符号の一例としてハフマン符
号の生成方法を図３を参照して説明する。図３（ａ）は
ハフマン符号の生成過程を示し、図３（ｂ）はハフマン
符号の木を示している。

【０００４】いま、ｔ個の固定長符号Ｓ1 ，Ｓ2 ，…，
Ｓt をハフマン符号に変換するものとする。図３はｔ＝
６の場合の例を示している。先ず、これらの符号Ｓ1 乃
至Ｓ6 をその発生頻度（生起確率）が大きい順に並べ
る。符号Ｓ1 乃至Ｓ6 の生起確率は、図３（ａ）に示す
ように、夫々0.35，0.20，0.15，0.15，0.10，0.05であ
り、符号Ｓ1 乃至Ｓ6 の順に並べられている。次に、生
起確率が最も小さい方から２つの符号を１組として、そ
の合成確率（２つの生起確率の和）を求める。図３で
は、符号Ｓ6 ，Ｓ5 の生起確率が小さく、その合成確率
は0.15である。

【０００５】次に、この１組と他の符号について、生起
確率（又は合成確率）が大きい順に並べ変える。次い
で、生起確率（又は合成確率）が最も小さい方から２つ
の符号（又は組）を新たな１組として、その合成確率を
求める。以後、これらの処理を繰返し、図３（ａ）に示
すように、合成確率が１となるまで並び変えを行う。

【０００６】次に、図３（ａ）に基づいて、図３（ｂ）
に示す符号の木を作成する。そして、この符号の木の枝
分かれに従って“０”と“１”を割当てる。図３（ｂ）
では、上側の枝を“０”、下側の枝を“１”にしてい
る。この枝分かれに沿ってハフマン符号を得る。例え
ば、固定長符号Ｓ4 は、図３（ｂ）の太線で示すよう
に、“０”の枝を通り、“１”の枝を通り、最後に
“０”の枝を通ることによって、“０１０”というハフ
マン符号に変換される。このようにして求めた符号Ｓ1
乃至Ｓ6 のハフマン符号を下記表１に示す。

【０００７】

【表１】

【０００８】この表１に示すように、生起確率が高い場
合には短いビット長のハフマン符号に変換され、生起確
率が低い場合には長いビット長のハフマン符号に変換さ
れる。これにより、全体ではビットレイトを低減するこ
とができる。

【０００９】ところで、最近、画像データの圧縮方法の
標準化が検討されている。この標準化案の一例では、図
４に示すように、画像データをハフマン符号化した後
に、その下位ビットに付加データを付加するようになっ
ている。付加データとしては有効ビットのみを付加す
る。例えば、十進表現の“１”と“１５”とでは２進表
現におけるビット数が異なる（１ビット，４ビット）よ
うに、有効ビットのみによって構成された付加データも
ハフマン符号と同様に可変長符号である。なお、付加デ
ータは下位ビット側が有効ビットとなることから、付加
データについてはＬＳＢ（最下位ビット）から順に配列
するＬＳＢファーストでハフマン符号に付加している。

【００１０】このような可変長の符号化データを記録す
る場合には、記録素子の入力フォーマットに基づいて可
変長の符号化データを固定長に変換して記録する必要が
ある。例えば、記録素子としてＩＣカードを採用した場
合には、入出力は１バイト単位で行われており、符号化
データを８ビットの固定長に変換しなければならない。

【００１１】図５はこのような可変長のハフマン符号デ
ータを８ビットの固定長データに変換する可変長−固定
長変換回路における変換処理を説明するための説明図で
ある。

【００１２】画像データは入力クロックのタイミングで
ハフマン符号化回路に与える。ハフマン符号化回路は入
力されたデータをハフマン符号に変換し、付加データを
付加して可変長−固定長変換回路に出力する。いま、例
えば、ハフマン符号化回路から連続して出力される２つ
の可変長データＡ，Ｂが、図５（ａ），（ｂ）の斜線部
に示すように、夫々２１ビット、１２ビットで構成され
ているものとする。可変長−固定長変換回路が、入力し
た可変長データを例えば所定の１クロック毎に８ビット
長の固定長データに変換して出力するものとすると、可
変長データＡは２クロックで２１ビット中の１６ビット
が固定長に変換されて出力される。８ビットに満たない
ことから固定長に変換されずに残った可変長データＡの
残りの５ビット（以下、余りビットという）は、図５に
示すように、次の可変長データＢの先頭に付加される。
こうして、可変長−固定長変換回路は次に図５（ｂ）に
示す１７ビット長の可変長データを固定長に変換する。
この場合には、２クロックで１７ビット中の１６ビット
が固定長に変換されて出力され、残りの１ビットは次の
データの先頭に付加される。こうして、可変長−固定長
変換回路は順次８ビット長の固定長データを出力する。

【００１３】このように、可変長データを１バイト単位
の固定長データに変換するために必要とする時間は可変
長データのデータ長に基づくものとなる。なお、可変長
−固定長変換回路が１クロック毎に８ビット長の固定長
データに変換する場合でも、実際には余りビットを次の
データに付加する処理等が必要な場合がある。例えば付
加する処理が２クロック必要な場合、２５ビット長のデ
ータを固定長に変換するためには５クロックの時間が必
要である。従って、この場合には、可変長−固定長変換
回路の処理時間を考慮して、入力クロックを５クロック
毎に発生して画像データを取込む。

【００１４】しかし、ビット長が短い入力データでは、
可変長−固定長変換処理に５クロックを必要としない。
このため、この場合には、変換処理に空き時間が生じて
しまう。そこで、従来、入力データ長に応じて入力クロ
ックの発生を制御するものがある。

【００１５】図６はこのような入力クロックを発生する
従来の符号化回路を示すブロック図である。この回路は
本件出願人が先に出願した特願平２−３３７６１５号明
細書で開示したものである。また、図７はその動作を説
明するためのタイミングチャートである。図７（ａ）乃
至（ｊ）は夫々クロックＣＫ及び図６のｂ乃至ｊ点の信
号を示している。図６の回路は可変長−固定長変換に要
する処理時間と次のデータが入力されるまでの時間とを
一致させて、変換処理の空き時間をなくして高速な符号
化を可能にしている。

【００１６】入力端子１を介して入力した画像データを
入力制御回路２に与える。入力制御回路２は入力クロッ
ク発生回路12からの入力クロック（図７（ｃ））のタイ
ミングで画像データをハフマン符号化回路３及びビット
長発生回路11に出力する。ハフマン符号化回路３は、入
力された画像データをハフマン符号化して付加ビットを
付加して出力する。この可変長符号を可変長−固定長変
換回路４に与えて、例えば、８ビット長の固定長符号に
変換する。この場合の可変長−固定長変換時間は、入力
されたハフマン符号の符号長と前回の可変長−固定長変
換における余りビット長に基づいて設定する。

【００１７】一方、入力制御回路２からの画像データを
ビット長発生回路11にも与える。ビット長発生回路11
は、入力されたデータをハフマン符号に変換して付加ビ
ットを付加した場合のビット長を示すデータを出力す
る。図７（ｊ）に示すように、ハフマン符号化回路３か
らの一連のデータのビット長は“１３，９，２０，１
１，…”であるものとする。このビット長ｊを入力クロ
ック発生回路12に与える。

【００１８】ビット長ｊは、図７（ｃ）に示す入力クロ
ックｃのタイミングで、フリップフロップ（以下、ＦＦ
という）13から加算器16に与えられる。ＦＦ15は、入力
クロックのタイミングで、１クロック前の加算器16出力
の下位３ビットを加算器16に与える。ＦＦ15出力の下位
３ビットは、ビット長を８で割った余り、すなわち、８
ビットデータに固定長変換する場合の余りビット長を示
している。加算器16は、ＦＦ15からの前回の変換処理に
おける余りビット長とＦＦ13からの入力データに対応し
たビット長とを加算して出力する。従って、加算器16か
らの加算結果（図７（ｆ））ｆは、今回可変長−固定長
変換処理を行うデータのデータ長を示している。

【００１９】加算器16出力の４ビット目以上の上位ビッ
トは、可変長データが何個の固定長データに変換される
かを示している。つまり、加算器16出力の上位３ビット
によって、可変長−固定長変換に必要な処理時間を知る
ことができる。すなわち、可変長−固定長変換に要する
処理時間は、上位３ビットの値＋２である。

【００２０】加算器16からの上位３ビットはＦＦ14を介
してダウンカウンタ６に与える（図７（ｇ））。ダウン
カウンタ６は可変長−固定長変換の処理時間をカウント
しており、入力クロック（図７（ｃ））に同期したイン
バータ８の出力ｉ（図７（ｉ））によって、データ入力
端に上位３ビットの値ｇをロードする。ダウンカウンタ
６は、クロックＣＫをダウンカウントする。カウント出
力は図７（ｈ）に示すものとなる。ダウンカウンタ６は
カウントアップすると、図７（ｂ）に示すリップルキャ
リーｂを出力する。ＦＦ７は、このリップルキャリーｂ
をクロックＣＫのタイミングで入力クロックｃとして入
力制御回路２に与える。この入力クロックｃに同期して
入力制御回路２は画像データを取込んでハフマン符号化
回路３に与えている。

【００２１】これにより、次のデータが入力されるまで
の時間間隔は可変長−固定長変換の処理時間と等しくな
り、可変長−固定長変換回路４において処理を行わない
空き時間が発生することがなく、高速な符号化が可能で
ある。

【００２２】ところで、電源導入時等の回路の初期状態
においては、ダウンカウンタ６からのリップルキャリー
ｂ及びＦＦ７からの入力クロックｃが“Ｈ”となること
がある。この場合、インバータ８の出力ｉが“Ｌ”であ
るので、ダウンカウンタ６はデータ端に入力されるＦＦ
14出力ｇをロードする。ところが、初期状態時には、Ｆ
Ｆ14出力ｇが“０”であることがある。そうすると、こ
の“０”入力によって、ダウンカウンタ６のリップルキ
ャリーｂが発生し、ＦＦ７出力は“Ｈ”となって、ダウ
ンカウンタ６はロード状態を維持する。すなわち、入力
クロックは“Ｈ”を維持し、画像データは取込まれな
い。

【００２３】

【発明が解決しようとする課題】このように、上述した
従来の符号化回路においては、回路の初期状態時には、
入力クロックが“Ｈ”を維持し、可変長−固定長変換が
行われないことがあるという問題点があった。

【００２４】本発明はかかる問題点に鑑みてなされたも
のであって、回路の初期状態に拘らず、入力クロック発
生回路を確実に動作させることができる符号化回路を提
供することを目的とする。

【００２５】

【課題を解決するための手段】本発明に係る符号化回路
は、入力データを可変長符号化して可変長データを出力
する可変長符号化回路と、前記可変長データを所定のビ
ット長の固定長データに変換して出力する可変長−固定
長変換回路とを具備した符号化回路において、入力クロ
ックに基づいて前記入力データの前記可変長符号化回路
への入力を制御する入力制御回路と、前記入力制御回路
の出力が与えられて入力データが前記可変長符号化回路
により符号化された場合のビット長を求めるビット長発
生回路と、このビット長発生回路が求めたビット長に基
づいて前記可変長−固定長変換回路による処理時間を求
める処理時間算出手段と、この処理時間算出手段が求め
た処理時間をプリセット値としてカウントを行うことに
より前記入力クロックを発生すると共に、出力した入力
クロックに基づいて前記プリセット値を取込むダウンカ
ウンタと、初期状態が設定されると前記処理時間算出手
段からの処理時間に代えて０以外の値を前記ダウンカウ
ンタにプリセット値として取込ませる初期状態制御手段
とを具備したものである。

【００２６】

【作用】本発明においては、入力制御回路によって、入
力データの可変長符号化回路への入力を制御している。
ビット長変換回路は、可変長符号化回路により入力デー
タが何ビット長に変換されるかを求め、このビット長に
基づいて処理時間算出手段が可変長−固定長変換回路の
処理時間を求める。ダウンカウンタはこの処理時間をプ
リセットとして取込んで、処理終了時点で入力クロック
を出力する。初期状態では、ダウンカウンタに０以外の
値がプリセットされ、これにより、入力クロックのロー
レベル，ハイレベルが変化して、ダウンカウンタは入力
の取込みを停止する。そうすると、ダウンカウンタのカ
ウント値が０以外の値となり、処理時間として０が入力
されても、入力クロックのローレベル，ハイレベルが固
定されてしまうことはない。

【００２７】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る符号化回路の一実施例
を示すブロック図である。図１において図６と同様の構
成要素には同一符号を付してある。

【００２８】入力端子１には画像データ等の入力データ
を入力する。この入力データを入力制御回路２に与え
る。入力制御回路２は入力クロックのタイミングで入力
データを取込んでハフマン符号化回路３に与えると共
に、ビット長発生回路11にも与える。ハフマン符号化回
路３は入力されたデータをハフマン符号に変換すると共
に、変換したハフマン符号に付加データを付加して可変
長−固定長変換回路４に出力する。可変長−固定長変換
回路４は入力された可変長データを８ビットのパラレル
固定長データに変換して出力するようになっている。

【００２９】入力クロックは入力クロック発生回路21に
よって発生させるようになっている。入力クロック発生
回路21はダウンカウンタ６、ＦＦ７，13，14，15、イン
バータ８及び加算器16の外に、セレクタ22、ＦＦ23、イ
ンバータ24及びアンド回路25を有している。ＦＦ13には
ビット長発生回路11の出力を入力する。ビット長発生回
路11は、ＲＯＭ等によって構成しており、入力データに
よって示されるアドレスに、この入力データをハフマン
符号に変換して付加ビットを付加した場合のビット長を
示すデータを格納している。ビット長発生回路11は入力
データが入力されると、この入力データに対するハフマ
ン符号化回路３の出力のビット長のデータを出力するよ
うになっている。

【００３０】ＦＦ13は入力クロックのタイミングでビッ
ト長発生回路11の出力を加算器16に出力する。加算器16
はＦＦ13，15の出力を加算し、加算結果の上位３ビット
をＦＦ14に与え、下位３ビットをＦＦ15に与える。ＦＦ
15は入力クロックのタイミングで加算器16出力の下位３
ビットを加算器16に出力する。ＦＦ14は加算器16出力の
上位３ビットを入力クロックのタイミングで出力するよ
うになっている。

【００３１】いま、可変長−固定長変換回路４が可変長
データを２のｎ乗ビット長の固定長データに変換するも
のとすると、加算器16出力の下位ｎビットによって余り
ビット数が示される。例えば、可変長−固定長変換回路
４が８ビットの固定長データを出力する場合には、加算
器16出力の下位３ビットによって余りビット数が示され
ることになる。前述したように、加算器16は、ＦＦ13か
らハフマン符号化回路３の出力ビット数を入力し、ＦＦ
15から余りビット数を入力している。すなわち、加算器
16出力は、次に可変長データが入力されるまでに可変長
−固定長変換回路４が可変長−固定長変換処理によって
変換しようとする可変長データのデータ長を示してい
る。

【００３２】一方、加算器16出力の上位３ビットは、可
変長データが何個の固定長データに変換されるか、すな
わち、何クロックで可変長−固定長変換処理が終了する
かを示している。本実施例では可変長−固定長変換に必
要な時間は（上位３ビットによって示される値）＋２ク
ロック期間である。この上位３ビットをダウンカウンタ
６のプリセット値とすることで、入力データの入力の時
間間隔を決定している。

【００３３】本実施例においては、ＦＦ14の出力をセレ
クタ22の一方入力端を介してダウンカウンタ６の入力端
子Ｄに与えるようになっている。セレクタ22の他方入力
端には“１”を与えており、セレクタ22は制御信号ＳＴ
の“Ｈ”でＦＦ14の出力を選択し、制御信号ＳＴの
“Ｌ”で“１”を選択するようになっている。

【００３４】ダウンカウンタ６、ＦＦ７及びインバータ
８の構成は従来と同一である。本実施例においては、Ｆ
Ｆ７の出力はＦＦ23を介してインバータ８に与える。更
に、インバータ８の出力はアンド回路25の一方入力端を
介してダウンカウンタ６に与えるようになっている。ア
ンド回路25の他方入力端には制御信号ＳＴを与える。イ
ンバータ８は入力された信号を反転させて出力する。こ
こで、インバータ24及びＦＦ23は、ＦＦ７の出力を半ク
ロック遅延させて、インバータ８及びアンド回路25を介
してダウンカウンタ６のロード入力ｉとして与えてい
る。これにより、クロックＣＫとロード入力ｉとを同相
とならないようにして、ダウンカウンタ６のロードミス
を防止している。

【００３５】ダウンカウンタ６はアンド回路25から
“Ｌ”の信号を入力すると、入力端子Ｄのデータをロー
ドする。ダウンカウンタ６はクロックＣＫをダウンカウ
ントし、カウント値が最小になると、リップルキャリー
をＦＦ７の入力端子Ｄに出力する。ＦＦ７はリップルキ
ャリー入力後のクロックＣＫのタイミングで入力クロッ
クを発生して入力制御回路２、ハフマン符号化回路３、
ビット長発生回路11及びＦＦ13，14，15，23に出力する
ようになっている。

【００３６】次に、このように構成された符号化回路の
動作について図２のタイミングチャートを参照して説明
する。図２（ａ）はクロックＣＫを示し、図２（ｂ）は
制御信号ＳＴを示し、図２（ｃ）乃至（ｇ）は夫々図１
中のｂ，ｃ，ｇ，ｈ，ｉ点の信号であるダウンカウンタ
６からのリップルキャリーｂ、入力クロックｃ、セレク
タ22の出力ｇ、ダウンカウンタ６のカウント出力ｈ及び
アンド回路25の出力ｉを示している。

【００３７】入力制御回路２を介して入力した入力デー
タを、ハフマン符号化回路３に与えてハフマン符号化
し、更に付加データを付加して可変長−固定長変換回路
４に与える。可変長−固定長変換回路４は入力された可
変長データを１クロック毎に８ビットの固定長データに
変換して出力する。可変長−固定長変換回路４は余りビ
ットを次に入力される可変長データの先頭に付加して順
次可変長−固定長変換を行う。

【００３８】一方、入力制御回路２からの入力データは
ビット長発生回路11にも入力する。ビット長発生回路11
は、この入力データがハフマン符号化されて付加データ
が付加された場合のビット長を示すデータをＦＦ13に出
力する。ＦＦ15は前回の可変長−固定長変換における余
りビット数を出力しており、加算器16は、ＦＦ13，15の
出力を加算し、上位３ビットをＦＦ14に与え、下位３ビ
ットをＦＦ15に与える。

【００３９】定常状態においては、制御信号ＳＴは
“Ｈ”であり、ＦＦ14の出力はセレクタ22を介してダウ
ンカウンタ６のデータ入力端子Ｄに与えられる。ダウン
カウンタ６は入力クロックｃがＦＦ23、インバータ８及
びアンド回路25を介してロード端に入力されて、ＦＦ14
の出力をプリセット値としてロードする。前述したよう
に、ＦＦ14の出力は可変長−固定長変換の変換処理に要
するクロック数を示しており、ダウンカウンタ６はプリ
セット値からクロックＣＫをダウンカウントすることに
よって、可変長−固定長変換回路４の変換終了時点を知
る。ダウンカウンタ６はカウント値が最小値になると、
リップルキャリーｂをＦＦ７に出力し、ＦＦ７はクロッ
クＣＫのタイミングで入力クロックｃを発生する。この
入力クロックに基づいて、入力制御回路２が入力データ
を取込むことにより、空き時間が発生することなく可変
長−固定長変換が可能である。

【００４０】いま、電源投入時等の初期状態が設定され
るものとする。この場合には、例えば、図２（ｃ），
（ｄ），（ｅ）に示すように、ダウンカウンタ６からの
リップルキャリーｂが“Ｈ”で、入力クロックｃが
“Ｈ”で、且つＦＦ１４の出力が“０”となってダウン
カウンタ６のデータ入力端子Ｄに“０”が入力されるこ
とがある。この場合には、図２に示すように、アンド回
路25の出力ｉは“Ｌ”となり、ダウンカウンタ６は
“０”をロードし続け、入力クロックｃは“Ｈ”を維持
してしまう。

【００４１】ここで、本実施例においては、図２（ｂ）
に示すように、制御信号ＳＴを所定期間“Ｌ”にするよ
うになっている。そうすると、アンド回路25の出力ｉは
“Ｌ”になると共に、セレクタ22は“１”を選択してダ
ウンカウンタ６のデータ入力端子Ｄに出力する（図２
（ｅ））。ダウンカウンタ６は次のクロックＣＫのタイ
ミングで“１”をロードする（図２（ｅ），（ｆ））。
これにより、リップルキャリーｂは“Ｌ”となり（図２
（ｂ））、更に、入力クロックｃも“Ｌ”となる（図２
（ｃ））。なお、リップルキャリーｂの“Ｌ”によっ
て、制御信号ＳＴが“Ｈ”に変化したとしても、入力ク
ロックｃはＦＦ23を介してインバータ８に与えられ、イ
ンバータ８は半クロック遅延された入力クロックｃを反
転させてアンド回路25に与えて、ダウンカウンタ６のロ
ードを停止させる。ダウンカウンタ６は、図２（ｆ）に
示すように、クロックＣＫでダウンカウントし、カウン
ト値が“０”になると、図２（ｃ）に示すように、
“Ｈ”のリップルキャリーｂを出力する。これにより、
ＦＦ７は“Ｈ”の入力クロックｃを出力する（図２
（ｄ））。

【００４２】一方、ダウンカウンタ６はダウンカウント
を続け、図２（ｆ）に示すように、カウント値は“７”
となる。この時点で、入力クロックｃの“Ｈ”によっ
て、アンド回路25の出力ｉが“Ｌ”となり（図２
（ｇ））、ダウンカウンタ６はロード状態となって、デ
ータ入力端子Ｄのデータを取込む。一方、ダウンカウン
タ６のカウント値が“７”となることから、リップルキ
ャリーｂ及び入力クロックｃは“Ｌ”となり（図２
（ｃ），（ｄ））、アンド回路25の出力ｉが“Ｈ”とな
ってダウンカウンタ６のロードが停止される。すなわ
ち、ＦＦ14の出力が“０”で、ダウンカウンタ６のデー
タ入力端子Ｄに“０”が入力されても、ダウンカウンタ
６はロード状態を維持することはない。これにより、入
力クロックが“Ｈ”を維持することはなく、入力制御回
路２は可変長−固定長変換の終了毎に入力データを取込
む。

【００４３】このように、本実施例においては、初期状
態が設定されると、制御信号ＳＴによって、セレクタ22
に“１”を選択させると共に、ダウンカウンタ６を強制
的にロード状態としており、ダウンカウンタ６のリップ
ルキャリーを“Ｌ”にして、入力クロックが“Ｈ”のま
まになってしまうことを防止している。これにより、回
路の初期状態に拘らず、データ長に応じた入力クロック
を発生して高速な可変長−固定長変換が可能である。

【００４４】

【発明の効果】以上説明したように本発明によれば、回
路の初期状態に拘らず、入力クロック発生回路を確実に
動作させることができ、可変長−固定長変換が停止して
しまうことを防止することができるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明に係る符号化回路の一実施例を示すブロ
ック図。

【図２】実施例の動作を説明するためのタイミングチャ
ート。

【図３】ハフマン符号を説明するための説明図。

【図４】画像データを示す説明図。

【図５】可変長−固定長変換処理を説明するための説明
図。

【図６】従来の符号化回路を示すブロック図。

【図７】従来例の動作を説明するためのタイミングチャ
ート。

【符号の説明】

２…入力制御回路 ３…ハフマン符号化回路 ４…可変長−固定長変換回路 ６…ダウンカウンタ ７，13，14，15，23…フリップフロップ 11…ビット長発生回路 21…入力クロック発生回路 22…セレクタ 25…アンド回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力データを可変長符号化して可変長デ
   ータを出力する可変長符号化回路と、前記可変長データ
   を所定のビット長の固定長データに変換して出力する可
   変長−固定長変換回路とを具備した符号化回路におい
   て、 入力クロックに基づいて前記入力データの前記可変長符
   号化回路への入力を制御する入力制御回路と、 前記入力制御回路の出力が与えられて入力データが前記
   可変長符号化回路により符号化された場合のビット長を
   求めるビット長発生回路と、 このビット長発生回路が求めたビット長に基づいて前記
   可変長−固定長変換回路による処理時間を求める処理時
   間算出手段と、 この処理時間算出手段が求めた処理時間をプリセット値
   としてカウントを行うことにより前記入力クロックを発
   生すると共に、出力した入力クロックに基づいて前記プ
   リセット値を取込むダウンカウンタと、 初期状態が設定されると前記処理時間算出手段からの処
   理時間に代えて０以外の値を前記ダウンカウンタにプリ
   セット値として取込ませる初期状態制御手段とを具備し
   たことを特徴とする符号化回路。