KR100324833B1 - 가변길이부호디코더 - Google Patents

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KR100324833B1 KR1019930019272A KR930019272A KR100324833B1 KR 100324833 B1 KR100324833 B1 KR 100324833B1 KR 1019930019272 A KR1019930019272 A KR 1019930019272A KR 930019272 A KR930019272 A KR 930019272A KR 100324833 B1 KR100324833 B1 KR 100324833B1
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Abstract

<목적> 클록 주파수를 높이는 일없이 고속의 가변 길이 부호 디코더를 실현하는 것을 목적으로 한다.
<구성> 허프만 부호를 데이터로 복원하는 허프만 부호 디코더에 있어서, 허프만 부호열의 선두의 허프만 부호를 복원하기 위한 제 1 디코더 회로(4)와 허프만 부호열의 선두부터 2 개의 허프만 부호의 연속한 시퀀스를 복원할 수 있는 제 2 디코더 회로(8)를 가지며, 한번의 디코딩 동작에서 2 개의 데이터를 복원할 수 있게 한 것이다.

Description

가변길이 부호 디코더
산업상의 이용 분야
본 발명은 화상 데이터 또는 음성 데이터를 압축 전송하는데 사용해서, 허프만 부호 등의 가변길이 부호를 복원하는 가변길이 부호 디코더에 관한 것이다.
종래의 기술
일반적으로 한정된 데이터 전송 능력의 통신 회선을 사용하여, 화상 데이터등의 대량의 데이터를 전송하는 경우나 적은 용량의 축적 매체에 장시간의 화상 데이터를 기록하는 경우 등에 있어서, 데이터 량을 삭감하는 데이터 압축 기술이 이용되고 있다.
상기 데이터 압축 방법으로서 많은 기술이 개발되어 실용화되어 있다. 예컨대, 화상 데이터를 코사인 변환하여 그 계수를 이용하여 압축하는 DCT 변환 부호화, 데이터의 발생 빈도에 맞춰서 대응하는 부호의 길이를 변화시켜서 전체의 부호량을 삭감하는 가변길이 부호화 방법 등이 있다.
상기 가변길이 부호화의 예로서 종래의 허프만 부호화가 제안되어 있다. 상기 허프만 부호의 기본적 사고는 발생빈도가 높은 사상(事象:데이터)에는 짧은 부호를 할당하고 발생 빈도가 낮은 것에는 긴 부호를 할당하므로서, 평균 부호 길이 (또는 전체의 부호량)를 줄이고 데이터를 압축하는 데 있다.
각 사상에 대응한 구체적인 허프만 부호의 생성은 각 사상의 발생 확률에 의존하고, 사상의 통계 데이터로부터의 허프만 부호의 생성 방법은 여러가지의 정보이론의 책에 기술되어 있으므로, 여기에서는 그 설명을 생략한다. 설명의 편의상 여기에서는 하기와 같은 5 개의 데이터("0", "1", "2", "3", "4")에 대응한 간단한 허프만 부호를 들어 설명한다(수가 작을 수록 발생빈도가 높은 것으로 한다).
데이터 허프만 부호
"0" 「 1」
"1" 「 0 1」
"2" 「 001」
"3" 「 0001」
"4" 「 00001」
예로서 "2", "3", "0", "1", "3", "0", "4" 의 데이터 시퀀스의 허프만 부호 열을 나타내면 다음과 같다.
상기 데이터는 좌측으로부터 순차 출력된다.
상기 허프만 부호를 복원하는 종래의 허프만 디코더는 제 3 도에 도시하는 것과 같다. 즉, 제 3 도에서 (1) 은 허프만 부호열이 공급되는 입력 단자를 나타내며, 상기 입력 단자(1)에는 시스템의 버스 폭, 입출력의 방법에 의해서 1 비트 시리얼로 입력되거나, 바이트 단위, 워드 단위로 입력된다.
상기 입력 단자(1)로부터의 허프만 부호열은 일단 n 비트의 레지스터(2)에 유지된다. 여기에서, n 은 허프만 부호의 최대 길이 m 보다 큰 값으로 한다. 상기 레지스터(2)의 n 비트중 허프만 부호의 최대 길이인 m 비트가 배럴 시프터(3)에 의해서 제 1 디코더 회로(4)에 공급된다.
상기 배럴 시프터(3)는 입력 부호열을 시프트하는 비트수에 관계없이 일정시간에 시프트할 수 있으며, 1 클록 펄스로 1 비트 시프트하는 시프트 레지스터에 비해 고속처리가 가능하다.
또한, 상기 제 1 디코더 회로(4)는 ROM, PLA(Programble Logic Arrey), 논리게이트 등으로 구성된다. 상기 제 1 디코더 회로(4)에 있어서는 입력 신호가 허프만 부호와 일치했을 때 히트(hit) 신호 출력단자(4a)에 히트 신호를 출력하는 동시에, 복원된 데이터를 데이터 출력 단자(5)에 출력하고, 다시 그 때의 허프만 부호의 길이를 나타내는 부호 길이 신호를 부호 길이 신호 출력 단자(4b)로 출력한다.
상기 히트 신호 출력 단자(4a)에 얻어지는 히트 신호를 허프만 부호 디코더의 제어기(6)에 공급하고, 상기 히트 신호에 의해 제어기(6)는 허프만 부호의 복원데이터를 다음 단계로 전송함과 동시에, 부호 길이 신호 출력 단자(4b)에 얻어지는 부호 길이 신호를 이용해서, 시프트 제어기(7)에 의해 배럴 시프터(3)를 제어하고, 다음의 입력 신호를 디코더 회로(4)에 공급한다. 또한, 허프만 부호가 합치되면 상술한 바와 같이 동작을 계속해서 레지스터(2)의 허프만 부호 열을 순차 복원해간다.
상기 레지스터(2)의 허프만 부호열이 부족했을 때는 새로히 입력 단자(1)로 부터 허프만 부호를 판독한다. 상기 시프트 제어기(7)는 레지스터(2)의 비트수 n 에 의해서 결정되는 잉여계의 가산기를 가지며, 제 1 디코더 회로(4)로부터 출력되는 부호 길이를 누적해가며, 배럴 시프터(3)의 시프트량을 제어한다. 제 1 디코더회로(4)에 부호열이 입력되어 있으면서 이 부호가 합치하지 않을(히트하지 않을)때에는, 입력된 허프만 부호에 오류가 발생된 것이며, 허프만 디코더는 에러 처리로 이동한다.
다음에, 제 4 도를 참조하여, 상술의 허프만 부호열의 예를들어서, 허프만 부호 디코더의 동작을 설명한다.
제 4A 도는 초기 상태에서 레지스터(2)에 허프만 부호열이 입력된 상태를 도시한다. 이 때는 배럴 시프터(3)의 시프트량은 「0」이며, 제 4A 도에 도시하듯이 레지스터(2)의 좌측단의 5 비트(허프만 부호의 최대 길이)가 제 1 디코더 회로(4)에 입력된다.
상기 제 1 디코더 회로(4)에서는 "2" 에 대응하는 데이터가 히트하므로, 데이터 출력 단자(5)에 데이터 "2" 가 출력되며, 부호 길이 신호로서 「3」이 출력되며, 디코더 제어기(6)에 의해서 제 1 디코더 회로(4)로부터의 출력 데이터 "2" 가 다음 단계로 보내지며, 시프트 제어기(7) 내에서 시프트량 「3」이 가산된다.
제 4B 도는 다음의 상태를 도시한다. 배럴 시프터(3)의 시프트량은「3」으로 되고, 레지스터(2)의 좌로부터 4 비트째로부터 5 비트가 제 1 디코더 회로(4)에 공급된다. 제 1 더코더 회로(4)에서는 데이터로서 "3" 이 출력되며, 부호 길이 신호로서 「4」가 출력된다. 시프트 제어기(7) 내에서 부호 길이 「4」가 누적되고, 시프트량은 「7」이 된다.
제 4C 도는 다음 상태를 도시한다. 배럴 시프터(3)의 시프트량은 「7」이 되므로, 레지스터(2)의 좌로부터 8 비트째 로부터 5 비트가 제 1 디코더 회로(4)에 입력된다. 이하, 차례로 이 동작을 계속해간다.
발명이 해결하려는 과제
이와 같은 허프만 디코더의 고속화를 계획할 때, 가장 문제가 되는 것은 제 3 도의 배럴 시프터(3), 제 1 디코더 회로(4) 및 시프트 제어기(7)의 루프에서의 지연이며 특히, 1 클록에서 1 개의 데이터를 처리하는 고속 허프만 디코더이면, 큰 배럴 시프터(통상은 32 비트 정도)에서의 지연, 큰 ROM, PLA, 논리 게이트에서의지연 및 시프트 제어기(7) 내에서의 시프트량의 가산의 지연 등의 총합이 1 클록 이내이어야 된다는 제약이 있어서, 하드웨어의 설계가 어렵게 된다는 것이다.
상기 임계 버스에서의 고속 동작의 한계를 피하기 위해서, 이 루프를 2 클록의 동작으로 하는 것도 고려할 수 있지만, 이 때는 허프만 디코더의 동작 성능이 단번에 l/2 로 떨어지는 문제가 생긴다.
앞으로 다루는 화상이 고화질로 되고, 입력 단자(1)에 공급되는 허프만 부호 열이 고 비트 레이트로 됨에 따라서, 더욱더 이 허프만 디코더의 고속 동작이 요구된다.
본 발명은 이와 같은 점을 감안하여, 클록 주파수를 높이지 않고서, 고속의 가변 길이부호 디코더를 실현하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명의 가변 길이 부호 디코더는 예컨대, 제 1 도에 도시하듯이, 가변 길이 부호를 데이터로 복원하는 가변 길이 부호 디코더에 있어서, 입력된 가변 길이 부호열을 저장하는 레지스터, 상기 레지스터로부터의 가변 길이 부호열을 시프트하는 배럴 시프터, 상기 배럴 시프터로부터의 가변 길이 부호열의 선두의 가변 길이 부호를 복원하기 위한 제 1 디코더 회로(4), 상기 배럴 시프터로부터의 가변 길이 부호열의 선두로부터 복수개의 가변 길이 부호의 연속한 시퀸스를 복원할 수 있는 제 2 디코더 회로(8), 상기 제 1 및 제 2 디코더 회로로부터 복원된 데이터를 선택하여 출력하는 선택회로, 상기 제 1 및 제 2 디코더 회로로부터 부호 길이 신호에 따라 상기 배럴 시프터를 제어하는 시프터 제어기 및, 상기 제 1 및 제 2 디코더회로로부터의 히트 신호에 응답하여 상기 시프터 제어기 및 상기 선택회로를 제어하는 제어기를 포함하여; 한번의 동작에서, 복수개의 데이터를 복원할 수 있게 한 것이다.
또한, 본 발명의 가변 길이 부호 디코더는 예컨대 제 1 도에 도시하듯이, 제 2 디코더 회로(8)에 우선권을 부여한 것이다.
또한, 본 발명의 가변 길이 부호 디코더는 상기 가변 길이가 부호 허프만 부호인 것이다.
작용
본 발명은 한번의 디코더 동작으로 복수개의 데이터를 복원할 수 있으므로, 클록의 주파수를 높이는 일없이 고속의 가변길이 부호 디코더를 실현할 수 있다.
실시예
이하, 제 1 도를 참조해서 본 발명의 가변 길이 부호 디코더를 허프만 부호를 복원하는 허프만 부호 디코더에 적용한 예에 대해서 설명한다. 제 1 도에서 제 3 도에 대응하는 부분에는 동일 부호를 붙이고 그 상세한 설명을 생략한다.
제 1 도의 예에서는, 제 3 도의 예와 마찬가지로, 입력 단자(1)로부터의 허프만 부호열을 일단, n 비트의 레지스터(2)에 유지한다. 이 경우, n 은 허프만 부호의 최대 길이 m보다 큰 값으로 한다.
본 예에서는, 레지스터(2)의 n 비트중 허프만 부호의 최대 길이인 m 비트를 배럴 시프터(3)에 의해서 제 1 디코더 회로(4) 및 제 2 디코더 회로(8)내에 병렬로 공급한다.
배럴 시프터(3)는 입력 부호열을 시프트 하는 비트수에 관계없이 일정 시간으로 시프트할 수 있고, 1 클록 펄스로 1 비트 시프트하는 시프트 레지스터에 비해서 고속 처리가 가능하다.
또한, 제 1 디코더 회로(4)는 제 3 도의 디코더 회로와 마찬가지로 취득할 수 있는 허프만 부호의 전부를 복원할 수 있게 한다. 설명의 편의상, 상술한 바와 같이, 5 개의 데이터("0", "1", "2", "3", "4")에 대응한 간단한 허프만 부호를 취득할 수 있다고 했을 때는, 전부 5 개의 허프만 부호를 복원할 수 있게 구성한다.
상기 제 1 디코더 회로(4)에 있어서는 입력 신호가 허프만 부호와 일치했을 때, 히트 신호 출력 단자(4a)에 히트 신호를 출력하는 동시에 복원된 데이터를 선택 회로(9)에 공급하고 또한, 그때 허프만 부호의 길이를 나타내는 부호 길이 신호를 부호 길이 신호 출력 단자(4b)에 출력한다.
상기 히트 신호 출력 단자(4a)에 얻어지는 히트 신호를 상기 허프만 부호 디코더의 제어기(6)에 공급하고, 부호 길이 신호 출력 단자(4b)에 얻어지는 부호 길이 신호를 시프트 제어기(7)에 공급한다.
또한 제 2 디코더 회로(8)는 발생 빈도가 높은, 선택한 2 개의 허프만 부호의 연속된 시퀀스를 복원할 수 있게 한다. 예컨대, 하기의 3 개의 시퀀스에 대한 것만 복원할 수 있게 한다.
시퀀스 허프만 부호열
"0" →"0" 「11」
"0" →"1" 「101」
"1" →"0" 「011」
상기 제 2 디코더 회로(8)에 입력 신호가 특정 허프만 부호열 예컨대 선두로부터의 2 개의 허프만 부호가 「11」「101」「011」과 일치했을 때, 히트 신호 출력 단자(8a)에 히트 신호를 출력하는 동시에 복원된 2 개의 데이터 예컨대 "0", "0", "0", "1", "1", "0" 을 선택 회로(9)에 공급하고, 그 때의 2 개의 허프만 부호 길이의 합의 부호 길이 신호를 부호 길이 신호 출력 단자(8b)에 출력한다.
상기 히트 신호 출력 단자(8a)에 얻어지는 히트 신호를 디코더 제어기(6)에 공급한다. 상기 히트 신호 출력 단자(8a)에 히트 신호가 얻어졌을 때는 선택 회로 (9)는 우선적으로 제 2 디코더 회로(8)의 출력 측에 얻어지는 2 개의 데이터를 데이터 출력 단자 (5)에 출력하게 하는 동시에, 시프트 제어기(7)에서는 부호 길이 신호 출력 단자(8b)에 얻어지는 2 개의 허프만 부호의 부호 길이의 합의 부호 길이 신호를 사용해서 시프트 제어 동작을 행하게 한다.
히트 신호 출력 단자(4a)밖에 히트 신호가 얻어지지 않을 때는 선택 회로(9)에 있어서는 제 1 디코더 회로(4)의 복원 데이터를 데이터 출력 단자(5)에 출력하는 동시에 시프트 제어기(7)에서는 부호 길이 신호 출력 단자(4b)에 얻어지는 부호길이 신호를 사용해서 시프트 제어 동작을 행한다. 그 외는 제 2 도와 같이 구성한다.
다음에, 제 2 도 및 제 4 도를 참조하여 상술의 허프만 부호열의 예를들어 본 예의 허프만 부호 디코더의 동작을 설명한다. 제 4A 도는 초기 상태에서 레지스터(2)상에 허프만 부호열이 입력된 상태를 나타낸다(제 2 도의 스텝 Sl). 이 때는배럴 시프터(3)의 시프트량은「0」이며, 스텝(S2)에서 데이터를 판독하고, 제 4A 도에 도시하듯이, 레지스터(2)의 좌측단의 5 비트(허프만 부호의 최대 길이)가 제 1 및 제 2 디코더 회로(4, 8)에 입력된다.
제 1 디코더 회로(4)에서는 "2" 에 대응하는 데이터가 히트하는데(스텝 S4), 제 2 디코더 회로(8)는 히트하지 않으므로(스텝 S3), 제 1 디코더 회로(4)에서 1 개의 데이터를 디코딩하고 (스텝 S5), 제어기(6)에 의해서 데이터 출력 단자(5)로 부터 데이터 "2" 가 출력되며, 부호 길이 신호로서 「3」이 시프트 제어기(7)에 공급되며, 이 시프트 제어기(7)내에서 시프트량이 가산된다(스텝 S6).
다음에, 스텝(S7)으로 이행하고, 다음의 데이터가 있는지 어떤지를 판단한다. 제 4B 도는 다음 상태를 도시한다. 배럴 시프터(3)의 시트프량은「3」으로 되어 있으며 레지스터(2)의 좌로부터 4 비트째부터 5 비트가 제 1 및 제 2 디코더 회로(4,8)에 공급된다(스텝 S2). 이 때는, 제 1 디코더 회로(4)에서는 "3"에 대응하는 데이터가 히트하는데(스텝 S4), 제 2 디코더 회로(8)는 히트하지 않으므로(스텝 S3), 제 1 디코더 회로(4)에서 1 개의 데이터를 디코딩하고(스텝 S5), 제어기(6)에 의해서 데이터 출력 단자(5)로 데이터 "3" 이 출력되며 부호길이 신호로서 「4」가 시프트 제어기(7)에 공급되며, 상기 시프트 제어기(7)내에서 시프트량이 가산된다 (스텝 S6).
다음에, 스텝(S7)으로 이행하고, 다음 데이터가 있는지 여부를 판단한다. 제 4C 도는 그 다음의 상태를 도시한다. 배럴 시프터(3)의 시프트량은「7」로 되므로, 레지스터(2)의 좌로부터 8 비트째부터 5 비트가 제 1 및 제 2 디코더 회로(4,8)에 공급된다(스텝 S2). 이 때는 제 1 디코더 회로(4)에서는 "0"에 대응하는 데이터가 히트하고, 제 2 디코더 회로(8)에서는 "0" 및 "1"에 대응하는 데이터가 히트하므로(스텝 S3), 제어기(6)에 의해서 우선적으로 제 2 디코더 회로(8)의 2 개의 데이터 "0" 및 "1" 의 2 개의 데이터가 디코딩되고(스텝 S8), 2개의 데이터가 데이터 출력 단자(5)로 출력되며, 부호길이 신호로서 「1」+「2」의 「3」이 시프트 제어기(7)로 공급되며, 상기 시프트 제어기(7)내에서 시프트량이 가산된다(스텝 S9).
다음에 스텝(S7)으로 이행하고, 다음의 데이터가 있는지 어떤지를 판단한다. 제 4D 도는 그 다음의 상태를 도시한다. 배럴 시프터(3)의 시프트량은 「10」이 되므로, 레지스터(2)의 좌로부터 11 비트째부터 5비트가 제 1 및 제 2 디코더 회로 (4,8)에 입력된다(스텝 S2). 이하, 차례로 이 동작을 계속한다. 스텝(S7)에서 다음의 데이터가 없다고 판단했을 때는 종료한다.
또한, 데이터를 판독했을 때(스텝 S2), 제 1 및 제 2 디코더 회로(4,8)가 모두 히트하지 않을(스텝 S3 및 S4)때는, 에러 처리를 행한다(스텝 S1O).
본 실시예는 상술한 바와 같이 허프만 부호열에 빈도가 높은 허프만 부호가 2 개 연속하고 있을 때, 한번의 디코딩 동작으로 2 개의 데이터를 복원할 수 있으므로, 클록의 주파수를 높이지 않고 고속의 허프만 부호 디코더를 실현할 수 있다.
상기 실시예에 있어서는, 허프만부호를 디코딩하는 예에 대해서 설명했는데, 본 발명을 이와 다른 가변 길이 부호를 디코딩하는 가변 길이 부호 디코더에 적용할 수 있다.
또한, 상술한 실시예에서는 제 2 디코더 회로(8)를 2 개의 연속하는 시퀀스를 복원할 수 있게 설명했지만, 이것을 3 개 이상의 연속하는 시퀀스를 복원할 수 있게 해도 된다.
또한, 본 발명은 상술한 실시예에 한하지 않고 본 발명의 요지를 이탈하는 일없이 기타 여러가지의 구성을 취할 수 있음은 물론이다.
제 1 도는 본 발명은 가변길이 부호 디코더의 일 실시예를 도시하는 구성도.
제 2 도는 본 발명의 설명에 제공하는 흐름도.
제 3 도는 종래의 허프만 부호 디코더의 예를 도시하는 구성도.
제 4A 도 및 제 4D 도는 본 발명의 설명에 제공하는 선도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 입력 단자 2 : 레지스터
3 : 베럴 시프터 4, 8 : 제 1 및 제 2 디코더 회로
5 : 데이터 출력 단자 6 : 디코더 제어기
7 : 시프트 제어기 9 : 선택 회로
본 발명에 의하면, 한번의 디코딩 동작으로 복수의 디코더를 복원할 수 있으므로, 클록의 주파수를 높이는 일없이, 고속의 가변 길이 부호 디코더를 실현할 수 있는 장점이 있다.

Claims (4)

  1. 가변 길이 부호를 데이터로 복원하는 가변 길이 부호 디코더에 있어서,
    입력된 가변 길이 부호열을 저장하는 레지스터,
    상기 레지스터로부터의 가변 길이 부호열을 시프트하는 배럴 시프터,
    상기 배럴 시프터로부터의 가변 길이 부호열의 선두의 가변 길이 부호를 복원하기 위한 제 1 디코더 회로,
    상기 배럴 시프터로부터의 가변 길이 부호열의 선두로부터 복수개의 가변 길이 부호의 연속한 시퀀스를 복원할 수 있는 제 2 디코더 회로,
    상기 제 1 및 제 2 디코더 회로로부터 복원된 데이터를 선택하여 출력하는 선택회로,
    상기 제 1 및 제 2 디코더 회로로부터 부호 길이 신호에 따라 상기 배럴 시프터를 제어하는 시프터 제어기 및,
    상기 제 1 및 제 2 디코더 회로로부터의 히트 신호에 응답하여 상기 시프터제어기 및 상기 선택회로를 제어하는 제어기를 포함하여;
    한번의 동작에서, 복수개의 데이터를 복원할 수 있게 한 것을 특징으로 하는 가변 길이 부호 디코더.
  2. 제 1 항에 있어서,
    상기 제 2 디코더 회로에 우선권을 부여한 것을 특징으로 하는 가변 길이 부호 디코더.
  3. 제 1 항에 있어서,
    상기 가변 길이 부호가 허프만 부호인 것을 특징으로 하는 가변 길이 부호 디코더.
  4. 제 3 항에 있어서,
    상기 허프만 부호의 최대 길이인 m 비트를 배럴 시프터에 공급하고, 상기 배럴 시프터의 출력을 상기 제 1 및 제 2 디코더 회로에 각각 공급하도록 한 것을 특징으로 하는 가변 길이 부호 디코더.
KR1019930019272A 1992-09-24 1993-09-22 가변길이부호디코더 KR100324833B1 (ko)

Applications Claiming Priority (2)

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JP25503492A JP3136796B2 (ja) 1992-09-24 1992-09-24 可変長符号デコーダ
JP92-255034 1992-09-24

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