JPH04133522A - 可変長符号の復号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、出現頻度の高い情報はと短い符号列に変換
し、全体としての平均符号長か最小となるように設定し
た可変長符号を、高速で復号処理するようにした可変長
符号の復号化回路に関し、特に自然画符号化方式におけ
るハフマン復号化回路に適用して好適なものである。

〔従来の技術〕

少ないビット数で能率よくディジタル信号の伝送または
記録を行うために、出現確率の高いデータを表す符号列
は短く、出現確率の低いデータを表す符号列は長く設定
し、全体としての平均符号長が最小となるように設定す
る符号化方式が、可変長符号化方式または不等長符号化
方式として知られている。その代表的なものにハフマン
符号がある。

ハフマン符号の構成は、第６図（ａ）に示すように、例
えば、６個の情報源記号Ｒ１〜Ｒ６を生起確率の大きい
ものから順に並へ、生起確率の最も小さい情報源記号２
つをまとめて一つの情報源記号に置き換え、その合成確
率を新しい情報源記号の生起確率とする。この例では、
記号Ｒ５とＲ６とを一つにまとめ、その合成確率を新し
い情報源記号の生起確率とする。その結果、記号数の一
つ少ない新たな情報源記号の組が得られる。次いで、再
び生起確率の大きいものから順に並べ換え、最後に生起
確率ＮＪの記号か残るまでこの処理を繰り返す。こうし
て、同図（ｂ）に示すような「符号の木」を作り、枝分
かれにしたがって各記号に符号“０”と“ｌ”とを割り
当て、同図（Ｃ）に示すようなハフマン符号を完成する
。

第７図は、ハフマン符号を利用した自然画符号化方式に
おける［ベースライン・システム」の処理手順を示す概
略図である。このシステムは、１画面分の入力画像デー
タを、１ブロックｐｘｐ画素、例えば８×８画素の複数
ブロックに分割し、各ブロック毎に離散コサイン変換（
ＤＣＴ）を施しく処理Ｐ１）、変換して得られるＤＣＴ
係数に複数ｐｘｐ個の閾値からなる量子化マトリクスの
各閾値を除算して量子化を行う。除算して得た値は四捨
五入し、整数に変換して出力する（処理Ｐ２）。ＤＣＴ
は周波数領域における直交変換の一種で、変換して得ら
れるＤＣＴ係数Ｆ　ｚ　（＋、　ｊ　＝０．１，２．・
・・、　ｐ−１）は１ブロック分の画像データを空間周
波数に分解した成分を表している。係数Ｆ１゜は変数ｉ
、ｊが大きくなるにつれて空間周波数の高い成分（ＡＣ
成分）を表し、係数Ｆ０゜はｐｘｐ画素の平均値に比例
した値（ＤＣ成分）を表す。

量子化したＤＣＴ係数のうち、ＤＣ成分は前のブロック
で量子化したＤＣ成分と差分を取り（処理Ｐ３）、その
差分のビット数をハフマン符号化する（処理Ｐ４）。Ａ
Ｃ成分は、ブロック内でジグザグスキャンを行ってＤＣ
Ｔ係数Ｆ　１１を一次元の数列に変換し、連続する零（
無効係数）の個数データをランレングス符号化する（処
理Ｐ３）。

そして、ランレングス符号化した連続する零の個数デー
タと有効係数のビット数とで２次元のハフマン符号化を
行う（処理Ｐ４）。第８図および第９図はＤＣ成分およ
びＡＣ成分のハフマン符号の例である。

処理Ｐ２におけるハフマン符号化はＤＣ成分およびＡＣ
成分共に量子化した係数値そのものを符号化せず、その
値を表現するのに必要なビット数を符号化する。そして
、ハフマン符号とは別にそのビット数の値を付加ビット
として付加する。例えば、量子化した係数かｌＯ進数で
「３」の場合、２進数で表現すると“０００・・・０１
１”となるが、これを表現するのに必要なビット数２を
ハフマン符号化し、下２ビット“１１”を付加ビットと
して付は加える。ただし、量子化した係数か負の場合は
、付加ビットから１を引いたデータを付加ビットとして
付は加える。例えば、量子化した係数が１０進数で「−
２」の場合、２進数（２の補数表示）で表現すると“１
１１−・・１１０”となり、下２ビット“ＩＯ”から１
を引いた“Ｏｌ”を付加ビットとして付は加える。従っ
て、量子化した係数か正であれば付加ビットは“１”で
始まり、量子化した係数か負であれば付加ビットは“０
”で始まるので、正負の判別か容易に行える。

こうして得た圧縮データの復号は、処理Ｐｌ〜Ｐ４と逆
の処理によって行う。すなわち、処理Ｐ５におけるハフ
マン復号化、処理Ｐ６におけるＤＣ成分の差分復号化お
よびＡＣ成分のランレングス復号化、処理Ｐ７における
逆量子化および処理Ｐ８における逆ＤＣＴ　（ＩＤＣＴ
）である。

〔発明が解決しようとする課題〕

ところで、処理Ｐ５におけるハフマン復号化はハフマン
符号化されている圧縮データの各符号列を１ビツトづつ
入力し、ビット毎に変換テーブルを参照して復号するビ
ットストリーム処理であるため、データ転送速度か遅く
実用的ではない。また、圧縮データには、ハフマン符号
の他に付加ビットが含まれているため、この付加ビット
の高速処理も要求される。

この発明は、可変長符号の復号を、並列複数ビット単位
で処理することにより復号処理の高速化を図ると共に、
付加ビット処理の高速化を図るようにした可変長符号の
復号化回路を提供することを目的とする。

〔課題を解決するだめの手段〕

この発明による可変長符号の復号化回路は、可変長符号
化データおよび可変長データからなる並列複数ビットの
入力符号列を、２ワード連続して保持する第１および第
２のラッチ回路と、第１および第２のラッチ回路に保持
した各入力符号列を、指定されたビット数分符号列の先
頭方向にシフトして並列複数ビットの符号列として出力
するバレルシフタと、バレルシフタの出力符号列をアド
レスとして可変長符号化データの復号データおよび符号
長データ、可変長データのビット数データ、符号長デー
タおよびビット数データの加算データを少なくとも出力
するＲＯＭモジュール構成の変換回路と、変換回路から
出力される加算データを累算し、その累算結果をバレル
シフタにシフトビット数データとして供給する累算回路
とを備え、バレルシフタは変換回路で検出した入力符号
列の次の符号列の頭出しを行うために、シフトビット数
データで指定されるビット数分各入力符号列を符号列の
先頭方向にシフトし、第１および第２のラッチ回路は累
算回路の累算結果か所定値を超えると第１のラッチ回路
にラッチされている符号列を第２のラッチ回路にラッチ
し、第１のラッチ回路に次の新たな入力符号列をラッチ
する。

また、変換回路は、少なくとも可変長符号化データの復
号データおよび符号長データ、可変長データのビット数
データを記憶し、符号長データおよびビット数データの
加算データは、変換回路の出力側に設けた符号長データ
とビット数データとを加算する加算回路によって得るよ
うに構成してもよい。

〔作　用〕

この発明の構成において、可変長符号化データ（例えば
、ハフマン符号）および可変長データ（例えば、付加ビ
ット）からなる入力符号列は、並列複数ビット単位で第
１および第２のラッチ回路に取り込まれ、第１の符号列
はバレルシフタのデータ入力部に、第２の符号列はバレ
ルシフタの拡張入力部にそれぞれ入力される。従って、
バレルシフタには、連続する２ワードの入力符号列か入
力される。

パラルシフタはこの２ワードの入力符号列をシフトビッ
ト数データによって指定されるビット数分シフトして出
力し、そのうちの可変長符号化データのみを変換回路に
供給する。変換回路では、可変長符号化データをアドレ
スデータとして可変長符号化データの復号データ、符号
長データ、可変長データのビット数データ、符号長デー
タとビット数データとを加算した加算データを少な（と
も出力する。加算データは累算回路に入力され、これま
で得られた累算値と累算加算される。

次いで、次に復号する入力符号列の頭出しを行うために
、累算回路で求めた符号長の累算値をバレルシフタにシ
フトビット数データとして供給する。バレルシフタはこ
のシフトビット数データで指定されるビット数分入力符
号列を符号列の先頭方向にシフトし、新たな入力符号列
を抽出して変換回路に出力する。累算値か所定値を超え
ると、第１のラッチ回路にラッチされている符号列を第
２のラッチ回路にシフトし、第１のラッチ回路に次の新
たな入力符号列をラッチして復号処理を繰り返す。

〔実施例〕

第１図はこの発明による可変長符号の復号化回路の一実
施例を示すブロック図である。この実施例は前述したベ
ースライン・システムにおけるハフマン復号化処理（処
理Ｐ５）のハードウェア化を図った回路で、復号する圧
縮データはパラレルデータとして入力される。

第１図において、入力端子１に入力される圧縮データは
、最長ハフマン符号長１６ビツトおよび最長付加ビット
長ＩＩビットの最長２７ビツトを有効ビットとする並列
３２ビツトのデータで、入力クロックパルスＩＰの制御
によって直列２段構成の第１および第２のラッチ回路２
および３に順次ラッチされる。ラッチ回路２および３に
ラッチされた２ワードの圧縮データは、それぞれバレル
シフタ４に入力され、後述するシフトビット数データＳ
Ｄによって所定のビット数シフトされて出力される。

バレルシフタ４は、ラッチ回路３にラッチされた第１の
圧縮データか入力されるデータ入力端子と、ラッチ回路
２にラッチされた第２の圧縮データか入力される拡張入
力端子と、シフトビット数データＳＤか入力される制御
端子と、シフトしたデータを並列２７ビツトのデータと
して出力するデータ出力端子とを備え、データ入力端子
に入力されるデータを、シフトビット数データＳＤによ
って指定されるビット数分符号列の先頭方向にシフトし
、空いたビット位置に拡張入力端子に入力されるデータ
を補い、データ出力端子から２７ビツトのデータとして
出力する。このとき、バレルシフタ４はシフトするビッ
ト数に関係なく一定時間でデータをシフトできるのて、
■クロックで１ビツトシフトするシフトレジスタに比べ
て高速処理か可能となる。このバレルシフタ４の２７ビ
ツトの出力は出力クロックパルスＯＰによってラッチ回
路５にラッチされる。また、ＬＳＢ側（図の下側）の１
６ビツト、すなわち、ハフマン符号１６ビツトは変換回
路６にアドレスデータとして供給される。

変換回路６は、後述するようにＲＯＭモジュールで構成
されており、１６ビツトのハフマン符号をアドレスとし
て並列１９ビツトのデータを出力する。この並列１９ビ
ツトのデータは、４ビツトのランレングスデータ、５ビ
ツトのハフマン符号長データ、４ビツトの付加ビット長
データ、５ビツトのハフマン符号長および付加ビット長
データ、１ビツトのＥＯＢ　（Ｅｎｄ　ｏｆ　Ｂｌｏｃ
ｋ）　コードである。

この１９ビツトの出力データのうち、５ビツトのハフマ
ン符号長および付加ビット長データは累算回路７に供給
され、他の１４ビツトのデータはラッチ回路５にラッチ
される。また、１ビツトのＥＯＢコードは出力クロック
パルスＯＰによってラッチ回路８にラッチされ、その出
力はＤＣ／ＡＣ切換信号としてラッチ回路５にラッチさ
れると共に、テーブルセレクト・データとして変換回路
６に供給される。ラッチ回路５にラッチされたデータの
うち、ハフマン符号長データはデコーダ９でデコードさ
れ、第２のバレルシフタ１ｏにシフトビット数データＳ
Ｄ’　として供給される。バレルシフタＩＯは、ラッチ
回路５から入力データとして供給される最長２７ビツト
のハフマン符号および付加ビットデータを、デコーダ９
からのシフトビット数データＳＤ’によってハフマン符
号長分だけシフトして付加ビットのみを抽出して出力す
る。

従って、この復号化回路からは、バレルシフタ１０の出
力か出力端子１１ａから１１ビツトの付加データとして
出力され、また、ラッチ回路５の出力が出力端子１１ｂ
から１ビツトのＤＣ／ＡＣ切換信号として、出力端子１
１ｃから１ビツトのＥＯＢデータとして、出力端子ｌｉ
ｄから４ビツトの付加ビット長データとして、出力端子
ｌｉｅから４ビツトのランレングスデータとして、それ
ぞれ出力される。

累算回路７は現在復号処理している圧縮データの次の圧
縮データの頭出しを行うために、変換回路６から出力さ
れる５ビツトのハフマン符号長および付加ビット長デー
タを累算し、バレルシフタ４にシフトビット数データＳ
Ｄを出力する回路で、加算回路７ａおよびラッチ回路７
ｂから構成される。加算回路７ａは変換回路６から出力
される現在復号中の符号長データとラッチ回路７ｂに記
憶されている符号長累算値とを加算して加算結果をラッ
チ回路７ｂにラッチする。ラッチ回路７ｂにラッチされ
たデータはシフトビット数データＳＤとして出力され、
デコーダ１２でデコードされてバレルシフタ４に供給さ
れる。加算回路７ａにおける加算結果か「３２」以上に
なると、加算回路７ａのキャリー出力か“１”となり、
ゲート回路１３が開いて入力クロックパルスＩＰをラッ
チ回路２および３に印加する。これにより、ラッチ回路
２には次の圧縮データがラッチされ、ラッチ回路３には
ラッチ回路２の出力かラッチされる。

変換回路６は、第２図に示すように、ＤＣ成分用ＲＯＭ
６ａとＡＣ成分用ＲＯＭ６ｂ〜６ｇとを有する。ＤＣ成
分用ＲＯＭか１っであるのに対してＡＣ成分用ＲＯＭか
６つ用意されているのは、ＤＣ成分の最長ハフマン符号
長は８ヒツトであり復号は１つのＲＯＭで対応できるが
、ＡＣ成分の最長ハフマン符号長は１６ビツトでありそ
のままアドレスとして入力するとＲＯＭ容量か非常に大
きくなるため、前半８ビツトと後半８ビツトとに分割し
て復号する構成となっているためである。

すなわち、９ビツト以上のハフマン符号を復号する場合
は、前半８ビツトのビットパターンによって選択したＲ
ＯＭで後半８ビツトの復号を行う。

こうすることでＲＯＭ容量を減少させている。減少の程
度はハフマン符号の構成によるが、この例では、１／４
３　（１，５Ｋワード）に減少している。

ＤＣ成分用ＲＯＭ６ａには、４ビツトのハフマン符号長
データ、４ビツトの付加ビット長データ、５ビツトのハ
フマン符号長および付加ビット長データの計１３ビット
のデータが記憶されている。

また、ＡＣ成分用ＲＯＭ６ｂ〜６ｇには、４ビツトのラ
ンレングスデータ、５ビツトのハフマン符号長データ、
４ビツトの付加ビット長データ、５ビツトのハフマン符
号長および付加ビット長データ、１ビツトのＥＯＢコー
ドの計１９ビットのデータが記憶されている。また１、
ＡＣ成分の前半８ビツトを復号するＲＯＭ６ｂには、後
半８ビツトの復号を行うために３ビツトのＲＯＭ選択コ
ードか記憶されている。この３ビツトのＲＯＭコードは
デコーダ６ｈによってデコードされ、ＲＯＭ６ｂを選択
するときは１９ビツトの出力データをゲートするゲート
６１にゲート信号として供給され、ＲＯＭ６ｃ〜６ｇを
選択するときは各ＲＯＭのチップセレクト端子ＣＥにイ
ネーブル信号として供給される。また、ＤＣ成分用ＲＯ
Ｍ６ａとＡＣ成分用ＲＯＭ６ｂ〜６ｇとの切り換えは、
ラッチ回路８から供給されるＤＣ／ＡＣ切換信号によっ
て行う。すなわち、切換信号か“１”のときはＤＣ成分
用ＲＯＭ６ａおよびゲート回路６ｊを選択し、切換信号
か“じのときはインバータ６にの反転信号“１”でデコ
ーダ６ｈを選択する。ゲート回路６ｊはＤＣ成分用ＲＯ
Ｍ６ａの出力が１３ビツトのため、不足する６（＝１９
−１３）ビットのデータを零データとして付加するため
である。なお、ＤＣ成分用ＲＯＭ６ａおよびＡＣ成分用
ＲＯＭ６ｂ〜６ｇの内容を、第３図および第４図の表に
示す。

この構成において、初期セットとして、第１および第２
の圧縮データをラッチ回路３および２にラッチしてバレ
ルシフタ４に入力し、また、累算回路７のラッチ回路７
ｂをクリアしてバレルシフタ４のシフト量を零とし、さ
らに、ラッチ回路８をプリセットして変換回路６のテー
ブル・セレクトを“ｌ”にセットし、ＤＣ成分用ＲＯＭ
６ａを選択する。そして、バレルシフタ４の出力の先頭
１６ビツトか変換回路６にアドレスデータとして入力さ
れ、ＤＣ成分用ＲＯＭ６ａでＤＣ成分が復号されて出力
データを得る。この出力データのうち、５ビツトのハフ
マン符号長および付加ビット長データは累算回路７に供
給され、他の１４ビツトのデータおよびラッチ回路８の
出力データ（ＤＣ／ＡＣ切換信号）はラッチ回路５にラ
ッチされる。また、他の１４ビツトのデータのうち、Ｅ
○Ｂデータはラッチ回路８にもラッチされる。いまの場
合、ＥＯＢデータは“０”なので、ラッチ回路８の出力
は“０”となり、以後の処理では変換回路６でＡＣ成分
用ＲＯＭ６ｂ〜６ｇか選択される。

累算回路７に供給された５ビツトのハフマン符号長およ
び付加ビット長データは、加算回路７ａでラッチ回路７
ｂにラッチされている符号長データと累算され、ラッチ
回路７ｂにラッチされる。

ラッチ出力はデコーダ１２てデコードされ、シフトビッ
ト数データＳＤとしてバレルシフタ４に入力される。バ
レルシフタ４では、データＳＤで指定されるビット数分
入力データをシフトし、次のハフマン符号の復号を行う
。

こうして復号処理を繰り返し、バレルシフタ４のシフト
ビット数か３２以上になると、累算回路７の加算回路７
ａからキャリー“ｌ”か出力され、ゲート回路１３に供
給される。これによって、入力クロックパルスＩＰかラ
ッチ回路２および３に供給され、次の圧縮データかラッ
チ回路２にラッチされ、ラッチ回路２の出力かラッチ回
路３にラッチされる。

第５図は、この発明による可変長符号の復号化回路の他
の実施例を示すブロック図である。

この実施例は、変換回路６における各ＲＯＭにおいて、
前述した５ビツトのハフマン符号長および付加ビット長
データの記憶を省略し、変換回路６の出力側に５ビツト
のハフマン符号長データと４ビツトの付加ビット長デー
タとを加算する加算回路２０を設け、その加算出力を加
算回路７ａに供給するように構成した点を除いては、第
１図の実施例と同様の構成を存している。この実施例に
よれば、変換回路６におけるＲＯＭのメモリ容量の減少
を図ることかできる。

〔発明の効果〕

この発明によれば、可変長符号化された圧縮データを、
並列複数ビット単位で処理できるので、１回の処理で１
符号の処理を行うことかでき、復号処理の高速化を図る
ことが出来る。また、バレルシフタによって次の符号列
の頭出しを行うようにしているので、符゛号長に関係な
く一定時間で次の符号列の頭出しを行うことができ、復
号処理の高速化を図ることか出来る。さらに、次の復号
処理を行うためのシフト量演算で、付加ビットのデータ
長を加算しているので、ｌワードの復号化を終えると、
その符号とそれに続く付加ビットとを同時にシフトする
ため、付加ビットのみを処理するための処理時間か不要
となり、圧縮データに付加ビットかない場合の復号化の
処理速度を殆ど劣化させることなく付加ビットの処理が
行える。

第２図は第１図に示す変換回路のブロック図、第３図お
よび第４図は第２図に示すＤＣ成分用およびＡＣ成分用
のＲＯＭデータ表、 第５図は可変長符号の復号化回路の他の実施例を示すブ
ロック図、 第６図はハフマン符号の構成法、 第７図はベースライン・システムの処理手順を示す図、 第８図および第９図はベースライン・システムにおける
ＤＣ成分およびＡＣ成分のハフマン符号表である。

２．３・・・ラッチ回路、４・・・バレルシフタ、６・
・・変換回路、７・・・累算回路。

特許出願人　　　　　　　株式会社　リ　コ

【図面の簡単な説明】

第１図はこの発明による可変長符号の復号化回路の一実
施例を示すブロック図、 ＤＣ成分用ＲＯＭテデー表 第３図 （ａ）構成法 （ｂ）符号の木 （ｃ）ハフマン符号 ハフマン符号の構成法 第６図 ＤＣ成分のハフマン符号表 第８図 ＡＣ成分のハフマン符号表 第９図

Claims (2)

【特許請求の範囲】
1. （１）可変長符号化データおよび可変長データからなる
   並列複数ビットの入力符号列を、２ワード連続して保持
   する第１および第２のラッチ回路と、 上記第１および第２のラッチ回路に保持した各入力符号
   列を、指定されたビット数分符号列の先頭方向にシフト
   して並列複数ビットの符号列として出力するバレルシフ
   タと、 上記バレルシフタの出力符号列をアドレスとして上記可
   変長符号化データの復号データおよび符号長データ、上
   記可変長データのビット数データ、上記符号長データお
   よび上記ビット数データの加算データを少なくとも出力
   するＲＯＭモジュール構成の変換回路と、 上記変換回路から出力される上記加算データを累算し、
   その累算結果を上記バレルシフタにシフトビット数デー
   タとして供給する累算回路とを備え、 上記バレルシフタは上記変換回路で検出した入力符号列
   の次の符号列の頭出しを行うために、上記シフトビット
   数データで指定されるビット数分上記各入力符号列を符
   号列の先頭方向にシフトし、上記第１および第２のラッ
   チ回路は上記累算回路の累算結果が所定値を超えると上
   記第１のラッチ回路にラッチされている符号列を上記第
   ２のラッチ回路にラッチし、上記第１のラッチ回路に次
   の新たな入力符号列をラッチすることを特徴とする可変
   長符号の復号化回路。
2. （２）前記変換回路は、少なくとも上記可変長符号化デ
   ータの復号データおよび符号長データ、上記可変長デー
   タのビット数データを記憶し、上記符号長データおよび
   上記ビット数データの加算データは、上記変換回路の出
   力側に設けた上記符号長データと上記ビット数データと
   を加算する加算回路によって得ることを特徴とする請求
   項１記載の可変長符号の復号化回路。