JPH1079940A - 画像符号化装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ハフマン符号化方式において、不要なＺＲＬ
*符号を符号化することなく、効率的にハフマン符号化
を行える画像符号化装置を提供する。 【解決手段】 ハフマン符号化方式を用いて画像データ
を圧縮する画像符号化装置において、ＡＣ係数値の属す
るグループを求めるグループ化部と、グループ化部より
出力されるラン長・グループ番号・付加ビットを受けて
ＺＲＬ*符号、有効係数を認識するデータ処理ユニット
と備え、そのデータ処理ユニットでは、ラン長・グルー
プ番号（Ｎ／Ｓ）が有効シンボル（ＺＲＬ*符号以外）
の時は、有効シンボルを次段のハフマン符号化部に転送
し、Ｎ／Ｓ中にＺＲＬ*符号が含まれる時は、ＺＲＬ*符
号数検出カウンタをインクリメントし、ＺＲＬ*符号の
後がＥＯＢ*符号の時は、ＺＲＬ*符号数検出カウンタの
カウント値に対応した数のＺＲＬ*符号を除去するよう
に構成される。
*符号を符号化することなく、効率的にハフマン符号化
を行える画像符号化装置を提供する。 【解決手段】 ハフマン符号化方式を用いて画像データ
を圧縮する画像符号化装置において、ＡＣ係数値の属す
るグループを求めるグループ化部と、グループ化部より
出力されるラン長・グループ番号・付加ビットを受けて
ＺＲＬ*符号、有効係数を認識するデータ処理ユニット
と備え、そのデータ処理ユニットでは、ラン長・グルー
プ番号（Ｎ／Ｓ）が有効シンボル（ＺＲＬ*符号以外）
の時は、有効シンボルを次段のハフマン符号化部に転送
し、Ｎ／Ｓ中にＺＲＬ*符号が含まれる時は、ＺＲＬ*符
号数検出カウンタをインクリメントし、ＺＲＬ*符号の
後がＥＯＢ*符号の時は、ＺＲＬ*符号数検出カウンタの
カウント値に対応した数のＺＲＬ*符号を除去するよう
に構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、画像符号化装置に
おけるエントロピ符号化部中のハフマン符号化方式にお
いて無効係数（ブロックデータの内容が”０”）のラン
長を効果的に処理する装置に関する。
おけるエントロピ符号化部中のハフマン符号化方式にお
いて無効係数（ブロックデータの内容が”０”）のラン
長を効果的に処理する装置に関する。
【０００２】
【従来の技術】図２２は従来の画像符号化装置を示すブ
ロック図である。図２２において、１は８×８画素ブロ
ックの画像データを入力する入力端子、２は離散コサイ
ン変換部（ＤＣＴ）、３はジグザグ変換部、４は量子化
部、５は量子化テーブル、６はエントロピ符号化部、７
は符号化テーブル、８はパラメータや符号化データを出
力する出力端子である。
ロック図である。図２２において、１は８×８画素ブロ
ックの画像データを入力する入力端子、２は離散コサイ
ン変換部（ＤＣＴ）、３はジグザグ変換部、４は量子化
部、５は量子化テーブル、６はエントロピ符号化部、７
は符号化テーブル、８はパラメータや符号化データを出
力する出力端子である。
【０００３】次に従来の画像符号化装置の動作について
説明する。まず、画像データは画像データ入力端子１か
ら、例えば８ビット幅のコンポーネント画像Ｐxy（ｘ，
ｙ＝０，１，２，３，・・・・，７）が入力される。入
力した画像データは、離散コサイン変換部２に送られ
る。離散コサイン変換部２では、その分割された８×８
画素ブロックＰxyに対して２次元離散コサイン変換を行
う。２次元離散コサイン変換の結果、６４個（＝８×
８）の係数ＳUVが得られる。２次元離散コサイン変換を
行った結果得られた６４個のＤＣＴ係数ＳUVは量子化部
４に入力される。量子化部４ではＤＣＴ係数ＳUVを量子
化テーブル５の値ＱUVで割る演算が行われる。量子化さ
れた６４個の係数ＲUVはジグザグ変換部３に送られ、シ
リアル順序からジグザグ順序に並び変えられる。ジグザ
グ順序に並び変えられた６４個の係数ＲUVはエントロピ
符号化部６へ送られる。エントロピ符号化部６では、符
号化テーブル７を用いて、ハフマン符号化方式により符
号化し、符号データが出力端子８から数バイト単位（例
えば１６ビット幅）で出力される。以下、詳細に説明す
る。
説明する。まず、画像データは画像データ入力端子１か
ら、例えば８ビット幅のコンポーネント画像Ｐxy（ｘ，
ｙ＝０，１，２，３，・・・・，７）が入力される。入
力した画像データは、離散コサイン変換部２に送られ
る。離散コサイン変換部２では、その分割された８×８
画素ブロックＰxyに対して２次元離散コサイン変換を行
う。２次元離散コサイン変換の結果、６４個（＝８×
８）の係数ＳUVが得られる。２次元離散コサイン変換を
行った結果得られた６４個のＤＣＴ係数ＳUVは量子化部
４に入力される。量子化部４ではＤＣＴ係数ＳUVを量子
化テーブル５の値ＱUVで割る演算が行われる。量子化さ
れた６４個の係数ＲUVはジグザグ変換部３に送られ、シ
リアル順序からジグザグ順序に並び変えられる。ジグザ
グ順序に並び変えられた６４個の係数ＲUVはエントロピ
符号化部６へ送られる。エントロピ符号化部６では、符
号化テーブル７を用いて、ハフマン符号化方式により符
号化し、符号データが出力端子８から数バイト単位（例
えば１６ビット幅）で出力される。以下、詳細に説明す
る。
【０００４】まず、入力端子１に入力した８×８画素の
コンポーネント画像Ｐxy（ｘ，ｙ＝０，１，２，３，・
・・・，７）はＤＣＴ２において、２次元離散コサイン
変換され、（１）式のような係数ＳUVが得られる。
コンポーネント画像Ｐxy（ｘ，ｙ＝０，１，２，３，・
・・・，７）はＤＣＴ２において、２次元離散コサイン
変換され、（１）式のような係数ＳUVが得られる。
【０００５】
【数１】
【０００６】ＤＣＴ係数ＳUVは図２３に示すようにＳ00
（ＤＣ（直流）成分）とそれ以外のＳ01〜Ｓ77までのＡ
Ｃ（交流）成分とから構成され、Ｓ00が最大で他のＡＣ
成分はＳ00係数と比べて非常に小さい値である。
（ＤＣ（直流）成分）とそれ以外のＳ01〜Ｓ77までのＡ
Ｃ（交流）成分とから構成され、Ｓ00が最大で他のＡＣ
成分はＳ00係数と比べて非常に小さい値である。
【０００７】次に、このＤＣＴ係数ＳUVは量子化部４に
入力される。ＤＣＴ係数ＳUVは量子化部４で量子化テー
ブル５の値ＱUVを用いて除算が行われる。すなわち、量
子化された量子化ＤＣＴ係数ＲUVは次式で求められる。
入力される。ＤＣＴ係数ＳUVは量子化部４で量子化テー
ブル５の値ＱUVを用いて除算が行われる。すなわち、量
子化された量子化ＤＣＴ係数ＲUVは次式で求められる。
【０００８】ＲUV＝round（ＳUV／ＱUV） ここで、round関数は、ＳUV／ＱUVの演算結果をもっと
も近い整数に変換するための関数である。従って、２次
元の次数ＵＶがＵＶの値が大きなところで大きくなるよ
うに量子化テーブルの値ＱUVを決めることによって、Ａ
Ｃ係数は次数が大きい部分ではほとんどの係数が０とな
るようにすることができる。
も近い整数に変換するための関数である。従って、２次
元の次数ＵＶがＵＶの値が大きなところで大きくなるよ
うに量子化テーブルの値ＱUVを決めることによって、Ａ
Ｃ係数は次数が大きい部分ではほとんどの係数が０とな
るようにすることができる。
【０００９】次に、画像符号化装置の特徴であるエント
ロピ符号化部６についてより詳細に述べる。図２２にお
いて、量子化部４より出力されたＤＣ係数（Ｒ00）とそ
の他のＡＣ係数（Ｒ00以外）を含む６４個の係数Ｒ
UVは、エントロピ符号化部６に送られる。エントロピ符
号化部６では、８×８画素の平均値を表すＤＣ係数（Ｒ
00）とその他のＡＣ係数（Ｒ00以外）では符号化方式が
異なるので、それぞれ分けて説明する。
ロピ符号化部６についてより詳細に述べる。図２２にお
いて、量子化部４より出力されたＤＣ係数（Ｒ00）とそ
の他のＡＣ係数（Ｒ00以外）を含む６４個の係数Ｒ
UVは、エントロピ符号化部６に送られる。エントロピ符
号化部６では、８×８画素の平均値を表すＤＣ係数（Ｒ
00）とその他のＡＣ係数（Ｒ00以外）では符号化方式が
異なるので、それぞれ分けて説明する。
【００１０】まず、ＤＣ係数Ｒ00をグループ化するため
のブロック図を図２４に示す。図２４において、量子化
部から入力されたＤＣ係数Ｒ00は、ブロック遅延部６１
によって遅延された一つ前のＤＣ係数Ｒ00との間でＤＣ
差分器６２によって引き算され、差分が取られ、グルー
プ化ユニット９に送出される。ＤＣ差分器６２の演算処
理は図２５に示すように、ＤＣ差分器６２においては、
現時点のＤＣ成分（例えば、色信号の場合は、Ｒ，Ｇ，
Ｂのいずれか）のブロック（ｉ）のＤＣ係数（ＤＣi）
と一つ前に符号化された同一成分のブロック（ｉ−１）
のＤＣ係数（ＤＣi-1）との差が計算され、その差分値
（ΔＤＣi＝（ＤＣi）−（ＤＣi-1））が求められる。
コンピュータグラフィックスのような特殊な画像を除い
て、隣のブロックとの平均値が大きく変化することはあ
まりないので、一つ前のＤＣ係数との差分値は０の近傍
に集中する。従って、このようにして求められた差分を
符号化することにより高能率な符号化が期待できる。
のブロック図を図２４に示す。図２４において、量子化
部から入力されたＤＣ係数Ｒ00は、ブロック遅延部６１
によって遅延された一つ前のＤＣ係数Ｒ00との間でＤＣ
差分器６２によって引き算され、差分が取られ、グルー
プ化ユニット９に送出される。ＤＣ差分器６２の演算処
理は図２５に示すように、ＤＣ差分器６２においては、
現時点のＤＣ成分（例えば、色信号の場合は、Ｒ，Ｇ，
Ｂのいずれか）のブロック（ｉ）のＤＣ係数（ＤＣi）
と一つ前に符号化された同一成分のブロック（ｉ−１）
のＤＣ係数（ＤＣi-1）との差が計算され、その差分値
（ΔＤＣi＝（ＤＣi）−（ＤＣi-1））が求められる。
コンピュータグラフィックスのような特殊な画像を除い
て、隣のブロックとの平均値が大きく変化することはあ
まりないので、一つ前のＤＣ係数との差分値は０の近傍
に集中する。従って、このようにして求められた差分を
符号化することにより高能率な符号化が期待できる。
【００１１】上記のＤＣ差分器６２によって求められた
ＤＣ係数の差分値はグループ化ユニット９に入力され、
図２９の表を用いてその差分値が属するグループが求め
られる。グループ化ユニット９からの出力はＤＣ差分値
をグループ番号（Ｓ）と付加ビット（Ａ）で表される。
ここで、付加ビット（Ａ）はグループ内における差分値
の順番を示す値である。図２９において、例えば、グル
ープ３においては、付加ビット数は３であり、ＤＣ差分
値は−７，−６，−５，−４，４，５，６，７の８値を
取り得るので、−７に０００、−６に００１、−５に０
１０、−４に０１１、４に１００、５に１０１、６に１
１０、７に１１１の付加ビットをそれぞれ割り当てる。
このように、グループ化ユニット９からはグループ番号
（Ｓ）と付加ビット（Ａ）が出力される。例えば、ＤＣ
差分値が４である場合、図２９の表においてグループ番
号（Ｓ）の値は３（２進数で００１１）、付加ビット
（Ａ）は４（２進数で１００）となる。このグループ化
ユニット９からの出力であるグループ番号（Ｓ）と付加
ビット（Ａ）は以下に説明するように、１次元ハフマン
符号化部６５で１次元ハフマン符号化される。このグル
ープ番号（Ｓ）の値を以下ではＤＣ*と呼ぶこともあ
る。
ＤＣ係数の差分値はグループ化ユニット９に入力され、
図２９の表を用いてその差分値が属するグループが求め
られる。グループ化ユニット９からの出力はＤＣ差分値
をグループ番号（Ｓ）と付加ビット（Ａ）で表される。
ここで、付加ビット（Ａ）はグループ内における差分値
の順番を示す値である。図２９において、例えば、グル
ープ３においては、付加ビット数は３であり、ＤＣ差分
値は−７，−６，−５，−４，４，５，６，７の８値を
取り得るので、−７に０００、−６に００１、−５に０
１０、−４に０１１、４に１００、５に１０１、６に１
１０、７に１１１の付加ビットをそれぞれ割り当てる。
このように、グループ化ユニット９からはグループ番号
（Ｓ）と付加ビット（Ａ）が出力される。例えば、ＤＣ
差分値が４である場合、図２９の表においてグループ番
号（Ｓ）の値は３（２進数で００１１）、付加ビット
（Ａ）は４（２進数で１００）となる。このグループ化
ユニット９からの出力であるグループ番号（Ｓ）と付加
ビット（Ａ）は以下に説明するように、１次元ハフマン
符号化部６５で１次元ハフマン符号化される。このグル
ープ番号（Ｓ）の値を以下ではＤＣ*と呼ぶこともあ
る。
【００１２】次に、ＡＣ係数のグループ化のブロック図
を図２６に示す。ＡＣ係数はジグザグスキャン部９１に
よってＡＣ01，ＡＣ10，ＡＣ20，．．．ＡＣ75，Ａ
Ｃ66，ＡＣ77のように、１次元に並び変えられる。ここ
で、ＡＣ01等はジグザグ座標（０，１）等のＡＣ値を表
わすものと定義し、明細書中ではＡＣ（０，１）等と表
記する場合もある。図２７にジグザグスキャンの様子を
示す。ジグザグスキャン部９１で１次元に並び変えられ
たＡＣ係数は、判定部９２によって各ＡＣ係数が０であ
るか、０以外であるかが判定され、ＡＣ係数が０の場合
はランレングスカウンタ９３でそのＡＣ係数０の連続数
がカウントされラン長（Ｎ）として出力される。例え
ば、ＡＣ係数０が５個連続する場合はラン長（Ｎ）は５
（２進数表示で０１０１）、１４個連続する場合はラン
長（Ｎ）は１４（２進数表示で１１１０）となる。
を図２６に示す。ＡＣ係数はジグザグスキャン部９１に
よってＡＣ01，ＡＣ10，ＡＣ20，．．．ＡＣ75，Ａ
Ｃ66，ＡＣ77のように、１次元に並び変えられる。ここ
で、ＡＣ01等はジグザグ座標（０，１）等のＡＣ値を表
わすものと定義し、明細書中ではＡＣ（０，１）等と表
記する場合もある。図２７にジグザグスキャンの様子を
示す。ジグザグスキャン部９１で１次元に並び変えられ
たＡＣ係数は、判定部９２によって各ＡＣ係数が０であ
るか、０以外であるかが判定され、ＡＣ係数が０の場合
はランレングスカウンタ９３でそのＡＣ係数０の連続数
がカウントされラン長（Ｎ）として出力される。例え
ば、ＡＣ係数０が５個連続する場合はラン長（Ｎ）は５
（２進数表示で０１０１）、１４個連続する場合はラン
長（Ｎ）は１４（２進数表示で１１１０）となる。
【００１３】ＡＣ係数が０以外の時はグループ化部９４
において、ＤＣ差分値を求めたのと同様な方法によって
グループ番号（Ｓ）と付加ビット（Ａ）が生成される。
図３１の表を用いてそのＡＣ係数が属するグループが求
められる。ここで、付加ビットはグループ内のＡＣ係数
の順番を示す値である。例えば、ＡＣ係数が１５であっ
たとするとグループ番号は４になる。グループ４におい
ては、付加ビット数は４であり、すなわち、グループ４
においては、ＡＣ係数は−１５，−１４，．．．，−
８，８，９，．．．，１４，１５の４ビットで表される
１６の値を取り得る。従って、−１５に００００、−１
４に０００１、．．．、１４に１１１０、１５に１１１
１の付加ビットをそれぞれ割り当てる。このようにし
て、グループ化部９４からはグループ番号（Ｓ）と付加
ビット（Ａ）が出力される。従って、ＡＣ係数が１５に
対する付加ビット（Ａ）は１５（２進数で１１１１）と
なる。
において、ＤＣ差分値を求めたのと同様な方法によって
グループ番号（Ｓ）と付加ビット（Ａ）が生成される。
図３１の表を用いてそのＡＣ係数が属するグループが求
められる。ここで、付加ビットはグループ内のＡＣ係数
の順番を示す値である。例えば、ＡＣ係数が１５であっ
たとするとグループ番号は４になる。グループ４におい
ては、付加ビット数は４であり、すなわち、グループ４
においては、ＡＣ係数は−１５，−１４，．．．，−
８，８，９，．．．，１４，１５の４ビットで表される
１６の値を取り得る。従って、−１５に００００、−１
４に０００１、．．．、１４に１１１０、１５に１１１
１の付加ビットをそれぞれ割り当てる。このようにし
て、グループ化部９４からはグループ番号（Ｓ）と付加
ビット（Ａ）が出力される。従って、ＡＣ係数が１５に
対する付加ビット（Ａ）は１５（２進数で１１１１）と
なる。
【００１４】グループ化部９４から出力されたグループ
番号（Ｓ）及びランレングスカウンタ９３から出力され
たラン長（Ｎ）は、後述するように、ハフマン符号化部
１２の２次元ハフマン符号化部９５とＡＣ符号テーブル
部９６によってハフマン符号化される。
番号（Ｓ）及びランレングスカウンタ９３から出力され
たラン長（Ｎ）は、後述するように、ハフマン符号化部
１２の２次元ハフマン符号化部９５とＡＣ符号テーブル
部９６によってハフマン符号化される。
【００１５】図２８はＤＣ係数およびＡＣ係数のグルー
プ化およびハフマン符号化を行う回路のブロック図を示
す図である。図２８において、ＤＣグループ化ユニット
９ａは図２４に示す回路と同一であり、ＡＣグループ化
ユニット９ｂは図２６に示す回路と同一である。
プ化およびハフマン符号化を行う回路のブロック図を示
す図である。図２８において、ＤＣグループ化ユニット
９ａは図２４に示す回路と同一であり、ＡＣグループ化
ユニット９ｂは図２６に示す回路と同一である。
【００１６】以下に、ハフマン符号化部１２について簡
単に説明する。図２８において、１次元ハフマン符号化
部６５、ＤＣ符号テーブル部６６、ＤＣ付加ビット結合
部６７はＤＣ係数の符号化部であり、２次元ハフマン符
号化部９５、９６、９７はＡＣ係数の符号化部である。
６８はＤＣ符号化信号とＡＣ符号化信号とを結合する結
合回路である。
単に説明する。図２８において、１次元ハフマン符号化
部６５、ＤＣ符号テーブル部６６、ＤＣ付加ビット結合
部６７はＤＣ係数の符号化部であり、２次元ハフマン符
号化部９５、９６、９７はＡＣ係数の符号化部である。
６８はＤＣ符号化信号とＡＣ符号化信号とを結合する結
合回路である。
【００１７】まず、ＤＣ係数の符号化について述べる。
ＤＣグループ化ユニット９ａで得られたグループ番号
（Ｓ）（ＤＣ*）と付加ビット（Ａ）のうち、グループ
番号（Ｓ）は１次元ハフマン符号化部６５でＤＣ符号テ
ーブル部６６中のＤＣ符号化テーブルを用いて１次元ハ
フマン符号化され、ＤＣ符号（以下単にＤＣと呼ぶこと
もある）として出力される。
ＤＣグループ化ユニット９ａで得られたグループ番号
（Ｓ）（ＤＣ*）と付加ビット（Ａ）のうち、グループ
番号（Ｓ）は１次元ハフマン符号化部６５でＤＣ符号テ
ーブル部６６中のＤＣ符号化テーブルを用いて１次元ハ
フマン符号化され、ＤＣ符号（以下単にＤＣと呼ぶこと
もある）として出力される。
【００１８】１次元ハフマン符号化の一例は図３０に示
される。例えば、上記のグループ番号（Ｓ）４が１次元
ハフマン符号化部６５に入力した場合、図３０から１次
元ハフマン符号化されたＤＣ符号化は１１１０となる。
１次元ハフマン符号化部６５から出力された出力１１１
０はグループ化ユニット９ａから出力された付加ビット
１００とＤＣ付加ビット結合部６７で結合され、１１１
０１００（ＤＣ符号＋付加ビット）となる。図３０から
理解されるように、ハフマン符号化においては、ＤＣ差
分値が小さいほど少ない符号ビットで信号を送信できる
ので、ＤＣ差分値が小さい信号の伝送効率は大きくな
る。
される。例えば、上記のグループ番号（Ｓ）４が１次元
ハフマン符号化部６５に入力した場合、図３０から１次
元ハフマン符号化されたＤＣ符号化は１１１０となる。
１次元ハフマン符号化部６５から出力された出力１１１
０はグループ化ユニット９ａから出力された付加ビット
１００とＤＣ付加ビット結合部６７で結合され、１１１
０１００（ＤＣ符号＋付加ビット）となる。図３０から
理解されるように、ハフマン符号化においては、ＤＣ差
分値が小さいほど少ない符号ビットで信号を送信できる
ので、ＤＣ差分値が小さい信号の伝送効率は大きくな
る。
【００１９】次にＡＣ係数の符号化について説明する。
図２８において、グループ化ユニット９ｂから出力され
たグループ番号（Ｓ）及びランレングスカウンタ９３か
ら出力されたラン長（Ｎ）は、ハフマン符号化部１２の
２次元ハフマン符号化部９５とＡＣ符号テーブル部９６
によってハフマン符号化される。その符号化された値に
ＡＣ付加ビット結合部９７で付加ビット（Ａ）が付加さ
れ、ＡＣ符号として出力される。２次元ハフマン符号化
については以下の具体例中で説明する。
図２８において、グループ化ユニット９ｂから出力され
たグループ番号（Ｓ）及びランレングスカウンタ９３か
ら出力されたラン長（Ｎ）は、ハフマン符号化部１２の
２次元ハフマン符号化部９５とＡＣ符号テーブル部９６
によってハフマン符号化される。その符号化された値に
ＡＣ付加ビット結合部９７で付加ビット（Ａ）が付加さ
れ、ＡＣ符号として出力される。２次元ハフマン符号化
については以下の具体例中で説明する。
【００２０】次に、図３３に示すように、図２２のジグ
ザグ変換部３から出力されたＤＣ係数（Ｒ00）はその差
分値が４、およびＡＣ係数（ＲUV）は０値の無効係数が
４個、ＡＣ係数（ＡＣ１、値＝１０）が１個、０値の無
効係数が１６個、０値の無効係数が３個、ＡＣ係数（Ａ
Ｃ２、値＝３）が１個、０値の無効係数が３８個の計６
４個のブロック信号が図２８の回路に入力した場合を一
例として考えてみる。
ザグ変換部３から出力されたＤＣ係数（Ｒ00）はその差
分値が４、およびＡＣ係数（ＲUV）は０値の無効係数が
４個、ＡＣ係数（ＡＣ１、値＝１０）が１個、０値の無
効係数が１６個、０値の無効係数が３個、ＡＣ係数（Ａ
Ｃ２、値＝３）が１個、０値の無効係数が３８個の計６
４個のブロック信号が図２８の回路に入力した場合を一
例として考えてみる。
【００２１】ＤＣ係数はグループ化ユニット９ａでグル
ープ化され、グループ番号（Ｓ）として出力される。そ
のグループ番号（Ｓ）の値を以下ではＤＣ*と表わす。
この例では、差分値を４としたので、図２９からグルー
プ番号（Ｓ）は３、付加ビット数は３、付加ビット数
（Ａ）＝１００となる。このグループ番号（Ｓ）＝３と
付加ビット数（Ａ）＝１００を符号化すると、図３０か
ら符号語（＝１１０）＋付加ビット数（Ａ）＝１００か
ら１次元ハフマン符号化信号＝「１１０１００」とな
る。
ープ化され、グループ番号（Ｓ）として出力される。そ
のグループ番号（Ｓ）の値を以下ではＤＣ*と表わす。
この例では、差分値を４としたので、図２９からグルー
プ番号（Ｓ）は３、付加ビット数は３、付加ビット数
（Ａ）＝１００となる。このグループ番号（Ｓ）＝３と
付加ビット数（Ａ）＝１００を符号化すると、図３０か
ら符号語（＝１１０）＋付加ビット数（Ａ）＝１００か
ら１次元ハフマン符号化信号＝「１１０１００」とな
る。
【００２２】一方、各ＡＣ係数はグループ化ユニット９
ｂで順次グループ化され、連続する０の係数の長さを示
すラン長（Ｎ）とその後に続く０以外の係数値のサイズ
を表わすグループ番号（Ｓ）が組み合わされ２次元ハフ
マン符号化されそれに付加ビットが付加されて符号化信
号として出力される。
ｂで順次グループ化され、連続する０の係数の長さを示
すラン長（Ｎ）とその後に続く０以外の係数値のサイズ
を表わすグループ番号（Ｓ）が組み合わされ２次元ハフ
マン符号化されそれに付加ビットが付加されて符号化信
号として出力される。
【００２３】上記の例によれば、０値の無効係数４個は
ラン長（Ｎ＝４）として２次元ハフマン符号化部９５に
入力される。一方、次のＡＣ１（値１０）１個は２次元
ハフマン符号化部９５に入力される。ＡＣ係数の値は１
０であるので、図３１からグループ番号（Ｓ）は４とな
り、有効係数の値１０は小さい方から１１番目であるの
で、付加ビットは１０１０となる。従って、２次元ハフ
マン符号化においては、上述のように、無効係数（Ｎ）
は４であり、グループ番号（Ｓ）は４であるので、Ｎ／
Ｓは４／４となる。従って、ハフマン符号化部１２の２
次元ハフマン符号化部９５において、Ｎ／Ｓ（４／４）
に対応するＡＣ符号テーブル部９６（図３２）を用いて
２次元ハフマン符号化が行われ、それに付加ビットが付
加されて、２次元ハフマン符号化信号「１１１１１１１
１１００１１０００１０１０」が得られる。
ラン長（Ｎ＝４）として２次元ハフマン符号化部９５に
入力される。一方、次のＡＣ１（値１０）１個は２次元
ハフマン符号化部９５に入力される。ＡＣ係数の値は１
０であるので、図３１からグループ番号（Ｓ）は４とな
り、有効係数の値１０は小さい方から１１番目であるの
で、付加ビットは１０１０となる。従って、２次元ハフ
マン符号化においては、上述のように、無効係数（Ｎ）
は４であり、グループ番号（Ｓ）は４であるので、Ｎ／
Ｓは４／４となる。従って、ハフマン符号化部１２の２
次元ハフマン符号化部９５において、Ｎ／Ｓ（４／４）
に対応するＡＣ符号テーブル部９６（図３２）を用いて
２次元ハフマン符号化が行われ、それに付加ビットが付
加されて、２次元ハフマン符号化信号「１１１１１１１
１１００１１０００１０１０」が得られる。
【００２４】次の０値の無効係数１６個はランレングス
カウンタ９３によってカウントされ、カウント値１５
（２進数１１１１）が出力される。このカウント値１５
と次の０値が２次元ハフマン符号化部９５で符号化さ
れ、ＺＲＬ*が出力される。このＺＲＬ*はラン長（Ｎ）
が１５、有効係数が０の組み合わせであるので、Ｎ／Ｓ
信号はＦ／０となり、図３２のＡＣ符号テーブルから符
号化信号ＺＲＬ「＝１１１１１１１０１０」が得られ
る。
カウンタ９３によってカウントされ、カウント値１５
（２進数１１１１）が出力される。このカウント値１５
と次の０値が２次元ハフマン符号化部９５で符号化さ
れ、ＺＲＬ*が出力される。このＺＲＬ*はラン長（Ｎ）
が１５、有効係数が０の組み合わせであるので、Ｎ／Ｓ
信号はＦ／０となり、図３２のＡＣ符号テーブルから符
号化信号ＺＲＬ「＝１１１１１１１０１０」が得られ
る。
【００２５】次に、０値の無効係数が３個、ＡＣ２が１
個（値＝３）の部分は、ラン長（Ｎ）が３であり、一
方、図３１からグループ番号（Ｓ）は２であり、付加ビ
ットは３（２進数１１）となる。従って、Ｎ／Ｓ信号は
３／２となり、図３２のＡＣ符号テーブルから符号化信
号「１１１１１０００」が得られ、２次元ハフマン符号
化部９５から出力される。この符号化信号「１１１１１
０００」は、ＡＣ付加ビット結合部９７で付加ビットと
結合され、「１１１１１０００１１」となり出力され
る。
個（値＝３）の部分は、ラン長（Ｎ）が３であり、一
方、図３１からグループ番号（Ｓ）は２であり、付加ビ
ットは３（２進数１１）となる。従って、Ｎ／Ｓ信号は
３／２となり、図３２のＡＣ符号テーブルから符号化信
号「１１１１１０００」が得られ、２次元ハフマン符号
化部９５から出力される。この符号化信号「１１１１１
０００」は、ＡＣ付加ビット結合部９７で付加ビットと
結合され、「１１１１１０００１１」となり出力され
る。
【００２６】次に０値の無効係数が３８個の場合には、
２次元ハフマン符号化部９５の出力において、０値の無
効係数１６毎に上述したＺＲＬ*が割り当てられるの
で、ＺＲＬ*が２個続くことになる。ＺＲＬ*２個で０が
３２使用されるので、残りの６つの０に対してはＥＯＢ
*が割り当てられる。ここで、ＥＯＢ*符号は最後のＡＣ
係数ＡＣ77が０のときに最後の有効係数に対する符号の
直後にグループ化ユニット９から出力される符号であ
る。この符号は、例えば、２進数の「００」で表わされ
る。２つのＺＲＬ*に対してはそれぞれ上述したよう
に、図３２のＡＣ符号テーブルから２つの符号化信号Ｚ
ＲＬ「１１１１１１０１０」が連続して得られる。
２次元ハフマン符号化部９５の出力において、０値の無
効係数１６毎に上述したＺＲＬ*が割り当てられるの
で、ＺＲＬ*が２個続くことになる。ＺＲＬ*２個で０が
３２使用されるので、残りの６つの０に対してはＥＯＢ
*が割り当てられる。ここで、ＥＯＢ*符号は最後のＡＣ
係数ＡＣ77が０のときに最後の有効係数に対する符号の
直後にグループ化ユニット９から出力される符号であ
る。この符号は、例えば、２進数の「００」で表わされ
る。２つのＺＲＬ*に対してはそれぞれ上述したよう
に、図３２のＡＣ符号テーブルから２つの符号化信号Ｚ
ＲＬ「１１１１１１０１０」が連続して得られる。
【００２７】上述のように、グループ番号（Ｓ）は有効
係数が属するグループを限定するだけで、その中の特定
の値を示すために付加ビットが用いられる。ブロック内
の最後のＡＣ係数（ＡＣ77）が０の時には、最後の有効
係数に対する符号の直後にＥＯＢ*符号（End of Bloc
k）を付け、ブロックの符号化を終了する。ただし、ブ
ロック内の最後のＡＣ係数（ＡＣ77）が０以外の時には
ＥＯＢ*符号はつけない。また無効係数のラン長が１５
を越える時は、１６の無効係数を表すＺＲＬ*（Zero Ru
n Length）符号を残りのラン長が１５以下になるまで続
けて出力したあとに、残りのラン長Ｎを符号化する。ハ
フマン符号化においては、ＺＲＬ*符号を多く作り出す
ように符号化することによって画像信号を圧縮している
ので、圧縮後はこのＺＲＬ*符号を削除するように構成
される。従来の画像符号化装置においては、無効係数が
１６以上続き、その後その無効係数の後に有効係数が来
ることなくＥＯＢ*符号がくるとＺＲＬ*符号を出力した
後に、既に出力されたＺＲＬ*符号を削除するように構
成されていた。
係数が属するグループを限定するだけで、その中の特定
の値を示すために付加ビットが用いられる。ブロック内
の最後のＡＣ係数（ＡＣ77）が０の時には、最後の有効
係数に対する符号の直後にＥＯＢ*符号（End of Bloc
k）を付け、ブロックの符号化を終了する。ただし、ブ
ロック内の最後のＡＣ係数（ＡＣ77）が０以外の時には
ＥＯＢ*符号はつけない。また無効係数のラン長が１５
を越える時は、１６の無効係数を表すＺＲＬ*（Zero Ru
n Length）符号を残りのラン長が１５以下になるまで続
けて出力したあとに、残りのラン長Ｎを符号化する。ハ
フマン符号化においては、ＺＲＬ*符号を多く作り出す
ように符号化することによって画像信号を圧縮している
ので、圧縮後はこのＺＲＬ*符号を削除するように構成
される。従来の画像符号化装置においては、無効係数が
１６以上続き、その後その無効係数の後に有効係数が来
ることなくＥＯＢ*符号がくるとＺＲＬ*符号を出力した
後に、既に出力されたＺＲＬ*符号を削除するように構
成されていた。
【００２８】
【発明が解決しようとする課題】従来の画像符号化装置
におけるエントロピ符号化部は上述のように構成されて
いるので、無効係数が１６以上続きＺＲＬ*符号を最低
１個出力した後、その後ＥＯＢ*が来るまで有効係数が
来ないために、ＥＯＢ*符号の処理をした場合には、Ｚ
ＲＬ*符号がすでに出力されているために、既に出され
たＺＲＬ*符号を削除する必要があった。この場合、Ｚ
ＲＬ*符号はグループ化され次段へ転送されているので
ＺＲＬ*符号を削除することは困難であり、本来、有効
係数符号とＥＯＢ*との間のＺＲＬ*符号は不要であるに
も関わらず、符号として扱われハフマン符号化すること
によって符号化効率が下がるという問題点があった。ま
た、不必要なＺＲＬ*符号が符号として扱われないよう
にするためにはハフマン符号化する前にＺＲＬ*符号の
符号化処理を止めておく必要があり、その分、符号化処
理が遅くなるという問題点があった。
におけるエントロピ符号化部は上述のように構成されて
いるので、無効係数が１６以上続きＺＲＬ*符号を最低
１個出力した後、その後ＥＯＢ*が来るまで有効係数が
来ないために、ＥＯＢ*符号の処理をした場合には、Ｚ
ＲＬ*符号がすでに出力されているために、既に出され
たＺＲＬ*符号を削除する必要があった。この場合、Ｚ
ＲＬ*符号はグループ化され次段へ転送されているので
ＺＲＬ*符号を削除することは困難であり、本来、有効
係数符号とＥＯＢ*との間のＺＲＬ*符号は不要であるに
も関わらず、符号として扱われハフマン符号化すること
によって符号化効率が下がるという問題点があった。ま
た、不必要なＺＲＬ*符号が符号として扱われないよう
にするためにはハフマン符号化する前にＺＲＬ*符号の
符号化処理を止めておく必要があり、その分、符号化処
理が遅くなるという問題点があった。
【００２９】本発明は上記のような問題点を解消するた
めになされたもので、出力されたＥＯＢ*符号の前のＺ
ＲＬ*符号をハフマン符号化することなく、ハフマン符
号化する前に効果的に削除できる画像符号化装置を提供
することを目的とする。
めになされたもので、出力されたＥＯＢ*符号の前のＺ
ＲＬ*符号をハフマン符号化することなく、ハフマン符
号化する前に効果的に削除できる画像符号化装置を提供
することを目的とする。
【００３０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の発明の画像符号化装置は、画素ブ
ロック毎に離散コサイン変換を行う離散コサイン変換部
と、離散コサイン変換された係数を係数位置ごとに異な
るステップサイズで線形量子化を行う量子化部と、シリ
アル順序にならんだブロックデータをジグザグ順序にな
らび変えるジグザグ変換部と、ならび変えられたＡＣ係
数値がどのグループに属するかを求めるグループ化部を
有しグループ化部より出力されるラン長・グループ番号
・付加ビットに基づきハフマン符号化方式を用いてエン
トロピ符号化を行うエントロピ符号化部を備え、画像デ
ータを圧縮する画像符号化装置において、エントロピ符
号化部は、グループ化部とエントロピ符号化部間にＺＲ
Ｌ*符号を検出するＺＲＬ*符号検出回路、ＥＯＢ*符号
を検出するＥＯＢ*符号検出回路、ＺＲＬ*符号検出回路
で検出されたＺＲＬ*符号の数をカウントするＺＲＬ*符
号数検出カウンタ、およびデータ転送用記憶手段とイネ
ーブル信号転送用記憶手段から構成されるデータ処理ユ
ニットを備え、ラン長・グループ番号（Ｎ／Ｓ）が有効
シンボル（ＺＲＬ*符号以外）の時は、有効シンボルを
データ転送用記憶手段を介して次段のハフマン符号化部
に転送し、Ｎ／Ｓ中にＺＲＬ*符号が含まれる時は、Ｚ
ＲＬ*符号検出回路がＺＲＬ*符号数検出カウンタをイン
クリメントし、ＺＲＬ*符号の後がＥＯＢ*符号の時は、
ＺＲＬ*符号数検出カウンタのカウント値に対応した数
のＺＲＬ*符号を除去するように構成される。
めに、本発明の第１の発明の画像符号化装置は、画素ブ
ロック毎に離散コサイン変換を行う離散コサイン変換部
と、離散コサイン変換された係数を係数位置ごとに異な
るステップサイズで線形量子化を行う量子化部と、シリ
アル順序にならんだブロックデータをジグザグ順序にな
らび変えるジグザグ変換部と、ならび変えられたＡＣ係
数値がどのグループに属するかを求めるグループ化部を
有しグループ化部より出力されるラン長・グループ番号
・付加ビットに基づきハフマン符号化方式を用いてエン
トロピ符号化を行うエントロピ符号化部を備え、画像デ
ータを圧縮する画像符号化装置において、エントロピ符
号化部は、グループ化部とエントロピ符号化部間にＺＲ
Ｌ*符号を検出するＺＲＬ*符号検出回路、ＥＯＢ*符号
を検出するＥＯＢ*符号検出回路、ＺＲＬ*符号検出回路
で検出されたＺＲＬ*符号の数をカウントするＺＲＬ*符
号数検出カウンタ、およびデータ転送用記憶手段とイネ
ーブル信号転送用記憶手段から構成されるデータ処理ユ
ニットを備え、ラン長・グループ番号（Ｎ／Ｓ）が有効
シンボル（ＺＲＬ*符号以外）の時は、有効シンボルを
データ転送用記憶手段を介して次段のハフマン符号化部
に転送し、Ｎ／Ｓ中にＺＲＬ*符号が含まれる時は、Ｚ
ＲＬ*符号検出回路がＺＲＬ*符号数検出カウンタをイン
クリメントし、ＺＲＬ*符号の後がＥＯＢ*符号の時は、
ＺＲＬ*符号数検出カウンタのカウント値に対応した数
のＺＲＬ*符号を除去するように構成される。
【００３１】本発明の画像符号化装置におけるデータ処
理ユニットは、さらに、ＺＲＬ*符号数検出カウンタの
値より制御信号を生成するデコーダを備え、Ｎ／Ｓ中に
ＺＲＬ*符号が転送された時は、ＺＲＬ*符号検出回路に
よってインクリメントされたＺＲＬ*符号の個数をデコ
ードし、そのデコード値に対応したデータ転送用記憶手
段およびイネーブル信号転送用記憶手段に記憶されたＺ
ＲＬ*符号を除去するように構成される。
理ユニットは、さらに、ＺＲＬ*符号数検出カウンタの
値より制御信号を生成するデコーダを備え、Ｎ／Ｓ中に
ＺＲＬ*符号が転送された時は、ＺＲＬ*符号検出回路に
よってインクリメントされたＺＲＬ*符号の個数をデコ
ードし、そのデコード値に対応したデータ転送用記憶手
段およびイネーブル信号転送用記憶手段に記憶されたＺ
ＲＬ*符号を除去するように構成される。
【００３２】本発明の画像符号化装置におけるデータ処
理ユニットは、さらに、複数の３入力論理回路および２
入力ＡＮＤ回路を備え、２入力ＡＮＤ回路はＥＯＢ*符
号検出回路の出力とＺＲＬ*符号検出回路の出力を１ク
ロック遅延させた出力とを入力とし、３入力論理回路は
デコーダの対応出力と２入力ＡＮＤ回路の出力とを入力
とし、Ｎ／Ｓ中に１以上のＺＲＬ*符号およびＥＯＢ*符
号が含まれる時は、ＺＲＬ*符号検出回路によってイン
クリメントされたＺＲＬ*符号の個数をデコードし、そ
のデコード値に対応する信号および２入力ＡＮＤ回路の
出力とを３入力論理回路に入力し、３入力論理回路の出
力によってデータ転送用記憶手段およびイネーブル信号
転送用記憶手段をリセットすることによって、ＥＯＢ*
符号より前に入力したＺＲＬ*符号を除去するように構
成される。
理ユニットは、さらに、複数の３入力論理回路および２
入力ＡＮＤ回路を備え、２入力ＡＮＤ回路はＥＯＢ*符
号検出回路の出力とＺＲＬ*符号検出回路の出力を１ク
ロック遅延させた出力とを入力とし、３入力論理回路は
デコーダの対応出力と２入力ＡＮＤ回路の出力とを入力
とし、Ｎ／Ｓ中に１以上のＺＲＬ*符号およびＥＯＢ*符
号が含まれる時は、ＺＲＬ*符号検出回路によってイン
クリメントされたＺＲＬ*符号の個数をデコードし、そ
のデコード値に対応する信号および２入力ＡＮＤ回路の
出力とを３入力論理回路に入力し、３入力論理回路の出
力によってデータ転送用記憶手段およびイネーブル信号
転送用記憶手段をリセットすることによって、ＥＯＢ*
符号より前に入力したＺＲＬ*符号を除去するように構
成される。
【００３３】本発明の画像符号化装置におけるエントロ
ピ符号化部は、データ処理ユニットにアドレス制御ユニ
ットを付加し、データ処理ユニットとハフマン符号化部
間に記憶手段を設け、カウンタの値に応じて、アドレス
制御ユニットはＺＲＬ*符号数検出カウンタで検出され
たＺＲＬ*符号の数だけ差し引いた記憶手段のアドレス
にＥＯＢ*符号を書き込むことによってＺＲＬ*符号を除
去するように構成される。
ピ符号化部は、データ処理ユニットにアドレス制御ユニ
ットを付加し、データ処理ユニットとハフマン符号化部
間に記憶手段を設け、カウンタの値に応じて、アドレス
制御ユニットはＺＲＬ*符号数検出カウンタで検出され
たＺＲＬ*符号の数だけ差し引いた記憶手段のアドレス
にＥＯＢ*符号を書き込むことによってＺＲＬ*符号を除
去するように構成される。
【００３４】本発明の画像符号化装置におけるアドレス
制御ユニットは、ロード付きカウンタと減算器を備え、
Ｎ／Ｓ信号中にＺＲＬ*符号が含まれる時は、ロード付
きカウンタと減算器で構成されるアドレス発生回路にお
いてＺＲＬ*符号数検出カウンタからのカウント値だけ
記憶手段の書き込みアドレスＷＡを減算することによっ
て、記憶手段の記録されるべきＺＲＬ*符号をＥＯＢ*符
号によって置き換えることによりＺＲＬ*符号を除去す
るように構成される。
制御ユニットは、ロード付きカウンタと減算器を備え、
Ｎ／Ｓ信号中にＺＲＬ*符号が含まれる時は、ロード付
きカウンタと減算器で構成されるアドレス発生回路にお
いてＺＲＬ*符号数検出カウンタからのカウント値だけ
記憶手段の書き込みアドレスＷＡを減算することによっ
て、記憶手段の記録されるべきＺＲＬ*符号をＥＯＢ*符
号によって置き換えることによりＺＲＬ*符号を除去す
るように構成される。
【００３５】本発明の画像符号化装置におけるアドレス
制御ユニットは、さらに、ＺＲＬ*符号を遅延させる第
１の遅延調整用フリップフロップ、ＺＲＬ*符号数検出
カウンタの出力を遅延する第２の遅延調整用フリップフ
ロップ、２入力ＡＮＤ回路とを備え、ＺＲＬ*符号検出
回路の出力を第１の遅延調整用フリップフロップによっ
て遅延させ、ＺＲＬ*符号数検出カウンタの出力を第２
の遅延調整用フリップフロップによって遅延させ、これ
らの両遅延出力を２入力ＡＮＤ回路に入力し、その結果
が論理「Ｈ」のときに、ロード付きカウンタと減算器で
構成されるアドレス発生回路においてＺＲＬ*符号数検
出カウンタからのカウント値だけ記憶手段の書き込みア
ドレスＷＡをデクリメントし、記憶手段に記録されるべ
きＺＲＬ*符号をＥＯＢ*符号によって置き換えることに
よりＺＲＬ*符号を除去するように構成される。
制御ユニットは、さらに、ＺＲＬ*符号を遅延させる第
１の遅延調整用フリップフロップ、ＺＲＬ*符号数検出
カウンタの出力を遅延する第２の遅延調整用フリップフ
ロップ、２入力ＡＮＤ回路とを備え、ＺＲＬ*符号検出
回路の出力を第１の遅延調整用フリップフロップによっ
て遅延させ、ＺＲＬ*符号数検出カウンタの出力を第２
の遅延調整用フリップフロップによって遅延させ、これ
らの両遅延出力を２入力ＡＮＤ回路に入力し、その結果
が論理「Ｈ」のときに、ロード付きカウンタと減算器で
構成されるアドレス発生回路においてＺＲＬ*符号数検
出カウンタからのカウント値だけ記憶手段の書き込みア
ドレスＷＡをデクリメントし、記憶手段に記録されるべ
きＺＲＬ*符号をＥＯＢ*符号によって置き換えることに
よりＺＲＬ*符号を除去するように構成される。
【００３６】本発明の画像符号化装置におけるジグザグ
変換部は、バッファと、バッファにブロックデータを書
き込むためのアドレス値を生成するための書き込み用カ
ウンタと、バッファから読み出すためのアドレス値を生
成するための読み出し用カウンタと、読み出し用カウン
タの値をシリアル順序からジグザグ順序に変換するジグ
ザグアドレス変換器と、バッファの読み出し用アドレス
と書き込み用アドレスを切り換えるためのセレクタと、
バッファに書き込まれる０データの数を検出する第１の
０検出回路と、バッファから読み出される０データの数
を検出する第２の０検出回路と、第１の０検出回路と第
２の０検出回路より画素ブロックの最後の有効係数を判
別するためのＥＯＢ*判別回路とを備え、シリアル順序
でバッファにブロックデータを書き込むときの画素ブロ
ックの０データの数と、バッファからジグザグ順序でデ
ータを読み出すときの画素ブロックの０データの数とを
比較し、その値が残りの画素ブロックのデータと一致す
るときは、バッファからの出力符号は画素ブロックの最
後の有効係数であることを示す信号を出力するように構
成される。
変換部は、バッファと、バッファにブロックデータを書
き込むためのアドレス値を生成するための書き込み用カ
ウンタと、バッファから読み出すためのアドレス値を生
成するための読み出し用カウンタと、読み出し用カウン
タの値をシリアル順序からジグザグ順序に変換するジグ
ザグアドレス変換器と、バッファの読み出し用アドレス
と書き込み用アドレスを切り換えるためのセレクタと、
バッファに書き込まれる０データの数を検出する第１の
０検出回路と、バッファから読み出される０データの数
を検出する第２の０検出回路と、第１の０検出回路と第
２の０検出回路より画素ブロックの最後の有効係数を判
別するためのＥＯＢ*判別回路とを備え、シリアル順序
でバッファにブロックデータを書き込むときの画素ブロ
ックの０データの数と、バッファからジグザグ順序でデ
ータを読み出すときの画素ブロックの０データの数とを
比較し、その値が残りの画素ブロックのデータと一致す
るときは、バッファからの出力符号は画素ブロックの最
後の有効係数であることを示す信号を出力するように構
成される。
【００３７】本発明の画像符号化装置における第１の０
検出回路４３はシリアル順序でバッファにブロックデー
タを書き込むときに、第１の０検出回路で画素ブロック
毎の０データの数をカウントしておき、第２の０検出回
路はジグザグ順序でバッファの内容を読み出すときに、
バッファから読み出された０データの数をカウントし、
ＥＯＢ*判別回路は第１の０検出回路でカウントした０
データの数と第２の０検出回路で読み出した０データの
数とを比較し、その値が残りの画素ブロックのデータと
一致するときは、バッファからの出力符号は画素ブロッ
クの最後の有効係数であることを示す信号を出力するよ
うに構成される。
検出回路４３はシリアル順序でバッファにブロックデー
タを書き込むときに、第１の０検出回路で画素ブロック
毎の０データの数をカウントしておき、第２の０検出回
路はジグザグ順序でバッファの内容を読み出すときに、
バッファから読み出された０データの数をカウントし、
ＥＯＢ*判別回路は第１の０検出回路でカウントした０
データの数と第２の０検出回路で読み出した０データの
数とを比較し、その値が残りの画素ブロックのデータと
一致するときは、バッファからの出力符号は画素ブロッ
クの最後の有効係数であることを示す信号を出力するよ
うに構成される。
【００３８】本発明の画像符号化装置においては、バッ
ファと、バッファにブロックデータを書き込むためのア
ドレス値を生成するための書き込み用カウンタと、バッ
ファから読み出すためのアドレス値を生成するための読
み出し用カウンタと、読み出し用カウンタの値をシリア
ル順序からジグザグ順序に変換するジグザグアドレス変
換器と、バッファの読み出し用アドレスと書き込み用ア
ドレスを切り換えるためのセレクタとをそれぞれ２重化
し、バッファに書き込まれる０データの数を検出する第
１の０検出回路と、バッファから読み出される０データ
の数を検出する第２の０検出回路と、第１の０検出回路
と第２の０検出回路より画素ブロックの最後の有効係数
を判別するためのＥＯＢ*判別回路は共通に使用され、
２重化された第１のバッファと第２のバッファの出力は
共通接続され、シリアル順序で第１のバッファにブロッ
クデータを書き込むときに、ジグザグ順序で第２のバッ
ファからブロックデータを読み出し、シリアル順序で第
２のバッファにブロックデータを書き込むときに、ジグ
ザグ順序で第１のバッファからブロックデータを読み出
し、バッファにシリアル順序でブロックデータを書き込
むときの画素ブロックの０データの数と、バッファから
ジグザグ順序でデータを読み出すときの画素ブロックの
０データの数とを比較し、その値が残りの画素ブロック
のデータと一致するときは、バッファからの出力符号は
画素ブロックの最後の有効係数であることを示す信号を
各２重化された回路で独立に出力するように構成され
る。
ファと、バッファにブロックデータを書き込むためのア
ドレス値を生成するための書き込み用カウンタと、バッ
ファから読み出すためのアドレス値を生成するための読
み出し用カウンタと、読み出し用カウンタの値をシリア
ル順序からジグザグ順序に変換するジグザグアドレス変
換器と、バッファの読み出し用アドレスと書き込み用ア
ドレスを切り換えるためのセレクタとをそれぞれ２重化
し、バッファに書き込まれる０データの数を検出する第
１の０検出回路と、バッファから読み出される０データ
の数を検出する第２の０検出回路と、第１の０検出回路
と第２の０検出回路より画素ブロックの最後の有効係数
を判別するためのＥＯＢ*判別回路は共通に使用され、
２重化された第１のバッファと第２のバッファの出力は
共通接続され、シリアル順序で第１のバッファにブロッ
クデータを書き込むときに、ジグザグ順序で第２のバッ
ファからブロックデータを読み出し、シリアル順序で第
２のバッファにブロックデータを書き込むときに、ジグ
ザグ順序で第１のバッファからブロックデータを読み出
し、バッファにシリアル順序でブロックデータを書き込
むときの画素ブロックの０データの数と、バッファから
ジグザグ順序でデータを読み出すときの画素ブロックの
０データの数とを比較し、その値が残りの画素ブロック
のデータと一致するときは、バッファからの出力符号は
画素ブロックの最後の有効係数であることを示す信号を
各２重化された回路で独立に出力するように構成され
る。
【００３９】本発明の画像符号化装置における第１の０
検出回路は、第１の周期においてシリアル順序で第１の
バッファにブロックデータを書き込むときに、第１の周
期の画素ブロック毎の０データの数をカウントしてお
き、第２の周期においてシリアル順序で第２のバッファ
にブロックデータを書き込むときに、第２の周期の画素
ブロック毎の０データの数をカウントしておき、第２の
０検出回路は、第１の周期においてジグザグ順序で第２
のバッファの内容を読み出すときに、第２のバッファか
ら読み出された０データの数をカウントし、第２の周期
においてジグザグ順序で第１のバッファの内容を読み出
すときに、第１のバッファから読み出された０データの
数をカウントし、ＥＯＢ*判別回路は第１の０検出回路
でカウントした０データの数と第２の０検出回路でカウ
ントした０データの数とを比較し、その値が残りの画素
ブロックのデータと一致するときは、バッファからの出
力符号は画素ブロックの最後の有効係数であることを示
す信号を出力するように構成される。
検出回路は、第１の周期においてシリアル順序で第１の
バッファにブロックデータを書き込むときに、第１の周
期の画素ブロック毎の０データの数をカウントしてお
き、第２の周期においてシリアル順序で第２のバッファ
にブロックデータを書き込むときに、第２の周期の画素
ブロック毎の０データの数をカウントしておき、第２の
０検出回路は、第１の周期においてジグザグ順序で第２
のバッファの内容を読み出すときに、第２のバッファか
ら読み出された０データの数をカウントし、第２の周期
においてジグザグ順序で第１のバッファの内容を読み出
すときに、第１のバッファから読み出された０データの
数をカウントし、ＥＯＢ*判別回路は第１の０検出回路
でカウントした０データの数と第２の０検出回路でカウ
ントした０データの数とを比較し、その値が残りの画素
ブロックのデータと一致するときは、バッファからの出
力符号は画素ブロックの最後の有効係数であることを示
す信号を出力するように構成される。
【００４０】本発明の画像符号化装置におけるバッファ
は、２ポートを有するシングルバッファで構成され、第
１の周期においてシングルバッファの第１のポートに画
素ブロックのブロックデータをシリアル順序で書き込む
ときに、シングルバッファの第２のポートから既に書き
込まれた画素ブロックデータをジグザグ順序で読み出
し、第２の周期においてシングルバッファの第２のポー
トに画素ブロックのブロックデータをシリアル順序で書
き込むときに、シングルバッファの第１のポートから既
に書き込まれた画素ブロックデータをジグザグ順序で読
み出し、シングルバッファにシリアル順序でブロックデ
ータを書き込むときの画素ブロックの０データの数と、
前シングルバッファからジグザグ順序でデータを読み出
すときの画素ブロックの０データの数とを比較し、その
値が残りの画素ブロックのデータと一致するときは、シ
ングルバッファからの出力符号は画素ブロックの最後の
有効係数であることを示す信号を各ポートに対応して出
力するように構成される。
は、２ポートを有するシングルバッファで構成され、第
１の周期においてシングルバッファの第１のポートに画
素ブロックのブロックデータをシリアル順序で書き込む
ときに、シングルバッファの第２のポートから既に書き
込まれた画素ブロックデータをジグザグ順序で読み出
し、第２の周期においてシングルバッファの第２のポー
トに画素ブロックのブロックデータをシリアル順序で書
き込むときに、シングルバッファの第１のポートから既
に書き込まれた画素ブロックデータをジグザグ順序で読
み出し、シングルバッファにシリアル順序でブロックデ
ータを書き込むときの画素ブロックの０データの数と、
前シングルバッファからジグザグ順序でデータを読み出
すときの画素ブロックの０データの数とを比較し、その
値が残りの画素ブロックのデータと一致するときは、シ
ングルバッファからの出力符号は画素ブロックの最後の
有効係数であることを示す信号を各ポートに対応して出
力するように構成される。
【００４１】本発明の画像符号化装置における第１の０
検出回路は、第１の周期においてシリアル順序でシング
ルバッファの第１のポートにブロックデータを書き込む
ときに、第１の周期の画素ブロック毎の０データの数を
カウントしておき、第２の周期においてシリアル順序で
シングルバッファの第２のポートにブロックデータを書
き込むときに、第２の周期の画素ブロック毎の０データ
の数をカウントしておき、第２の０検出回路は、第１の
周期から半周期シフトされた周期で第１ポートの内容を
ジグザグ順序で読み出すときに０データの数をカウント
し、第２の周期から半周期シフトされた周期で第２ポー
トの内容をジグザグ順序で読み出すときに０データの数
をカウントし、ＥＯＢ*判別回路は第１の０検出回路で
カウントした０データの数と第２の０検出回路でカウン
トした０データの数とを比較し、その値が残りの画素ブ
ロックのデータと一致するときは、シングルバッファか
らの出力符号は画素ブロックの最後の有効係数であるこ
とを示す信号を出力するように構成される。
検出回路は、第１の周期においてシリアル順序でシング
ルバッファの第１のポートにブロックデータを書き込む
ときに、第１の周期の画素ブロック毎の０データの数を
カウントしておき、第２の周期においてシリアル順序で
シングルバッファの第２のポートにブロックデータを書
き込むときに、第２の周期の画素ブロック毎の０データ
の数をカウントしておき、第２の０検出回路は、第１の
周期から半周期シフトされた周期で第１ポートの内容を
ジグザグ順序で読み出すときに０データの数をカウント
し、第２の周期から半周期シフトされた周期で第２ポー
トの内容をジグザグ順序で読み出すときに０データの数
をカウントし、ＥＯＢ*判別回路は第１の０検出回路で
カウントした０データの数と第２の０検出回路でカウン
トした０データの数とを比較し、その値が残りの画素ブ
ロックのデータと一致するときは、シングルバッファか
らの出力符号は画素ブロックの最後の有効係数であるこ
とを示す信号を出力するように構成される。
【００４２】
実施の形態１．図１は本発明の画像符号化装置の全体構
成を示す図である。図１において、１は８×８画素ブロ
ックの画像データを入力する入力端子、２は離散コサイ
ン変換部（ＤＣＴ）、３はジグザグ変換部、４は量子化
部、５は量子化テーブル、６はエントロピ符号化部、７
は符号化テーブル、８はパラメータや符号データを出力
する出力端子である。図２は、本発明の第１の実施の形
態によるエントロピ符号化部中のグループ化部からのＺ
ＲＬ*符号、有効係数、ＥＯＢ*符号の検出を行う回路構
成を示す図である。図２において、６はエントロピ符号
化部、９はグループ化部、１０はデータ処理ユニット、
１１は記憶手段、１２はハフマン符号化部である。ハフ
マン符号化部１２は図２２で説明した従来の回路と同じ
である。
成を示す図である。図１において、１は８×８画素ブロ
ックの画像データを入力する入力端子、２は離散コサイ
ン変換部（ＤＣＴ）、３はジグザグ変換部、４は量子化
部、５は量子化テーブル、６はエントロピ符号化部、７
は符号化テーブル、８はパラメータや符号データを出力
する出力端子である。図２は、本発明の第１の実施の形
態によるエントロピ符号化部中のグループ化部からのＺ
ＲＬ*符号、有効係数、ＥＯＢ*符号の検出を行う回路構
成を示す図である。図２において、６はエントロピ符号
化部、９はグループ化部、１０はデータ処理ユニット、
１１は記憶手段、１２はハフマン符号化部である。ハフ
マン符号化部１２は図２２で説明した従来の回路と同じ
である。
【００４３】次に、本発明の第１の実施の形態の画像符
号化装置の動作を図１および図２を用いて説明する。ま
ず、図１の離散コサイン変換部（ＤＣＴ）２で８×８画
素からなるコンポーネント画像毎に２次元離散コサイン
変換を行った結果得られた６４個のＤＣＴ係数ＳUVが量
子化部４に入力される。量子化部４ではＤＣＴ係数ＳUV
を量子化テーブル５の値ＱUVで割る演算が行われる。量
子化された６４個の係数ＲUVはジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個の係数ＲUVはエン
トロピ符号化部６のグループ化ユニット９に入力され
る。なお、ジグザグ変換部３における入力と出力のいず
れも６４個の係数はＲUVであるがこれは単に６４個の係
数の配列順序が並び替えられたのみであり係数そのもの
の処理は何ら行われていないためである。ジグザグ順序
に並び変えられた６４個の係数ＲUVは第１番目のデータ
をＤＣ係数、第２番目から第６４番目までがＡＣ係数と
なる。このようにジグザグ順序に並び変えられた６４個
の係数ＲUVはエントロピ符号化部６中のグループ化ユニ
ット９に入力される。
号化装置の動作を図１および図２を用いて説明する。ま
ず、図１の離散コサイン変換部（ＤＣＴ）２で８×８画
素からなるコンポーネント画像毎に２次元離散コサイン
変換を行った結果得られた６４個のＤＣＴ係数ＳUVが量
子化部４に入力される。量子化部４ではＤＣＴ係数ＳUV
を量子化テーブル５の値ＱUVで割る演算が行われる。量
子化された６４個の係数ＲUVはジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個の係数ＲUVはエン
トロピ符号化部６のグループ化ユニット９に入力され
る。なお、ジグザグ変換部３における入力と出力のいず
れも６４個の係数はＲUVであるがこれは単に６４個の係
数の配列順序が並び替えられたのみであり係数そのもの
の処理は何ら行われていないためである。ジグザグ順序
に並び変えられた６４個の係数ＲUVは第１番目のデータ
をＤＣ係数、第２番目から第６４番目までがＡＣ係数と
なる。このようにジグザグ順序に並び変えられた６４個
の係数ＲUVはエントロピ符号化部６中のグループ化ユニ
ット９に入力される。
【００４４】図２において、エントロピ符号化部６中の
グループ化ユニット９は、入力されたジグザグ順序に並
び変えられた６４個の係数ＲUVの値に従ってラン長
（Ｎ）およびグループ番号（Ｓ）およびイネーブル信号
（ＥＮ）を出力する。グループ化ユニット９の出力に表
示されるＮ／Ｓは、ラン長（Ｎ）およびグループ番号
（Ｓ）の組み合わせ出力を意味する。またグループ化ユ
ニット９はデータＲUVが１６個連続して０の値をとると
１個のＺＲＬ*符号を出力する。ＺＲＬ*符号はＲ00を除
く６３個の係数が対象となるので１ブロック（８×８画
素）には最高３シンボル（１６×３＝４８）しか出現し
ない。
グループ化ユニット９は、入力されたジグザグ順序に並
び変えられた６４個の係数ＲUVの値に従ってラン長
（Ｎ）およびグループ番号（Ｓ）およびイネーブル信号
（ＥＮ）を出力する。グループ化ユニット９の出力に表
示されるＮ／Ｓは、ラン長（Ｎ）およびグループ番号
（Ｓ）の組み合わせ出力を意味する。またグループ化ユ
ニット９はデータＲUVが１６個連続して０の値をとると
１個のＺＲＬ*符号を出力する。ＺＲＬ*符号はＲ00を除
く６３個の係数が対象となるので１ブロック（８×８画
素）には最高３シンボル（１６×３＝４８）しか出現し
ない。
【００４５】図２のデータ処理ユニット１０はグループ
化ユニット９より出力されたラン長・グループ番号（Ｎ
／Ｓ）とイネーブル信号（ＥＮ）を受け、有効係数
（Ｓ）またはＺＲＬ*符号を認識する。ラン長（Ｎ）お
よび認識された有効係数（Ｓ）はラン長・グループ番号
（Ｎ／Ｓ）としてイネーブル信号（ＥＮ）とともに記憶
手段１１へ送られる。データ処理ユニット１０で認識さ
れたＺＲＬ*符号は一旦記憶手段１１に格納された後、
ＺＲＬ*符号の後にＥＯＢ*符号が検出されると、ハフマ
ン符号化部１２で符号化される前に取り除かれる。記憶
手段１１はデータ処理ユニット１０とハフマン符号化部
１２との処理速度差を吸収するために設けられる。記憶
手段１１に一旦格納されたデータ群は随時、ハフマン符
号化部１２に送られ、ハフマン符号化処理を行う。
化ユニット９より出力されたラン長・グループ番号（Ｎ
／Ｓ）とイネーブル信号（ＥＮ）を受け、有効係数
（Ｓ）またはＺＲＬ*符号を認識する。ラン長（Ｎ）お
よび認識された有効係数（Ｓ）はラン長・グループ番号
（Ｎ／Ｓ）としてイネーブル信号（ＥＮ）とともに記憶
手段１１へ送られる。データ処理ユニット１０で認識さ
れたＺＲＬ*符号は一旦記憶手段１１に格納された後、
ＺＲＬ*符号の後にＥＯＢ*符号が検出されると、ハフマ
ン符号化部１２で符号化される前に取り除かれる。記憶
手段１１はデータ処理ユニット１０とハフマン符号化部
１２との処理速度差を吸収するために設けられる。記憶
手段１１に一旦格納されたデータ群は随時、ハフマン符
号化部１２に送られ、ハフマン符号化処理を行う。
【００４６】実施の形態２．なお、上記実施の形態では
エントロピ符号化部のブロック図を示したが、ここでは
そのデータ処理ユニット部１０についての具体的な回路
例を示し説明する。図３は本発明の第２の実施の形態に
よる画像符号化装置のエントロピ符号化部のデータ処理
ユニットを示す。図３において、１３はＺＲＬ*符号検
出回路、１４はＥＯＢ*符号検出回路、１５はＺＲＬ*符
号数検出カウンタ、１６はデコーダ、１７〜２０はデー
タ転送用フリップフロップ、２１〜２４はイネーブル信
号転送用フリップフロップ、２５は遅延調整用フリップ
フロップ、２６〜２８は３入力論理回路、３０は２入力
ＡＮＤ回路、３１はインバータ回路である。８１はＮ／
Ｓ信号の入力端子、８２はイネーブル信号（ＥＮ）の入
力端子、８３はＮ／Ｓ信号の出力端子、８４はＲＥＳＥ
Ｔ信号の入力端子、８５はイネーブル信号（ＥＮ）の出
力端子である。図４は３入力論理回路２６〜２８の真理
値表を示す図である。図５は、図３においてＺＲＬ*，
ＥＯＢ*の順序で信号が入力したときのタイミングチャ
ートを示す図である。図６は、図３においてＺＲＬ*，
ＺＲＬ*，ＥＯＢ*の順序で、すなわち、ＺＲＬ*が２つ
連続しその後に最後のＥＯＢ*符号が入力したときのタ
イミングチャートを示す図である。図７は、図３におい
てＺＲＬ*，ＺＲＬ*，ＺＲＬ*，ＥＯＢ*の順序で、すな
わち、ＺＲＬ*が３つ連続しその後に最後のＥＯＢ*符号
が入力したときのタイミングチャートを示す図である。
エントロピ符号化部のブロック図を示したが、ここでは
そのデータ処理ユニット部１０についての具体的な回路
例を示し説明する。図３は本発明の第２の実施の形態に
よる画像符号化装置のエントロピ符号化部のデータ処理
ユニットを示す。図３において、１３はＺＲＬ*符号検
出回路、１４はＥＯＢ*符号検出回路、１５はＺＲＬ*符
号数検出カウンタ、１６はデコーダ、１７〜２０はデー
タ転送用フリップフロップ、２１〜２４はイネーブル信
号転送用フリップフロップ、２５は遅延調整用フリップ
フロップ、２６〜２８は３入力論理回路、３０は２入力
ＡＮＤ回路、３１はインバータ回路である。８１はＮ／
Ｓ信号の入力端子、８２はイネーブル信号（ＥＮ）の入
力端子、８３はＮ／Ｓ信号の出力端子、８４はＲＥＳＥ
Ｔ信号の入力端子、８５はイネーブル信号（ＥＮ）の出
力端子である。図４は３入力論理回路２６〜２８の真理
値表を示す図である。図５は、図３においてＺＲＬ*，
ＥＯＢ*の順序で信号が入力したときのタイミングチャ
ートを示す図である。図６は、図３においてＺＲＬ*，
ＺＲＬ*，ＥＯＢ*の順序で、すなわち、ＺＲＬ*が２つ
連続しその後に最後のＥＯＢ*符号が入力したときのタ
イミングチャートを示す図である。図７は、図３におい
てＺＲＬ*，ＺＲＬ*，ＺＲＬ*，ＥＯＢ*の順序で、すな
わち、ＺＲＬ*が３つ連続しその後に最後のＥＯＢ*符号
が入力したときのタイミングチャートを示す図である。
【００４７】次に、「．．．ＡＣ係数（ＡＣ*），ＺＲ
Ｌ*，ＥＯＢ*．．．」のＮ／Ｓ信号がフリップフロップ
１７のＤ端子に入力したときの図３の動作について、図
５を用いて説明する。フリップフロップ１７へのＮ／Ｓ
信号は８ビットのパラレル信号である。図５において、
入力端子８１に入力した「ＡＣ係数（ＡＣ*），ＺＲ
Ｌ*，ＥＯＢ*」の信号は図示されないクロック信号によ
って各フリップフロップ１７〜２０でシフトされ、図５
のＮ／Ｓで示すように順次シフトされ、フリップフロッ
プ１７，１８，１９のＱ端子Ｄ１，Ｄ２，Ｄ３では、図
５のＤ１，Ｄ２，Ｄ３で示すような波形となり、フリッ
プフロップ２０でシフトされた後、出力端子８３からＮ
／ＳOUT信号として次段の記憶手段１１に出力される。
このとき、入力端子８２に入力するイネーブル信号（Ｅ
Ｎ）は、図５のＥＮに示すように、図示されないクロッ
ク信号によってフリップフロップ２１〜２４でシフトさ
れ、ＥＮOUT信号として出力端子８５から次段の記憶手
段１１に出力される。
Ｌ*，ＥＯＢ*．．．」のＮ／Ｓ信号がフリップフロップ
１７のＤ端子に入力したときの図３の動作について、図
５を用いて説明する。フリップフロップ１７へのＮ／Ｓ
信号は８ビットのパラレル信号である。図５において、
入力端子８１に入力した「ＡＣ係数（ＡＣ*），ＺＲ
Ｌ*，ＥＯＢ*」の信号は図示されないクロック信号によ
って各フリップフロップ１７〜２０でシフトされ、図５
のＮ／Ｓで示すように順次シフトされ、フリップフロッ
プ１７，１８，１９のＱ端子Ｄ１，Ｄ２，Ｄ３では、図
５のＤ１，Ｄ２，Ｄ３で示すような波形となり、フリッ
プフロップ２０でシフトされた後、出力端子８３からＮ
／ＳOUT信号として次段の記憶手段１１に出力される。
このとき、入力端子８２に入力するイネーブル信号（Ｅ
Ｎ）は、図５のＥＮに示すように、図示されないクロッ
ク信号によってフリップフロップ２１〜２４でシフトさ
れ、ＥＮOUT信号として出力端子８５から次段の記憶手
段１１に出力される。
【００４８】ＺＲＬ*符号検出回路１３は、一方の端子
に入力したＮ／Ｓ信号として入力したＺＲＬ*信号と他
方の入力端子に入力される基準信号であるＺＲＬ*（例
えば、２進数１１１１００００）とを比較する比較器で
ある。このＺＲＬ*符号検出回路１３は、時間ｔ３でフ
リップフロップ１７のＱ出力端子Ｄ１からのＺＲＬ*が
入力されるのを待つ。時間ｔ２で入力端子８１にＺＲＬ
*が入力した次のクロック（時間ｔ３）でＺＲＬ*信号は
フリップフロップ１７のＱ出力端子Ｄ１に現れるので、
このときにＺＲＬ*符号検出回路１３の出力端子に論理
「Ｈ」が現れ、この論理「Ｈ」は次のクロック（時間ｔ
４）でフリップフロップ２５のＱ出力端子にＸ信号とし
て現れる。
に入力したＮ／Ｓ信号として入力したＺＲＬ*信号と他
方の入力端子に入力される基準信号であるＺＲＬ*（例
えば、２進数１１１１００００）とを比較する比較器で
ある。このＺＲＬ*符号検出回路１３は、時間ｔ３でフ
リップフロップ１７のＱ出力端子Ｄ１からのＺＲＬ*が
入力されるのを待つ。時間ｔ２で入力端子８１にＺＲＬ
*が入力した次のクロック（時間ｔ３）でＺＲＬ*信号は
フリップフロップ１７のＱ出力端子Ｄ１に現れるので、
このときにＺＲＬ*符号検出回路１３の出力端子に論理
「Ｈ」が現れ、この論理「Ｈ」は次のクロック（時間ｔ
４）でフリップフロップ２５のＱ出力端子にＸ信号とし
て現れる。
【００４９】ＺＲＬ*符号数検出カウンタ１５はＺＲＬ*
符号検出回路１３からの出力をカウントし、２ビットの
出力として４通りの信号を出力する。ＺＲＬ*符号数検
出カウンタ１５からの出力信号は、デコーダ１６でデコ
ードされ、ＯＵＴ＜０＞からＯＵＴ＜３＞まで出力され
る。ＺＲＬ*符号数検出カウンタ１５の出力とデコーダ
１６の出力ＯＵＴ＜３：０＞（ＯＵＴ＜０＞，ＯＵＴ＜
１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞の出力を１６進数で
表わした値）との関係は以下のようになる。ＺＣ＝０の
ときは、ＯＵＴ＜３：０＞＝Ｆ、すなわち、ＯＵＴ＜０
＞＝１，ＯＵＴ＜１＞＝１，ＯＵＴ＜２＞＝１，ＯＵＴ
＜３＞＝１となる。ＺＣ＝１のときは、ＯＵＴ＜３：０
＞＝７、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ＜１＞＝
１，ＯＵＴ＜２＞＝１，ＯＵＴ＜３＞＝０となる。ＺＣ
＝２のときは、ＯＵＴ＜３：０＞＝３、すなわち、ＯＵ
Ｔ＜０＞＝１，ＯＵＴ＜１＞＝１，ＯＵＴ＜２＞＝０，
ＯＵＴ＜３＞＝０となる。ＺＣ＝３のときはＯＵＴ＜
３：０＞＝１、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ＜
１＞＝０，ＯＵＴ＜２＞＝０，ＯＵＴ＜３＞＝０とな
る。
符号検出回路１３からの出力をカウントし、２ビットの
出力として４通りの信号を出力する。ＺＲＬ*符号数検
出カウンタ１５からの出力信号は、デコーダ１６でデコ
ードされ、ＯＵＴ＜０＞からＯＵＴ＜３＞まで出力され
る。ＺＲＬ*符号数検出カウンタ１５の出力とデコーダ
１６の出力ＯＵＴ＜３：０＞（ＯＵＴ＜０＞，ＯＵＴ＜
１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞の出力を１６進数で
表わした値）との関係は以下のようになる。ＺＣ＝０の
ときは、ＯＵＴ＜３：０＞＝Ｆ、すなわち、ＯＵＴ＜０
＞＝１，ＯＵＴ＜１＞＝１，ＯＵＴ＜２＞＝１，ＯＵＴ
＜３＞＝１となる。ＺＣ＝１のときは、ＯＵＴ＜３：０
＞＝７、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ＜１＞＝
１，ＯＵＴ＜２＞＝１，ＯＵＴ＜３＞＝０となる。ＺＣ
＝２のときは、ＯＵＴ＜３：０＞＝３、すなわち、ＯＵ
Ｔ＜０＞＝１，ＯＵＴ＜１＞＝１，ＯＵＴ＜２＞＝０，
ＯＵＴ＜３＞＝０となる。ＺＣ＝３のときはＯＵＴ＜
３：０＞＝１、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ＜
１＞＝０，ＯＵＴ＜２＞＝０，ＯＵＴ＜３＞＝０とな
る。
【００５０】一方、ＥＯＢ*符号検出回路１４は、Ｎ／
Ｓ信号として入力したＥＯＢ*信号と基準信号であるＥ
ＯＢ*を比較する比較器である。この例では、ＥＯＢ＊
符号検出回路１４の１つの入力端子には、基準ＥＯＢ*
値（例えば、２進数００００００００）を有する信号が
入力され、フリップフロップ１７のＱ出力端子Ｄ１から
のＥＯＢ*が入力されるのを待つ。時間ｔ３で入力端子
８１にＥＯＢ*信号が入力した次のクロック（時間ｔ
４）でＥＯＢ*信号はフリップフロップ１７のＱ出力端
子Ｄ１に現れるので、このときにＥＯＢ*符号検出回路
１４の出力端子に論理「Ｈ」がＹ信号として現れる。
Ｓ信号として入力したＥＯＢ*信号と基準信号であるＥ
ＯＢ*を比較する比較器である。この例では、ＥＯＢ＊
符号検出回路１４の１つの入力端子には、基準ＥＯＢ*
値（例えば、２進数００００００００）を有する信号が
入力され、フリップフロップ１７のＱ出力端子Ｄ１から
のＥＯＢ*が入力されるのを待つ。時間ｔ３で入力端子
８１にＥＯＢ*信号が入力した次のクロック（時間ｔ
４）でＥＯＢ*信号はフリップフロップ１７のＱ出力端
子Ｄ１に現れるので、このときにＥＯＢ*符号検出回路
１４の出力端子に論理「Ｈ」がＹ信号として現れる。
【００５１】上記のフリップフロップ２５の出力ＸとＥ
ＯＢ*符号検出回路１４の出力Ｙは２入力ＡＮＤ回路３
０に入力され、時間ｔ４でＸとＹがともに論理「Ｈ」に
なったときに、２入力ＡＮＤ回路３０から論理「Ｈ」が
出力される（図５の”３０”）。
ＯＢ*符号検出回路１４の出力Ｙは２入力ＡＮＤ回路３
０に入力され、時間ｔ４でＸとＹがともに論理「Ｈ」に
なったときに、２入力ＡＮＤ回路３０から論理「Ｈ」が
出力される（図５の”３０”）。
【００５２】２入力ＡＮＤ回路３０の出力が論理「Ｈ」
になったときに、デコーダ１６の出力ＯＵＴ＜３：０＞
は７、すなわち、ＯＵＴ＜３＞＝０であり、入力端子８
４に入力するＲＥＳＥＴ信号は立ち上げ時以外は論理
「Ｈ」であるので、３入力論理回路２６の出力は図４か
ら論理「Ｌ」になる。従って、フリップフロップ１８の
Ｒ（リセット）端子に論理「Ｌ」が印加され、フリップ
フロップ１８の内容はクリアされる。すなわち、図５の
Ｄ２に示すように２入力ＡＮＤ回路３０の出力が論理
「Ｈ」のときにＺＲＬ*はＥＯＢ*（＝０００００００
０）で置き換えられる。このようにＺＲＬ*がＥＯＢ*で
置き換えられたＮ／Ｓ信号はフリップフロップ１９，２
０でシフトされ、Ｎ／ＳOUTとして出力端子８３から出
力される。
になったときに、デコーダ１６の出力ＯＵＴ＜３：０＞
は７、すなわち、ＯＵＴ＜３＞＝０であり、入力端子８
４に入力するＲＥＳＥＴ信号は立ち上げ時以外は論理
「Ｈ」であるので、３入力論理回路２６の出力は図４か
ら論理「Ｌ」になる。従って、フリップフロップ１８の
Ｒ（リセット）端子に論理「Ｌ」が印加され、フリップ
フロップ１８の内容はクリアされる。すなわち、図５の
Ｄ２に示すように２入力ＡＮＤ回路３０の出力が論理
「Ｈ」のときにＺＲＬ*はＥＯＢ*（＝０００００００
０）で置き換えられる。このようにＺＲＬ*がＥＯＢ*で
置き換えられたＮ／Ｓ信号はフリップフロップ１９，２
０でシフトされ、Ｎ／ＳOUTとして出力端子８３から出
力される。
【００５３】一方、３入力論理回路２６の論理「Ｌ」
は、時間ｔ４でイネーブル信号転送用フリップフロップ
２１のＲ（リセット）端子に印加され、イネーブル信号
転送用フリップフロップ２１の内容はクリアされる。図
５の”２１”の点線の部分が実線で置き換えられる。こ
のようにＺＲＬ*がＥＯＢ*で置き換えられると同時に、
イネーブル信号もクリアされ、その後フリップフロップ
２２，２３，２４でシフトされ、ＥＮOUTとして出力端
子８５から出力される。
は、時間ｔ４でイネーブル信号転送用フリップフロップ
２１のＲ（リセット）端子に印加され、イネーブル信号
転送用フリップフロップ２１の内容はクリアされる。図
５の”２１”の点線の部分が実線で置き換えられる。こ
のようにＺＲＬ*がＥＯＢ*で置き換えられると同時に、
イネーブル信号もクリアされ、その後フリップフロップ
２２，２３，２４でシフトされ、ＥＮOUTとして出力端
子８５から出力される。
【００５４】このように、本発明においては、ＺＲＬ*
符号数検出カウンタ１５のカウント値ＺＣにしたがっ
て、データ転送用フリップフロップ１８とイネーブル信
号転送用フリップフロップ２１を、デコーダ１６からの
信号を用いてリセットすることにより不要なＥＯＢ*符
号の前のＺＲＬ*符号を除去する。なお、ＺＲＬ*符号数
検出カウンタ１５はＥＯＢ*符号検出回路１４からの出
力によってリセットされる。
符号数検出カウンタ１５のカウント値ＺＣにしたがっ
て、データ転送用フリップフロップ１８とイネーブル信
号転送用フリップフロップ２１を、デコーダ１６からの
信号を用いてリセットすることにより不要なＥＯＢ*符
号の前のＺＲＬ*符号を除去する。なお、ＺＲＬ*符号数
検出カウンタ１５はＥＯＢ*符号検出回路１４からの出
力によってリセットされる。
【００５５】次に、「．．．ＡＣ係数（ＡＣ*），ＺＲ
Ｌ*，ＺＲＬ*，ＥＯＢ*．．．」のＮ／Ｓ信号が入力端
子８１に入力したときの図３の動作について、図６を用
いて説明する。図６において、入力端子８１に入力した
「ＡＣ係数（ＡＣ*），ＺＲＬ*，ＺＲＬ*，ＥＯＢ*」の
信号は図示されないクロック信号によって各フリップフ
ロップ１７〜２０でシフトされ、図６のＮ／Ｓで示すよ
うに順次シフトされ、フリップフロップ１７，１８，１
９のＱ端子Ｄ１，Ｄ２，Ｄ３では、図６のＤ１，Ｄ２，
Ｄ３で示すような波形となり、フリップフロップ２０で
さらにシフトされ図６のＮ／ＳOUT信号として出力端子
８３から次段の記憶手段１１に出力される。このとき、
入力端子８２に入力するイネーブル信号（ＥＮ）は、図
６のＥＮに示すように、図示されないクロック信号によ
ってイネーブル信号転送用フリップフロップ２１〜２４
でシフトされ、ＥＮOUT信号として出力端子８５から次
段の記憶手段１１に出力される。
Ｌ*，ＺＲＬ*，ＥＯＢ*．．．」のＮ／Ｓ信号が入力端
子８１に入力したときの図３の動作について、図６を用
いて説明する。図６において、入力端子８１に入力した
「ＡＣ係数（ＡＣ*），ＺＲＬ*，ＺＲＬ*，ＥＯＢ*」の
信号は図示されないクロック信号によって各フリップフ
ロップ１７〜２０でシフトされ、図６のＮ／Ｓで示すよ
うに順次シフトされ、フリップフロップ１７，１８，１
９のＱ端子Ｄ１，Ｄ２，Ｄ３では、図６のＤ１，Ｄ２，
Ｄ３で示すような波形となり、フリップフロップ２０で
さらにシフトされ図６のＮ／ＳOUT信号として出力端子
８３から次段の記憶手段１１に出力される。このとき、
入力端子８２に入力するイネーブル信号（ＥＮ）は、図
６のＥＮに示すように、図示されないクロック信号によ
ってイネーブル信号転送用フリップフロップ２１〜２４
でシフトされ、ＥＮOUT信号として出力端子８５から次
段の記憶手段１１に出力される。
【００５６】時間ｔ２で入力端子８１にＺＲＬ*が入力
した次のクロック（時間ｔ３）でＺＲＬ*信号はフリッ
プフロップ１７のＱ出力端子Ｄ１に現れるので、このと
きにＺＲＬ*符号検出回路１３の出力端子に論理「Ｈ」
が現れ、この論理「Ｈ」は次のクロック（時間ｔ４）で
フリップフロップ２５のＱ出力端子に現れる（信号
Ｘ）。この場合、ＺＲＬ*は２個連続して入力端子８１
から入力するので、Ｘは２クロック連続して時間ｔ４と
ｔ５で論理「Ｈ」となる。
した次のクロック（時間ｔ３）でＺＲＬ*信号はフリッ
プフロップ１７のＱ出力端子Ｄ１に現れるので、このと
きにＺＲＬ*符号検出回路１３の出力端子に論理「Ｈ」
が現れ、この論理「Ｈ」は次のクロック（時間ｔ４）で
フリップフロップ２５のＱ出力端子に現れる（信号
Ｘ）。この場合、ＺＲＬ*は２個連続して入力端子８１
から入力するので、Ｘは２クロック連続して時間ｔ４と
ｔ５で論理「Ｈ」となる。
【００５７】ＺＲＬ*符号数検出カウンタ１５はＺＲＬ*
符号検出回路１３からの出力をカウントする。この場合
は、Ｘは２クロック連続して論理「Ｈ」となるのでＺＲ
Ｌ*符号数検出カウンタ１５の出力ＺＣは時間ｔ５で”
２”となる。ＺＲＬ*符号数検出カウンタ１５からの出
力信号”２”は、デコーダ１６でデコードされ、ＯＵＴ
＜３：０＞＝３、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ
＜１＞＝１，ＯＵＴ＜２＞＝０，ＯＵＴ＜３＞＝０とな
る。
符号検出回路１３からの出力をカウントする。この場合
は、Ｘは２クロック連続して論理「Ｈ」となるのでＺＲ
Ｌ*符号数検出カウンタ１５の出力ＺＣは時間ｔ５で”
２”となる。ＺＲＬ*符号数検出カウンタ１５からの出
力信号”２”は、デコーダ１６でデコードされ、ＯＵＴ
＜３：０＞＝３、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ
＜１＞＝１，ＯＵＴ＜２＞＝０，ＯＵＴ＜３＞＝０とな
る。
【００５８】一方、この例では、時間ｔ４で入力端子８
１にＥＯＢ*信号が入力した次のクロック（時間ｔ５）
でＥＯＢ*信号はフリップフロップ１７のＱ出力端子Ｄ
１に現れるので、時間ｔ５でＥＯＢ*符号検出回路１４
の出力端子に論理「Ｈ」が現れる（信号Ｙ）。
１にＥＯＢ*信号が入力した次のクロック（時間ｔ５）
でＥＯＢ*信号はフリップフロップ１７のＱ出力端子Ｄ
１に現れるので、時間ｔ５でＥＯＢ*符号検出回路１４
の出力端子に論理「Ｈ」が現れる（信号Ｙ）。
【００５９】時間ｔ５で、ＸとＹがともに論理「Ｈ」に
なるので、時間ｔ５で２入力ＡＮＤ回路３０から論理
「Ｈ」が出力される（図６の”３０”）。２入力ＡＮＤ
回路３０の出力が論理「Ｈ」になったときに、デコーダ
１６の出力ＯＵＴ＜３：０＞は３、すなわち、ＯＵＴ＜
３＞＝０、ＯＵＴ＜２＞＝０であり、かつ入力端子８４
に入力するＲＥＳＥＴ信号は立ち上げ時以外は論理
「Ｈ」であるので、３入力論理回路２６，２７の出力は
図４から共に論理「Ｌ」になる。従って、フリップフロ
ップ１８，１９のＲ（リセット）端子に論理「Ｌ」が印
加され、フリップフロップ１８，１９の内容はクリアさ
れる。すなわち、ＺＲＬ*は図６のＤ２，Ｄ３に示すよ
うに２入力ＡＮＤ回路３０の出力が論理「Ｈ」のときに
ＥＯＢ*で置き換えられる。このように２つのＺＲＬ*が
同時にＥＯＢ*で置き換えられたＮ／Ｓ信号はフリップ
フロップ１９，２０でシフトされ、Ｎ／ＳOUTとして出
力端子８３から出力される。
なるので、時間ｔ５で２入力ＡＮＤ回路３０から論理
「Ｈ」が出力される（図６の”３０”）。２入力ＡＮＤ
回路３０の出力が論理「Ｈ」になったときに、デコーダ
１６の出力ＯＵＴ＜３：０＞は３、すなわち、ＯＵＴ＜
３＞＝０、ＯＵＴ＜２＞＝０であり、かつ入力端子８４
に入力するＲＥＳＥＴ信号は立ち上げ時以外は論理
「Ｈ」であるので、３入力論理回路２６，２７の出力は
図４から共に論理「Ｌ」になる。従って、フリップフロ
ップ１８，１９のＲ（リセット）端子に論理「Ｌ」が印
加され、フリップフロップ１８，１９の内容はクリアさ
れる。すなわち、ＺＲＬ*は図６のＤ２，Ｄ３に示すよ
うに２入力ＡＮＤ回路３０の出力が論理「Ｈ」のときに
ＥＯＢ*で置き換えられる。このように２つのＺＲＬ*が
同時にＥＯＢ*で置き換えられたＮ／Ｓ信号はフリップ
フロップ１９，２０でシフトされ、Ｎ／ＳOUTとして出
力端子８３から出力される。
【００６０】一方、３入力論理回路２６，２７の論理
「Ｌ」は、イネーブル信号転送用フリップフロップ２
１，２２のＲ（リセット）端子に印加され、イネーブル
信号転送用フリップフロップ２１，２２の内容は時間ｔ
５でクリアされる。図６の”２１”、”２２”の点線の
部分が実線で置き換えられる。このように２つのＺＲＬ
*がＥＯＢ*で置き換えられると同時に、２つのイネーブ
ル信号もクリアされ、その後フリップフロップ２３，２
４でシフトされ、ＥＮOUTとして出力端子８５から出力
される。
「Ｌ」は、イネーブル信号転送用フリップフロップ２
１，２２のＲ（リセット）端子に印加され、イネーブル
信号転送用フリップフロップ２１，２２の内容は時間ｔ
５でクリアされる。図６の”２１”、”２２”の点線の
部分が実線で置き換えられる。このように２つのＺＲＬ
*がＥＯＢ*で置き換えられると同時に、２つのイネーブ
ル信号もクリアされ、その後フリップフロップ２３，２
４でシフトされ、ＥＮOUTとして出力端子８５から出力
される。
【００６１】このように、本発明においては、ＺＲＬ*
符号数検出カウンタ１５のカウント値ＺＣ（２）にした
がって、データ転送用フリップフロップ１８，１９とイ
ネーブル信号転送用フリップフロップ２１，２２を、デ
コーダ１６からの信号を用いてリセットすることにより
ＥＯＢ*符号の前の不要な２つのＺＲＬ*符号を除去す
る。なお、ＺＲＬ*符号数検出カウンタ１５はＥＯＢ*符
号検出回路１４からの出力によってリセットされる。
符号数検出カウンタ１５のカウント値ＺＣ（２）にした
がって、データ転送用フリップフロップ１８，１９とイ
ネーブル信号転送用フリップフロップ２１，２２を、デ
コーダ１６からの信号を用いてリセットすることにより
ＥＯＢ*符号の前の不要な２つのＺＲＬ*符号を除去す
る。なお、ＺＲＬ*符号数検出カウンタ１５はＥＯＢ*符
号検出回路１４からの出力によってリセットされる。
【００６２】次に、「．．．ＡＣ係数（ＡＣ*），ＺＲ
Ｌ*，ＺＲＬ*，ＺＲＬ*，ＥＯＢ*．．．」のＮ／Ｓ信号
が入力端子８１に入力したときの図３の動作について、
図７を用いて説明する。図３において、入力端子８１に
入力したＡＣ係数（ＡＣ*），ＺＲＬ*，ＺＲＬ*，ＺＲ
Ｌ*，ＥＯＢ*の信号は図示されないクロック信号によっ
て各フリップフロップ１７〜２０でシフトされ、図７の
Ｎ／Ｓで示すように順次シフトされ、フリップフロップ
１７，１８，１９のＱ端子Ｄ１，Ｄ２，Ｄ３では、図７
のＤ１，Ｄ２，Ｄ３で示すような波形となり、フリップ
フロップ２０でさらにシフトされ図７のＮ／ＳOUT信号
として出力端子８３から次段の記憶手段１１に出力され
る。このとき、入力端子８２に入力するイネーブル信号
（ＥＮ）は、図７のＥＮに示すように、図示されないク
ロック信号によってイネーブル信号転送用フリップフロ
ップ２１〜２４でシフトされ、ＥＮOUT信号として出力
端子８５から次段の記憶手段１１に出力される。
Ｌ*，ＺＲＬ*，ＺＲＬ*，ＥＯＢ*．．．」のＮ／Ｓ信号
が入力端子８１に入力したときの図３の動作について、
図７を用いて説明する。図３において、入力端子８１に
入力したＡＣ係数（ＡＣ*），ＺＲＬ*，ＺＲＬ*，ＺＲ
Ｌ*，ＥＯＢ*の信号は図示されないクロック信号によっ
て各フリップフロップ１７〜２０でシフトされ、図７の
Ｎ／Ｓで示すように順次シフトされ、フリップフロップ
１７，１８，１９のＱ端子Ｄ１，Ｄ２，Ｄ３では、図７
のＤ１，Ｄ２，Ｄ３で示すような波形となり、フリップ
フロップ２０でさらにシフトされ図７のＮ／ＳOUT信号
として出力端子８３から次段の記憶手段１１に出力され
る。このとき、入力端子８２に入力するイネーブル信号
（ＥＮ）は、図７のＥＮに示すように、図示されないク
ロック信号によってイネーブル信号転送用フリップフロ
ップ２１〜２４でシフトされ、ＥＮOUT信号として出力
端子８５から次段の記憶手段１１に出力される。
【００６３】時間ｔ２で入力端子８１にＺＲＬ*が入力
した次のクロック（時間ｔ３）でＺＲＬ*信号はフリッ
プフロップ１７のＱ出力端子Ｄ１に現れるので、このと
きにＺＲＬ*符号検出回路１３の出力端子に論理「Ｈ」
が現れ、この論理「Ｈ」は次のクロック（時間ｔ４）で
フリップフロップ２５のＱ出力端子に現れる（信号
Ｘ）。この場合、ＺＲＬ*は３個連続して入力端子８１
から入力するので、Ｘは３クロック連続して時間ｔ４，
ｔ５，ｔ６で論理「Ｈ」となる。
した次のクロック（時間ｔ３）でＺＲＬ*信号はフリッ
プフロップ１７のＱ出力端子Ｄ１に現れるので、このと
きにＺＲＬ*符号検出回路１３の出力端子に論理「Ｈ」
が現れ、この論理「Ｈ」は次のクロック（時間ｔ４）で
フリップフロップ２５のＱ出力端子に現れる（信号
Ｘ）。この場合、ＺＲＬ*は３個連続して入力端子８１
から入力するので、Ｘは３クロック連続して時間ｔ４，
ｔ５，ｔ６で論理「Ｈ」となる。
【００６４】ＺＲＬ*符号数検出カウンタ１５はＺＲＬ*
符号検出回路１３からの出力をカウントする。この場合
は、Ｘは３クロック連続して論理「Ｈ」となるのでＺＲ
Ｌ*符号数検出カウンタ１５の出力ＺＣは時間ｔ６で”
３”となる。ＺＲＬ*符号数検出カウンタ１５からの出
力信号”３”は、デコーダ１６でデコードされ、ＯＵＴ
＜３：０＞＝１、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ
＜１＞＝０，ＯＵＴ＜２＞＝０，ＯＵＴ＜３＞＝０とな
る。
符号検出回路１３からの出力をカウントする。この場合
は、Ｘは３クロック連続して論理「Ｈ」となるのでＺＲ
Ｌ*符号数検出カウンタ１５の出力ＺＣは時間ｔ６で”
３”となる。ＺＲＬ*符号数検出カウンタ１５からの出
力信号”３”は、デコーダ１６でデコードされ、ＯＵＴ
＜３：０＞＝１、すなわち、ＯＵＴ＜０＞＝１，ＯＵＴ
＜１＞＝０，ＯＵＴ＜２＞＝０，ＯＵＴ＜３＞＝０とな
る。
【００６５】一方、この例では、時間ｔ５で入力端子８
１にＥＯＢ*信号が入力した次のクロック（時間ｔ６）
でＥＯＢ*信号はフリップフロップ１７のＱ出力端子Ｄ
１に現れるので、時間ｔ６でＥＯＢ*符号検出回路１４
の出力端子に論理「Ｈ」が現れる（信号Ｙ）。
１にＥＯＢ*信号が入力した次のクロック（時間ｔ６）
でＥＯＢ*信号はフリップフロップ１７のＱ出力端子Ｄ
１に現れるので、時間ｔ６でＥＯＢ*符号検出回路１４
の出力端子に論理「Ｈ」が現れる（信号Ｙ）。
【００６６】時間ｔ６で、ＸとＹがともに論理「Ｈ」に
なるので、時間ｔ６で２入力ＡＮＤ回路３０から論理
「Ｈ」が出力される（図７の”３０”）。２入力ＡＮＤ
回路３０の出力が論理「Ｈ」になったときに、デコーダ
１６の出力ＯＵＴ＜３：０＞は１、すなわち、ＯＵＴ＜
３＞＝０、ＯＵＴ＜２＞＝０、ＯＵＴ＜１＞＝０であ
り、かつ入力端子８４に入力するＲＥＳＥＴ信号は立ち
上げ時以外は論理「Ｈ」であるので、３入力論理回路２
６，２７，２８の出力は共に図４から論理「Ｌ」にな
る。従って、フリップフロップ１８，１９，２０のＲ
（リセット）端子に論理「Ｌ」が印加され、フリップフ
ロップ１８，１９，２０の内容はクリアされる。すなわ
ち、ＺＲＬ*は図７のＤ２，Ｄ３，Ｎ／ＳOUTに示すよう
に２入力ＡＮＤ回路３０の出力が論理「Ｈ」のときにＥ
ＯＢ*で置き換えられる。このように３つのＺＲＬ*が同
時にＥＯＢ*で置き換えられたＮ／Ｓ信号はフリップフ
ロップ１９，２０でシフトされ、Ｎ／ＳOUTとして出力
端子８３から出力される。
なるので、時間ｔ６で２入力ＡＮＤ回路３０から論理
「Ｈ」が出力される（図７の”３０”）。２入力ＡＮＤ
回路３０の出力が論理「Ｈ」になったときに、デコーダ
１６の出力ＯＵＴ＜３：０＞は１、すなわち、ＯＵＴ＜
３＞＝０、ＯＵＴ＜２＞＝０、ＯＵＴ＜１＞＝０であ
り、かつ入力端子８４に入力するＲＥＳＥＴ信号は立ち
上げ時以外は論理「Ｈ」であるので、３入力論理回路２
６，２７，２８の出力は共に図４から論理「Ｌ」にな
る。従って、フリップフロップ１８，１９，２０のＲ
（リセット）端子に論理「Ｌ」が印加され、フリップフ
ロップ１８，１９，２０の内容はクリアされる。すなわ
ち、ＺＲＬ*は図７のＤ２，Ｄ３，Ｎ／ＳOUTに示すよう
に２入力ＡＮＤ回路３０の出力が論理「Ｈ」のときにＥ
ＯＢ*で置き換えられる。このように３つのＺＲＬ*が同
時にＥＯＢ*で置き換えられたＮ／Ｓ信号はフリップフ
ロップ１９，２０でシフトされ、Ｎ／ＳOUTとして出力
端子８３から出力される。
【００６７】一方、３入力論理回路２６，２７，２８の
論理「Ｌ」は、イネーブル信号転送用フリップフロップ
２１，２２，２３のＲ（リセット）端子に印加され、イ
ネーブル信号転送用フリップフロップ２１，２２の内容
は時間ｔ６でクリアされる。図６の”２１”、”２
２”、”２３”の点線の部分が実線で置き換えられる。
このように３つのＺＲＬ*がＥＯＢ*で置き換えられると
同時に、３つのイネーブル信号もクリアされ、その後フ
リップフロップ２３，２４でシフトされ、ＥＮOUTとし
て出力端子８５から出力される。
論理「Ｌ」は、イネーブル信号転送用フリップフロップ
２１，２２，２３のＲ（リセット）端子に印加され、イ
ネーブル信号転送用フリップフロップ２１，２２の内容
は時間ｔ６でクリアされる。図６の”２１”、”２
２”、”２３”の点線の部分が実線で置き換えられる。
このように３つのＺＲＬ*がＥＯＢ*で置き換えられると
同時に、３つのイネーブル信号もクリアされ、その後フ
リップフロップ２３，２４でシフトされ、ＥＮOUTとし
て出力端子８５から出力される。
【００６８】このように、この例においては、ＺＲＬ*
符号数検出カウンタ１５のカウント値ＺＣ（３）にした
がって、データ転送用フリップフロップ１８，１９，２
０とイネーブル信号転送用フリップフロップ２１，２
２，２３を、デコーダ１６からの信号を用いてリセット
することによりＥＯＢ*符号の前の不要な３つのＺＲＬ*
符号を除去する。なお、ＺＲＬ*符号数検出カウンタ１
５はＥＯＢ*符号検出回路１４からの出力によってリセ
ットされる。
符号数検出カウンタ１５のカウント値ＺＣ（３）にした
がって、データ転送用フリップフロップ１８，１９，２
０とイネーブル信号転送用フリップフロップ２１，２
２，２３を、デコーダ１６からの信号を用いてリセット
することによりＥＯＢ*符号の前の不要な３つのＺＲＬ*
符号を除去する。なお、ＺＲＬ*符号数検出カウンタ１
５はＥＯＢ*符号検出回路１４からの出力によってリセ
ットされる。
【００６９】実施の形態３．なお、上記実施の形態２で
はデータ処理ユニット部分にデータ転送用フリップフロ
ップ１７〜２０およびイネーブル信号転送用フリップフ
ロップ２１〜２４を設けた回路を示したが、データ処理
ユニット部分にさらに記憶手段１１のアドレス生成部を
制御するアドレス制御ユニットを付加してもよい。その
例を実施の形態３として図８、図９に示す。
はデータ処理ユニット部分にデータ転送用フリップフロ
ップ１７〜２０およびイネーブル信号転送用フリップフ
ロップ２１〜２４を設けた回路を示したが、データ処理
ユニット部分にさらに記憶手段１１のアドレス生成部を
制御するアドレス制御ユニットを付加してもよい。その
例を実施の形態３として図８、図９に示す。
【００７０】図８において、９はグループ化ユニット、
１０はデータ処理ユニット、１１は記憶手段、３２はア
ドレス制御ユニットである。８６はＲUV信号の入力端
子、８は符号化信号の出力端子である。また、図９は図
８におけるデータ処理ユニット１０とアドレス制御ユニ
ット３２の一実施の形態を示す回路図である。図９にお
いて、１３はＺＲＬ*符号検出回路、１４はＥＯＢ*符号
検出回路、１５はＺＲＬ*符号数検出カウンタ、１７は
データ転送用フリップフロップ、２１はイネーブル信号
転送用フリップフロップ、３１はインバータ回路、３
３，４６は遅延調整用フリップフロップ、３４は２入力
ＡＮＤ回路、３５は減算器、３６はアドレス設定用ロー
ド付きカウンタ（以後アドレスカウンタと呼ぶ）、３７
は２入力ＯＲ回路、８１はＮ／Ｓ信号の入力端子、８２
はイネーブル信号（ＥＮ）の入力端子、８３はＮ／Ｓ信
号の出力端子、８７は書き込みアドレス信号（ＷＡ）の
出力端子である。図１０は記憶手段１１の詳細回路を示
す図である。図１０において、８３はＮ／Ｓ信号の入力
端子、８７は書き込みアドレス信号（ＷＡ）の入力端子
である。図１１は、本発明の実施の形態３における各部
の信号のタイミングチャートを示す図である。
１０はデータ処理ユニット、１１は記憶手段、３２はア
ドレス制御ユニットである。８６はＲUV信号の入力端
子、８は符号化信号の出力端子である。また、図９は図
８におけるデータ処理ユニット１０とアドレス制御ユニ
ット３２の一実施の形態を示す回路図である。図９にお
いて、１３はＺＲＬ*符号検出回路、１４はＥＯＢ*符号
検出回路、１５はＺＲＬ*符号数検出カウンタ、１７は
データ転送用フリップフロップ、２１はイネーブル信号
転送用フリップフロップ、３１はインバータ回路、３
３，４６は遅延調整用フリップフロップ、３４は２入力
ＡＮＤ回路、３５は減算器、３６はアドレス設定用ロー
ド付きカウンタ（以後アドレスカウンタと呼ぶ）、３７
は２入力ＯＲ回路、８１はＮ／Ｓ信号の入力端子、８２
はイネーブル信号（ＥＮ）の入力端子、８３はＮ／Ｓ信
号の出力端子、８７は書き込みアドレス信号（ＷＡ）の
出力端子である。図１０は記憶手段１１の詳細回路を示
す図である。図１０において、８３はＮ／Ｓ信号の入力
端子、８７は書き込みアドレス信号（ＷＡ）の入力端子
である。図１１は、本発明の実施の形態３における各部
の信号のタイミングチャートを示す図である。
【００７１】次に図８および図９の動作について、図８
〜図１１を用いて説明する。伝送されるべきデータは８
×８のブロック単位で扱い、第１番目のデータをＤＣ係
数、第２番目から第６４番目までをＡＣ係数とする。ま
ず、図８において、入力端子８６に入力されたジグザグ
順序に並び変えられた６４個の量子化データＲUVは、エ
ントロピ符号化部６中のグループ化ユニット９で、係数
ＲUVの値に従ってラン長（Ｎ）およびグループ番号
（Ｓ）およびイネーブル信号（ＥＮ）をそれぞれ端子８
１および端子８２に出力する。またグループ化ユニット
９はデータＲUVが１６個連続して０の値をとると１個の
ＺＲＬ*符号を出力する。ＺＲＬ*符号はＲ00を除く６３
個の係数が対象となるので１ブロック（８×８画素）に
は最高３シンボル（１６×３＝４８）しか出現しない。
〜図１１を用いて説明する。伝送されるべきデータは８
×８のブロック単位で扱い、第１番目のデータをＤＣ係
数、第２番目から第６４番目までをＡＣ係数とする。ま
ず、図８において、入力端子８６に入力されたジグザグ
順序に並び変えられた６４個の量子化データＲUVは、エ
ントロピ符号化部６中のグループ化ユニット９で、係数
ＲUVの値に従ってラン長（Ｎ）およびグループ番号
（Ｓ）およびイネーブル信号（ＥＮ）をそれぞれ端子８
１および端子８２に出力する。またグループ化ユニット
９はデータＲUVが１６個連続して０の値をとると１個の
ＺＲＬ*符号を出力する。ＺＲＬ*符号はＲ00を除く６３
個の係数が対象となるので１ブロック（８×８画素）に
は最高３シンボル（１６×３＝４８）しか出現しない。
【００７２】図８中のデータ処理ユニット１０はグルー
プ化ユニット９より出力されたラン長・グループ番号
（Ｎ／Ｓ）とイネーブル信号（ＥＮ）を受け、有効係数
（Ｓ）またはＺＲＬ*符号を認識する。ラン長（Ｎ）お
よび認識された有効係数（Ｓ）はラン長・グループ番号
（Ｎ／Ｓ）として記憶手段１１へ送られる。データ処理
ユニット１０で認識されたＺＲＬ*符号は一旦記憶手段
１１に格納された後、ＺＲＬ*符号の後にＥＯＢ*符号が
検出されると、書き込みアドレス信号ＷＡにしたがって
ハフマン符号化部１２で符号化される前に取り除かれ
る。このように、記憶手段１１はグループ化ユニット９
から送られたＺＲＬ*信号をＷＡ信号によって削除する
ために設けられる。記憶手段１１に一旦格納されたデー
タ群は、ハフマン符号化部１２に送られ、ハフマン符号
化処理を行う。
プ化ユニット９より出力されたラン長・グループ番号
（Ｎ／Ｓ）とイネーブル信号（ＥＮ）を受け、有効係数
（Ｓ）またはＺＲＬ*符号を認識する。ラン長（Ｎ）お
よび認識された有効係数（Ｓ）はラン長・グループ番号
（Ｎ／Ｓ）として記憶手段１１へ送られる。データ処理
ユニット１０で認識されたＺＲＬ*符号は一旦記憶手段
１１に格納された後、ＺＲＬ*符号の後にＥＯＢ*符号が
検出されると、書き込みアドレス信号ＷＡにしたがって
ハフマン符号化部１２で符号化される前に取り除かれ
る。このように、記憶手段１１はグループ化ユニット９
から送られたＺＲＬ*信号をＷＡ信号によって削除する
ために設けられる。記憶手段１１に一旦格納されたデー
タ群は、ハフマン符号化部１２に送られ、ハフマン符号
化処理を行う。
【００７３】次に、「．．．ＡＣ係数（ＡＣ*），ＺＲ
Ｌ*，ＺＲＬ*，ＺＲＬ*，ＥＯＢ*．．．」のＮ／Ｓ信号
が入力端子８１に入力したときの図９の動作について、
図１１を用いて説明する。図９において、入力端子８１
に入力したＡＣ係数（ＡＣ*）＋ＺＲＬ*，ＺＲＬ*，Ｚ
ＲＬ*，ＥＯＢ*の信号は図示されないクロック信号によ
ってフリップフロップ１７で順次シフトされ、Ｎ／Ｓ
OUT信号として出力端子８３から次段の記憶手段１１に
出力される。このとき、入力端子８２に入力するイネー
ブル信号（ＥＮ）は、図１１のＥＮに示すように、図示
されないクロック信号によってイネーブル信号転送用フ
リップフロップ２１でシフトされる。
Ｌ*，ＺＲＬ*，ＺＲＬ*，ＥＯＢ*．．．」のＮ／Ｓ信号
が入力端子８１に入力したときの図９の動作について、
図１１を用いて説明する。図９において、入力端子８１
に入力したＡＣ係数（ＡＣ*）＋ＺＲＬ*，ＺＲＬ*，Ｚ
ＲＬ*，ＥＯＢ*の信号は図示されないクロック信号によ
ってフリップフロップ１７で順次シフトされ、Ｎ／Ｓ
OUT信号として出力端子８３から次段の記憶手段１１に
出力される。このとき、入力端子８２に入力するイネー
ブル信号（ＥＮ）は、図１１のＥＮに示すように、図示
されないクロック信号によってイネーブル信号転送用フ
リップフロップ２１でシフトされる。
【００７４】一方、ＺＲＬ*は３個連続して時間ｔ２，
ｔ３，ｔ４で入力端子８１に入力するので、ＺＲＬ*符
号検出回路１３の出力端子には３クロック連続して、時
間ｔ２，ｔ３，ｔ４で論理「Ｈ」が現れ、この論理
「Ｈ」は、遅延調整用フリップフロップ３３でシフトさ
れ、時間ｔ３，ｔ４，ｔ５で遅延調整用フリップフロッ
プ３３のＱ出力端子に現れる。
ｔ３，ｔ４で入力端子８１に入力するので、ＺＲＬ*符
号検出回路１３の出力端子には３クロック連続して、時
間ｔ２，ｔ３，ｔ４で論理「Ｈ」が現れ、この論理
「Ｈ」は、遅延調整用フリップフロップ３３でシフトさ
れ、時間ｔ３，ｔ４，ｔ５で遅延調整用フリップフロッ
プ３３のＱ出力端子に現れる。
【００７５】ＺＲＬ*符号数検出カウンタ１５はＺＲＬ*
符号検出回路１３からの出力をカウントする。この場合
は、ＺＲＬ*符号検出回路１３からの出力は、３クロッ
ク連続して論理「Ｈ」となるので、ＺＲＬ*符号数検出
カウンタ１５の出力ＺＣは時間ｔ５で”３”となる。
符号検出回路１３からの出力をカウントする。この場合
は、ＺＲＬ*符号検出回路１３からの出力は、３クロッ
ク連続して論理「Ｈ」となるので、ＺＲＬ*符号数検出
カウンタ１５の出力ＺＣは時間ｔ５で”３”となる。
【００７６】一方、この例では、時間ｔ５で入力端子８
１にＥＯＢ*信号が入力し、それと同時のクロック（時
間ｔ５）でＥＯＢ*信号はＥＯＢ*符号検出回路１４の出
力端子Ｄ１に現れる。したがって、時間ｔ５において、
ＺＲＬ*符号検出回路１３からの出力とＥＯＢ*符号検出
回路１４の出力がともに論理「Ｈ」になるので、時間ｔ
５で２入力ＡＮＤ回路３４から論理「Ｈ」が出力される
（図１１の”３４”）。
１にＥＯＢ*信号が入力し、それと同時のクロック（時
間ｔ５）でＥＯＢ*信号はＥＯＢ*符号検出回路１４の出
力端子Ｄ１に現れる。したがって、時間ｔ５において、
ＺＲＬ*符号検出回路１３からの出力とＥＯＢ*符号検出
回路１４の出力がともに論理「Ｈ」になるので、時間ｔ
５で２入力ＡＮＤ回路３４から論理「Ｈ」が出力される
（図１１の”３４”）。
【００７７】ＷＡ信号はＮ／ＳOUT信号と同期して、Ｚ
ＲＬ*信号を書き込むためのアドレス信号であり、最初
のＺＲＬ*信号が記憶手段１１中のアドレスＮに対応
し、２つ目のＺＲＬ*信号が記憶手段１１中のアドレス
Ｎ＋１に対応し、３つ目のＺＲＬ*信号が記憶手段１１
中のアドレスＮ＋２に対応している（図１１中のＮ／Ｓ
OUTとＷＡを参照）。
ＲＬ*信号を書き込むためのアドレス信号であり、最初
のＺＲＬ*信号が記憶手段１１中のアドレスＮに対応
し、２つ目のＺＲＬ*信号が記憶手段１１中のアドレス
Ｎ＋１に対応し、３つ目のＺＲＬ*信号が記憶手段１１
中のアドレスＮ＋２に対応している（図１１中のＮ／Ｓ
OUTとＷＡを参照）。
【００７８】図１０は記憶手段１１の詳細を示す図であ
る。記憶手段１１は、入力端子８３に入力したＮ／Ｓ信
号が端子８７から入力したＷＡ信号のアドレスに書き込
まれるように構成されている。したがって、ＷＡ信号は
順次インクリメントされるので、図１０に示すように、
「ＡＣ係数（ＡＣ*），ＺＲＬ*，ＺＲＬ*，ＺＲＬ*，Ｅ
ＯＢ*．．．」のＮ／Ｓ信号は通常の場合、アドレスＮ
−１，Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３の順に書き込まれ
る。
る。記憶手段１１は、入力端子８３に入力したＮ／Ｓ信
号が端子８７から入力したＷＡ信号のアドレスに書き込
まれるように構成されている。したがって、ＷＡ信号は
順次インクリメントされるので、図１０に示すように、
「ＡＣ係数（ＡＣ*），ＺＲＬ*，ＺＲＬ*，ＺＲＬ*，Ｅ
ＯＢ*．．．」のＮ／Ｓ信号は通常の場合、アドレスＮ
−１，Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３の順に書き込まれ
る。
【００７９】次に、ＺＲＬ＊符号数検出カウンタ１５か
らの出力にしたがって、記憶手段１１に書き込むアドレ
スの順序が変更されることについて説明する。
らの出力にしたがって、記憶手段１１に書き込むアドレ
スの順序が変更されることについて説明する。
【００８０】ＺＲＬ*符号の後が有効シンボルの時はそ
のままアドレスカウンタ３６をインクリメントしてブロ
ックデータを次段の記憶手段１１に書き込む。ＺＲＬ*
符号の後がＥＯＢ*符号の時は、ＥＯＢ*符号検出回路１
３によりＺＲＬ*符号数検出カウンタ１５のカウント値
ＺＣをアドレスカウンタ３６のカウント値ＷＡより減算
した結果ＷＤをアドレスカウンタ３６にロードする。そ
の後にＺＲＬ*符号数検出カウンタ１５はＥＯＢ*符号検
出回路１４からの反転出力によってリセットされる。
のままアドレスカウンタ３６をインクリメントしてブロ
ックデータを次段の記憶手段１１に書き込む。ＺＲＬ*
符号の後がＥＯＢ*符号の時は、ＥＯＢ*符号検出回路１
３によりＺＲＬ*符号数検出カウンタ１５のカウント値
ＺＣをアドレスカウンタ３６のカウント値ＷＡより減算
した結果ＷＤをアドレスカウンタ３６にロードする。そ
の後にＺＲＬ*符号数検出カウンタ１５はＥＯＢ*符号検
出回路１４からの反転出力によってリセットされる。
【００８１】このように、この例においては、ＺＲＬ*
符号数検出カウンタ１５のカウント値ＺＣ（３）にした
がって、記憶手段１１中のＮのアドレスにＥＯＢ*符号
を書き込むことによって、ＮのアドレスＺＲＬ*符号か
らＥＯＢ*符号までの不要な３つのＺＲＬ*符号を無視す
ることによってＺＲＬ*符号を削除するのと同一効果が
得られる。
符号数検出カウンタ１５のカウント値ＺＣ（３）にした
がって、記憶手段１１中のＮのアドレスにＥＯＢ*符号
を書き込むことによって、ＮのアドレスＺＲＬ*符号か
らＥＯＢ*符号までの不要な３つのＺＲＬ*符号を無視す
ることによってＺＲＬ*符号を削除するのと同一効果が
得られる。
【００８２】実施の形態４．図１２は、本発明の第４の
実施の形態による画像符号化装置のジグザグ変換器の構
成を示すブロック図である。図１３は、本発明の実施の
形態４〜６によるエントロピ符号化部の構成を示すブロ
ック図である。図１２において、３８はＲＡＭを読み出
すためのアドレスを生成するカウンタ、３９はＲＡＭに
ブロックデータを書き込むためのアドレスを生成するた
めのカウンタ、４０はシリアル順序のアドレス値をジグ
ザグ順序に並び変えるためのジグザグアドレス変換器、
４１は読み出し用のアドレス値と書き込み用のアドレス
値を切り換えるためのセレクタ、４２はシリアル順序で
書き込まれたブロックデータをジグザグ順序に並び変え
るために一時的に格納するためのバッファ用ＲＡＭ、４
３は８×８のブロック内に何個の０データが存在するか
をカウントするための第１の０検出回路、４４は８×８
のブロックから何個の０データが出力されたかをカウン
トするための第２の０検出回路、４５は第１と第２の０
検出回路４３、４４から８×８のブロック内の最後の有
効係数を判別するためのＥＯＢ*判別回路である。図１
３はほぼ図２と同様であるが、端子８８からの入力信号
によってグループ化ユニット９が制御される点が図２と
異なっている。
実施の形態による画像符号化装置のジグザグ変換器の構
成を示すブロック図である。図１３は、本発明の実施の
形態４〜６によるエントロピ符号化部の構成を示すブロ
ック図である。図１２において、３８はＲＡＭを読み出
すためのアドレスを生成するカウンタ、３９はＲＡＭに
ブロックデータを書き込むためのアドレスを生成するた
めのカウンタ、４０はシリアル順序のアドレス値をジグ
ザグ順序に並び変えるためのジグザグアドレス変換器、
４１は読み出し用のアドレス値と書き込み用のアドレス
値を切り換えるためのセレクタ、４２はシリアル順序で
書き込まれたブロックデータをジグザグ順序に並び変え
るために一時的に格納するためのバッファ用ＲＡＭ、４
３は８×８のブロック内に何個の０データが存在するか
をカウントするための第１の０検出回路、４４は８×８
のブロックから何個の０データが出力されたかをカウン
トするための第２の０検出回路、４５は第１と第２の０
検出回路４３、４４から８×８のブロック内の最後の有
効係数を判別するためのＥＯＢ*判別回路である。図１
３はほぼ図２と同様であるが、端子８８からの入力信号
によってグループ化ユニット９が制御される点が図２と
異なっている。
【００８３】次に動作について説明する。量子化された
８×８のブロック毎のデータはカウンタ３９に供給され
る書込同期信号Ｗsyncに同期してシリアル順序でＲＡＭ
４２に書き込まれる。このときセレクタ４１はＢ側が選
択されている。カウンタ３９は０〜６３までカウントさ
れ、ＲＡＭ４２のアドレス０〜６３に量子化された８×
８のブロックのデータをシリアル順序で書き込む。この
とき、第１の０検出回路４３はシリアルデータ中に何個
の０データが存在したかをストアする。次に、セレクタ
４１はＡ側が選択され、ＲＡＭ４２に書き込まれた量子
化された８×８のブロックのデータはカウンタ３８の読
出同期信号Ｒsyncに同期してジグザグアドレス変換器４
０により、ジグザグ順序でＲＡＭ４２から読み出され
る。第１の０検出回路４３にストアされたカウント数か
ら最後の有効係数に対応して第２の０検出回路４４で読
み出されたカウント数を引きその値が残りのブロックデ
ータ数と一致したときは、ＥＯＢ*判別回路４５はその
有効係数が８×８のブロック内の最後の有効係数である
ことを判別し、その状態を論理「Ｌ」としてエントロピ
符号化部６のグループ化部へ送出する。この論理「Ｌ」
信号によりグループ化部ではブロック内の最後の有効係
数を受け取ったことを認識し、ＥＯＢ*符号を出力し、
そのブロックの符号化処理を終了させる。グループ化ユ
ニット９がこの論理「Ｌ」信号を認識せずに、バッファ
用ＲＡＭ４２からの出力である０データが１６個続いた
ときにはＺＲＬ*符号を出力し、符号化処理を継続す
る。
８×８のブロック毎のデータはカウンタ３９に供給され
る書込同期信号Ｗsyncに同期してシリアル順序でＲＡＭ
４２に書き込まれる。このときセレクタ４１はＢ側が選
択されている。カウンタ３９は０〜６３までカウントさ
れ、ＲＡＭ４２のアドレス０〜６３に量子化された８×
８のブロックのデータをシリアル順序で書き込む。この
とき、第１の０検出回路４３はシリアルデータ中に何個
の０データが存在したかをストアする。次に、セレクタ
４１はＡ側が選択され、ＲＡＭ４２に書き込まれた量子
化された８×８のブロックのデータはカウンタ３８の読
出同期信号Ｒsyncに同期してジグザグアドレス変換器４
０により、ジグザグ順序でＲＡＭ４２から読み出され
る。第１の０検出回路４３にストアされたカウント数か
ら最後の有効係数に対応して第２の０検出回路４４で読
み出されたカウント数を引きその値が残りのブロックデ
ータ数と一致したときは、ＥＯＢ*判別回路４５はその
有効係数が８×８のブロック内の最後の有効係数である
ことを判別し、その状態を論理「Ｌ」としてエントロピ
符号化部６のグループ化部へ送出する。この論理「Ｌ」
信号によりグループ化部ではブロック内の最後の有効係
数を受け取ったことを認識し、ＥＯＢ*符号を出力し、
そのブロックの符号化処理を終了させる。グループ化ユ
ニット９がこの論理「Ｌ」信号を認識せずに、バッファ
用ＲＡＭ４２からの出力である０データが１６個続いた
ときにはＺＲＬ*符号を出力し、符号化処理を継続す
る。
【００８４】次に、データＲUVの８×８のブロックの
（５，７）番目（４７番目）が有効係数ＡＣであり、ブ
ロックのジグザグ順序の（７，７）番目（シリアル順序
の６４番目）が無効係数０である場合を例にとって説明
する。図１４はデータブロックのジグザグ順序の（５，
７）番目（シリアル順序の４７番目）が有効係数ＡＣで
あり、データブロックのジグザグ順序（７，７）番目の
無効係数０である場合の信号処理を示すタイミングチャ
ートである。
（５，７）番目（４７番目）が有効係数ＡＣであり、ブ
ロックのジグザグ順序の（７，７）番目（シリアル順序
の６４番目）が無効係数０である場合を例にとって説明
する。図１４はデータブロックのジグザグ順序の（５，
７）番目（シリアル順序の４７番目）が有効係数ＡＣで
あり、データブロックのジグザグ順序（７，７）番目の
無効係数０である場合の信号処理を示すタイミングチャ
ートである。
【００８５】図１４において、書込同期信号Ｗsyncが論
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenが論理「Ｈ」になると同時に、セレクタ４１はＢの
方に切り替えられ、第２のカウンタ３９の出力Ｑに同期
して入力信号ＲUVがバッファ用ＲＡＭ４２中にシリアル
順序で書き込まれる。本例では入力信号ＲUVがDC,AC,0,
0,..,AC,...0,0,0であると仮定しているので、入力信号
ＲUVブロックの第１番目、第２番目および４７番目以外
は無効係数０である。ここで、ACは有効係数であり、す
なわち、０以外の数を含む係数である。従って、第１の
０検出回路４３は入力信号ＲUVの第３番目以降の０の数
をカウントし、入力信号ＲUVが第３番目以降、４７番目
を除き０であるので、第２のカウンタ３９のＱ出力から
６４個のクロック信号が出力されたときには、第０，
１，４７番目がカウントされないので、第１の０検出回
路４３の０カウント数は６１となる。
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenが論理「Ｈ」になると同時に、セレクタ４１はＢの
方に切り替えられ、第２のカウンタ３９の出力Ｑに同期
して入力信号ＲUVがバッファ用ＲＡＭ４２中にシリアル
順序で書き込まれる。本例では入力信号ＲUVがDC,AC,0,
0,..,AC,...0,0,0であると仮定しているので、入力信号
ＲUVブロックの第１番目、第２番目および４７番目以外
は無効係数０である。ここで、ACは有効係数であり、す
なわち、０以外の数を含む係数である。従って、第１の
０検出回路４３は入力信号ＲUVの第３番目以降の０の数
をカウントし、入力信号ＲUVが第３番目以降、４７番目
を除き０であるので、第２のカウンタ３９のＱ出力から
６４個のクロック信号が出力されたときには、第０，
１，４７番目がカウントされないので、第１の０検出回
路４３の０カウント数は６１となる。
【００８６】一方、読出同期信号Ｒsyncは、書込同期信
号Ｗsyncから１周期シフトされており、読出イネーブル
信号Ｒenは読出同期信号Ｒsyncの１サイクル後に論理
「Ｈ」になる。読出イネーブル信号Ｒenが論理「Ｈ」に
なると、第１のカウンタ３８が動作を開始し出力端子３
８Ｑにクロック0,1,2,.........61,62,63を発生する。
このクロックに同期して、ジグザグアドレス変換器４０
はジグザグアドレス0,1,8,16,.....47,55,62,63を出力
する。このジグザグアドレス変換器４０からのジグザグ
アドレス0,1,8,16,.....47,55,62,63によってバッファ
用ＲＡＭ４２にストアされた入力信号ＲUV信号DC,AC,0,
0,..,AC,...0,0,0がバッファ用ＲＡＭ４２の出力端子４
２Ｑから出力される。第２の０検出回路４４はバッファ
用ＲＡＭ４２から出力されるデータの０をカウントし、
0,0,1,2,.........57,58,59,60,61を得る。ＥＯＢ*判別
回路４５では、第１の０検出回路４３の出力結果である
数値６１から、バッファ用ＲＡＭ４２の出力が０でない
ときの第２の０検出回路４４のカウント数５８を引き、
ＡＣ（５，７）の後に現れる０の残り数が３であり、か
つ残りのブロックデータの数が３であることを知る。従
って、ＥＯＢ*判別回路４５は第２の０検出回路４４の
出力数５８の次のクロックでＥＯＢ*判別回路４５の出
力を論理「Ｌ」にする。
号Ｗsyncから１周期シフトされており、読出イネーブル
信号Ｒenは読出同期信号Ｒsyncの１サイクル後に論理
「Ｈ」になる。読出イネーブル信号Ｒenが論理「Ｈ」に
なると、第１のカウンタ３８が動作を開始し出力端子３
８Ｑにクロック0,1,2,.........61,62,63を発生する。
このクロックに同期して、ジグザグアドレス変換器４０
はジグザグアドレス0,1,8,16,.....47,55,62,63を出力
する。このジグザグアドレス変換器４０からのジグザグ
アドレス0,1,8,16,.....47,55,62,63によってバッファ
用ＲＡＭ４２にストアされた入力信号ＲUV信号DC,AC,0,
0,..,AC,...0,0,0がバッファ用ＲＡＭ４２の出力端子４
２Ｑから出力される。第２の０検出回路４４はバッファ
用ＲＡＭ４２から出力されるデータの０をカウントし、
0,0,1,2,.........57,58,59,60,61を得る。ＥＯＢ*判別
回路４５では、第１の０検出回路４３の出力結果である
数値６１から、バッファ用ＲＡＭ４２の出力が０でない
ときの第２の０検出回路４４のカウント数５８を引き、
ＡＣ（５，７）の後に現れる０の残り数が３であり、か
つ残りのブロックデータの数が３であることを知る。従
って、ＥＯＢ*判別回路４５は第２の０検出回路４４の
出力数５８の次のクロックでＥＯＢ*判別回路４５の出
力を論理「Ｌ」にする。
【００８７】この論理「Ｌ」信号は次段のエントロピ符
号化部６において、グループ化され、その後ハフマン符
号化される。そのプロセスを図１３によって説明する。
図１３は本発明の実施の形態４〜６によるエントロピ符
号化部の構成を示すブロック図である。本実施の形態に
おいては、すでにＥＯＢ*判別回路４５からの論理
「Ｌ」は次段のエントロピ符号化部６中のグループ化ユ
ニット９に入力し、グループ化ユニット９でグループ化
されたＮ／Ｓ信号の後に０／０（ＥＯＢ*符号）を付加
する。それによってエントロピ符号化部６のグループ化
ユニット９でＺＲＬ*符号を付加する必要がなくなり、
不要なＺＲＬ*が符号として扱われないので、エントロ
ピ符号化部６における処理が速くなる。
号化部６において、グループ化され、その後ハフマン符
号化される。そのプロセスを図１３によって説明する。
図１３は本発明の実施の形態４〜６によるエントロピ符
号化部の構成を示すブロック図である。本実施の形態に
おいては、すでにＥＯＢ*判別回路４５からの論理
「Ｌ」は次段のエントロピ符号化部６中のグループ化ユ
ニット９に入力し、グループ化ユニット９でグループ化
されたＮ／Ｓ信号の後に０／０（ＥＯＢ*符号）を付加
する。それによってエントロピ符号化部６のグループ化
ユニット９でＺＲＬ*符号を付加する必要がなくなり、
不要なＺＲＬ*が符号として扱われないので、エントロ
ピ符号化部６における処理が速くなる。
【００８８】次に、データＲUVの８×８のブロックの
（７，７）番目（シリアル順序の６４番目）が有効係数
ＡＣ（０以外）である場合を例にとって説明する。図１
５はデータブロック（７，７）が有効係数ＡＣである場
合の信号処理を示すタイミングチャートである。
（７，７）番目（シリアル順序の６４番目）が有効係数
ＡＣ（０以外）である場合を例にとって説明する。図１
５はデータブロック（７，７）が有効係数ＡＣである場
合の信号処理を示すタイミングチャートである。
【００８９】図１５において、書込同期信号Ｗsyncが論
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenが論理「Ｈ」になると同時に、セレクタ４１はＢの
方に切り替えられ、第２のカウンタ３９の出力Ｑに同期
して入力信号ＲUVがバッファ用ＲＡＭ４２中にシリアル
順序で書き込まれる。本例では入力信号ＲUVがDC,AC,0,
0,.....0,0,ACであると仮定する。入力信号ＲUVブロッ
クの第１番目と第２番目および第６４番目以外は無効係
数０である。ここで、ACは有効係数であり、すなわち０
以外の数を含む係数である。従って、第１の０検出回路
４３は入力信号ＲUVの第３番目以降の０の数をカウント
する。入力信号ＲUVが第３番目以降（シリアル順序の第
６３番目）まで０であるので、第２のカウンタ３９のＱ
出力から６３個のクロック信号が出力されたときには、
第１の０検出回路４３は０カウント数は６１となる。さ
らに６４番目の係数は有効係数、すなわち０以外の数で
あるので、第１の０検出回路４３はその値をカウントを
せず、その値は６１のままである。
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenが論理「Ｈ」になると同時に、セレクタ４１はＢの
方に切り替えられ、第２のカウンタ３９の出力Ｑに同期
して入力信号ＲUVがバッファ用ＲＡＭ４２中にシリアル
順序で書き込まれる。本例では入力信号ＲUVがDC,AC,0,
0,.....0,0,ACであると仮定する。入力信号ＲUVブロッ
クの第１番目と第２番目および第６４番目以外は無効係
数０である。ここで、ACは有効係数であり、すなわち０
以外の数を含む係数である。従って、第１の０検出回路
４３は入力信号ＲUVの第３番目以降の０の数をカウント
する。入力信号ＲUVが第３番目以降（シリアル順序の第
６３番目）まで０であるので、第２のカウンタ３９のＱ
出力から６３個のクロック信号が出力されたときには、
第１の０検出回路４３は０カウント数は６１となる。さ
らに６４番目の係数は有効係数、すなわち０以外の数で
あるので、第１の０検出回路４３はその値をカウントを
せず、その値は６１のままである。
【００９０】この時、読出同期信号Ｒsyncが論理「Ｌ」
になり、次のサイクルで、読出イネーブル信号Ｒenが論
理「Ｈ」になると同時に、セレクタ４１はＡの方に切り
替えられる。第１のカウンタ３８の出力Ｑの読出アドレ
スはジグザグアドレス変換器４０でジグザグアドレス0,
1,8,16,.....47,55,62,63に変換される。このジグザグ
アドレス変換器４０からのジグザグアドレス0,1,8,1
6,.....47,55,62,63によってバッファ用ＲＡＭ４２にス
トアされた入力信号ＲUV信号DC,AC,0,0,.....0,0,ACが
出力される。第２の０検出回路４４はバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力されるデータの０をカウ
ントし、0,0,1,2,.........57,58,59,60,61,61を得る。
ＥＯＢ*判別回路４５では、第１の０検出回路４３の出
力結果である数値６１から、バッファ用ＲＡＭ４２の出
力がＡＣ係数であるときの第２の０検出回路４４のカウ
ント数６１を引き、ＡＣ（７，７）が最後の有効係数で
あることを知る。この場合、ＥＯＢ*判別回路４５の出
力は論理「Ｌ」とはならない。
になり、次のサイクルで、読出イネーブル信号Ｒenが論
理「Ｈ」になると同時に、セレクタ４１はＡの方に切り
替えられる。第１のカウンタ３８の出力Ｑの読出アドレ
スはジグザグアドレス変換器４０でジグザグアドレス0,
1,8,16,.....47,55,62,63に変換される。このジグザグ
アドレス変換器４０からのジグザグアドレス0,1,8,1
6,.....47,55,62,63によってバッファ用ＲＡＭ４２にス
トアされた入力信号ＲUV信号DC,AC,0,0,.....0,0,ACが
出力される。第２の０検出回路４４はバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力されるデータの０をカウ
ントし、0,0,1,2,.........57,58,59,60,61,61を得る。
ＥＯＢ*判別回路４５では、第１の０検出回路４３の出
力結果である数値６１から、バッファ用ＲＡＭ４２の出
力がＡＣ係数であるときの第２の０検出回路４４のカウ
ント数６１を引き、ＡＣ（７，７）が最後の有効係数で
あることを知る。この場合、ＥＯＢ*判別回路４５の出
力は論理「Ｌ」とはならない。
【００９１】バッファ用ＲＡＭ４２からの出力は、次段
のエントロピ符号化部６においてグループ化およびハフ
マン符号化される。この場合は、グループ化ユニット９
以降は従来と同様の処理を行う。
のエントロピ符号化部６においてグループ化およびハフ
マン符号化される。この場合は、グループ化ユニット９
以降は従来と同様の処理を行う。
【００９２】実施の形態５．上記実施の形態４ではＲＡ
Ｍ４２の部分にシングルバッファを用いたが、バッファ
用ＲＡＭ４２をａ系とｂ系のダブルバッファ構成にして
もよい。この場合、第１周期において、ａ系で入力信号
ＲUVをシリアル順序でバッファ用ＲＡＭ４２ａに書き込
むときに、第１の０検出回路４３で８×８ブロック毎の
０の数をカウントしておき、第２周期でジグザグ順序で
そのバッファを読み出すときに、第１の０検出回路４３
にストアされたカウント数と第２の０検出回路４４で読
み出した０のカウント数から論理「Ｌ」を出力する時期
を判断する。
Ｍ４２の部分にシングルバッファを用いたが、バッファ
用ＲＡＭ４２をａ系とｂ系のダブルバッファ構成にして
もよい。この場合、第１周期において、ａ系で入力信号
ＲUVをシリアル順序でバッファ用ＲＡＭ４２ａに書き込
むときに、第１の０検出回路４３で８×８ブロック毎の
０の数をカウントしておき、第２周期でジグザグ順序で
そのバッファを読み出すときに、第１の０検出回路４３
にストアされたカウント数と第２の０検出回路４４で読
み出した０のカウント数から論理「Ｌ」を出力する時期
を判断する。
【００９３】図１６は、本発明の第５の実施の形態によ
る画像符号化装置のジグザグ変換器の構成を示すブロッ
ク図である。図１６において、３８ａはＲＡＭを読み出
すためのアドレスを生成するａ系読出カウンタ、３９ａ
はＲＡＭに書き込むためのアドレスを生成するためのａ
系書込カウンタ、４０ａはシリアル順序のアドレス値を
ジグザグ順序に並び変えるためのａ系ジグザグアドレス
変換器、４１ａは読み出し用のアドレス値と書き込み用
のアドレス値を切り換えるためのａ系セレクタ、４２ａ
はシリアル順序で書き込まれたデータをジグザグ順序に
並び変えるために一時的に格納するためのａ系バッファ
用ＲＡＭである。３８ｂはＲＡＭを読み出すためのアド
レスを生成するｂ系読出カウンタ、３９ｂはＲＡＭに書
き込むためのアドレスを生成するためのｂ系書込カウン
タ、４０ｂはシリアル順序のアドレス値をジグザグ順序
に並び変えるためのジグザグアドレス変換器、４１ｂは
読み出し用のアドレス値と書き込み用のアドレス値を切
り換えるためのｂ系セレクタ、４２ｂはシリアル順序で
書き込まれたデータをジグザグ順序に並び変えるために
一時的に格納するためのｂ系バッファ用ＲＡＭである。
ａ系バッファ用ＲＡＭ４２ａとｂ系バッファ用ＲＡＭ４
２ｂの出力は並列に結合されている。４３は８×８の書
き込みブロック内に何個の０データが存在するかをカウ
ントするための第１の０検出回路、４４は８×８の読み
出しブロックから何個の０データが出力されたかをカウ
ントするための第２の０検出回路、４５は第１と第２の
０検出回路４３、４４からａ系バッファ用ＲＡＭ４２ａ
およびｂ系バッファ用ＲＡＭ４２ｂから読み出されたブ
ロックデータが８×８のブロック内の最後の有効係数で
あるか否かを判別するためのＥＯＢ*判別回路である。
る画像符号化装置のジグザグ変換器の構成を示すブロッ
ク図である。図１６において、３８ａはＲＡＭを読み出
すためのアドレスを生成するａ系読出カウンタ、３９ａ
はＲＡＭに書き込むためのアドレスを生成するためのａ
系書込カウンタ、４０ａはシリアル順序のアドレス値を
ジグザグ順序に並び変えるためのａ系ジグザグアドレス
変換器、４１ａは読み出し用のアドレス値と書き込み用
のアドレス値を切り換えるためのａ系セレクタ、４２ａ
はシリアル順序で書き込まれたデータをジグザグ順序に
並び変えるために一時的に格納するためのａ系バッファ
用ＲＡＭである。３８ｂはＲＡＭを読み出すためのアド
レスを生成するｂ系読出カウンタ、３９ｂはＲＡＭに書
き込むためのアドレスを生成するためのｂ系書込カウン
タ、４０ｂはシリアル順序のアドレス値をジグザグ順序
に並び変えるためのジグザグアドレス変換器、４１ｂは
読み出し用のアドレス値と書き込み用のアドレス値を切
り換えるためのｂ系セレクタ、４２ｂはシリアル順序で
書き込まれたデータをジグザグ順序に並び変えるために
一時的に格納するためのｂ系バッファ用ＲＡＭである。
ａ系バッファ用ＲＡＭ４２ａとｂ系バッファ用ＲＡＭ４
２ｂの出力は並列に結合されている。４３は８×８の書
き込みブロック内に何個の０データが存在するかをカウ
ントするための第１の０検出回路、４４は８×８の読み
出しブロックから何個の０データが出力されたかをカウ
ントするための第２の０検出回路、４５は第１と第２の
０検出回路４３、４４からａ系バッファ用ＲＡＭ４２ａ
およびｂ系バッファ用ＲＡＭ４２ｂから読み出されたブ
ロックデータが８×８のブロック内の最後の有効係数で
あるか否かを判別するためのＥＯＢ*判別回路である。
【００９４】次に動作について説明する。量子化された
８×８のブロック毎のデータはカウンタ３９ａに供給さ
れる書込同期信号Ｗsyncaに同期してシリアル順序でＲ
ＡＭ４２ａに書き込まれる。このときセレクタ４１ａは
Ｂ側が選択されている。カウンタ３９ａは０〜６３まで
カウントされ、量子化された８×８のブロックのデータ
をＲＡＭ４２ａのアドレス０〜６３にシリアル順序で書
き込む。このとき、第１の０検出回路４３はシリアルデ
ータ中に何個の０データが存在したかをカウントしてス
トアする。次に、セレクタ４１ａはＡ側が選択され、Ｒ
ＡＭ４２ａに書き込まれた量子化された８×８のブロッ
クのデータはカウンタ３８ａの読出同期信号Ｒsyncaに
同期してジグザグアドレス変換器４０ａからのジグザグ
アドレスによってジグザグ順序でＲＡＭ４２ａから読み
出される。第２の０検出回路４４はバッファ用ＲＡＭ４
２ａからの信号をカウントしてストアする。ＥＯＢ*判
別回路４５は、バッファ用ＲＡＭ４２ａから読み出され
たブロックデータが有効データであるときに、第１の０
検出回路４３にストアされたカウント数から第２の０検
出回路４４で読み出されたカウント数を引きその値が残
りのブロックデータ数と一致したときは、ＥＯＢ*判別
回路４５はその有効係数が８×８のブロック内の最後の
有効係数であることを判別し、その状態を論理「Ｌ」と
してエントロピ符号化部６のグループ化部へ送出する。
８×８のブロック毎のデータはカウンタ３９ａに供給さ
れる書込同期信号Ｗsyncaに同期してシリアル順序でＲ
ＡＭ４２ａに書き込まれる。このときセレクタ４１ａは
Ｂ側が選択されている。カウンタ３９ａは０〜６３まで
カウントされ、量子化された８×８のブロックのデータ
をＲＡＭ４２ａのアドレス０〜６３にシリアル順序で書
き込む。このとき、第１の０検出回路４３はシリアルデ
ータ中に何個の０データが存在したかをカウントしてス
トアする。次に、セレクタ４１ａはＡ側が選択され、Ｒ
ＡＭ４２ａに書き込まれた量子化された８×８のブロッ
クのデータはカウンタ３８ａの読出同期信号Ｒsyncaに
同期してジグザグアドレス変換器４０ａからのジグザグ
アドレスによってジグザグ順序でＲＡＭ４２ａから読み
出される。第２の０検出回路４４はバッファ用ＲＡＭ４
２ａからの信号をカウントしてストアする。ＥＯＢ*判
別回路４５は、バッファ用ＲＡＭ４２ａから読み出され
たブロックデータが有効データであるときに、第１の０
検出回路４３にストアされたカウント数から第２の０検
出回路４４で読み出されたカウント数を引きその値が残
りのブロックデータ数と一致したときは、ＥＯＢ*判別
回路４５はその有効係数が８×８のブロック内の最後の
有効係数であることを判別し、その状態を論理「Ｌ」と
してエントロピ符号化部６のグループ化部へ送出する。
【００９５】一方、Ｗenbが論理「Ｈ」である第２周期
において、ｂ系のバッファ用ＲＡＭ４２ｂには次の８×
８のブロックのデータをシリアル順序で書き込み、第１
の０検出回路４３はシリアルデータ中に何個の０データ
が存在したかをカウントしてストアする。次に、セレク
タ４１ｂはＡ側が選択され、ＲＡＭ４２ｂに書き込まれ
た量子化された８×８のブロックのデータはカウンタ３
８ｂの読出同期信号Ｒsyncbに同期してジグザグアドレ
ス変換器４０ｂからのジグザグアドレスによってジグザ
グ順序でＲＡＭ４２ｂから読み出される。第２の０検出
回路４４はバッファ用ＲＡＭ４２ｂからの信号をカウン
トしてストアする。ＥＯＢ*判別回路４５は、バッファ
用ＲＡＭ４２ｂから読み出されたブロックデータが有効
データであるときに、第１の０検出回路４３にストアさ
れたカウント数から第２の０検出回路４４で読み出され
たカウント数を引きその値が残りのブロックデータ数と
一致したときは、ＥＯＢ*判別回路４５はその有効係数
が８×８のブロック内の最後の有効係数であることを判
別し、その状態を論理「Ｌ」としてエントロピ符号化部
６のグループ化部へ送出する。
において、ｂ系のバッファ用ＲＡＭ４２ｂには次の８×
８のブロックのデータをシリアル順序で書き込み、第１
の０検出回路４３はシリアルデータ中に何個の０データ
が存在したかをカウントしてストアする。次に、セレク
タ４１ｂはＡ側が選択され、ＲＡＭ４２ｂに書き込まれ
た量子化された８×８のブロックのデータはカウンタ３
８ｂの読出同期信号Ｒsyncbに同期してジグザグアドレ
ス変換器４０ｂからのジグザグアドレスによってジグザ
グ順序でＲＡＭ４２ｂから読み出される。第２の０検出
回路４４はバッファ用ＲＡＭ４２ｂからの信号をカウン
トしてストアする。ＥＯＢ*判別回路４５は、バッファ
用ＲＡＭ４２ｂから読み出されたブロックデータが有効
データであるときに、第１の０検出回路４３にストアさ
れたカウント数から第２の０検出回路４４で読み出され
たカウント数を引きその値が残りのブロックデータ数と
一致したときは、ＥＯＢ*判別回路４５はその有効係数
が８×８のブロック内の最後の有効係数であることを判
別し、その状態を論理「Ｌ」としてエントロピ符号化部
６のグループ化部へ送出する。
【００９６】この論理「Ｌ」信号によりグループ化部で
はブロック内の最後の有効係数を受け取ったことを認識
し、ＥＯＢ*符号を出力し、そのブロックの符号化処理
を終了させる。グループ化ユニット９がこの論理「Ｌ」
信号を認識せずに、バッファ用ＲＡＭ４２からの出力で
ある０データが１６個続いたときにはＺＲＬ*符号を出
力し、符号化処理を継続する。
はブロック内の最後の有効係数を受け取ったことを認識
し、ＥＯＢ*符号を出力し、そのブロックの符号化処理
を終了させる。グループ化ユニット９がこの論理「Ｌ」
信号を認識せずに、バッファ用ＲＡＭ４２からの出力で
ある０データが１６個続いたときにはＺＲＬ*符号を出
力し、符号化処理を継続する。
【００９７】次に、データＲUVの８×８のブロックの
（５，７）番目（４７番目）が有効係数ＡＣであり、ブ
ロックのジグザグ順序の（７，７）番目（シリアル順序
の６４番目）が無効係数０である場合を例にとって説明
する。図１７はデータブロックのジグザグ順序の（５，
７）番目（シリアル順序の４７番目）が有効係数ＡＣで
あり、データブロックのジグザグ順序（７，７）番目の
無効係数０である場合の信号処理を示すタイミングチャ
ートである。
（５，７）番目（４７番目）が有効係数ＡＣであり、ブ
ロックのジグザグ順序の（７，７）番目（シリアル順序
の６４番目）が無効係数０である場合を例にとって説明
する。図１７はデータブロックのジグザグ順序の（５，
７）番目（シリアル順序の４７番目）が有効係数ＡＣで
あり、データブロックのジグザグ順序（７，７）番目の
無効係数０である場合の信号処理を示すタイミングチャ
ートである。
【００９８】図１７において、第１周期の書込同期信号
Ｗsyncaが論理「Ｌ」になった次のサイクルで、書込イ
ネーブル信号Ｗenaが論理「Ｈ」になると同時に、セレ
クタ４１ａはＢの方に切り替えられ、第２のカウンタ３
９ａの出力Ｑに同期して入力信号ＲUVがバッファ用ＲＡ
Ｍ４２ａ中にシリアル順序で書き込まれる。本例では入
力信号ＲUVがDC,AC,0,0,...,AC,..0,0,0であると仮定し
ているので、入力信号ＲUVブロックの第１番目、第２番
目、第４７番目以外は無効係数０である。ここで、ACは
有効係数であり、０以外の数を含む係数である。従っ
て、第１の０検出回路４３は入力信号ＲUVの第３番目以
降の０の数をカウントする。４７番目はACであるのでカ
ウントされない。従って、この例では、入力信号ＲUVの
０は第１番目、第４７番目を除いた場所に現れると仮定
しているので、第２のカウンタ３９のＱ出力から６４個
のデータ信号が出力された後には、第１の０検出回路４
３の０カウント数は６１となる。
Ｗsyncaが論理「Ｌ」になった次のサイクルで、書込イ
ネーブル信号Ｗenaが論理「Ｈ」になると同時に、セレ
クタ４１ａはＢの方に切り替えられ、第２のカウンタ３
９ａの出力Ｑに同期して入力信号ＲUVがバッファ用ＲＡ
Ｍ４２ａ中にシリアル順序で書き込まれる。本例では入
力信号ＲUVがDC,AC,0,0,...,AC,..0,0,0であると仮定し
ているので、入力信号ＲUVブロックの第１番目、第２番
目、第４７番目以外は無効係数０である。ここで、ACは
有効係数であり、０以外の数を含む係数である。従っ
て、第１の０検出回路４３は入力信号ＲUVの第３番目以
降の０の数をカウントする。４７番目はACであるのでカ
ウントされない。従って、この例では、入力信号ＲUVの
０は第１番目、第４７番目を除いた場所に現れると仮定
しているので、第２のカウンタ３９のＱ出力から６４個
のデータ信号が出力された後には、第１の０検出回路４
３の０カウント数は６１となる。
【００９９】次に、第２周期の読出同期信号Ｒsyncaが
論理「Ｌ」になり、次のサイクルで、読出イネーブル信
号Ｒenaが論理「Ｈ」になると同時に、バッファ用ＲＡ
Ｍ４２ａに書き込まれた入力信号ＲUVはジグザグ順に読
み出される。読出イネーブル信号Ｒenaが論理「Ｈ」に
なると、第１のカウンタ３８ａが動作を開始し出力端子
３８aＱにクロック0,1,2,.........61,62,63を発生す
る。このクロックに同期して、ジグザグアドレス変換器
４０ａはジグザグアドレス0,1,8,16,.....47,55,62,63
を出力する。このジグザグアドレス変換器４０ａからの
ジグザグアドレス0,1,8,16,.....47,55,62,63によって
バッファ用ＲＡＭ４２ａにストアされた入力信号ＲUV信
号DC,AC,0,0,0,....,AC,0,0,0がバッファ用ＲＡＭ４２
の出力端子４２ａＱから出力される。第２の０検出回路
４４はバッファ用ＲＡＭ４２ａから出力されるデータの
０をカウントし、0,0,1,2,.........,58,58,59,60,61を
得る。ＥＯＢ*判別回路４５では、第１の０検出回路４
３の出力結果である数値６１から、バッファ用ＲＡＭ４
２ａの出力が有効係数であるときの第２の０検出回路４
４のカウント数５８を引き、ＡＣ（５，７）の後に現れ
る０の残り数が３であり、かつ残りのブロックデータの
数が３であることを知る。従って、ＥＯＢ*判別回路４
５は第２の０検出回路４４の出力数５８の次のクロック
でＥＯＢ*判別回路４５の出力を論理「Ｌ」にする。
論理「Ｌ」になり、次のサイクルで、読出イネーブル信
号Ｒenaが論理「Ｈ」になると同時に、バッファ用ＲＡ
Ｍ４２ａに書き込まれた入力信号ＲUVはジグザグ順に読
み出される。読出イネーブル信号Ｒenaが論理「Ｈ」に
なると、第１のカウンタ３８ａが動作を開始し出力端子
３８aＱにクロック0,1,2,.........61,62,63を発生す
る。このクロックに同期して、ジグザグアドレス変換器
４０ａはジグザグアドレス0,1,8,16,.....47,55,62,63
を出力する。このジグザグアドレス変換器４０ａからの
ジグザグアドレス0,1,8,16,.....47,55,62,63によって
バッファ用ＲＡＭ４２ａにストアされた入力信号ＲUV信
号DC,AC,0,0,0,....,AC,0,0,0がバッファ用ＲＡＭ４２
の出力端子４２ａＱから出力される。第２の０検出回路
４４はバッファ用ＲＡＭ４２ａから出力されるデータの
０をカウントし、0,0,1,2,.........,58,58,59,60,61を
得る。ＥＯＢ*判別回路４５では、第１の０検出回路４
３の出力結果である数値６１から、バッファ用ＲＡＭ４
２ａの出力が有効係数であるときの第２の０検出回路４
４のカウント数５８を引き、ＡＣ（５，７）の後に現れ
る０の残り数が３であり、かつ残りのブロックデータの
数が３であることを知る。従って、ＥＯＢ*判別回路４
５は第２の０検出回路４４の出力数５８の次のクロック
でＥＯＢ*判別回路４５の出力を論理「Ｌ」にする。
【０１００】一方、第１周期の書込同期信号Ｗsyncbが
論理「Ｌ」になった次のサイクルで、書込イネーブル信
号Ｗenbが論理「Ｈ」になると同時に、セレクタ４１ｂ
はＢの方に切り替えられ、第２のカウンタ３９ｂの出力
Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４２ｂ中
にシリアル順序で書き込まれる。本例では入力信号ＲUV
がDC,AC,0,0,...,AC,..0,0,0であると仮定しているの
で、入力信号ＲUVブロックの第１番目、第２番目、第４
７番目以外は無効係数０である。ここで、ACは有効係数
であり、０以外の数を含む係数である。従って、第１の
０検出回路４３は入力信号ＲUVの第３番目以降の０の数
をカウントする。４７番目はACであるのでカウントされ
ない。従って、第２のカウンタ３９ｂのＱ出力から６４
個のデータ信号が出力された後には、第１の０検出回路
４３の０カウント数は６１となる。
論理「Ｌ」になった次のサイクルで、書込イネーブル信
号Ｗenbが論理「Ｈ」になると同時に、セレクタ４１ｂ
はＢの方に切り替えられ、第２のカウンタ３９ｂの出力
Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４２ｂ中
にシリアル順序で書き込まれる。本例では入力信号ＲUV
がDC,AC,0,0,...,AC,..0,0,0であると仮定しているの
で、入力信号ＲUVブロックの第１番目、第２番目、第４
７番目以外は無効係数０である。ここで、ACは有効係数
であり、０以外の数を含む係数である。従って、第１の
０検出回路４３は入力信号ＲUVの第３番目以降の０の数
をカウントする。４７番目はACであるのでカウントされ
ない。従って、第２のカウンタ３９ｂのＱ出力から６４
個のデータ信号が出力された後には、第１の０検出回路
４３の０カウント数は６１となる。
【０１０１】次の周期（図面の関係で第１周期で説明す
る）の読出同期信号Ｒsyncbは、書込同期信号Ｗsyncbか
ら１周期シフトされており、読出イネーブル信号Ｒenb
は読出同期信号Ｒsyncbの１サイクル後に論理「Ｈ」に
なる。読出イネーブル信号Ｒenbが論理「Ｈ」になる
と、第１のカウンタ３８ｂが動作を開始し出力端子３８
bＱにクロック0,1,2,.........61,62,63を発生する。こ
のクロックに同期して、ジグザグアドレス変換器４０は
ジグザグアドレス0,1,8,16,.....47,55,62,63を出力す
る。このジグザグアドレス変換器４０からのジグザグア
ドレス0,1,8,16,.....47,55,62,63によってバッファ用
ＲＡＭ４２にストアされた入力信号ＲUV信号DC,AC,0,0,
0,....,AC,0,0,0がバッファ用ＲＡＭ４２の出力端子４
２bＱから出力される。第２の０検出回路４４はバッフ
ァ用ＲＡＭ４２ｂから出力されるデータの０をカウント
し、0,0,1,2,........,58,58,59,60,61を得る。ＥＯＢ*
判別回路４５では、第１の０検出回路４３の出力結果で
ある数値６１から、バッファ用ＲＡＭ４２ｂの出力が有
効係数であるときの第２の０検出回路４４のカウント数
５８を引き、ＡＣ（５，７）の後に現れる０の残り数が
３であり、かつ残りのブロックデータの数が３であるこ
とを知る。従って、ＥＯＢ*判別回路４５は第２の０検
出回路４４の出力数５８の次のクロックでＥＯＢ*判別
回路４５の出力を論理「Ｌ」にする。
る）の読出同期信号Ｒsyncbは、書込同期信号Ｗsyncbか
ら１周期シフトされており、読出イネーブル信号Ｒenb
は読出同期信号Ｒsyncbの１サイクル後に論理「Ｈ」に
なる。読出イネーブル信号Ｒenbが論理「Ｈ」になる
と、第１のカウンタ３８ｂが動作を開始し出力端子３８
bＱにクロック0,1,2,.........61,62,63を発生する。こ
のクロックに同期して、ジグザグアドレス変換器４０は
ジグザグアドレス0,1,8,16,.....47,55,62,63を出力す
る。このジグザグアドレス変換器４０からのジグザグア
ドレス0,1,8,16,.....47,55,62,63によってバッファ用
ＲＡＭ４２にストアされた入力信号ＲUV信号DC,AC,0,0,
0,....,AC,0,0,0がバッファ用ＲＡＭ４２の出力端子４
２bＱから出力される。第２の０検出回路４４はバッフ
ァ用ＲＡＭ４２ｂから出力されるデータの０をカウント
し、0,0,1,2,........,58,58,59,60,61を得る。ＥＯＢ*
判別回路４５では、第１の０検出回路４３の出力結果で
ある数値６１から、バッファ用ＲＡＭ４２ｂの出力が有
効係数であるときの第２の０検出回路４４のカウント数
５８を引き、ＡＣ（５，７）の後に現れる０の残り数が
３であり、かつ残りのブロックデータの数が３であるこ
とを知る。従って、ＥＯＢ*判別回路４５は第２の０検
出回路４４の出力数５８の次のクロックでＥＯＢ*判別
回路４５の出力を論理「Ｌ」にする。
【０１０２】これらの論理「Ｌ」信号は次段のエントロ
ピ符号化部６において、グループ化され、その後ハフマ
ン符号化される。そのプロセスを図１３によって説明す
る。図１３において、ＥＯＢ*判別回路４５からの論理
「Ｌ」は次段のエントロピ符号化部６中のグループ化ユ
ニット９に入力し、グループ化ユニット９でグループ化
されたＮ／Ｓ信号の後に０／０（ＥＯＢ*符号）を付加
する。それによってエントロピ符号化部６のグループ化
ユニット９でＺＲＬ*符号を付加する必要がなくなり、
不要なＺＲＬ*が符号として扱われないので、エントロ
ピ符号化部６における処理が速くなる。
ピ符号化部６において、グループ化され、その後ハフマ
ン符号化される。そのプロセスを図１３によって説明す
る。図１３において、ＥＯＢ*判別回路４５からの論理
「Ｌ」は次段のエントロピ符号化部６中のグループ化ユ
ニット９に入力し、グループ化ユニット９でグループ化
されたＮ／Ｓ信号の後に０／０（ＥＯＢ*符号）を付加
する。それによってエントロピ符号化部６のグループ化
ユニット９でＺＲＬ*符号を付加する必要がなくなり、
不要なＺＲＬ*が符号として扱われないので、エントロ
ピ符号化部６における処理が速くなる。
【０１０３】次に、データＲUVの８×８のブロックの
（７，７）番目（シリアル順序の６４番目）が有効係数
ＡＣ（０以外）である場合を例にとって説明する。図１
８はデータブロック（７，７）が有効係数ＡＣである場
合の信号処理を示す図である。
（７，７）番目（シリアル順序の６４番目）が有効係数
ＡＣ（０以外）である場合を例にとって説明する。図１
８はデータブロック（７，７）が有効係数ＡＣである場
合の信号処理を示す図である。
【０１０４】図１８において、ａ系において、第１周期
で書込同期信号Ｗsyncaが論理「Ｌ」になった次のサイ
クルで、書込イネーブル信号Ｗenaが論理「Ｈ」になる
と同時に、セレクタ４１ａはＢの方に切り替えられ、第
２のカウンタ３９ａの出力Ｑに同期して入力信号ＲUVが
バッファ用ＲＡＭ４２ａ中にシリアル順序で書き込まれ
る。本例では入力信号ＲUVがDC,AC,0,0,.....0,0,ACで
あると仮定するので、入力信号ＲUVブロックの第１番目
と第２番目および第６４番目以外は無効係数０である。
ここで、ACは有効係数であり、０以外の数を含む係数で
ある。従って、第１の０検出回路４３は入力信号ＲUVの
第３番目以降の０の数をカウントする。入力信号ＲUVが
第３番目以降（第６３番目）まで０であるので、第２の
カウンタ３９ａのＱ出力から６３個のデータ信号が出力
されたときには、第１の０検出回路４３の０カウント数
は６１となる。さらに６４番目の係数は有効係数であ
り、０以外の数であるので、第１の０検出回路４３はそ
の値をカウントをせず、その値は６１のままである。
で書込同期信号Ｗsyncaが論理「Ｌ」になった次のサイ
クルで、書込イネーブル信号Ｗenaが論理「Ｈ」になる
と同時に、セレクタ４１ａはＢの方に切り替えられ、第
２のカウンタ３９ａの出力Ｑに同期して入力信号ＲUVが
バッファ用ＲＡＭ４２ａ中にシリアル順序で書き込まれ
る。本例では入力信号ＲUVがDC,AC,0,0,.....0,0,ACで
あると仮定するので、入力信号ＲUVブロックの第１番目
と第２番目および第６４番目以外は無効係数０である。
ここで、ACは有効係数であり、０以外の数を含む係数で
ある。従って、第１の０検出回路４３は入力信号ＲUVの
第３番目以降の０の数をカウントする。入力信号ＲUVが
第３番目以降（第６３番目）まで０であるので、第２の
カウンタ３９ａのＱ出力から６３個のデータ信号が出力
されたときには、第１の０検出回路４３の０カウント数
は６１となる。さらに６４番目の係数は有効係数であ
り、０以外の数であるので、第１の０検出回路４３はそ
の値をカウントをせず、その値は６１のままである。
【０１０５】この時、第２の周期で読出同期信号Ｒsync
aが論理「Ｌ」になり、次のサイクルで、読出イネーブ
ル信号Ｒenaが論理「Ｈ」になると同時に、セレクタ４
１ａはＡの方に切り替えられる。第１のカウンタ３８ａ
の出力Ｑの読出アドレスはジグザグアドレス変換器４０
ａでジグザグアドレス0,1,8,16,.....47,55,62,63に変
換される。このジグザグアドレス変換器４０ａからのジ
グザグアドレス0,1,8,16,.....47,55,62,63によってバ
ッファ用ＲＡＭ４２ａにストアされた入力信号ＲUV信号
DC,AC,0,0,.....0,0,ACが出力される。第２の０検出回
路４４はバッファ用ＲＡＭ４２の出力端子４２Ｑから出
力されるデータの０をカウントし、0,0,1,2,.........5
7,58,59,60,61,61を得る。ＥＯＢ*判別回路４５では、
第１の０検出回路４３の出力結果である数値６１から、
バッファ用ＲＡＭ４２ａの出力が有効係数であるときの
第２の０検出回路４４のカウント数６１を引き、ＡＣ
（７，７）が最後の有効係数であることを知る。この場
合、ＥＯＢ*判別回路４５の出力は論理「Ｌ」とはなら
ない。
aが論理「Ｌ」になり、次のサイクルで、読出イネーブ
ル信号Ｒenaが論理「Ｈ」になると同時に、セレクタ４
１ａはＡの方に切り替えられる。第１のカウンタ３８ａ
の出力Ｑの読出アドレスはジグザグアドレス変換器４０
ａでジグザグアドレス0,1,8,16,.....47,55,62,63に変
換される。このジグザグアドレス変換器４０ａからのジ
グザグアドレス0,1,8,16,.....47,55,62,63によってバ
ッファ用ＲＡＭ４２ａにストアされた入力信号ＲUV信号
DC,AC,0,0,.....0,0,ACが出力される。第２の０検出回
路４４はバッファ用ＲＡＭ４２の出力端子４２Ｑから出
力されるデータの０をカウントし、0,0,1,2,.........5
7,58,59,60,61,61を得る。ＥＯＢ*判別回路４５では、
第１の０検出回路４３の出力結果である数値６１から、
バッファ用ＲＡＭ４２ａの出力が有効係数であるときの
第２の０検出回路４４のカウント数６１を引き、ＡＣ
（７，７）が最後の有効係数であることを知る。この場
合、ＥＯＢ*判別回路４５の出力は論理「Ｌ」とはなら
ない。
【０１０６】一方、ｂ系においては、第２周期において
ａ系の読み出しが行われると同時に、書き込みが行わ
れ、また、ａ系の書き込み行われると同時に、読み出し
が行われる。以下図１８を用いて説明する。図１８にお
いて、書込同期信号Ｗsyncbが論理「Ｌ」になった次の
サイクルで、書込イネーブル信号Ｗenbが論理「Ｈ」に
なると同時に、セレクタ４１ｂはＢの方に切り替えら
れ、第２のカウンタ３９ｂの出力Ｑに同期して入力信号
ＲUVがバッファ用ＲＡＭ４２ｂ中にシリアル順序で書き
込まれる。本例では入力信号ＲUVがDC,AC,0,0,.....0,
0,ACであると仮定するので、入力信号ＲUVブロックの第
１番目と第２番目および第６４番目以外は無効係数０で
ある。ここで、ACは有効係数であり、０以外の数を含む
係数である。従って、第１の０検出回路４３は入力信号
ＲUVの第３番目以降の０の数をカウントする。入力信号
ＲUVが第３番目以降（第６３番目）まで０であるので、
第２のカウンタ３９ａのＱ出力から６３個のデータ信号
が出力されたときには、第１の０検出回路４３の０カウ
ント数は６１となる。さらに６４番目の係数は有効係数
であり、０以外の数であるので、第１の０検出回路４３
はその値をカウントをせず、その値は６１のままであ
る。
ａ系の読み出しが行われると同時に、書き込みが行わ
れ、また、ａ系の書き込み行われると同時に、読み出し
が行われる。以下図１８を用いて説明する。図１８にお
いて、書込同期信号Ｗsyncbが論理「Ｌ」になった次の
サイクルで、書込イネーブル信号Ｗenbが論理「Ｈ」に
なると同時に、セレクタ４１ｂはＢの方に切り替えら
れ、第２のカウンタ３９ｂの出力Ｑに同期して入力信号
ＲUVがバッファ用ＲＡＭ４２ｂ中にシリアル順序で書き
込まれる。本例では入力信号ＲUVがDC,AC,0,0,.....0,
0,ACであると仮定するので、入力信号ＲUVブロックの第
１番目と第２番目および第６４番目以外は無効係数０で
ある。ここで、ACは有効係数であり、０以外の数を含む
係数である。従って、第１の０検出回路４３は入力信号
ＲUVの第３番目以降の０の数をカウントする。入力信号
ＲUVが第３番目以降（第６３番目）まで０であるので、
第２のカウンタ３９ａのＱ出力から６３個のデータ信号
が出力されたときには、第１の０検出回路４３の０カウ
ント数は６１となる。さらに６４番目の係数は有効係数
であり、０以外の数であるので、第１の０検出回路４３
はその値をカウントをせず、その値は６１のままであ
る。
【０１０７】この時、読出同期信号Ｒsyncbが論理
「Ｌ」になり、次のサイクル（図面の関係で第１の周期
を用いて説明する）で、読出イネーブル信号Ｒenbが論
理「Ｈ」になると同時に、セレクタ４１ｂはＡの方に切
り替えられる。第１のカウンタ３８ｂの出力Ｑの読出ア
ドレスはジグザグアドレス変換器４０ｂでジグザグアド
レス0,1,8,16,.....47,55,62,63に変換される。このジ
グザグアドレス変換器４０ｂからのジグザグアドレス0,
1,8,16,.....47,55,62,63によってバッファ用ＲＡＭ４
２ｂにストアされた入力信号ＲUV信号DC,AC,0,0,.....
0,0,ACが出力される。第２の０検出回路４４はバッファ
用ＲＡＭ４２ｂの出力端子４２Ｑから出力されるデータ
の０をカウントし、0,0,1,2,.........57,58,59,60,61,
61を得る。ＥＯＢ*判別回路４５では、第１の０検出回
路４３の出力結果である数値６１から、バッファ用ＲＡ
Ｍ４２ｂの出力が有効係数であるときの第２の０検出回
路４４のカウント数６１を引き、ＡＣ（７，７）が最後
の有効係数であることを知る。この場合、ＥＯＢ*判別
回路４５の出力は論理「Ｌ」とはならない。
「Ｌ」になり、次のサイクル（図面の関係で第１の周期
を用いて説明する）で、読出イネーブル信号Ｒenbが論
理「Ｈ」になると同時に、セレクタ４１ｂはＡの方に切
り替えられる。第１のカウンタ３８ｂの出力Ｑの読出ア
ドレスはジグザグアドレス変換器４０ｂでジグザグアド
レス0,1,8,16,.....47,55,62,63に変換される。このジ
グザグアドレス変換器４０ｂからのジグザグアドレス0,
1,8,16,.....47,55,62,63によってバッファ用ＲＡＭ４
２ｂにストアされた入力信号ＲUV信号DC,AC,0,0,.....
0,0,ACが出力される。第２の０検出回路４４はバッファ
用ＲＡＭ４２ｂの出力端子４２Ｑから出力されるデータ
の０をカウントし、0,0,1,2,.........57,58,59,60,61,
61を得る。ＥＯＢ*判別回路４５では、第１の０検出回
路４３の出力結果である数値６１から、バッファ用ＲＡ
Ｍ４２ｂの出力が有効係数であるときの第２の０検出回
路４４のカウント数６１を引き、ＡＣ（７，７）が最後
の有効係数であることを知る。この場合、ＥＯＢ*判別
回路４５の出力は論理「Ｌ」とはならない。
【０１０８】並列に結合されたバッファ用ＲＡＭ４２ａ
およびバッファ用ＲＡＭ４２ｂからの出力はエントロピ
符号化部６に出力され、次段のエントロピ符号化部６に
おいてグループ化およびハフマン符号化される。この場
合は、グループ化ユニット９以降は従来と同様の処理を
行う。
およびバッファ用ＲＡＭ４２ｂからの出力はエントロピ
符号化部６に出力され、次段のエントロピ符号化部６に
おいてグループ化およびハフマン符号化される。この場
合は、グループ化ユニット９以降は従来と同様の処理を
行う。
【０１０９】実施の形態６．上記実施の形態５ではＲＡ
Ｍ４２の部分にダブルバッファを用いたが、シングルバ
ッファの２ポートＲＡＭ構成にしてもよい。この場合、
シリアル順序でジグザグスキャン部の２ポートＲＡＭの
一方のポート（書き込み用のポート）に書き込むとき
に、８×８ブロック毎のブロックデータ０の数をカウン
トしておき、もう一方のポート（読み出し用のポート）
からジグザグ順序でそのバッファを読み出すときに、第
２の０検出回路４４中のブロックデータ０のカウント数
と、第１の０検出回路４３中の０のカウント数から、論
理「Ｌ」を出力する時期を判断する。この実施の形態６
においては、同じバッファ用ＲＡＭ４２中のポート１と
ポート２とを用いるので、同一のアドレスをアクセスし
ないように書き込みアドレスと読出アドレスはシフトさ
れている。すなわち、書き込み周期と読出し周期は常に
半周期シフトされている。
Ｍ４２の部分にダブルバッファを用いたが、シングルバ
ッファの２ポートＲＡＭ構成にしてもよい。この場合、
シリアル順序でジグザグスキャン部の２ポートＲＡＭの
一方のポート（書き込み用のポート）に書き込むとき
に、８×８ブロック毎のブロックデータ０の数をカウン
トしておき、もう一方のポート（読み出し用のポート）
からジグザグ順序でそのバッファを読み出すときに、第
２の０検出回路４４中のブロックデータ０のカウント数
と、第１の０検出回路４３中の０のカウント数から、論
理「Ｌ」を出力する時期を判断する。この実施の形態６
においては、同じバッファ用ＲＡＭ４２中のポート１と
ポート２とを用いるので、同一のアドレスをアクセスし
ないように書き込みアドレスと読出アドレスはシフトさ
れている。すなわち、書き込み周期と読出し周期は常に
半周期シフトされている。
【０１１０】図１９は、本発明の第６の実施の形態によ
る画像符号化装置のジグザグ変換器の構成を示すブロッ
ク図である。図１９において、３８はＲＡＭを読み出す
ためのアドレスを生成する読出カウンタ、３９はＲＡＭ
に書き込むためのアドレスを生成するための読出カウン
タ、４０はシリアル順序のアドレス値をジグザグ順序に
並び変えるためのジグザグアドレス変換器、４２はシリ
アル順序で書き込まれたデータをジグザグ順序に並び変
えるために一時的に格納するためのバッファ用ＲＡＭで
ある。４３は８×８のブロック内に何個の０データが存
在するかをカウントするための第１の０検出回路、４４
は８×８のブロックから何個の０データが出力されたか
をカウントするための第２の０検出回路、４５は第１と
第２の０検出回路４３、４４から８×８のブロック内の
最後の有効係数を判別するためのＥＯＢ*判別回路であ
る。
る画像符号化装置のジグザグ変換器の構成を示すブロッ
ク図である。図１９において、３８はＲＡＭを読み出す
ためのアドレスを生成する読出カウンタ、３９はＲＡＭ
に書き込むためのアドレスを生成するための読出カウン
タ、４０はシリアル順序のアドレス値をジグザグ順序に
並び変えるためのジグザグアドレス変換器、４２はシリ
アル順序で書き込まれたデータをジグザグ順序に並び変
えるために一時的に格納するためのバッファ用ＲＡＭで
ある。４３は８×８のブロック内に何個の０データが存
在するかをカウントするための第１の０検出回路、４４
は８×８のブロックから何個の０データが出力されたか
をカウントするための第２の０検出回路、４５は第１と
第２の０検出回路４３、４４から８×８のブロック内の
最後の有効係数を判別するためのＥＯＢ*判別回路であ
る。
【０１１１】次に動作について説明する。量子化された
８×８のブロック毎のデータはカウンタ３９に供給され
る第１周期の書込同期信号Ｗsyncに同期してシリアル順
序でＲＡＭ４２の第１のポートに書き込まれる。カウン
タ３９は０〜６３までカウントされ、量子化された８×
８のブロックのデータをＲＡＭ４２のアドレス０〜６３
にシリアル順序で書き込む。このとき、第１の０検出回
路４３はシリアルデータ中に何個の０データが存在した
かをカウントする。次に、ＲＡＭ４２の第１のポートに
書き込まれた量子化された８×８のブロックのデータは
Ｗsyncから半周期遅れた読出同期信号Ｒsyncに同期して
ジグザグアドレス変換器４０により、ジグザグ順序でＲ
ＡＭ４２の第１のポートから読み出される。第２の０検
出回路４４はバッファ用ＲＡＭ４２の第１のポートから
の０の信号をカウントしてストアする。ＥＯＢ*判別回
路４５は、バッファ用ＲＡＭ４２の出力に有効係数が現
れた時に、第１の０検出回路４３にストアされたカウン
ト数から第２の０検出回路４４で読み出されたカウント
数を引き、その値によって最後の有効係数であるかを判
断する。その値が残りのブロックデータ数と一致したと
きは、ＥＯＢ*判別回路４５はその有効係数が８×８の
ブロック内の最後の有効係数であることを判別し、その
状態を論理「Ｌ」としてエントロピ符号化部６のグルー
プ化部へ送出する。
８×８のブロック毎のデータはカウンタ３９に供給され
る第１周期の書込同期信号Ｗsyncに同期してシリアル順
序でＲＡＭ４２の第１のポートに書き込まれる。カウン
タ３９は０〜６３までカウントされ、量子化された８×
８のブロックのデータをＲＡＭ４２のアドレス０〜６３
にシリアル順序で書き込む。このとき、第１の０検出回
路４３はシリアルデータ中に何個の０データが存在した
かをカウントする。次に、ＲＡＭ４２の第１のポートに
書き込まれた量子化された８×８のブロックのデータは
Ｗsyncから半周期遅れた読出同期信号Ｒsyncに同期して
ジグザグアドレス変換器４０により、ジグザグ順序でＲ
ＡＭ４２の第１のポートから読み出される。第２の０検
出回路４４はバッファ用ＲＡＭ４２の第１のポートから
の０の信号をカウントしてストアする。ＥＯＢ*判別回
路４５は、バッファ用ＲＡＭ４２の出力に有効係数が現
れた時に、第１の０検出回路４３にストアされたカウン
ト数から第２の０検出回路４４で読み出されたカウント
数を引き、その値によって最後の有効係数であるかを判
断する。その値が残りのブロックデータ数と一致したと
きは、ＥＯＢ*判別回路４５はその有効係数が８×８の
ブロック内の最後の有効係数であることを判別し、その
状態を論理「Ｌ」としてエントロピ符号化部６のグルー
プ化部へ送出する。
【０１１２】一方、Ｗenが論理「Ｈ」である第２周期に
おいて、バッファ用ＲＡＭ４２の第２のポートに次の８
×８のブロックのデータをシリアル順序で書き込み、第
１の０検出回路４３はシリアルデータ中に何個の０デー
タが存在したかをカウントしてストアする。ＲＡＭ４２
の第２のポートに書き込まれた量子化された８×８のブ
ロックのデータは、Ｗsyncから半周期遅れた読出同期信
号Ｒsyncに同期してジグザグアドレス変換器４０によ
り、ジグザグ順序でＲＡＭ４２から読み出される。第２
の０検出回路４４はバッファ用ＲＡＭ４２からの信号を
カウントしてストアする。ＥＯＢ*判別回路４５は、バ
ッファ用ＲＡＭ４２の出力に有効係数が現れた時に、第
１の０検出回路４３にストアされたカウント数から第２
の０検出回路４４で読み出されたカウント数を引き、そ
の値によって最後の有効係数であるかを判断する。その
有効係数が残りのブロックデータ数と一致したときは、
ＥＯＢ*判別回路４５はその有効係数が８×８のブロッ
ク内の最後の有効係数であることを判別し、その状態を
論理「Ｌ」としてエントロピ符号化部６のグループ化部
へ送出する。
おいて、バッファ用ＲＡＭ４２の第２のポートに次の８
×８のブロックのデータをシリアル順序で書き込み、第
１の０検出回路４３はシリアルデータ中に何個の０デー
タが存在したかをカウントしてストアする。ＲＡＭ４２
の第２のポートに書き込まれた量子化された８×８のブ
ロックのデータは、Ｗsyncから半周期遅れた読出同期信
号Ｒsyncに同期してジグザグアドレス変換器４０によ
り、ジグザグ順序でＲＡＭ４２から読み出される。第２
の０検出回路４４はバッファ用ＲＡＭ４２からの信号を
カウントしてストアする。ＥＯＢ*判別回路４５は、バ
ッファ用ＲＡＭ４２の出力に有効係数が現れた時に、第
１の０検出回路４３にストアされたカウント数から第２
の０検出回路４４で読み出されたカウント数を引き、そ
の値によって最後の有効係数であるかを判断する。その
有効係数が残りのブロックデータ数と一致したときは、
ＥＯＢ*判別回路４５はその有効係数が８×８のブロッ
ク内の最後の有効係数であることを判別し、その状態を
論理「Ｌ」としてエントロピ符号化部６のグループ化部
へ送出する。
【０１１３】この論理「Ｌ」信号によりグループ化部で
はブロック内の最後の有効係数を受け取ったことを認識
し、ＥＯＢ*符号を出力し、そのブロックの符号化処理
を終了させる。グループ化ユニット９がこの論理「Ｌ」
信号を認識せずに、バッファ用ＲＡＭ４２からの出力で
ある０データが１６個続いたときにはＺＲＬ*符号を出
力し、符号化処理を継続する。
はブロック内の最後の有効係数を受け取ったことを認識
し、ＥＯＢ*符号を出力し、そのブロックの符号化処理
を終了させる。グループ化ユニット９がこの論理「Ｌ」
信号を認識せずに、バッファ用ＲＡＭ４２からの出力で
ある０データが１６個続いたときにはＺＲＬ*符号を出
力し、符号化処理を継続する。
【０１１４】次に、データＲUVの８×８のブロックの
（５，７）番目（４７番目）が有効係数ＡＣであり、ブ
ロックのジグザグ順序の（７，７）番目（シリアル順序
の６４番目）が無効係数０である場合を例にとって説明
する。図２０はデータブロックのジグザグ順序の（５，
７）番目（シリアル順序の４７番目）が有効係数ＡＣで
あり、データブロックのジグザグ順序（７，７）番目の
無効係数０である場合の信号処理を示すタイミングチャ
ートである。
（５，７）番目（４７番目）が有効係数ＡＣであり、ブ
ロックのジグザグ順序の（７，７）番目（シリアル順序
の６４番目）が無効係数０である場合を例にとって説明
する。図２０はデータブロックのジグザグ順序の（５，
７）番目（シリアル順序の４７番目）が有効係数ＡＣで
あり、データブロックのジグザグ順序（７，７）番目の
無効係数０である場合の信号処理を示すタイミングチャ
ートである。
【０１１５】図２０において、第１周期の書込同期信号
Ｗsyncが論理「Ｌ」になった次のサイクルで、書込イネ
ーブル信号Ｗenが論理「Ｈ」になると同時に、第２のカ
ウンタ３９の出力Ｑに同期して入力信号ＲUVがバッファ
用ＲＡＭ４２中にシリアル順序で書き込まれる。本例で
は入力信号ＲUVがDC,AC,0,0,..,AC,...0,0,0であると仮
定しているので、入力信号ＲUVブロックの第１番目、第
２番目、第４７番目以外は無効係数０である。ここで、
ACは有効係数であり、すなわち０以外の数を含む係数で
ある。従って、第１の０検出回路４３は入力信号ＲUVの
第３番目以降の０の数をカウントする。４７番目はACで
あるのでカウントされない。従って、この例では、入力
信号ＲUVの０は第１番目、第４７番目を除いた場所に現
れると仮定しているので、第２のカウンタ３９のＱ出力
から６４個のデータ信号が出力された後には、第１の０
検出回路４３の０カウント数は６１となる。
Ｗsyncが論理「Ｌ」になった次のサイクルで、書込イネ
ーブル信号Ｗenが論理「Ｈ」になると同時に、第２のカ
ウンタ３９の出力Ｑに同期して入力信号ＲUVがバッファ
用ＲＡＭ４２中にシリアル順序で書き込まれる。本例で
は入力信号ＲUVがDC,AC,0,0,..,AC,...0,0,0であると仮
定しているので、入力信号ＲUVブロックの第１番目、第
２番目、第４７番目以外は無効係数０である。ここで、
ACは有効係数であり、すなわち０以外の数を含む係数で
ある。従って、第１の０検出回路４３は入力信号ＲUVの
第３番目以降の０の数をカウントする。４７番目はACで
あるのでカウントされない。従って、この例では、入力
信号ＲUVの０は第１番目、第４７番目を除いた場所に現
れると仮定しているので、第２のカウンタ３９のＱ出力
から６４個のデータ信号が出力された後には、第１の０
検出回路４３の０カウント数は６１となる。
【０１１６】一方、第１周期の読出同期信号Ｒsyncは、
第１周期の書込同期信号Ｗsyncから半周期シフトされて
おり、読出イネーブル信号Ｒenは読出同期信号Ｒsyncの
１サイクル後に論理「Ｈ」になる。読出イネーブル信号
Ｒenが論理「Ｈ」になると、第１のカウンタ３８が動作
を開始し出力端子３８Ｑにクロック0,1,2,.........61,
62,63を発生する。このクロックに同期して、ジグザグ
アドレス変換器４０はジグザグアドレス0,1,8,16,.....
47,55,62,63を出力する。このジグザグアドレス変換器
４０からのジグザグアドレス0,1,8,16,.....47,55,62,6
3によってバッファ用ＲＡＭ４２にストアされた入力信
号ＲUV信号DC,AC,0,0,...,AC,0,0,0がバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力される。第２の０検出回
路４４はバッファ用ＲＡＭ４２から出力されるデータの
０をカウントし、0,0,1,2,.....45,45,46,....57,58,5
9,60,61を得る。ＥＯＢ*判別回路４５では、第１の０検
出回路４３の出力結果である数値６１から、バッファ用
ＲＡＭ４２の出力が有効係数であるときの第２の０検出
回路４４のカウント数５８を引き、ＡＣ（５，７）の後
に現れる０の残り数が３であり、かつ残りのブロックデ
ータの数が３であることを知る。従って、ＥＯＢ*判別
回路４５は第２の０検出回路４４の出力数５８の次のク
ロックでＥＯＢ*判別回路４５の出力を論理「Ｌ」にす
る。
第１周期の書込同期信号Ｗsyncから半周期シフトされて
おり、読出イネーブル信号Ｒenは読出同期信号Ｒsyncの
１サイクル後に論理「Ｈ」になる。読出イネーブル信号
Ｒenが論理「Ｈ」になると、第１のカウンタ３８が動作
を開始し出力端子３８Ｑにクロック0,1,2,.........61,
62,63を発生する。このクロックに同期して、ジグザグ
アドレス変換器４０はジグザグアドレス0,1,8,16,.....
47,55,62,63を出力する。このジグザグアドレス変換器
４０からのジグザグアドレス0,1,8,16,.....47,55,62,6
3によってバッファ用ＲＡＭ４２にストアされた入力信
号ＲUV信号DC,AC,0,0,...,AC,0,0,0がバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力される。第２の０検出回
路４４はバッファ用ＲＡＭ４２から出力されるデータの
０をカウントし、0,0,1,2,.....45,45,46,....57,58,5
9,60,61を得る。ＥＯＢ*判別回路４５では、第１の０検
出回路４３の出力結果である数値６１から、バッファ用
ＲＡＭ４２の出力が有効係数であるときの第２の０検出
回路４４のカウント数５８を引き、ＡＣ（５，７）の後
に現れる０の残り数が３であり、かつ残りのブロックデ
ータの数が３であることを知る。従って、ＥＯＢ*判別
回路４５は第２の０検出回路４４の出力数５８の次のク
ロックでＥＯＢ*判別回路４５の出力を論理「Ｌ」にす
る。
【０１１７】一方、第２周期の書込同期信号Ｗsyncが論
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenは論理「Ｈ」であるので、第２のカウンタ３９の出
力Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４２中
にシリアル順序で書き込まれる。本例では入力信号ＲUV
がDC,AC,0,0,..,AC,...0,0,0であると仮定しているの
で、入力信号ＲUVブロックの第１番目、第２番目、第４
７番目以外は無効係数０である。ここで、ACは有効係数
であり、すなわち０以外の数を含む係数である。従っ
て、第１の０検出回路４３は入力信号ＲUVの第３番目以
降の０の数をカウントする。４７番目はACであるのでカ
ウントされない。従って、この例では、入力信号ＲUVの
０は第１番目、第４７番目を除いた場所に現れると仮定
しているので、第２のカウンタ３９のＱ出力から６４個
のデータ信号が出力された後には、第１の０検出回路４
３の０カウント数は６１となる。
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenは論理「Ｈ」であるので、第２のカウンタ３９の出
力Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４２中
にシリアル順序で書き込まれる。本例では入力信号ＲUV
がDC,AC,0,0,..,AC,...0,0,0であると仮定しているの
で、入力信号ＲUVブロックの第１番目、第２番目、第４
７番目以外は無効係数０である。ここで、ACは有効係数
であり、すなわち０以外の数を含む係数である。従っ
て、第１の０検出回路４３は入力信号ＲUVの第３番目以
降の０の数をカウントする。４７番目はACであるのでカ
ウントされない。従って、この例では、入力信号ＲUVの
０は第１番目、第４７番目を除いた場所に現れると仮定
しているので、第２のカウンタ３９のＱ出力から６４個
のデータ信号が出力された後には、第１の０検出回路４
３の０カウント数は６１となる。
【０１１８】一方、第２周期の読出同期信号Ｒsyncは、
第２周期の書込同期信号Ｗsyncから半周期シフトされて
いる。読出イネーブル信号Ｒenは論理「Ｈ」であるの
で、第１のカウンタ３８が動作を開始し出力端子３８Ｑ
にクロック0,1,2,.........61,62,63を発生する。この
クロックに同期して、ジグザグアドレス変換器４０はジ
グザグアドレス0,1,8,16,.....47,55,62,63を出力す
る。このジグザグアドレス変換器４０からのジグザグア
ドレス0,1,8,16,.....47,55,62,63によってバッファ用
ＲＡＭ４２にストアされた入力信号ＲUV信号DC,AC,0,
0,...,AC,0,0,0がバッファ用ＲＡＭ４２の出力端子４２
Ｑから出力される。第２の０検出回路４４はバッファ用
ＲＡＭ４２から出力されるデータの０をカウントし、0,
0,1,2,.....45,45,46,....57,58,59,60,61を得る。ＥＯ
Ｂ*判別回路４５では、第１の周期と同様に、第１の０
検出回路４３の出力結果である数値６１から、バッファ
用ＲＡＭ４２の出力が有効係数であるときの第２の０検
出回路４４のカウント数５８を引き、ＡＣ（５，７）の
後に現れる０の残り数が３であり、かつ残りのブロック
データの数が３であることを知る。従って、ＥＯＢ*判
別回路４５は第２の０検出回路４４の出力数５８の次の
クロックでＥＯＢ*判別回路４５の出力を論理「Ｌ」に
する。
第２周期の書込同期信号Ｗsyncから半周期シフトされて
いる。読出イネーブル信号Ｒenは論理「Ｈ」であるの
で、第１のカウンタ３８が動作を開始し出力端子３８Ｑ
にクロック0,1,2,.........61,62,63を発生する。この
クロックに同期して、ジグザグアドレス変換器４０はジ
グザグアドレス0,1,8,16,.....47,55,62,63を出力す
る。このジグザグアドレス変換器４０からのジグザグア
ドレス0,1,8,16,.....47,55,62,63によってバッファ用
ＲＡＭ４２にストアされた入力信号ＲUV信号DC,AC,0,
0,...,AC,0,0,0がバッファ用ＲＡＭ４２の出力端子４２
Ｑから出力される。第２の０検出回路４４はバッファ用
ＲＡＭ４２から出力されるデータの０をカウントし、0,
0,1,2,.....45,45,46,....57,58,59,60,61を得る。ＥＯ
Ｂ*判別回路４５では、第１の周期と同様に、第１の０
検出回路４３の出力結果である数値６１から、バッファ
用ＲＡＭ４２の出力が有効係数であるときの第２の０検
出回路４４のカウント数５８を引き、ＡＣ（５，７）の
後に現れる０の残り数が３であり、かつ残りのブロック
データの数が３であることを知る。従って、ＥＯＢ*判
別回路４５は第２の０検出回路４４の出力数５８の次の
クロックでＥＯＢ*判別回路４５の出力を論理「Ｌ」に
する。
【０１１９】この論理「Ｌ」信号は次段のエントロピ符
号化部６において、グループ化され、その後ハフマン符
号化される。そのプロセスを図１３によって説明する。
図１３においては、ＥＯＢ*判別回路４５からの論理
「Ｌ」は次段のエントロピ符号化部６中のグループ化ユ
ニット９に入力し、グループ化ユニット９でグループ化
されたＮ／Ｓ信号の後に０／０（ＥＯＢ*符号）を付加
する。それによってエントロピ符号化部６のグループ化
ユニット９でＺＲＬ*符号を付加する必要がなくなり、
不要なＺＲＬ*が符号として扱われないので、エントロ
ピ符号化部６における処理が速くなる。
号化部６において、グループ化され、その後ハフマン符
号化される。そのプロセスを図１３によって説明する。
図１３においては、ＥＯＢ*判別回路４５からの論理
「Ｌ」は次段のエントロピ符号化部６中のグループ化ユ
ニット９に入力し、グループ化ユニット９でグループ化
されたＮ／Ｓ信号の後に０／０（ＥＯＢ*符号）を付加
する。それによってエントロピ符号化部６のグループ化
ユニット９でＺＲＬ*符号を付加する必要がなくなり、
不要なＺＲＬ*が符号として扱われないので、エントロ
ピ符号化部６における処理が速くなる。
【０１２０】次に、データＲUVの８×８のブロックの
（７，７）番目（シリアル順序の６４番目）が有効係数
ＡＣ（０以外）である場合を例にとって説明する。図２
１はデータブロック（７，７）が有効係数ＡＣである場
合の信号処理を示す図である。
（７，７）番目（シリアル順序の６４番目）が有効係数
ＡＣ（０以外）である場合を例にとって説明する。図２
１はデータブロック（７，７）が有効係数ＡＣである場
合の信号処理を示す図である。
【０１２１】図２１において、書込同期信号Ｗsyncが論
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenが論理「Ｈ」になると同時に、第２のカウンタ３９
の出力Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４
２中にシリアル順序で書き込まれる。本例では入力信号
ＲUVがDC,AC,0,0,.....0,0,ACであると仮定しているの
で、入力信号ＲUVブロックの第１番目、第２番目、第６
４番目以外は無効係数０である。ここで、ACは有効係数
であり、すなわち、０以外の数を含む係数である。従っ
て、第１の０検出回路４３は入力信号ＲUVの第３番目以
降の０の数をカウントする。入力信号ＲUVが第３番目以
降（第６３番目）まで０であるので、第２のカウンタ３
９のＱ出力から６３個のクロック信号が出力されたとき
には、第１の０検出回路４３は０カウント数は６１とな
る。さらに６４番目の係数は有効係数、すなわち０以外
の数であるので、第１の０検出回路４３はその値をカウ
ントをせず、その値は６１のままである。
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenが論理「Ｈ」になると同時に、第２のカウンタ３９
の出力Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４
２中にシリアル順序で書き込まれる。本例では入力信号
ＲUVがDC,AC,0,0,.....0,0,ACであると仮定しているの
で、入力信号ＲUVブロックの第１番目、第２番目、第６
４番目以外は無効係数０である。ここで、ACは有効係数
であり、すなわち、０以外の数を含む係数である。従っ
て、第１の０検出回路４３は入力信号ＲUVの第３番目以
降の０の数をカウントする。入力信号ＲUVが第３番目以
降（第６３番目）まで０であるので、第２のカウンタ３
９のＱ出力から６３個のクロック信号が出力されたとき
には、第１の０検出回路４３は０カウント数は６１とな
る。さらに６４番目の係数は有効係数、すなわち０以外
の数であるので、第１の０検出回路４３はその値をカウ
ントをせず、その値は６１のままである。
【０１２２】この時、第１周期の読出同期信号Ｒsync
は、第１周期の書込同期信号Ｗsyncから半周期シフトさ
れており、読出イネーブル信号Ｒenは読出同期信号Ｒsy
ncの１サイクル後に論理「Ｈ」になる。読出イネーブル
信号Ｒenが論理「Ｈ」になると、第１のカウンタ３８が
動作を開始し出力端子３８Ｑにクロック0,1,
2,.........61,62,63を発生する。このクロックに同期
して、ジグザグアドレス変換器４０はジグザグアドレス
0,1,8,16,.....47,55,62,63を出力する。このジグザグ
アドレス変換器４０からのジグザグアドレス0,1,8,1
6,.....47,55,62,63によってバッファ用ＲＡＭ４２にス
トアされた入力信号ＲUV信号DC,AC,0,0,.....0,0,ACが
出力される。第２の０検出回路４４はバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力されるデータの０をカウ
ントし、0,0,1,2,.........57,58,59,60,61,61を得る。
は、第１周期の書込同期信号Ｗsyncから半周期シフトさ
れており、読出イネーブル信号Ｒenは読出同期信号Ｒsy
ncの１サイクル後に論理「Ｈ」になる。読出イネーブル
信号Ｒenが論理「Ｈ」になると、第１のカウンタ３８が
動作を開始し出力端子３８Ｑにクロック0,1,
2,.........61,62,63を発生する。このクロックに同期
して、ジグザグアドレス変換器４０はジグザグアドレス
0,1,8,16,.....47,55,62,63を出力する。このジグザグ
アドレス変換器４０からのジグザグアドレス0,1,8,1
6,.....47,55,62,63によってバッファ用ＲＡＭ４２にス
トアされた入力信号ＲUV信号DC,AC,0,0,.....0,0,ACが
出力される。第２の０検出回路４４はバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力されるデータの０をカウ
ントし、0,0,1,2,.........57,58,59,60,61,61を得る。
【０１２３】ＥＯＢ*判別回路４５では、第１の０検出
回路４３の出力結果である数値６１から、バッファ用Ｒ
ＡＭ４２の出力が有効係数であるときの第２の０検出回
路４４のカウント数６１を引き、ＡＣ（７，７）が最後
の有効係数であることを知る。この場合、ＥＯＢ*判別
回路４５の出力は論理「Ｌ」とはならない。
回路４３の出力結果である数値６１から、バッファ用Ｒ
ＡＭ４２の出力が有効係数であるときの第２の０検出回
路４４のカウント数６１を引き、ＡＣ（７，７）が最後
の有効係数であることを知る。この場合、ＥＯＢ*判別
回路４５の出力は論理「Ｌ」とはならない。
【０１２４】一方、第２周期の書込同期信号Ｗsyncが論
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenは論理「Ｈ」であるので、第２のカウンタ３９の出
力Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４２中
にシリアル順序で書き込まれる。本例では入力信号ＲUV
がDC,AC,0,0,.....0,0,ACであると仮定しているので、
入力信号ＲUVブロックの第１番目、第２番目、第６４番
目以外は無効係数０である。ここで、ACは有効係数であ
り、すなわち、０以外の数を含む係数である。従って、
第１の０検出回路４３は入力信号ＲUVの第３番目以降の
０の数をカウントする。入力信号ＲUVが第３番目以降
（第６３番目）まで０であるので、第２のカウンタ３９
のＱ出力から６３個のクロック信号が出力されたときに
は、第１の０検出回路４３は０カウント数は６１とな
る。さらに６４番目の係数は有効係数、すなわち０以外
の数であるので、第１の０検出回路４３はその値をカウ
ントをせず、その値は６１のままである。
理「Ｌ」になった次のサイクルで、書込イネーブル信号
Ｗenは論理「Ｈ」であるので、第２のカウンタ３９の出
力Ｑに同期して入力信号ＲUVがバッファ用ＲＡＭ４２中
にシリアル順序で書き込まれる。本例では入力信号ＲUV
がDC,AC,0,0,.....0,0,ACであると仮定しているので、
入力信号ＲUVブロックの第１番目、第２番目、第６４番
目以外は無効係数０である。ここで、ACは有効係数であ
り、すなわち、０以外の数を含む係数である。従って、
第１の０検出回路４３は入力信号ＲUVの第３番目以降の
０の数をカウントする。入力信号ＲUVが第３番目以降
（第６３番目）まで０であるので、第２のカウンタ３９
のＱ出力から６３個のクロック信号が出力されたときに
は、第１の０検出回路４３は０カウント数は６１とな
る。さらに６４番目の係数は有効係数、すなわち０以外
の数であるので、第１の０検出回路４３はその値をカウ
ントをせず、その値は６１のままである。
【０１２５】この時、第２周期の読出同期信号Ｒsync
は、第２周期の書込同期信号Ｗsyncから半周期シフトさ
れており、読出イネーブル信号Ｒenは読出同期信号Ｒsy
ncの１サイクル後に論理「Ｈ」になる。読出イネーブル
信号Ｒenが論理「Ｈ」になると、第１のカウンタ３８が
動作を開始し出力端子３８Ｑにクロック0,1,
2,.........61,62,63を発生する。このクロックに同期
して、ジグザグアドレス変換器４０はジグザグアドレス
0,1,8,16,.....47,55,62,63を出力する。このジグザグ
アドレス変換器４０からのジグザグアドレス0,1,8,1
6,.....47,55,62,63によってバッファ用ＲＡＭ４２にス
トアされた入力信号ＲUV信号DC,AC,0,0,.....0,0,ACが
出力される。第２の０検出回路４４はバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力されるデータの０をカウ
ントし、0,0,1,2,.........57,58,59,60,61,61を得る。
は、第２周期の書込同期信号Ｗsyncから半周期シフトさ
れており、読出イネーブル信号Ｒenは読出同期信号Ｒsy
ncの１サイクル後に論理「Ｈ」になる。読出イネーブル
信号Ｒenが論理「Ｈ」になると、第１のカウンタ３８が
動作を開始し出力端子３８Ｑにクロック0,1,
2,.........61,62,63を発生する。このクロックに同期
して、ジグザグアドレス変換器４０はジグザグアドレス
0,1,8,16,.....47,55,62,63を出力する。このジグザグ
アドレス変換器４０からのジグザグアドレス0,1,8,1
6,.....47,55,62,63によってバッファ用ＲＡＭ４２にス
トアされた入力信号ＲUV信号DC,AC,0,0,.....0,0,ACが
出力される。第２の０検出回路４４はバッファ用ＲＡＭ
４２の出力端子４２Ｑから出力されるデータの０をカウ
ントし、0,0,1,2,.........57,58,59,60,61,61を得る。
【０１２６】ＥＯＢ*判別回路４５では、第１の０検出
回路４３の出力結果である数値６１から、バッファ用Ｒ
ＡＭ４２の出力が有効係数であるときの第２の０検出回
路４４のカウント数６１を引き、ＡＣ（７，７）が最後
の有効係数であることを知る。この場合、ＥＯＢ*判別
回路４５の出力は論理「Ｌ」とはならない。
回路４３の出力結果である数値６１から、バッファ用Ｒ
ＡＭ４２の出力が有効係数であるときの第２の０検出回
路４４のカウント数６１を引き、ＡＣ（７，７）が最後
の有効係数であることを知る。この場合、ＥＯＢ*判別
回路４５の出力は論理「Ｌ」とはならない。
【０１２７】バッファ用ＲＡＭ４２からの出力は、次段
のエントロピ符号化部６においてグループ化およびハフ
マン符号化される。この場合は、グループ化ユニット９
以降は従来と同様の処理を行う。
のエントロピ符号化部６においてグループ化およびハフ
マン符号化される。この場合は、グループ化ユニット９
以降は従来と同様の処理を行う。
【０１２８】
【発明の効果】以上説明したように、本発明によれば、
エントロピ符号化部は、グループ化部とエントロピ符号
化部間にＺＲＬ*符号を検出するＺＲＬ*符号検出回路、
ＥＯＢ*符号を検出するＥＯＢ*符号検出回路、ＺＲＬ*
符号検出回路で検出されたＺＲＬ*符号の数をカウント
するＺＲＬ*符号数検出カウンタ、およびデータ転送用
記憶手段とイネーブル信号転送用記憶手段から構成され
るデータ処理ユニットを備え、ラン長・グループ番号
（Ｎ／Ｓ）が有効シンボル（ＺＲＬ*符号以外）の時
は、有効シンボルをデータ転送用記憶手段を介して次段
のハフマン符号化部に転送し、Ｎ／Ｓ中にＺＲＬ*符号
が含まれる時は、ＺＲＬ*符号検出回路がＺＲＬ*符号数
検出カウンタをインクリメントし、ＺＲＬ*符号の後が
ＥＯＢ*符号の時は、ＺＲＬ*符号数検出カウンタのカウ
ント値に対応した数のＺＲＬ*符号を除去するように構
成されるので、出力されたＥＯＢ*符号の前のＺＲＬ*符
号をハフマン符号化せず、効果的に削除を行うことがで
きる。
エントロピ符号化部は、グループ化部とエントロピ符号
化部間にＺＲＬ*符号を検出するＺＲＬ*符号検出回路、
ＥＯＢ*符号を検出するＥＯＢ*符号検出回路、ＺＲＬ*
符号検出回路で検出されたＺＲＬ*符号の数をカウント
するＺＲＬ*符号数検出カウンタ、およびデータ転送用
記憶手段とイネーブル信号転送用記憶手段から構成され
るデータ処理ユニットを備え、ラン長・グループ番号
（Ｎ／Ｓ）が有効シンボル（ＺＲＬ*符号以外）の時
は、有効シンボルをデータ転送用記憶手段を介して次段
のハフマン符号化部に転送し、Ｎ／Ｓ中にＺＲＬ*符号
が含まれる時は、ＺＲＬ*符号検出回路がＺＲＬ*符号数
検出カウンタをインクリメントし、ＺＲＬ*符号の後が
ＥＯＢ*符号の時は、ＺＲＬ*符号数検出カウンタのカウ
ント値に対応した数のＺＲＬ*符号を除去するように構
成されるので、出力されたＥＯＢ*符号の前のＺＲＬ*符
号をハフマン符号化せず、効果的に削除を行うことがで
きる。
【０１２９】また、本発明の画像符号化装置におけるデ
ータ処理ユニットは、さらに、ＺＲＬ*符号数検出カウ
ンタの値より制御信号を生成するデコーダを備え、Ｎ／
Ｓ中にＺＲＬ*符号が転送された時は、ＺＲＬ*符号検出
回路によってインクリメントされたＺＲＬ*符号の個数
をデコードすることによって、そのデコード値に対応し
たデータ転送用記憶手段およびイネーブル信号転送用記
憶手段に記憶されたＺＲＬ*符号を容易に除去すること
ができる。それによってエントロピ符号化部のグループ
化ユニットでＺＲＬ*符号を付加するがなくなり、不要
なＺＲＬ*が符号として扱われないので、エントロピ符
号化部６における処理が速くなる。
ータ処理ユニットは、さらに、ＺＲＬ*符号数検出カウ
ンタの値より制御信号を生成するデコーダを備え、Ｎ／
Ｓ中にＺＲＬ*符号が転送された時は、ＺＲＬ*符号検出
回路によってインクリメントされたＺＲＬ*符号の個数
をデコードすることによって、そのデコード値に対応し
たデータ転送用記憶手段およびイネーブル信号転送用記
憶手段に記憶されたＺＲＬ*符号を容易に除去すること
ができる。それによってエントロピ符号化部のグループ
化ユニットでＺＲＬ*符号を付加するがなくなり、不要
なＺＲＬ*が符号として扱われないので、エントロピ符
号化部６における処理が速くなる。
【０１３０】本発明の画像符号化装置におけるデータ処
理ユニットは、さらに、複数の３入力論理回路および２
入力ＡＮＤ回路を備え、２入力ＡＮＤ回路はＥＯＢ*符
号検出回路の出力とＺＲＬ*符号検出回路の出力を１ク
ロック遅延させた出力とを入力とし、３入力論理回路は
デコーダの対応出力と２入力ＡＮＤ回路の出力とを入力
とし、Ｎ／Ｓ中に１以上のＺＲＬ*符号およびＥＯＢ*符
号が含まれる時は、ＺＲＬ*符号検出回路によってイン
クリメントされたＺＲＬ*符号の個数をデコードし、そ
のデコード値に対応する信号および２入力ＡＮＤ回路の
出力とを３入力論理回路に入力し、３入力論理回路の出
力によってデータ転送用記憶手段およびイネーブル信号
転送用記憶手段をリセットすることによって、ＥＯＢ*
符号より前に入力したＺＲＬ*符号を容易に除去するこ
とができる。それによってエントロピ符号化部のグルー
プ化ユニットでＺＲＬ*符号を付加する必要がなくな
り、不要なＺＲＬ*が符号として扱われないので、エン
トロピ符号化部６における処理が速くなる。
理ユニットは、さらに、複数の３入力論理回路および２
入力ＡＮＤ回路を備え、２入力ＡＮＤ回路はＥＯＢ*符
号検出回路の出力とＺＲＬ*符号検出回路の出力を１ク
ロック遅延させた出力とを入力とし、３入力論理回路は
デコーダの対応出力と２入力ＡＮＤ回路の出力とを入力
とし、Ｎ／Ｓ中に１以上のＺＲＬ*符号およびＥＯＢ*符
号が含まれる時は、ＺＲＬ*符号検出回路によってイン
クリメントされたＺＲＬ*符号の個数をデコードし、そ
のデコード値に対応する信号および２入力ＡＮＤ回路の
出力とを３入力論理回路に入力し、３入力論理回路の出
力によってデータ転送用記憶手段およびイネーブル信号
転送用記憶手段をリセットすることによって、ＥＯＢ*
符号より前に入力したＺＲＬ*符号を容易に除去するこ
とができる。それによってエントロピ符号化部のグルー
プ化ユニットでＺＲＬ*符号を付加する必要がなくな
り、不要なＺＲＬ*が符号として扱われないので、エン
トロピ符号化部６における処理が速くなる。
【０１３１】本発明の画像符号化装置におけるエントロ
ピ符号化部は、データ処理ユニットにアドレス制御ユニ
ットを付加し、データ処理ユニットとハフマン符号化部
間に記憶手段を設け、カウンタの値に応じて、アドレス
制御ユニットはＺＲＬ*符号数検出カウンタで検出され
たＺＲＬ*符号の数だけ差し引いた記憶手段のアドレス
にＥＯＢ*符号を書き込むことによって、ＺＲＬ*符号を
容易に除去することができる。それによってエントロピ
符号化部のグループ化ユニットでＺＲＬ*符号を付加す
る必要がなくなり、不要なＺＲＬ*が符号として扱われ
ないので、エントロピ符号化部における処理が速くな
る。
ピ符号化部は、データ処理ユニットにアドレス制御ユニ
ットを付加し、データ処理ユニットとハフマン符号化部
間に記憶手段を設け、カウンタの値に応じて、アドレス
制御ユニットはＺＲＬ*符号数検出カウンタで検出され
たＺＲＬ*符号の数だけ差し引いた記憶手段のアドレス
にＥＯＢ*符号を書き込むことによって、ＺＲＬ*符号を
容易に除去することができる。それによってエントロピ
符号化部のグループ化ユニットでＺＲＬ*符号を付加す
る必要がなくなり、不要なＺＲＬ*が符号として扱われ
ないので、エントロピ符号化部における処理が速くな
る。
【０１３２】本発明の画像符号化装置におけるアドレス
制御ユニットは、ロード付きカウンタと減算器を備え、
Ｎ／Ｓ信号中にＺＲＬ*符号が含まれる時は、ロード付
きカウンタと減算器で構成されるアドレス発生回路にお
いてＺＲＬ*符号数検出カウンタからのカウント値だけ
記憶手段の書き込みアドレスＷＡを減算することによっ
て、記憶手段の記録されるべきＺＲＬ*符号をＥＯＢ*符
号によって置き換えることによりＺＲＬ*符号を容易に
除去することができる。それによってエントロピ符号化
部のグループ化ユニットでＺＲＬ*符号を付加する必要
がなくなり、不要なＺＲＬ*が符号として扱われないの
で、エントロピ符号化部における処理が速くなる。
制御ユニットは、ロード付きカウンタと減算器を備え、
Ｎ／Ｓ信号中にＺＲＬ*符号が含まれる時は、ロード付
きカウンタと減算器で構成されるアドレス発生回路にお
いてＺＲＬ*符号数検出カウンタからのカウント値だけ
記憶手段の書き込みアドレスＷＡを減算することによっ
て、記憶手段の記録されるべきＺＲＬ*符号をＥＯＢ*符
号によって置き換えることによりＺＲＬ*符号を容易に
除去することができる。それによってエントロピ符号化
部のグループ化ユニットでＺＲＬ*符号を付加する必要
がなくなり、不要なＺＲＬ*が符号として扱われないの
で、エントロピ符号化部における処理が速くなる。
【０１３３】本発明の画像符号化装置におけるアドレス
制御ユニットは、ＺＲＬ*符号検出回路の出力を第１の
遅延調整用フリップフロップによって遅延させ、ＺＲＬ
*符号数検出カウンタの出力を第２の遅延調整用フリッ
プフロップによって遅延させ、これらの両遅延出力を２
入力ＡＮＤ回路に入力し、その結果が論理「Ｈ」のとき
に、ロード付きカウンタと減算器で構成されるアドレス
発生回路においてＺＲＬ*符号数検出カウンタからのカ
ウント値だけ記憶手段の書き込みアドレスＷＡをデクリ
メントし、記憶手段に記録されるべきＺＲＬ*符号をＥ
ＯＢ*符号によって置き換えることにより、ＺＲＬ*符号
を容易に除去することができる。
制御ユニットは、ＺＲＬ*符号検出回路の出力を第１の
遅延調整用フリップフロップによって遅延させ、ＺＲＬ
*符号数検出カウンタの出力を第２の遅延調整用フリッ
プフロップによって遅延させ、これらの両遅延出力を２
入力ＡＮＤ回路に入力し、その結果が論理「Ｈ」のとき
に、ロード付きカウンタと減算器で構成されるアドレス
発生回路においてＺＲＬ*符号数検出カウンタからのカ
ウント値だけ記憶手段の書き込みアドレスＷＡをデクリ
メントし、記憶手段に記録されるべきＺＲＬ*符号をＥ
ＯＢ*符号によって置き換えることにより、ＺＲＬ*符号
を容易に除去することができる。
【０１３４】本発明の画像符号化装置におけるジグザグ
変換部においては、シリアル順序でバッファにブロック
データを書き込むときの画素ブロックの０データの数
と、第２の０検出回路でカウントした０データの数とを
比較し、その値が前記バッファの残りの画素ブロックデ
ータの数と一致するときは、バッファからの出力符号は
画素ブロックの最後の有効係数であることを示す信号を
出力するように構成されるので、エントロピ符号化部の
グループ化ユニットでＺＲＬ*符号を付加する必要がな
くなり、不要なＺＲＬ*が符号として扱われないので、
エントロピ符号化部６における処理が速くなる。
変換部においては、シリアル順序でバッファにブロック
データを書き込むときの画素ブロックの０データの数
と、第２の０検出回路でカウントした０データの数とを
比較し、その値が前記バッファの残りの画素ブロックデ
ータの数と一致するときは、バッファからの出力符号は
画素ブロックの最後の有効係数であることを示す信号を
出力するように構成されるので、エントロピ符号化部の
グループ化ユニットでＺＲＬ*符号を付加する必要がな
くなり、不要なＺＲＬ*が符号として扱われないので、
エントロピ符号化部６における処理が速くなる。
【０１３５】本発明の画像符号化装置における第１の０
検出回路４３はシリアル順序でバッファにブロックデー
タを書き込むときに、第１の０検出回路で画素ブロック
毎の０データの数をカウントしておき、第２の０検出回
路はジグザグ順序でバッファの内容を読み出すときに、
バッファから読み出された０データの数をカウントし、
ＥＯＢ*判別回路は第１の０検出回路でカウントした０
データの数と、第２の０検出回路でカウントした０デー
タの数とを比較し、その値が前記バッファの残りの画素
ブロックデータの数と一致するときは、バッファからの
出力符号は画素ブロックの最後の有効係数であることを
示す信号を出力するように構成されるので、エントロピ
符号化部のグループ化ユニットでＺＲＬ*符号を付加す
る必要がなくなり、不要なＺＲＬ*が符号として扱われ
ないので、エントロピ符号化部６における処理が速くな
る。
検出回路４３はシリアル順序でバッファにブロックデー
タを書き込むときに、第１の０検出回路で画素ブロック
毎の０データの数をカウントしておき、第２の０検出回
路はジグザグ順序でバッファの内容を読み出すときに、
バッファから読み出された０データの数をカウントし、
ＥＯＢ*判別回路は第１の０検出回路でカウントした０
データの数と、第２の０検出回路でカウントした０デー
タの数とを比較し、その値が前記バッファの残りの画素
ブロックデータの数と一致するときは、バッファからの
出力符号は画素ブロックの最後の有効係数であることを
示す信号を出力するように構成されるので、エントロピ
符号化部のグループ化ユニットでＺＲＬ*符号を付加す
る必要がなくなり、不要なＺＲＬ*が符号として扱われ
ないので、エントロピ符号化部６における処理が速くな
る。
【０１３６】本発明の画像符号化装置においては、バッ
ファと、バッファにブロックデータを書き込むためのア
ドレス値を生成するための書き込み用カウンタと、バッ
ファから読み出すためのアドレス値を生成するための読
み出し用カウンタと、読み出し用カウンタの値をシリア
ル順序からジグザグ順序に変換するジグザグアドレス変
換器と、バッファの読み出し用アドレスと書き込み用ア
ドレスを切り換えるためのセレクタとをそれぞれ２重化
し、バッファに書き込まれる０データの数を検出する第
１の０検出回路と、バッファから読み出される０データ
の数を検出する第２の０検出回路と、第１の０検出回路
と第２の０検出回路より画素ブロックの最後の有効係数
を判別するためのＥＯＢ*判別回路は共通に使用され、
２重化された第１のバッファと第２のバッファの出力は
共通接続され、シリアル順序で第１のバッファにブロッ
クデータを書き込むときに、ジグザグ順序で第２のバッ
ファからブロックデータを読み出し、シリアル順序で第
２のバッファにブロックデータを書き込むときに、ジグ
ザグ順序で第１のバッファからブロックデータを読み出
し、バッファにシリアル順序でブロックデータを書き込
むときの画素ブロックの０データの数と、第２の０検出
回路でカウントした０データの数とを比較し、その値が
前記バッファの残りの画素ブロックデータの数と一致す
るときは、バッファからの出力符号は画素ブロックの最
後の有効係数であることを示す信号を各２重化された回
路で独立に出力するように構成されるので、エントロピ
符号化部のグループ化ユニットでＺＲＬ*符号を付加す
る必要がなくなり、不要なＺＲＬ*が符号として扱われ
ないので、エントロピ符号化部６における処理が速くな
る。
ファと、バッファにブロックデータを書き込むためのア
ドレス値を生成するための書き込み用カウンタと、バッ
ファから読み出すためのアドレス値を生成するための読
み出し用カウンタと、読み出し用カウンタの値をシリア
ル順序からジグザグ順序に変換するジグザグアドレス変
換器と、バッファの読み出し用アドレスと書き込み用ア
ドレスを切り換えるためのセレクタとをそれぞれ２重化
し、バッファに書き込まれる０データの数を検出する第
１の０検出回路と、バッファから読み出される０データ
の数を検出する第２の０検出回路と、第１の０検出回路
と第２の０検出回路より画素ブロックの最後の有効係数
を判別するためのＥＯＢ*判別回路は共通に使用され、
２重化された第１のバッファと第２のバッファの出力は
共通接続され、シリアル順序で第１のバッファにブロッ
クデータを書き込むときに、ジグザグ順序で第２のバッ
ファからブロックデータを読み出し、シリアル順序で第
２のバッファにブロックデータを書き込むときに、ジグ
ザグ順序で第１のバッファからブロックデータを読み出
し、バッファにシリアル順序でブロックデータを書き込
むときの画素ブロックの０データの数と、第２の０検出
回路でカウントした０データの数とを比較し、その値が
前記バッファの残りの画素ブロックデータの数と一致す
るときは、バッファからの出力符号は画素ブロックの最
後の有効係数であることを示す信号を各２重化された回
路で独立に出力するように構成されるので、エントロピ
符号化部のグループ化ユニットでＺＲＬ*符号を付加す
る必要がなくなり、不要なＺＲＬ*が符号として扱われ
ないので、エントロピ符号化部６における処理が速くな
る。
【０１３７】本発明の画像符号化装置における第１の０
検出回路は、第１の周期においてシリアル順序で第１の
バッファにブロックデータを書き込むときに、第１の周
期の画素ブロック毎の０データの数をカウントしてお
き、第２の周期においてシリアル順序で第２のバッファ
にブロックデータを書き込むときに、第２の周期の画素
ブロック毎の０データの数をカウントしておき、第２の
０検出回路は、第１の周期においてジグザグ順序で第２
のバッファの内容を読み出すときに、第２のバッファか
ら読み出された０データの数をカウントし、第２の周期
においてジグザグ順序で第１のバッファの内容を読み出
すときに、第１のバッファから読み出された０データの
数をカウントし、ＥＯＢ*判別回路は第１の０検出回路
でカウントした０データの数と、第２の０検出回路でカ
ウントした０データの数とを比較し、その値が前記バッ
ファの残りの画素ブロックデータの数と一致するとき
は、バッファからの出力符号は画素ブロックの最後の有
効係数であることを示す信号を出力するように構成され
るので、エントロピ符号化部のグループ化ユニットでＺ
ＲＬ*符号を付加する必要がなくなり、不要なＺＲＬ*が
符号として扱われないので、エントロピ符号化部６にお
ける処理が速くなる。
検出回路は、第１の周期においてシリアル順序で第１の
バッファにブロックデータを書き込むときに、第１の周
期の画素ブロック毎の０データの数をカウントしてお
き、第２の周期においてシリアル順序で第２のバッファ
にブロックデータを書き込むときに、第２の周期の画素
ブロック毎の０データの数をカウントしておき、第２の
０検出回路は、第１の周期においてジグザグ順序で第２
のバッファの内容を読み出すときに、第２のバッファか
ら読み出された０データの数をカウントし、第２の周期
においてジグザグ順序で第１のバッファの内容を読み出
すときに、第１のバッファから読み出された０データの
数をカウントし、ＥＯＢ*判別回路は第１の０検出回路
でカウントした０データの数と、第２の０検出回路でカ
ウントした０データの数とを比較し、その値が前記バッ
ファの残りの画素ブロックデータの数と一致するとき
は、バッファからの出力符号は画素ブロックの最後の有
効係数であることを示す信号を出力するように構成され
るので、エントロピ符号化部のグループ化ユニットでＺ
ＲＬ*符号を付加する必要がなくなり、不要なＺＲＬ*が
符号として扱われないので、エントロピ符号化部６にお
ける処理が速くなる。
【０１３８】本発明の画像符号化装置におけるバッファ
は、２ポートを有するシングルバッファで構成され、第
１の周期においてシングルバッファの第１のポートに画
素ブロックのブロックデータをシリアル順序で書き込む
ときに、シングルバッファの第２のポートから既に書き
込まれた画素ブロックデータをジグザグ順序で読み出
し、第２の周期においてシングルバッファの第２のポー
トに画素ブロックのブロックデータをシリアル順序で書
き込むときに、シングルバッファの第１のポートから既
に書き込まれた画素ブロックデータをジグザグ順序で読
み出し、シングルバッファにシリアル順序でブロックデ
ータを書き込むときの画素ブロックの０データの数と、
前記シングルバッファからジグザグ順序でデータを読み
出すときの前記画素ブロックの０データの数を比較し、
その値が前記シングルバッファの残りの画素ブロックデ
ータの数と一致するときは、シングルバッファからの出
力符号は画素ブロックの最後の有効係数であることを示
す信号を各ポートに対応して出力するように構成される
ので、エントロピ符号化部のグループ化ユニットでＺＲ
Ｌ*符号を付加する必要がなくなり、不要なＺＲＬ*が符
号として扱われないので、エントロピ符号化部６におけ
る処理が速くなる。
は、２ポートを有するシングルバッファで構成され、第
１の周期においてシングルバッファの第１のポートに画
素ブロックのブロックデータをシリアル順序で書き込む
ときに、シングルバッファの第２のポートから既に書き
込まれた画素ブロックデータをジグザグ順序で読み出
し、第２の周期においてシングルバッファの第２のポー
トに画素ブロックのブロックデータをシリアル順序で書
き込むときに、シングルバッファの第１のポートから既
に書き込まれた画素ブロックデータをジグザグ順序で読
み出し、シングルバッファにシリアル順序でブロックデ
ータを書き込むときの画素ブロックの０データの数と、
前記シングルバッファからジグザグ順序でデータを読み
出すときの前記画素ブロックの０データの数を比較し、
その値が前記シングルバッファの残りの画素ブロックデ
ータの数と一致するときは、シングルバッファからの出
力符号は画素ブロックの最後の有効係数であることを示
す信号を各ポートに対応して出力するように構成される
ので、エントロピ符号化部のグループ化ユニットでＺＲ
Ｌ*符号を付加する必要がなくなり、不要なＺＲＬ*が符
号として扱われないので、エントロピ符号化部６におけ
る処理が速くなる。
【０１３９】本発明の画像符号化装置における第１の０
検出回路は、第１の周期においてシリアル順序でシング
ルバッファの第１のポートにブロックデータを書き込む
ときに、第１の周期の画素ブロック毎の０データの数を
カウントしておき、第２の周期においてシリアル順序で
シングルバッファの第２のポートにブロックデータを書
き込むときに、第２の周期の画素ブロック毎の０データ
の数をカウントしておき、第２の０検出回路は、第１の
周期から半周期シフトされた周期で第１ポートの内容を
ジグザグ順序で読み出すときに０データの数をカウント
し、第２の周期から半周期シフトされた周期で第２ポー
トの内容をジグザグ順序で読み出すときに０データの数
をカウントし、ＥＯＢ*判別回路は第１の０検出回路で
カウントした０データの数と、第２の０検出回路でカウ
ントした０データの数とを比較し、その値が前記シング
ルバッファの残りの画素ブロックデータの数と一致する
ときは、シングルバッファからの出力符号は画素ブロッ
クの最後の有効係数であることを示す信号を出力するよ
うに構成されるので、エントロピ符号化部のグループ化
ユニットでＺＲＬ*符号を付加する必要がなくなり、不
要なＺＲＬ*が符号として扱われないので、エントロピ
符号化部６における処理が速くなる。
検出回路は、第１の周期においてシリアル順序でシング
ルバッファの第１のポートにブロックデータを書き込む
ときに、第１の周期の画素ブロック毎の０データの数を
カウントしておき、第２の周期においてシリアル順序で
シングルバッファの第２のポートにブロックデータを書
き込むときに、第２の周期の画素ブロック毎の０データ
の数をカウントしておき、第２の０検出回路は、第１の
周期から半周期シフトされた周期で第１ポートの内容を
ジグザグ順序で読み出すときに０データの数をカウント
し、第２の周期から半周期シフトされた周期で第２ポー
トの内容をジグザグ順序で読み出すときに０データの数
をカウントし、ＥＯＢ*判別回路は第１の０検出回路で
カウントした０データの数と、第２の０検出回路でカウ
ントした０データの数とを比較し、その値が前記シング
ルバッファの残りの画素ブロックデータの数と一致する
ときは、シングルバッファからの出力符号は画素ブロッ
クの最後の有効係数であることを示す信号を出力するよ
うに構成されるので、エントロピ符号化部のグループ化
ユニットでＺＲＬ*符号を付加する必要がなくなり、不
要なＺＲＬ*が符号として扱われないので、エントロピ
符号化部６における処理が速くなる。
【図１】 本発明の画像符号化装置全体構成を示すブロ
ック図である。
ック図である。
【図２】 本発明の実施の形態１によるエントロピ符号
化部のグループ化部よりＺＲＬ*符号、有効係数、ＥＯ
Ｂ*符号の検出を行う回路構成を示すブロック図であ
る。
化部のグループ化部よりＺＲＬ*符号、有効係数、ＥＯ
Ｂ*符号の検出を行う回路構成を示すブロック図であ
る。
【図３】 本発明の実施の形態２による画像符号化装置
のエントロピ符号化部のデータ処理ユニットを示すブロ
ック図である。
のエントロピ符号化部のデータ処理ユニットを示すブロ
ック図である。
【図４】 図３の３入力論理回路の真理値表を示す図で
ある。
ある。
【図５】 図３における入力信号がＺＲＬ*×１，ＥＯ
Ｂ*のときのタイミングチャートを示す図である。
Ｂ*のときのタイミングチャートを示す図である。
【図６】 図３における入力信号がＺＲＬ*×２，ＥＯ
Ｂ*のときのタイミングチャートを示す図である。
Ｂ*のときのタイミングチャートを示す図である。
【図７】 図３における入力信号がＺＲＬ*×３，ＥＯ
Ｂ*のときのタイミングチャートを示す図である。
Ｂ*のときのタイミングチャートを示す図である。
【図８】 本発明の実施の形態３による画像符号化装置
のエントロピ符号化部のシンボル処理機能のデータ処理
ユニットとアドレス制御ユニットの構成を示すブロック
図である。
のエントロピ符号化部のシンボル処理機能のデータ処理
ユニットとアドレス制御ユニットの構成を示すブロック
図である。
【図９】 本発明の実施の形態３による画像符号化装置
のデータ処理ユニットとアドレス制御ユニットを示すブ
ロック図である。
のデータ処理ユニットとアドレス制御ユニットを示すブ
ロック図である。
【図１０】 本発明の実施の形態３による記憶手段を示
すブロック図である。
すブロック図である。
【図１１】 本発明の実施の形態３の回路の動作を示す
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１２】 本発明の実施の形態４による画像符号化装
置のジグザグ変換器の構成を示すブロック図である。
置のジグザグ変換器の構成を示すブロック図である。
【図１３】 本発明の実施の形態４〜６によるエントロ
ピ符号化部の構成を示すブロック図である。
ピ符号化部の構成を示すブロック図である。
【図１４】 本発明の実施の形態４の回路の動作を示す
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１５】 本発明の実施の形態４の回路の動作を示す
他のタイミングチャートを示す図である。
他のタイミングチャートを示す図である。
【図１６】 本発明の実施の形態５による画像符号化装
置のジグザグ変換器の構成を示すブロック図である。
置のジグザグ変換器の構成を示すブロック図である。
【図１７】 本発明の実施の形態５の回路の動作を示す
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１８】 本発明の実施の形態５の回路の動作を示す
他のタイミングチャートを示す図である。
他のタイミングチャートを示す図である。
【図１９】 本発明の実施の形態６による画像符号化装
置のジグザグ変換器の構成を示すブロック図である。
置のジグザグ変換器の構成を示すブロック図である。
【図２０】 本発明の実施の形態６の回路の動作を示す
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図２１】 本発明の実施の形態６の回路の動作を示す
他のタイミングチャートを示す図である。
他のタイミングチャートを示す図である。
【図２２】 従来の画像符号化装置を示す基本ブロック
図である。
図である。
【図２３】 従来の画像符号化装置における８×８画素
ブロックの２次元離散コサイン変換および量子化した後
の量子化ＤＣＴ係数の分布グラフを示す図である。
ブロックの２次元離散コサイン変換および量子化した後
の量子化ＤＣＴ係数の分布グラフを示す図である。
【図２４】 従来の画像符号化装置におけるＤＣ係数の
グループ化回路を示す図である。
グループ化回路を示す図である。
【図２５】 従来の画像符号化装置におけるＤＣ係数の
差分処理の概念を示すブロック図である。
差分処理の概念を示すブロック図である。
【図２６】 画像符号化装置におけるＡＣ係数のグルー
プ化回路を示すブロック図である。
プ化回路を示すブロック図である。
【図２７】 画像符号化装置における８×８ブロックの
ジグザグスキャンの順序を示す図である。
ジグザグスキャンの順序を示す図である。
【図２８】 画像符号化装置におけるＤＣ係数およびＡ
Ｃ係数のハフマン符号化を示すブロック図である。
Ｃ係数のハフマン符号化を示すブロック図である。
【図２９】 画像符号化装置におけるＤＣ係数の差分値
のグループ化を行うためのグループ化表を示す図であ
る。
のグループ化を行うためのグループ化表を示す図であ
る。
【図３０】 画像符号化装置におけるＤＣ係数の差分符
号化を行うための符号表を示す図である。
号化を行うための符号表を示す図である。
【図３１】 画像符号化装置におけるＡＣ係数のグルー
プ化を行うためのグループ化表を示す図である。
プ化を行うためのグループ化表を示す図である。
【図３２】 画像符号化装置におけるＡＣ係数の符号化
を行うための符号表を示す図である。
を行うための符号表を示す図である。
【図３３】 画像符号化装置におけるＡＣ係数およびＤ
Ｃ係数がグループ化される手順を示す図である。
Ｃ係数がグループ化される手順を示す図である。
１ 入力端子、２ 離散コサイン変換部（ＤＣＴ）、３
ジグザグ変換部、４ 量子化部、５ 量子化テーブ
ル、６ エントロピ符号化部、７ 符号化テーブル、８
出力端子、９ グループ化ユニット、１０ データ処
理ユニット、１１ 記憶手段、１２ ハフマン符号化
部、１３ ＺＲＬ*符号検出回路、１４ＥＯＢ*符号検出
回路、１５ ＺＲＬ*符号数検出カウンタ、１６ デコ
ーダ、１７〜２０ データ転送用フリップフロップ、２
１〜２４ イネーブル信号転送用フリップフロップ、２
５ 遅延調整用フリップフロップ、２６〜２８ ３入力
論理回路、３０ ２入力ＡＮＤ回路、３１ インバータ
回路、３２ アドレス制御ユニット、３３ 遅延調整用
フリップフロップ、３４ ２入力ＡＮＤ回路、３５減算
器、３６ ロード付きカウンタ、３７ ２入力ＯＲ回
路、３８ 第１のカウンタ、３９ 第２のカウンタ、４
０ ジグザグアドレス変換器、４１ セレクタ、４２
バッファ用ＲＡＭ、４３ 第１の０検出回路、４４ 第
２の０検出回路、４５ ＥＯＢ*判別回路、４６ 遅延
調整用フリップフロップ、６１ ブロック遅延部、６２
ＤＣ差分器、６５ １次元ハフマン符号化部、６６
ＤＣ符号テーブル部、８１ Ｎ／Ｓ信号の入力端子、８
２ イネーブル信号（ＥＮ）の入力端子、８３ Ｎ／Ｓ
信号の出力（入力）端子、８４ ＲＥＳＥＴ信号の入力
端子、８５ イネーブル信号（ＥＮ）の出力端子、８６
ＲUV信号の入力端子、８７ 書き込みアドレス信号の
出力（入力）端子、９１ ジグザグスキャン部、９２
係数判別部、９３ ランレングスカウンタ、９５ ２次
元ハフマン符号化部、９６ ＡＣ符号テーブル部
ジグザグ変換部、４ 量子化部、５ 量子化テーブ
ル、６ エントロピ符号化部、７ 符号化テーブル、８
出力端子、９ グループ化ユニット、１０ データ処
理ユニット、１１ 記憶手段、１２ ハフマン符号化
部、１３ ＺＲＬ*符号検出回路、１４ＥＯＢ*符号検出
回路、１５ ＺＲＬ*符号数検出カウンタ、１６ デコ
ーダ、１７〜２０ データ転送用フリップフロップ、２
１〜２４ イネーブル信号転送用フリップフロップ、２
５ 遅延調整用フリップフロップ、２６〜２８ ３入力
論理回路、３０ ２入力ＡＮＤ回路、３１ インバータ
回路、３２ アドレス制御ユニット、３３ 遅延調整用
フリップフロップ、３４ ２入力ＡＮＤ回路、３５減算
器、３６ ロード付きカウンタ、３７ ２入力ＯＲ回
路、３８ 第１のカウンタ、３９ 第２のカウンタ、４
０ ジグザグアドレス変換器、４１ セレクタ、４２
バッファ用ＲＡＭ、４３ 第１の０検出回路、４４ 第
２の０検出回路、４５ ＥＯＢ*判別回路、４６ 遅延
調整用フリップフロップ、６１ ブロック遅延部、６２
ＤＣ差分器、６５ １次元ハフマン符号化部、６６
ＤＣ符号テーブル部、８１ Ｎ／Ｓ信号の入力端子、８
２ イネーブル信号（ＥＮ）の入力端子、８３ Ｎ／Ｓ
信号の出力（入力）端子、８４ ＲＥＳＥＴ信号の入力
端子、８５ イネーブル信号（ＥＮ）の出力端子、８６
ＲUV信号の入力端子、８７ 書き込みアドレス信号の
出力（入力）端子、９１ ジグザグスキャン部、９２
係数判別部、９３ ランレングスカウンタ、９５ ２次
元ハフマン符号化部、９６ ＡＣ符号テーブル部
Claims (12)
- 【請求項１】 画素ブロック毎に離散コサイン変換を行
う離散コサイン変換部と、離散コサイン変換された係数
を係数位置ごとに異なるステップサイズで線形量子化を
行う量子化部と、シリアル順序にならんだブロックデー
タをジグザグ順序にならび変えるジグザグ変換部と、な
らび変えられたＡＣ係数値がどのグループに属するかを
求めるグループ化部を有し前記グループ化部より出力さ
れるラン長・グループ番号・付加ビットに基づきハフマ
ン符号化方式を用いてエントロピ符号化を行うエントロ
ピ符号化部を備え、画像データを圧縮する画像符号化装
置において、 前記のエントロピ符号化部は、前記グループ化部と前記
エントロピ符号化部間に前記ＺＲＬ*符号を検出するＺ
ＲＬ*符号検出回路、前記ＥＯＢ*符号を検出するＥＯＢ
*符号検出回路、前記ＺＲＬ*符号検出回路で検出された
前記ＺＲＬ*符号の数をカウントするＺＲＬ*符号数検出
カウンタ、およびデータ転送用記憶手段とイネーブル信
号転送用記憶手段から構成されるデータ処理ユニットを
備え、 前記ラン長・グループ番号（Ｎ／Ｓ）が有効シンボル
（ＺＲＬ*符号以外）の時は、前記有効シンボルを前記
データ転送用記憶手段を介して次段のハフマン符号化部
に転送し、Ｎ／Ｓ中に前記ＺＲＬ*符号が含まれる時
は、前記ＺＲＬ*符号検出回路が前記ＺＲＬ*符号数検出
カウンタをインクリメントし、前記ＺＲＬ*符号の後が
前記ＥＯＢ*符号の時は、前記ＺＲＬ*符号数検出カウン
タのカウント値に対応した数の前記ＺＲＬ*符号を除去
することを特徴とする画像符号化装置。 - 【請求項２】 請求項１記載の画像符号化装置におい
て、 前記データ処理ユニットは、さらに、前記ＺＲＬ*符号
数検出カウンタの値より制御信号を生成するデコーダを
備え、 Ｎ／Ｓ中に前記ＺＲＬ*符号が転送された時は、前記Ｚ
ＲＬ*符号検出回路によってインクリメントされた前記
ＺＲＬ*符号の個数をデコードし、そのデコード値に対
応した前記データ転送用記憶手段および前記イネーブル
信号転送用記憶手段に記憶された前記ＺＲＬ*符号を除
去することを特徴とする画像符号化装置。 - 【請求項３】 請求項２記載の画像符号化装置におい
て、 前記データ処理ユニットは、さらに、複数の３入力論理
回路および２入力ＡＮＤ回路を備え、 前記２入力ＡＮＤ回路は前記ＥＯＢ*符号検出回路の出
力と前記ＺＲＬ*符号検出回路の出力を１クロック遅延
させた出力とを入力とし、 前記３入力論理回路は前記デコーダの対応出力と前記２
入力ＡＮＤ回路の出力とを入力とし、 Ｎ／Ｓ中に１以上の前記ＺＲＬ*符号および前記ＥＯＢ*
符号が含まれる時は、前記ＺＲＬ*符号検出回路によっ
てインクリメントされた前記ＺＲＬ*符号の個数をデコ
ードし、そのデコード値に対応する信号および２入力Ａ
ＮＤ回路の出力とを前記３入力論理回路に入力し、前記
３入力論理回路の出力によって前記データ転送用記憶手
段および前記イネーブル信号転送用記憶手段をリセット
することによって、前記ＥＯＢ*符号より前に入力した
前記ＺＲＬ*符号を除去することを特徴とする画像符号
化装置。 - 【請求項４】 請求項１記載の画像符号化装置におい
て、さらに、 前記のエントロピ符号化部は、前記データ処理ユニット
にアドレス制御ユニットを付加し、前記データ処理ユニ
ットとハフマン符号化部間に記憶手段を設け、 前記カウンタの値に応じて、前記アドレス制御ユニット
は前記ＺＲＬ*符号数検出カウンタで検出されたＺＲＬ*
符号の数だけ差し引いた前記記憶手段のアドレスにＥＯ
Ｂ*符号を書き込むことによって前記ＺＲＬ*符号を除去
することを特徴とする画像符号化装置。 - 【請求項５】 請求項４記載の画像符号化装置におい
て、さらに、 アドレス制御ユニットは、ロード付きカウンタと減算器
を備え、 前記Ｎ／Ｓ信号中に前記ＺＲＬ*符号が含まれる時は、
前記ロード付きカウンタと減算器で構成されるアドレス
発生回路において前記ＺＲＬ*符号数検出カウンタから
のカウント値だけ前記記憶手段の書き込みアドレスＷＡ
を減算することによって、前記記憶手段の記録されるべ
き前記ＺＲＬ*符号をＥＯＢ*符号によって置き換えるこ
とにより前記ＺＲＬ*符号を除去することを特徴とする
画像符号化装置。 - 【請求項６】 請求項５記載の画像符号化装置におい
て、 アドレス制御ユニットはさらに、ＺＲＬ*符号を遅延さ
せる第１の遅延調整用フリップフロップ、ＺＲＬ*符号
数検出カウンタの出力を遅延する第２の遅延調整用フリ
ップフロップ、２入力ＡＮＤ回路とを備え、 前記ＺＲＬ*符号検出回路の出力を前記第１の遅延調整
用フリップフロップによって遅延させ、ＺＲＬ*符号数
検出カウンタの出力を第２の遅延調整用フリップフロッ
プによって遅延させ、これらの両遅延出力を前記２入力
ＡＮＤ回路に入力し、その結果が論理「Ｈ」のときに、
前記ロード付きカウンタと減算器で構成されるアドレス
発生回路において前記ＺＲＬ*符号数検出カウンタから
のカウント値だけ前記記憶手段の書き込みアドレスＷＡ
をデクリメントし、前記記憶手段に記録されるべき前記
ＺＲＬ*符号をＥＯＢ*符号によって置き換えることによ
り前記ＺＲＬ*符号を除去することを特徴とする画像符
号化装置。 - 【請求項７】 請求項１記載の画像符号化装置におい
て、 前記ジグザグ変換部は、バッファと、前記バッファにブ
ロックデータを書き込むためのアドレス値を生成するた
めの書き込み用カウンタと、前記バッファから読み出す
ためのアドレス値を生成するための読み出し用カウンタ
と、前記読み出し用カウンタの値をシリアル順序からジ
グザグ順序に変換するジグザグアドレス変換器と、前記
バッファの読み出し用アドレスと書き込み用アドレスを
切り換えるためのセレクタと、前記バッファに書き込ま
れる０データの数を検出する第１の０検出回路と、前記
バッファから読み出される０データの数を検出する第２
の０検出回路と、前記第１の０検出回路と前記第２の０
検出回路より前記画素ブロックの最後の有効係数を判別
するためのＥＯＢ*判別回路とを備え、 シリアル順序で前記バッファにブロックデータを書き込
むときの前記画素ブロックの０データの数と、前記バッ
ファからジグザグ順序でデータを読み出すときの前記画
素ブロックの０データの数を比較し、その値が前記バッ
ファの残りの画素ブロックデータの数と一致するとき
は、前記バッファからの出力符号は前記画素ブロックの
最後の有効係数であることを示す信号を出力することを
特徴とする画像符号化装置。 - 【請求項８】 請求項７記載の画像符号化装置におい
て、 前記第１の０検出回路４３はシリアル順序で前記バッフ
ァにブロックデータを書き込むときに、前記第１の０検
出回路で前記画素ブロック毎の０データの数をカウント
しておき、前記第２の０検出回路はジグザグ順序で前記
バッファの内容を読み出すときに、前記バッファから読
み出された０データの数をカウントし、前記ＥＯＢ*判
別回路は第１の０検出回路でカウントした０データの数
と第２の０検出回路で読み出した０データの数を比較
し、その値が前記バッファの残りの画素ブロックデータ
の数と一致するときは、前記バッファからの出力符号は
前記画素ブロックの最後の有効係数であることを示す信
号を出力することを特徴とする画像符号化装置。 - 【請求項９】 請求項７記載の画像符号化装置におい
て、 前記バッファと、前記バッファにブロックデータを書き
込むためのアドレス値を生成するための書き込み用カウ
ンタと、前記バッファから読み出すためのアドレス値を
生成するための読み出し用カウンタと、前記読み出し用
カウンタの値をシリアル順序からジグザグ順序に変換す
るジグザグアドレス変換器と、前記バッファの読み出し
用アドレスと書き込み用アドレスを切り換えるためのセ
レクタとをそれぞれ２重化し、前記バッファに書き込ま
れる０データの数を検出する第１の０検出回路と、前記
バッファから読み出される０データの数を検出する第２
の０検出回路と、前記第１の０検出回路と前記第２の０
検出回路より前記画素ブロックの最後の有効係数を判別
するためのＥＯＢ*判別回路は共通に使用され、前記２
重化された第１のバッファと第２のバッファの出力は共
通接続され、 シリアル順序で前記第１のバッファにブロックデータを
書き込むときに、ジグザグ順序で前記第２のバッファか
ら前記ブロックデータを読み出し、シリアル順序で前記
第２のバッファに前記ブロックデータを書き込むとき
に、ジグザグ順序で前記第１のバッファから前記ブロッ
クデータを読み出し、 前記バッファにシリアル順序でブロックデータを書き込
むときの前記画素ブロックの０データの数と、前記バッ
ファからジグザグ順序でデータを読み出すときの前記画
素ブロックの０データの数を比較し、その値が前記バッ
ファの残りの画素ブロックデータの数と一致するとき
は、前記バッファからの出力符号は前記画素ブロックの
最後の有効係数であることを示す信号を各２重化された
回路で独立に出力することを特徴とする画像符号化装
置。 - 【請求項１０】 請求項９記載の画像符号化装置におい
て、 前記第１の０検出回路４３は、第１の周期においてシリ
アル順序で前記第１のバッファにブロックデータを書き
込むときに、第１の周期の前記画素ブロック毎の０デー
タの数をカウントしておき、第２の周期においてシリア
ル順序で前記第２のバッファにブロックデータを書き込
むときに、第２の周期の前記画素ブロック毎の０データ
の数をカウントしておき、 前記第２の０検出回路は、第１の周期においてジグザグ
順序で前記第２のバッファの内容を読み出すときに、前
記第２のバッファから読み出された０データの数をカウ
ントし、第２の周期においてジグザグ順序で前記第１の
バッファの内容を読み出すときに、前記第１のバッファ
から読み出された０データの数をカウントし、 前記ＥＯＢ*判別回路は第１の０検出回路でカウントし
た０データの数と、第１の０検出回路でカウントした０
データの数を比較し、その値が前記バッファの残りの画
素ブロックデータの数と一致するときは、前記バッファ
からの出力符号は前記画素ブロックの最後の有効係数で
あることを示す信号を出力することを特徴とする画像符
号化装置。 - 【請求項１１】 請求項７記載の画像符号化装置におい
て、 前記バッファは、２ポートを有するシングルバッファで
構成され、第１の周期において前記シングルバッファの
第１のポートに前記画素ブロックのブロックデータをシ
リアル順序で書き込むときに、前記シングルバッファの
第２のポートから既に書き込まれた前記画素ブロックデ
ータをジグザグ順序で読み出し、第２の周期において前
記シングルバッファの第２のポートに前記画素ブロック
のブロックデータをシリアル順序で書き込むときに、前
記シングルバッファの第１のポートから既に書き込まれ
た前記画素ブロックデータをジグザグ順序で読み出し、 前記シングルバッファにシリアル順序でブロックデータ
を書き込むときの前記画素ブロックの０データの数と、
前記シングルバッファからジグザグ順序でデータを読み
出すときの前記画素ブロックの０データの数を比較し、
その値が前記シングルバッファの残りの画素ブロックデ
ータの数と一致するときは、前記シングルバッファから
の出力符号は前記画素ブロックの最後の有効係数である
ことを示す信号を各ポートに対応して出力することを特
徴とする画像符号化装置。 - 【請求項１２】 請求項１１記載の画像符号化装置にお
いて、 前記第１の０検出回路４３は、第１の周期においてシリ
アル順序で前記シングルバッファの第１のポートにブロ
ックデータを書き込むときに、第１の周期の前記画素ブ
ロック毎の０データの数をカウントしておき、第２の周
期においてシリアル順序で前記シングルバッファの第２
のポートにブロックデータを書き込むときに、第２の周
期の前記画素ブロック毎の０データの数をカウントして
おき、 前記第２の０検出回路は、第１の周期から半周期シフト
された周期で前記第１ポートの内容をジグザグ順序で読
み出すときに０データの数をカウントし、第２の周期か
ら半周期シフトされた周期で前記第２ポートの内容をジ
グザグ順序で読み出すときに０データの数をカウント
し、 前記ＥＯＢ*判別回路は第１の０検出回路でカウントし
た０データの数と、前記シングルバッファからジグザグ
順序でデータを読み出すときの前記画素ブロックの０デ
ータの数を比較し、その値が前記シングルバッファの残
りの画素ブロックデータの数と一致するときは、前記シ
ングルバッファからの出力符号は前記画素ブロックの最
後の有効係数であることを示す信号を各ポートに対応し
て出力することを特徴とする画像符号化装置。
Priority Applications (2)
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|---|---|---|---|
| JP23520196A JPH1079940A (ja) | 1996-09-05 | 1996-09-05 | 画像符号化装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23520196A JPH1079940A (ja) | 1996-09-05 | 1996-09-05 | 画像符号化装置 |
Publications (1)
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|---|---|
| JPH1079940A true JPH1079940A (ja) | 1998-03-24 |
Family
ID=16982583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23520196A Pending JPH1079940A (ja) | 1996-09-05 | 1996-09-05 | 画像符号化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6091856A (ja) |
| JP (1) | JPH1079940A (ja) |
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1997
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
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| A02 | Decision of refusal |
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