JPH10200892A - 画像符号化装置 - Google Patents
画像符号化装置Info
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- JPH10200892A JPH10200892A JP296297A JP296297A JPH10200892A JP H10200892 A JPH10200892 A JP H10200892A JP 296297 A JP296297 A JP 296297A JP 296297 A JP296297 A JP 296297A JP H10200892 A JPH10200892 A JP H10200892A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/007—Transform coding, e.g. discrete cosine transform
Abstract
(57)【要約】
【課題】 ハフマン符号化方式を用いる画像符号化装置
において、符号化量の多い画像はある程度データを切り
捨て、一定量以上にならないように制御することができ
る画像符号化装置を提供することを目的とする。 【解決手段】 本発明の画像符号化装置のデータ処理部
は、量子化されたＡＣ係数が０であるかないかを判別す
る０検出回路と、量子化されたＡＣ係数が０でない部分
の個数をカウントし、所定の期間ごとにリセットされる
カウンタと、カウンタのカウント値とあらかじめ定めら
れた基準値とを比較し、カウンタのカウント値が基準値
以上になるとＡＣ係数削除信号を出力する比較器と、Ａ
Ｃ係数削除信号に基づいて量子化されたＡＣ係数の０で
ない部分を強制的に０にする論理回路とを備える。
において、符号化量の多い画像はある程度データを切り
捨て、一定量以上にならないように制御することができ
る画像符号化装置を提供することを目的とする。 【解決手段】 本発明の画像符号化装置のデータ処理部
は、量子化されたＡＣ係数が０であるかないかを判別す
る０検出回路と、量子化されたＡＣ係数が０でない部分
の個数をカウントし、所定の期間ごとにリセットされる
カウンタと、カウンタのカウント値とあらかじめ定めら
れた基準値とを比較し、カウンタのカウント値が基準値
以上になるとＡＣ係数削除信号を出力する比較器と、Ａ
Ｃ係数削除信号に基づいて量子化されたＡＣ係数の０で
ない部分を強制的に０にする論理回路とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、画像符号化装置に
おける量子化後のＤＣＴ係数の有効係数値を効果的に処
理する画像符号量制御に関するものである。特に、ＪＰ
ＥＧ(Joint Photographic Expert Group)方式を用いた
ディジタルカメラにおいて、１枚のディスクに所定の写
真枚数を収容できるようにするための画像符号量制御に
関するものである。
おける量子化後のＤＣＴ係数の有効係数値を効果的に処
理する画像符号量制御に関するものである。特に、ＪＰ
ＥＧ(Joint Photographic Expert Group)方式を用いた
ディジタルカメラにおいて、１枚のディスクに所定の写
真枚数を収容できるようにするための画像符号量制御に
関するものである。
【０００２】
【従来の技術】従来、ＪＰＥＧ方式を用いたディジタル
カメラにおいては、符号量を小さくするためにハフマン
符号化が行われている。しかしながら、ハフマン符号化
は可変長の符号化方式であるために、画像の種類によっ
て符号化量が異なるという性質を有する。すなわち、一
色の壁や空等は大きな圧縮比が取れるが、変化の大きな
画像は大きな圧縮比がとれないことがある。そのため
に、１枚のディスクに何枚の写真枚数が収容できるかは
被写体によって変化するために、あるディスクでは３０
枚の写真が取れ、他のディスクでは５枚しか取れないよ
うなことがあった。このような状況では、写真を撮る場
合何枚のディスクを持っていけば良いかが分からず、旅
行等に行く場合には多くのディスクを持参する必要があ
った。本発明は符号化量を変化させ、１枚のディスクに
はほぼ同じ枚数の写真が撮れるようにするための画像符
号化装置を提供するものである。
カメラにおいては、符号量を小さくするためにハフマン
符号化が行われている。しかしながら、ハフマン符号化
は可変長の符号化方式であるために、画像の種類によっ
て符号化量が異なるという性質を有する。すなわち、一
色の壁や空等は大きな圧縮比が取れるが、変化の大きな
画像は大きな圧縮比がとれないことがある。そのため
に、１枚のディスクに何枚の写真枚数が収容できるかは
被写体によって変化するために、あるディスクでは３０
枚の写真が取れ、他のディスクでは５枚しか取れないよ
うなことがあった。このような状況では、写真を撮る場
合何枚のディスクを持っていけば良いかが分からず、旅
行等に行く場合には多くのディスクを持参する必要があ
った。本発明は符号化量を変化させ、１枚のディスクに
はほぼ同じ枚数の写真が撮れるようにするための画像符
号化装置を提供するものである。
【０００３】本発明の説明をする前に従来の符号化方法
について説明する。図１８は従来の画像符号化装置を示
すブロック図である。図１８において、１は８×８画素
ブロックの画像データを入力する入力端子、２は離散コ
サイン変換部（ＤＣＴ）、３はジグザグ変換部、４は量
子化部、５は量子化テーブル、６はエントロピー符号化
部、７は符号化テーブル、８はパラメータや符号データ
を出力する出力端子である。
について説明する。図１８は従来の画像符号化装置を示
すブロック図である。図１８において、１は８×８画素
ブロックの画像データを入力する入力端子、２は離散コ
サイン変換部（ＤＣＴ）、３はジグザグ変換部、４は量
子化部、５は量子化テーブル、６はエントロピー符号化
部、７は符号化テーブル、８はパラメータや符号データ
を出力する出力端子である。
【０００４】次に動作について説明する。まず、画像デ
ータは画像データ入力端子１から、例えば８ビット幅の
コンポーネント画像Ｐxy（ｘ，ｙ＝０，１，２，３，・
・・・，７）が入力される。入力した画像データは、離
散コサイン変換部２に送られる。離散コサイン変換部２
では、その分割された８×８画素ブロックＰxyに対して
２次元離散コサイン変換を行う。２次元離散コサイン変
換の結果、６４個（＝８×８）の係数Ｓuvが得られる。
得られた６４個の係数はジグザグ変換部３でシリアル順
序からジグザグ順序に並び変えられて量子化部４に送ら
れる。６４個の係数は量子化テーブル５を用いて係数位
置ごとに異なるステップ・サイズで量子化部４で量子化
される。量子化された６４個の係数はエントロピー符号
化部６へ送られる。エントロピー符号化部６では、符号
化テーブル７を用いて、ハフマン符号化方式により符号
化し、符号データが出力端子８から数バイト単位（例え
ば１６ビット幅）で出力される。
ータは画像データ入力端子１から、例えば８ビット幅の
コンポーネント画像Ｐxy（ｘ，ｙ＝０，１，２，３，・
・・・，７）が入力される。入力した画像データは、離
散コサイン変換部２に送られる。離散コサイン変換部２
では、その分割された８×８画素ブロックＰxyに対して
２次元離散コサイン変換を行う。２次元離散コサイン変
換の結果、６４個（＝８×８）の係数Ｓuvが得られる。
得られた６４個の係数はジグザグ変換部３でシリアル順
序からジグザグ順序に並び変えられて量子化部４に送ら
れる。６４個の係数は量子化テーブル５を用いて係数位
置ごとに異なるステップ・サイズで量子化部４で量子化
される。量子化された６４個の係数はエントロピー符号
化部６へ送られる。エントロピー符号化部６では、符号
化テーブル７を用いて、ハフマン符号化方式により符号
化し、符号データが出力端子８から数バイト単位（例え
ば１６ビット幅）で出力される。
【０００５】最初に、８×８画素のコンポーネント画像
Ｐxy（ｘ，ｙ＝０，１，２，３，・・・・，７）はＤＣ
Ｔ２において、２次元離散コサイン変換され、（１）式
のような係数Ｓuvが得られる。
Ｐxy（ｘ，ｙ＝０，１，２，３，・・・・，７）はＤＣ
Ｔ２において、２次元離散コサイン変換され、（１）式
のような係数Ｓuvが得られる。
【０００６】
【数１】
【０００７】ＤＣＴ係数Ｓuvは図１９に示すようにＳ00
（ＤＣ（直流）成分）とそれ以外のＳ01〜Ｓ77までのＡ
Ｃ（交流）成分とから構成され、Ｓ00が最大で他のＡＣ
成分はＳ00係数と比べて非常に小さい値である。
（ＤＣ（直流）成分）とそれ以外のＳ01〜Ｓ77までのＡ
Ｃ（交流）成分とから構成され、Ｓ00が最大で他のＡＣ
成分はＳ00係数と比べて非常に小さい値である。
【０００８】次に、このＤＣＴ係数Ｓuvはジグザグ変換
部３でシリアル順序からジグザグ順序に変換された後、
量子化部４に入力される。ＤＣＴ係数Ｓuvは量子化部４
で量子化テーブル５の値Ｑuvを用いて除算が行われる。
すなわち、量子化された量子化ＤＣＴ係数Ｒuvは次式で
求められる。 Ｒuv＝round（Ｓuv／Ｑuv） ここで、round関数は、Ｓuv／Ｑuvの演算結果をもっと
も近い整数に変換するための関数である。従って、２次
元の次数uvが大きなところで大きくなるように量子化テ
ーブルの値Ｑuvを決めることによって、ＡＣ係数は次数
が大きい部分ではほとんどの係数が０となるようにする
ことができる。
部３でシリアル順序からジグザグ順序に変換された後、
量子化部４に入力される。ＤＣＴ係数Ｓuvは量子化部４
で量子化テーブル５の値Ｑuvを用いて除算が行われる。
すなわち、量子化された量子化ＤＣＴ係数Ｒuvは次式で
求められる。 Ｒuv＝round（Ｓuv／Ｑuv） ここで、round関数は、Ｓuv／Ｑuvの演算結果をもっと
も近い整数に変換するための関数である。従って、２次
元の次数uvが大きなところで大きくなるように量子化テ
ーブルの値Ｑuvを決めることによって、ＡＣ係数は次数
が大きい部分ではほとんどの係数が０となるようにする
ことができる。
【０００９】次に、量子化部４より出力された６４個の
係数Ｒuvは、エントロピー符号化部６に送られる。エン
トロピー符号化部６では８×８画素の平均値を表すＤＣ
係数（Ｒ00）とその他のＡＣ係数（Ｒ00以外）では符号
化方式が異なるので、それぞれ分けて説明する。
係数Ｒuvは、エントロピー符号化部６に送られる。エン
トロピー符号化部６では８×８画素の平均値を表すＤＣ
係数（Ｒ00）とその他のＡＣ係数（Ｒ00以外）では符号
化方式が異なるので、それぞれ分けて説明する。
【００１０】まず、ＤＣ係数Ｒ00をグループ化するため
のブロック図を図２０に示す。図２０において、量子化
部４から入力されたＤＣ係数Ｒ00は、ブロック遅延部６
１によって遅延された一つ前のＤＣ係数Ｒ00との間でＤ
Ｃ差分器６２によって減算され、差分が取られ、グルー
プ化部６３に送出される。ＤＣ差分器６２の演算処理は
図２１に示すように、現時点のＤＣ成分のブロック
（ｉ）のＤＣ係数（ＤＣi）と一つ前に符号化された同
一色成分のブロック（ｉ−１）のＤＣ係数（ＤＣi-1）
との差が計算され、その差分値（ΔＤＣi）が求められ
る。コンピュータグラフィックスの様な特殊な画像を除
いて、隣のブロックとの平均値が大きく変化することは
あまりないので、一つ前のＤＣ係数との差分値は０の近
傍に集中する。したがって、このようにして求められた
差分を符号化することにより高能率な符号化が期待でき
る。
のブロック図を図２０に示す。図２０において、量子化
部４から入力されたＤＣ係数Ｒ00は、ブロック遅延部６
１によって遅延された一つ前のＤＣ係数Ｒ00との間でＤ
Ｃ差分器６２によって減算され、差分が取られ、グルー
プ化部６３に送出される。ＤＣ差分器６２の演算処理は
図２１に示すように、現時点のＤＣ成分のブロック
（ｉ）のＤＣ係数（ＤＣi）と一つ前に符号化された同
一色成分のブロック（ｉ−１）のＤＣ係数（ＤＣi-1）
との差が計算され、その差分値（ΔＤＣi）が求められ
る。コンピュータグラフィックスの様な特殊な画像を除
いて、隣のブロックとの平均値が大きく変化することは
あまりないので、一つ前のＤＣ係数との差分値は０の近
傍に集中する。したがって、このようにして求められた
差分を符号化することにより高能率な符号化が期待でき
る。
【００１１】上記のＤＣ差分器６２によって求められた
ＤＣ係数の差分値はグループ化部６３に入力され、図２
２の表を用いてその差分値が属するグループが求められ
る。グループ化部６３からの出力はＤＣ差分値をグルー
プ番号（Ｓ）と付加ビット（Ａ）で表される。ここで付
加ビット（Ａ）はグループ内における差分値の順番を示
す値である。図２２において、例えば、グループ３にお
いては、付加ビット数は３であり、ＤＣ差分値は−７，
−６，−５，−４，４，５，６，７の８値を取り得るの
で、−７に０００、−６に００１、−５に０１０、−４
に０１１、４に１００、５に１０１、６に１１０、７に
１１１の付加ビットをそれぞれ割り当てる。このよう
に、グループ化部６３からはグループ番号（Ｓ）と付加
ビット（Ａ）が出力される。このグループ化部６３から
の出力であるグループ番号（Ｓ）と付加ビット（Ａ）は
以下に説明するように、１次元ハフマン符号化部６５で
１次元ハフマン符号化される。
ＤＣ係数の差分値はグループ化部６３に入力され、図２
２の表を用いてその差分値が属するグループが求められ
る。グループ化部６３からの出力はＤＣ差分値をグルー
プ番号（Ｓ）と付加ビット（Ａ）で表される。ここで付
加ビット（Ａ）はグループ内における差分値の順番を示
す値である。図２２において、例えば、グループ３にお
いては、付加ビット数は３であり、ＤＣ差分値は−７，
−６，−５，−４，４，５，６，７の８値を取り得るの
で、−７に０００、−６に００１、−５に０１０、−４
に０１１、４に１００、５に１０１、６に１１０、７に
１１１の付加ビットをそれぞれ割り当てる。このよう
に、グループ化部６３からはグループ番号（Ｓ）と付加
ビット（Ａ）が出力される。このグループ化部６３から
の出力であるグループ番号（Ｓ）と付加ビット（Ａ）は
以下に説明するように、１次元ハフマン符号化部６５で
１次元ハフマン符号化される。
【００１２】次に、ＡＣ係数のグループ化のブロック図
を図２３に示す。ＡＣ係数はジグザグ変換部３によって
図２４に示すように、すでに並び変えられているために
ジグザグ順序で出力される。このジグザグ順序に並び変
えられたＡＣ係数は、判定部９２によって各ＡＣ係数が
０の場合はランレングスカウンタ９３でそのＡＣ係数０
の連続数がカウントされラン長（Ｎ）として出力され
る。
を図２３に示す。ＡＣ係数はジグザグ変換部３によって
図２４に示すように、すでに並び変えられているために
ジグザグ順序で出力される。このジグザグ順序に並び変
えられたＡＣ係数は、判定部９２によって各ＡＣ係数が
０の場合はランレングスカウンタ９３でそのＡＣ係数０
の連続数がカウントされラン長（Ｎ）として出力され
る。
【００１３】ＡＣ係数が０以外の時はグループ化部９４
において、ＤＣ差分値を求めたのと同様な方法によって
グループ番号（Ｓ）と付加ビット（Ａ）が生成される。
図２５の表を用いてそのＡＣ係数が属するグループが求
められる。ここで付加ビットはグループ内のＡＣ係数の
順番を示す値である。例えば、ＡＣ係数が７であったと
するとグループ番号は３になる。グループ３において
は、付加ビット数は３であり、ＤＣ差分値は−７，−
６，−５，−４，４，５，６，７の８値を取り得るの
で、−７に０００、−６に００１、−５に０１０、−４
に０１１、４に１００、５に１０１、６に１１０、７に
１１１の付加ビットをそれぞれ割り当てる。このよう
に、グループ化部９４からはグループ番号（Ｓ）と付加
ビット（Ａ）が出力される。
において、ＤＣ差分値を求めたのと同様な方法によって
グループ番号（Ｓ）と付加ビット（Ａ）が生成される。
図２５の表を用いてそのＡＣ係数が属するグループが求
められる。ここで付加ビットはグループ内のＡＣ係数の
順番を示す値である。例えば、ＡＣ係数が７であったと
するとグループ番号は３になる。グループ３において
は、付加ビット数は３であり、ＤＣ差分値は−７，−
６，−５，−４，４，５，６，７の８値を取り得るの
で、−７に０００、−６に００１、−５に０１０、−４
に０１１、４に１００、５に１０１、６に１１０、７に
１１１の付加ビットをそれぞれ割り当てる。このよう
に、グループ化部９４からはグループ番号（Ｓ）と付加
ビット（Ａ）が出力される。
【００１４】グループ化部９４から出力されたグループ
番号（Ｓ）およびランレングスカウンタ９３から出力さ
れたラン長（Ｎ）は、後述するように、ハフマン符号化
部７０の２次元ハフマン符号化部９５とＡＣ符号テーブ
ル部９６によってハフマン符号化される。
番号（Ｓ）およびランレングスカウンタ９３から出力さ
れたラン長（Ｎ）は、後述するように、ハフマン符号化
部７０の２次元ハフマン符号化部９５とＡＣ符号テーブ
ル部９６によってハフマン符号化される。
【００１５】図２６はＤＣ係数およびＡＣ係数のグルー
プ化およびハフマン符号化を行う回路のブロック図を示
す図である。図２６において、ＤＣグループ化部６０ａ
は図２０に示す回路と同一であり、ＡＣグループ化部６
０ｂは図２３に示す回路と同一である。
プ化およびハフマン符号化を行う回路のブロック図を示
す図である。図２６において、ＤＣグループ化部６０ａ
は図２０に示す回路と同一であり、ＡＣグループ化部６
０ｂは図２３に示す回路と同一である。
【００１６】以下に、ハフマン符号化部７０について簡
単に説明する。図２６において、１次元ハフマン符号化
部６５、ＤＣ符号テーブル部６６、ＤＣ付加ビット結合
部６７はＤＣ係数の符号化部であり、２次元ハフマン符
号化部９５、ＡＣ符号化テーブル部９６、ＡＣ付加ビッ
ト結合部９７はＡＣ係数の符号化部である。６８はＤＣ
符号化信号とＡＣ符号化信号とを結合する結合回路であ
る。
単に説明する。図２６において、１次元ハフマン符号化
部６５、ＤＣ符号テーブル部６６、ＤＣ付加ビット結合
部６７はＤＣ係数の符号化部であり、２次元ハフマン符
号化部９５、ＡＣ符号化テーブル部９６、ＡＣ付加ビッ
ト結合部９７はＡＣ係数の符号化部である。６８はＤＣ
符号化信号とＡＣ符号化信号とを結合する結合回路であ
る。
【００１７】まず、ＤＣ係数の符号化について述べる。
ＤＣグループ化部６０ａで得られたグループ番号Ｓと付
加ビットＡのうち、グループ番号Ｓは１次元ハフマン符
号化部６５でＤＣ符号テーブル部６６中のＤＣ符号化テ
ーブルを用いて１次元ハフマン符号化され、ＤＣ符号と
して出力される。
ＤＣグループ化部６０ａで得られたグループ番号Ｓと付
加ビットＡのうち、グループ番号Ｓは１次元ハフマン符
号化部６５でＤＣ符号テーブル部６６中のＤＣ符号化テ
ーブルを用いて１次元ハフマン符号化され、ＤＣ符号と
して出力される。
【００１８】１次元ハフマン符号化の一例は図２７に示
される。例えば、上記のグループ番号３が１次元ハフマ
ン符号化部６５に入力した場合、図２７から１次元ハフ
マン符号化されたＤＣ符号化は１１０となる。１次元ハ
フマン符号化部６５から出力された出力１１０はグルー
プ化部６０ａから出力された付加ビット１００（４）と
ＤＣ付加ビット結合部６７で結合され、１１０１００
（ＤＣ符号＋付加ビット）となる。
される。例えば、上記のグループ番号３が１次元ハフマ
ン符号化部６５に入力した場合、図２７から１次元ハフ
マン符号化されたＤＣ符号化は１１０となる。１次元ハ
フマン符号化部６５から出力された出力１１０はグルー
プ化部６０ａから出力された付加ビット１００（４）と
ＤＣ付加ビット結合部６７で結合され、１１０１００
（ＤＣ符号＋付加ビット）となる。
【００１９】次にＡＣ係数の符号化について説明する。
図２６において、グループ化部６０ｂから出力されたグ
ループ番号Ｓおよびランレングスカウンタ９３から出力
されたラン長Ｎはハフマン符号化部７０の２次元ハフマ
ン符号化部９５とＡＣ符号テーブル部９６によってハフ
マン符号化される。その符号化された値にＡＣ付加ビッ
ト結合部９７で付加ビットＡが付加され、ＡＣ符号とし
て出力される。２次元ハフマン符号化については以下の
具体例中で説明する。
図２６において、グループ化部６０ｂから出力されたグ
ループ番号Ｓおよびランレングスカウンタ９３から出力
されたラン長Ｎはハフマン符号化部７０の２次元ハフマ
ン符号化部９５とＡＣ符号テーブル部９６によってハフ
マン符号化される。その符号化された値にＡＣ付加ビッ
ト結合部９７で付加ビットＡが付加され、ＡＣ符号とし
て出力される。２次元ハフマン符号化については以下の
具体例中で説明する。
【００２０】図２８に示すように、ＤＣ係数に続いて、
ＡＣ係数（ＡＣ１、値＝３）、０値の無効係数が４個、
ＡＣ係数（ＡＣ２、値＝１０）が１個、残り５７個が０
値の無効係数のブロック信号が図２６の回路に入力した
場合を一例として考える。
ＡＣ係数（ＡＣ１、値＝３）、０値の無効係数が４個、
ＡＣ係数（ＡＣ２、値＝１０）が１個、残り５７個が０
値の無効係数のブロック信号が図２６の回路に入力した
場合を一例として考える。
【００２１】上記の例によれば、まず０値の無効係数０
個はラン長（Ｎ＝０）として２次元ハフマン符号化部９
５に入力される。一方、次のＡＣ１（値３）１個は２次
元ハフマン符号化部９５に入力される。ＡＣ係数の値は
３であるので、図２７からグループ番号Ｓは２となり、
有効係数の値３はそのグループの最大値であるので、付
加ビットは１１となる。したがって、２次元ハフマン符
号化部においては、上述のように、無効係数（Ｎ）は０
であり、グループ番号（Ｓ）は２であるので、Ｎ／Ｓは
０／２となる。したがって、ハフマン符号化部７０の２
次元ハフマン符号化部９５において、Ｎ／Ｓ（０／２）
に対応するＡＣ符号テーブル部９６（図２９）を用いて
２次元ハフマン符号化が行われ、それに付加ビットが付
加されて２次元ハフマン符号化信号「１００１１」が得
られる。
個はラン長（Ｎ＝０）として２次元ハフマン符号化部９
５に入力される。一方、次のＡＣ１（値３）１個は２次
元ハフマン符号化部９５に入力される。ＡＣ係数の値は
３であるので、図２７からグループ番号Ｓは２となり、
有効係数の値３はそのグループの最大値であるので、付
加ビットは１１となる。したがって、２次元ハフマン符
号化部においては、上述のように、無効係数（Ｎ）は０
であり、グループ番号（Ｓ）は２であるので、Ｎ／Ｓは
０／２となる。したがって、ハフマン符号化部７０の２
次元ハフマン符号化部９５において、Ｎ／Ｓ（０／２）
に対応するＡＣ符号テーブル部９６（図２９）を用いて
２次元ハフマン符号化が行われ、それに付加ビットが付
加されて２次元ハフマン符号化信号「１００１１」が得
られる。
【００２２】次に、０値の無効係数が４個、ＡＣ係数が
１個（値＝１０）の部分は、ラン長が４であり、一方、
図２７からグループ番号（Ｓ）は４であり、付加ビット
は１０１０（１０）となる。したがって、Ｎ／Ｓ信号は
４／４となり、ＡＣ符号テーブル９６（図２９）を用い
て２次元ハフマン符号化が行われ、それに付加ビットが
付加されて２次元ハフマン符号化信号「１１１１１１１
１１００１１０００１０１０」が得られる。次の残りの
０値の無効係数５７個に対してはＥＯＢ（Endof Bloc
k）符号「００」を付け、ブロックの符号化を終了す
る。
１個（値＝１０）の部分は、ラン長が４であり、一方、
図２７からグループ番号（Ｓ）は４であり、付加ビット
は１０１０（１０）となる。したがって、Ｎ／Ｓ信号は
４／４となり、ＡＣ符号テーブル９６（図２９）を用い
て２次元ハフマン符号化が行われ、それに付加ビットが
付加されて２次元ハフマン符号化信号「１１１１１１１
１１００１１０００１０１０」が得られる。次の残りの
０値の無効係数５７個に対してはＥＯＢ（Endof Bloc
k）符号「００」を付け、ブロックの符号化を終了す
る。
【００２３】したがって、上述のようにハフマン符号化
方式は出現するデータによって符号長が変化する可変長
符号化方式であり、原画像によって符号量が変化するこ
とになる。
方式は出現するデータによって符号長が変化する可変長
符号化方式であり、原画像によって符号量が変化するこ
とになる。
【００２４】
【発明が解決しようとする課題】従来の画像符号化装置
は上述のように構成されているので、画像によって圧縮
率が異なり、同一サイズの画像であっても符号化量（圧
縮データ量）が異なるという問題点があった。
は上述のように構成されているので、画像によって圧縮
率が異なり、同一サイズの画像であっても符号化量（圧
縮データ量）が異なるという問題点があった。
【００２５】本発明は上記のような問題点を解消するた
めになされたもので、符号量の多い画像はある程度デー
タを切り捨て、一定量以上にならないように制御するこ
とができる画像符号化装置を提供することを目的とす
る。
めになされたもので、符号量の多い画像はある程度デー
タを切り捨て、一定量以上にならないように制御するこ
とができる画像符号化装置を提供することを目的とす
る。
【００２６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の画像符号化装置は、量子化されたＡＣ係
数の０でない値をカウントし、そのカウント値に基づい
て量子化されたＡＣ係数の０でない部分をそのまま出力
するか、量子化されたＡＣ係数の０でない部分を強制的
に０にして出力するデータ処理部を有し、いくつかのＡ
Ｃ係数の０でない部分のデータを切り捨てることによっ
て圧縮データ量を減少させるように構成される。
めに、本発明の画像符号化装置は、量子化されたＡＣ係
数の０でない値をカウントし、そのカウント値に基づい
て量子化されたＡＣ係数の０でない部分をそのまま出力
するか、量子化されたＡＣ係数の０でない部分を強制的
に０にして出力するデータ処理部を有し、いくつかのＡ
Ｃ係数の０でない部分のデータを切り捨てることによっ
て圧縮データ量を減少させるように構成される。
【００２７】さらに、本発明の画像符号化装置における
データ処理部は、量子化されたＡＣ係数が０であるかな
いかを判別する０検出回路と、量子化されたＡＣ係数が
０でない部分の個数をカウントし、所定の期間ごとにリ
セットされるカウンタと、カウンタのカウント値とあら
かじめ定められた第１の基準値とを比較し、カウンタの
カウント値が第１の基準値以上になるとＡＣ係数削除信
号を出力する第１の比較器と、ＡＣ係数削除信号に基づ
いて量子化されたＡＣ係数の０でない部分を強制的に０
にする第１の論理回路とを備え、いくつかのＡＣ係数の
０でない部分のデータを切り捨てることによって圧縮デ
ータ量を減少させるように構成される。
データ処理部は、量子化されたＡＣ係数が０であるかな
いかを判別する０検出回路と、量子化されたＡＣ係数が
０でない部分の個数をカウントし、所定の期間ごとにリ
セットされるカウンタと、カウンタのカウント値とあら
かじめ定められた第１の基準値とを比較し、カウンタの
カウント値が第１の基準値以上になるとＡＣ係数削除信
号を出力する第１の比較器と、ＡＣ係数削除信号に基づ
いて量子化されたＡＣ係数の０でない部分を強制的に０
にする第１の論理回路とを備え、いくつかのＡＣ係数の
０でない部分のデータを切り捨てることによって圧縮デ
ータ量を減少させるように構成される。
【００２８】さらに、本発明の画像符号化装置におけ
る、データ処理部は、さらに、クロックをカウントし、
第１の所定の期間ごとにリセットされる第２のカウンタ
と、第２のカウンタのカウント値と第３の基準値を比較
し、第２のカウンタのカウント値が第３の基準値以上に
なるとＡＣ係数保持信号を出力する第２の比較器と、第
２の比較器から保持信号が出力されると第１の比較器か
らのＡＣ係数削除信号を通過させないようにする第２の
論理回路とを備え、第１の論理回路は、ＡＣ係数保持出
力信号が出力されず、ＡＣ係数削除信号のみが出力され
たときのみ量子化されたＡＣ係数の０でない部分を強制
的に０にしてデータを切り捨てると共に、ＡＣ係数保持
信号が出力される期間はＡＣ係数が０でない部分のデー
タを切り捨てないようにすることによって圧縮データ量
を減少させるように構成される。
る、データ処理部は、さらに、クロックをカウントし、
第１の所定の期間ごとにリセットされる第２のカウンタ
と、第２のカウンタのカウント値と第３の基準値を比較
し、第２のカウンタのカウント値が第３の基準値以上に
なるとＡＣ係数保持信号を出力する第２の比較器と、第
２の比較器から保持信号が出力されると第１の比較器か
らのＡＣ係数削除信号を通過させないようにする第２の
論理回路とを備え、第１の論理回路は、ＡＣ係数保持出
力信号が出力されず、ＡＣ係数削除信号のみが出力され
たときのみ量子化されたＡＣ係数の０でない部分を強制
的に０にしてデータを切り捨てると共に、ＡＣ係数保持
信号が出力される期間はＡＣ係数が０でない部分のデー
タを切り捨てないようにすることによって圧縮データ量
を減少させるように構成される。
【００２９】さらに、本発明の画像符号化装置における
データ処理部は、さらに、量子化されたＡＣ係数が０で
あるかないかを判別する０検出回路と、量子化されたＡ
Ｃ係数が０でない部分の個数をカウントし、所定の期間
ごとにリセットされるカウンタと、演算結果を一時的に
格納しておくための第１のレジスタと、第１のレジスタ
の値からカウンタのカウント値を減算する減算器と、減
算器の出力値と第４の基準値とを加算しその結果を第１
のレジスタに格納する加算器と、減算器の出力値が負の
ときはＡＣ係数削除信号を出力する大小判別回路と、Ａ
Ｃ係数削除信号に基づいて量子化されたＡＣ係数の０で
ない部分を強制的に０にする第１の論理回路とを備え、
大小判別回路からＡＣ係数削除信号が出力されたとき、
ＡＣ係数が０でない部分のデータを切り捨てることによ
って圧縮データ量を減少させるように構成される。
データ処理部は、さらに、量子化されたＡＣ係数が０で
あるかないかを判別する０検出回路と、量子化されたＡ
Ｃ係数が０でない部分の個数をカウントし、所定の期間
ごとにリセットされるカウンタと、演算結果を一時的に
格納しておくための第１のレジスタと、第１のレジスタ
の値からカウンタのカウント値を減算する減算器と、減
算器の出力値と第４の基準値とを加算しその結果を第１
のレジスタに格納する加算器と、減算器の出力値が負の
ときはＡＣ係数削除信号を出力する大小判別回路と、Ａ
Ｃ係数削除信号に基づいて量子化されたＡＣ係数の０で
ない部分を強制的に０にする第１の論理回路とを備え、
大小判別回路からＡＣ係数削除信号が出力されたとき、
ＡＣ係数が０でない部分のデータを切り捨てることによ
って圧縮データ量を減少させるように構成される。
【００３０】さらに、本発明の画像符号化装置における
データ処理部は、さらに、クロックをカウントし、第２
の所定の期間ごとにリセットされる第２のカウンタと、
第２のカウンタのカウント値と第３の基準値を比較し、
第２のカウンタのカウント値が第３の基準値以上になる
とＡＣ係数保持信号を出力する第２の比較器と、第２の
比較器からＡＣ係数保持信号が出力されると大小判別回
路からのＡＣ係数削除信号を通過させないようにする第
２の論理回路とを備え、第１の論理回路は、ＡＣ係数保
持出力信号が出力されず、ＡＣ係数削除信号のみが出力
されたときのみ量子化されたＡＣ係数の０でない部分を
強制的に０にしてデータを切り捨てると共に、ＡＣ係数
保持信号が出力される期間はＡＣ係数が０でない部分の
データを切り捨てないようにすることによって圧縮デー
タ量を減少させるように構成される。
データ処理部は、さらに、クロックをカウントし、第２
の所定の期間ごとにリセットされる第２のカウンタと、
第２のカウンタのカウント値と第３の基準値を比較し、
第２のカウンタのカウント値が第３の基準値以上になる
とＡＣ係数保持信号を出力する第２の比較器と、第２の
比較器からＡＣ係数保持信号が出力されると大小判別回
路からのＡＣ係数削除信号を通過させないようにする第
２の論理回路とを備え、第１の論理回路は、ＡＣ係数保
持出力信号が出力されず、ＡＣ係数削除信号のみが出力
されたときのみ量子化されたＡＣ係数の０でない部分を
強制的に０にしてデータを切り捨てると共に、ＡＣ係数
保持信号が出力される期間はＡＣ係数が０でない部分の
データを切り捨てないようにすることによって圧縮デー
タ量を減少させるように構成される。
【００３１】さらに、本発明の画像符号化装置におい
て、所定の期間は画像処理の単位である画素ブロックの
期間であるように構成される。
て、所定の期間は画像処理の単位である画素ブロックの
期間であるように構成される。
【００３２】さらに、本発明の画像符号化装置におい
て、所定の期間は画像処理の基本単位であるＭＣＵ（Mi
nimum Coded Unit）の期間であるように構成される。
て、所定の期間は画像処理の基本単位であるＭＣＵ（Mi
nimum Coded Unit）の期間であるように構成される。
【００３３】
実施の形態１．図１は本発明の画像符号化装置の全体構
成を示す図である。図１において、１は８×８画素ブロ
ックの画像データを入力する入力端子、２は離散コサイ
ン変換部（ＤＣＴ）、３はジグザグ変換部、４は量子化
部、５は量子化テーブル、６はエントロピー符号化部、
７は符号化テーブル、８はパラメータや符号データを出
力する出力端子、９は量子化後のＤＣＴ係数を処理する
データ処理部である。
成を示す図である。図１において、１は８×８画素ブロ
ックの画像データを入力する入力端子、２は離散コサイ
ン変換部（ＤＣＴ）、３はジグザグ変換部、４は量子化
部、５は量子化テーブル、６はエントロピー符号化部、
７は符号化テーブル、８はパラメータや符号データを出
力する出力端子、９は量子化後のＤＣＴ係数を処理する
データ処理部である。
【００３４】図２は、本発明の実施の形態１による量子
化部より量子化後のＤＣＴ係数値の０でない値をカウン
トし、効果的な符号量制御を行うデータ処理部９の回路
構成を示す図である。図２において、１１は０検出回
路、１２はカウンタ、１５は比較器、１６は遅延調整回
路、１７は論理回路である。
化部より量子化後のＤＣＴ係数値の０でない値をカウン
トし、効果的な符号量制御を行うデータ処理部９の回路
構成を示す図である。図２において、１１は０検出回
路、１２はカウンタ、１５は比較器、１６は遅延調整回
路、１７は論理回路である。
【００３５】次に、本発明の画像符号化装置の動作を図
１および図２を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ（直流）係数、第２番目
から第６４番目までがＡＣ（交流）係数となる。量子化
部４からはＤＣ係数の出力と同期してRSYNCO（同期）信
号が出力される。０検出回路１１では量子化部４から出
力される係数Ｒuv中のＡＣ（交流）係数が０データ（Ａ
Ｃ係数を構成する、たとえば、１２ビット全部が０）で
あるかないかを判断し、０データでなければ検出信号DE
TOを出力する。カウンタ１２では０データでない係数Ｒ
uv中のＡＣ係数の個数をブロック（例えば８×８＝６４
画素）ごとにカウントする。カウンタ１２の出力値は初
期値は０である。比較器１５ではカウンタ１２のカウン
ト値と第１の基準値の値とを比較し、カウンタ１２のカ
ウント値の方が大きければ論理「Ｌ」信号を出力し、大
きくないときは論理「Ｈ」信号を出力する。遅延調整回
路１６は遅延調整の目的でＤＣＴ係数Ｒuvを一時的に格
納する。論理回路１７は比較器１５の出力により遅延調
整回路１６の値をそのまま出力するか、強制的に０デー
タに変更して出力する。出力されたデータ群は随時、エ
ントロピー符号化部６に送られ、エントロピー符号化部
６でハフマン符号化処理が行われる。
１および図２を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ（直流）係数、第２番目
から第６４番目までがＡＣ（交流）係数となる。量子化
部４からはＤＣ係数の出力と同期してRSYNCO（同期）信
号が出力される。０検出回路１１では量子化部４から出
力される係数Ｒuv中のＡＣ（交流）係数が０データ（Ａ
Ｃ係数を構成する、たとえば、１２ビット全部が０）で
あるかないかを判断し、０データでなければ検出信号DE
TOを出力する。カウンタ１２では０データでない係数Ｒ
uv中のＡＣ係数の個数をブロック（例えば８×８＝６４
画素）ごとにカウントする。カウンタ１２の出力値は初
期値は０である。比較器１５ではカウンタ１２のカウン
ト値と第１の基準値の値とを比較し、カウンタ１２のカ
ウント値の方が大きければ論理「Ｌ」信号を出力し、大
きくないときは論理「Ｈ」信号を出力する。遅延調整回
路１６は遅延調整の目的でＤＣＴ係数Ｒuvを一時的に格
納する。論理回路１７は比較器１５の出力により遅延調
整回路１６の値をそのまま出力するか、強制的に０デー
タに変更して出力する。出力されたデータ群は随時、エ
ントロピー符号化部６に送られ、エントロピー符号化部
６でハフマン符号化処理が行われる。
【００３６】図３は、図２のデータ処理回路の動作を説
明するタイミングチャートを示す図である。図３におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）は量子化部４から出力されるＤＣＴ係
数Ｒuvのストリーム示し、（ｄ）はカウンタ１２の出力
値を示し、（ｅ）は比較器１５の出力値を示し、（ｆ）
は論理回路１７から出力されるＤＣＴ係数Ｒuvを示す。
明するタイミングチャートを示す図である。図３におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）は量子化部４から出力されるＤＣＴ係
数Ｒuvのストリーム示し、（ｄ）はカウンタ１２の出力
値を示し、（ｅ）は比較器１５の出力値を示し、（ｆ）
は論理回路１７から出力されるＤＣＴ係数Ｒuvを示す。
【００３７】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスであり、データ処理部９にお
いてはカウンタ１２をリセットする信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明はこのようなジグザグ順序に並んだＤＣＴ係数は後方
になるほど０が多いという特徴を利用して、後方のＡＣ
係数を０に置き換えることによって送出するデータ量を
少なくするものである。
同期して出力されるパルスであり、データ処理部９にお
いてはカウンタ１２をリセットする信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明はこのようなジグザグ順序に並んだＤＣＴ係数は後方
になるほど０が多いという特徴を利用して、後方のＡＣ
係数を０に置き換えることによって送出するデータ量を
少なくするものである。
【００３８】説明を簡単にするために、図３（ｃ）に示
すように、量子化部４からの出力信号ＤＯは、DC,*,*,
0,0,*,0.....0,*...*,0,0,DC,*,*,*,0,...のように並ん
でいるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図３では図示され
ていない。カウンタ１２は０検出回路１１からＤＥＴ０
パルスを受けるとカウント値を歩進し、図３（ｄ）に示
すようにその値を累積していく。カウンタ１２はＤＣ係
数と同期して出力されるRSYNCO信号によって、８×８＝
６４画素毎にリセットされる。比較器１５は、第１の基
準値（この実施の形態においては、たとえば、ディジタ
ル値で２）とカウンタ１２のカウント値とを比較し、カ
ウンタ１２のカウント値が第１の基準値を超えると、図
３（ｅ）に示すように、論理「Ｌ」を出力する。論理回
路１７は、この実施の形態においては、たとえば、ＡＮ
Ｄ回路で構成されており、比較器１５の出力が論理
「Ｌ」になると論理回路１７の出力は「０」になる。な
お、この論理回路は、スイッチ等で構成することもでき
る。たとえば、比較器１５からの出力信号が論理「Ｌ」
の場合は論理回路１７の出力を接地し、論理「Ｈ」の場
合は遅延調整回路１６に接続するように構成することに
よってＡＮＤ回路と同様な動作をさせ得ることができ
る。
すように、量子化部４からの出力信号ＤＯは、DC,*,*,
0,0,*,0.....0,*...*,0,0,DC,*,*,*,0,...のように並ん
でいるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図３では図示され
ていない。カウンタ１２は０検出回路１１からＤＥＴ０
パルスを受けるとカウント値を歩進し、図３（ｄ）に示
すようにその値を累積していく。カウンタ１２はＤＣ係
数と同期して出力されるRSYNCO信号によって、８×８＝
６４画素毎にリセットされる。比較器１５は、第１の基
準値（この実施の形態においては、たとえば、ディジタ
ル値で２）とカウンタ１２のカウント値とを比較し、カ
ウンタ１２のカウント値が第１の基準値を超えると、図
３（ｅ）に示すように、論理「Ｌ」を出力する。論理回
路１７は、この実施の形態においては、たとえば、ＡＮ
Ｄ回路で構成されており、比較器１５の出力が論理
「Ｌ」になると論理回路１７の出力は「０」になる。な
お、この論理回路は、スイッチ等で構成することもでき
る。たとえば、比較器１５からの出力信号が論理「Ｌ」
の場合は論理回路１７の出力を接地し、論理「Ｈ」の場
合は遅延調整回路１６に接続するように構成することに
よってＡＮＤ回路と同様な動作をさせ得ることができ
る。
【００３９】一方、比較器１５からの出力が論理「Ｈ」
であると、すなわち、カウンタ１２のカウント値が第１
の基準値を超えない場合は、量子化部４からの出力信号
ＤＯがそのまま通過する。遅延調整回路１６は比較器１
５からの出力信号とＤＯとの位相調整を行うための回路
である。図３（ｆ）は論理回路１７から出力されるＤＣ
Ｔ係数を示す。図３（ｆ）に示すように、比較器１５の
出力が論理「Ｌ」の間は論理回路１７の出力は「０」で
置き換えられていることが分かる。
であると、すなわち、カウンタ１２のカウント値が第１
の基準値を超えない場合は、量子化部４からの出力信号
ＤＯがそのまま通過する。遅延調整回路１６は比較器１
５からの出力信号とＤＯとの位相調整を行うための回路
である。図３（ｆ）は論理回路１７から出力されるＤＣ
Ｔ係数を示す。図３（ｆ）に示すように、比較器１５の
出力が論理「Ｌ」の間は論理回路１７の出力は「０」で
置き換えられていることが分かる。
【００４０】このように、比較器１５の出力が論理
「Ｌ」である間、量子化部４からの出力であるＤＯ信号
を「０」にするので、次段のエントロピー符号化部６に
おいてエントロピー符号化されるデータ量を節約するこ
とができる。
「Ｌ」である間、量子化部４からの出力であるＤＯ信号
を「０」にするので、次段のエントロピー符号化部６に
おいてエントロピー符号化されるデータ量を節約するこ
とができる。
【００４１】実施の形態２．図４は、本発明の実施の形
態２による画像符号化装置のデータ処理部９の回路構成
を示す図である。データ処理部９は量子化部４で量子化
された後のＤＣＴ係数値中のＡＣ係数の０でない部分の
個数をカウントし、効果的な符号量制御を行う。図４に
おいて、１０はＭＣＵ（Minimum Coded Unit）カウン
タ、１１は０検出回路、１２はカウンタ、１５は比較
器、１６は遅延調整回路、１７は論理回路である。
態２による画像符号化装置のデータ処理部９の回路構成
を示す図である。データ処理部９は量子化部４で量子化
された後のＤＣＴ係数値中のＡＣ係数の０でない部分の
個数をカウントし、効果的な符号量制御を行う。図４に
おいて、１０はＭＣＵ（Minimum Coded Unit）カウン
タ、１１は０検出回路、１２はカウンタ、１５は比較
器、１６は遅延調整回路、１７は論理回路である。
【００４２】次に、本発明の画像符号化装置の動作を図
１および図４を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ係数、第２番目から第６
４番目までがＡＣ係数となる。量子化部４からはＤＣ係
数の出力と同期してRSYNCO信号が出力される。ＭＣＵカ
ウンタ１０は、ブロック（例えば８×８画素）の数をカ
ウントし、処理の基本単位であるＭＣＵの先頭ごとにMS
YNCO信号を出力する回路である。たとえば、ＭＣＵ（Mi
nimum Coded Unit）単位としては、ＹＵＶ、ＹＹＵＶ、
ＹＹＹＹＵＶ等がある。
１および図４を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ係数、第２番目から第６
４番目までがＡＣ係数となる。量子化部４からはＤＣ係
数の出力と同期してRSYNCO信号が出力される。ＭＣＵカ
ウンタ１０は、ブロック（例えば８×８画素）の数をカ
ウントし、処理の基本単位であるＭＣＵの先頭ごとにMS
YNCO信号を出力する回路である。たとえば、ＭＣＵ（Mi
nimum Coded Unit）単位としては、ＹＵＶ、ＹＹＵＶ、
ＹＹＹＹＵＶ等がある。
【００４３】ここで、Ｙは輝度信号を表わす表示であ
り、ＵＶは色差信号を表わす表示である。このようなＭ
ＣＵ単位を用いる第２の実施の形態は、たとえば、Ｙの
方がＵＶよりも意義が大きい時等に用いられる。言い換
えれば、人間の目の視覚特性は輝度信号には敏感である
ことより、Ｙの信号はできるだけそのまま送出し、ＵＶ
の信号のＡＣ成分は０で置き換えることも仕方がないよ
うな場合である。
り、ＵＶは色差信号を表わす表示である。このようなＭ
ＣＵ単位を用いる第２の実施の形態は、たとえば、Ｙの
方がＵＶよりも意義が大きい時等に用いられる。言い換
えれば、人間の目の視覚特性は輝度信号には敏感である
ことより、Ｙの信号はできるだけそのまま送出し、ＵＶ
の信号のＡＣ成分は０で置き換えることも仕方がないよ
うな場合である。
【００４４】図４において、０検出回路１１は、量子化
部４から出力されるＤＣＴ係数Ｒuvが０データであるか
ないかを判断し、０データでなければ検出信号DETOを出
力する。カウンタ１２は０データでない係数Ｒuv中のＡ
Ｃ係数の個数をＭＣＵごとにカウントする。比較器１５
は、カウンタ１２でカウントし累積された０データでな
いＡＣ係数の個数と第２の基準値（たとえば、ここで
は、ディジタル値の８）とを比較し、カウンタ１２のカ
ウント値の方が大きければ論理「Ｌ」信号を出力し、大
きくないときは論理「Ｈ」信号を出力する。遅延調整回
路１６は遅延調整を目的でＤＣＴ係数Ｒuvを一時的に格
納する。論理回路１７は比較器１５の出力により遅延調
整回路１６の値をそのまま出力するか、強制的に０デー
タに変更して出力する。出力されたデータ群は随時、エ
ントロピー符号化部６に送られ、エントロピー符号化部
６でハフマン符号化処理が行われる。
部４から出力されるＤＣＴ係数Ｒuvが０データであるか
ないかを判断し、０データでなければ検出信号DETOを出
力する。カウンタ１２は０データでない係数Ｒuv中のＡ
Ｃ係数の個数をＭＣＵごとにカウントする。比較器１５
は、カウンタ１２でカウントし累積された０データでな
いＡＣ係数の個数と第２の基準値（たとえば、ここで
は、ディジタル値の８）とを比較し、カウンタ１２のカ
ウント値の方が大きければ論理「Ｌ」信号を出力し、大
きくないときは論理「Ｈ」信号を出力する。遅延調整回
路１６は遅延調整を目的でＤＣＴ係数Ｒuvを一時的に格
納する。論理回路１７は比較器１５の出力により遅延調
整回路１６の値をそのまま出力するか、強制的に０デー
タに変更して出力する。出力されたデータ群は随時、エ
ントロピー符号化部６に送られ、エントロピー符号化部
６でハフマン符号化処理が行われる。
【００４５】図５は、図４のデータ処理回路の動作を説
明するタイミングチャートを示す図である。図５におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）はＭＣＵカウンタ１０から出力される
MSYNCO信号を示し、（ｄ）は量子化部４から出力される
ＤＣＴ係数ＲuvのストリームＤＯ示し、（ｅ）はカウン
タ１２の出力値を示し、（ｆ）は比較器１５の出力値を
示し、（ｇ）は論理回路１７から出力されるＤＣＴ係数
Ｒuvを示す。
明するタイミングチャートを示す図である。図５におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）はＭＣＵカウンタ１０から出力される
MSYNCO信号を示し、（ｄ）は量子化部４から出力される
ＤＣＴ係数ＲuvのストリームＤＯ示し、（ｅ）はカウン
タ１２の出力値を示し、（ｆ）は比較器１５の出力値を
示し、（ｇ）は論理回路１７から出力されるＤＣＴ係数
Ｒuvを示す。
【００４６】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図５においては、ＭＣＵの単
位がＹＵＶであると仮定しているので、ＭＣＵカウンタ
１０におけるRSYNCO信号のカウントはＹＵＶの数に対す
る３である。すなわち、６４画素×３ごとにリセットパ
ルスMSYNCO信号が生成される。また、たとえば、上述し
たＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウンタ
１０のカウント数は６である。この場合は、６４画素×
６ごとにリセットパルスMSYNCO信号が生成される。
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図５においては、ＭＣＵの単
位がＹＵＶであると仮定しているので、ＭＣＵカウンタ
１０におけるRSYNCO信号のカウントはＹＵＶの数に対す
る３である。すなわち、６４画素×３ごとにリセットパ
ルスMSYNCO信号が生成される。また、たとえば、上述し
たＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウンタ
１０のカウント数は６である。この場合は、６４画素×
６ごとにリセットパルスMSYNCO信号が生成される。
【００４７】ＤＯ信号は最初にＤＣ係数がきて、次にＡ
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態２においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態２においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
【００４８】説明を簡単にするために、図５（ｄ）に示
すように、量子化部４からの出力信号ＤＯは、DC,*,*,
0,0,*,0.....0,*...*,0,0,DC,*,*,*,0,...のように並ん
でいるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図５では図示され
ていない。カウンタ１２は０検出回路１１からＤＥＴ０
パルスを受けるとカウント値を歩進し、図５（ｅ）に示
すようにその値を累積していく。カウンタ１２はＤＣ係
数と同期して出力されるMSYNCO信号によって、６４画素
×３毎にリセットされる。図５（ｃ）では一般的に６４
画素×ｎと表示されている。この実施の形態２において
は、ｎ＝３である。
すように、量子化部４からの出力信号ＤＯは、DC,*,*,
0,0,*,0.....0,*...*,0,0,DC,*,*,*,0,...のように並ん
でいるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図５では図示され
ていない。カウンタ１２は０検出回路１１からＤＥＴ０
パルスを受けるとカウント値を歩進し、図５（ｅ）に示
すようにその値を累積していく。カウンタ１２はＤＣ係
数と同期して出力されるMSYNCO信号によって、６４画素
×３毎にリセットされる。図５（ｃ）では一般的に６４
画素×ｎと表示されている。この実施の形態２において
は、ｎ＝３である。
【００４９】比較器１５は、第２の基準値（この実施の
形態においては、たとえば、ディジタル値で８）とカウ
ンタ１２のカウント値とを比較し、カウンタ１２のカウ
ント値が第２の基準値を超えると、図５（ｆ）に示すよ
うに、論理「Ｌ」を出力する。論理回路１７は、この実
施の形態においては、たとえば、ＡＮＤ回路で構成され
ており、比較器１５の出力が論理「Ｌ」になると論理回
路１７の出力は「０」になる。なお、この論理回路は、
スイッチ等で構成することもできることは実施の形態１
と同様である。
形態においては、たとえば、ディジタル値で８）とカウ
ンタ１２のカウント値とを比較し、カウンタ１２のカウ
ント値が第２の基準値を超えると、図５（ｆ）に示すよ
うに、論理「Ｌ」を出力する。論理回路１７は、この実
施の形態においては、たとえば、ＡＮＤ回路で構成され
ており、比較器１５の出力が論理「Ｌ」になると論理回
路１７の出力は「０」になる。なお、この論理回路は、
スイッチ等で構成することもできることは実施の形態１
と同様である。
【００５０】一方、比較器１５からの出力が論理「Ｈ」
であると、すなわち、カウンタ１２のカウント値が第２
の基準値を超えない場合は、量子化部４からの出力信号
ＤＯがそのまま通過する。遅延調整回路１６は比較器１
５からの出力信号とＤＯとの位相調整を行うための回路
である。図５（ｇ）は論理回路１７から出力されるＤＣ
Ｔ係数を示す。図５（ｇ）に示すように、比較器１５の
出力が論理「Ｌ」の間は論理回路１７の出力は「０」で
置き換えられていることが分かる。
であると、すなわち、カウンタ１２のカウント値が第２
の基準値を超えない場合は、量子化部４からの出力信号
ＤＯがそのまま通過する。遅延調整回路１６は比較器１
５からの出力信号とＤＯとの位相調整を行うための回路
である。図５（ｇ）は論理回路１７から出力されるＤＣ
Ｔ係数を示す。図５（ｇ）に示すように、比較器１５の
出力が論理「Ｌ」の間は論理回路１７の出力は「０」で
置き換えられていることが分かる。
【００５１】実施の形態２においては、Ｙ信号の部分は
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態２において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、比較器１５の出力が論理「Ｌ」である間、
量子化部４からの出力であるＤＯ信号を「０」にするの
で、次段のエントロピー符号化部６においてエントロピ
ー符号化されるデータ量を節約することができる。
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態２において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、比較器１５の出力が論理「Ｌ」である間、
量子化部４からの出力であるＤＯ信号を「０」にするの
で、次段のエントロピー符号化部６においてエントロピ
ー符号化されるデータ量を節約することができる。
【００５２】実施の形態３．図６は、本発明の実施の形
態３による画像符号化装置のデータ処理部９の回路構成
を示す図である。データ処理部９は量子化部４で量子化
された後のＤＣＴ係数値中のＡＣ係数の０でない部分の
個数をカウントし、効果的な符号量制御を行う。図６に
おいて、１１は０検出回路、１２は第１のカウンタ、１
５は比較器、１６は遅延調整回路、１７は第１の論理回
路、２４は第２のカウンタ、２６は第２の比較器、２７
は第２の論理回路である。
態３による画像符号化装置のデータ処理部９の回路構成
を示す図である。データ処理部９は量子化部４で量子化
された後のＤＣＴ係数値中のＡＣ係数の０でない部分の
個数をカウントし、効果的な符号量制御を行う。図６に
おいて、１１は０検出回路、１２は第１のカウンタ、１
５は比較器、１６は遅延調整回路、１７は第１の論理回
路、２４は第２のカウンタ、２６は第２の比較器、２７
は第２の論理回路である。
【００５３】次に、本発明の画像符号化装置の動作を図
１および図６を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ係数、第２番目から第６
４番目までがＡＣ係数となる。量子化部４からはＤＣ係
数の出力と同期してRSYNCO信号が出力される。０検出回
路１１では量子化部４から出力される係数Ｒuv中のＡＣ
（交流）係数が０データ（ＡＣ係数を構成する、たとえ
ば、１２ビット全部が０）であるかないかを判断し、０
データでなければ検出信号DETOを出力する。カウンタ１
２では０データでない係数Ｒuv中のＡＣ係数の個数をブ
ロック（例えば８×８＝６４画素）ごとにカウントす
る。カウンタ１２の出力値は初期値は０である。比較器
１５ではカウンタ１２のカウント値と第１の基準値の値
とを比較し、カウンタ１２のカウント値の方が大きけれ
ば論理「Ｌ」信号を出力し、大きくないときは論理
「Ｈ」信号を出力する。
１および図６を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ係数、第２番目から第６
４番目までがＡＣ係数となる。量子化部４からはＤＣ係
数の出力と同期してRSYNCO信号が出力される。０検出回
路１１では量子化部４から出力される係数Ｒuv中のＡＣ
（交流）係数が０データ（ＡＣ係数を構成する、たとえ
ば、１２ビット全部が０）であるかないかを判断し、０
データでなければ検出信号DETOを出力する。カウンタ１
２では０データでない係数Ｒuv中のＡＣ係数の個数をブ
ロック（例えば８×８＝６４画素）ごとにカウントす
る。カウンタ１２の出力値は初期値は０である。比較器
１５ではカウンタ１２のカウント値と第１の基準値の値
とを比較し、カウンタ１２のカウント値の方が大きけれ
ば論理「Ｌ」信号を出力し、大きくないときは論理
「Ｈ」信号を出力する。
【００５４】一方、第２のカウンタ２４ではクロックを
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値とを比較し、第２のカウ
ンタ２４のカウント値が第３の基準値より小さいときは
論理「Ｌ」を出力し、第２のカウンタ２４のカウント値
が第３の基準値を超えるときは論理「Ｈ」を出力する。
ここで、第３の基準値は、係数Ｒuvのジグザグ順序の何
番目かに相当するかの値（例えば、５８番目の場合は５
８）である。
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値とを比較し、第２のカウ
ンタ２４のカウント値が第３の基準値より小さいときは
論理「Ｌ」を出力し、第２のカウンタ２４のカウント値
が第３の基準値を超えるときは論理「Ｈ」を出力する。
ここで、第３の基準値は、係数Ｒuvのジグザグ順序の何
番目かに相当するかの値（例えば、５８番目の場合は５
８）である。
【００５５】第１の比較器１５の出力と第２の比較器２
６の出力は第２の論理回路２７に入力されＯＲ論理が演
算される。なお、この論理回路２７は、スイッチ等で構
成することもできる。第１の比較器１５の出力と第２の
比較器２６の出力が共に論理「Ｌ」の場合は、第２の論
理回路２７の出力は論理「Ｌ」になり、それによって、
論理回路１７の出力はすべて０に置き換えられる。それ
以外の時は量子化部４からの出力が遅延調整回路１６を
介して論理回路１７を通過する。なお、この論理回路１
７は、スイッチ等で構成することもできることは実施の
形態１と同様である。遅延調整回路１６は遅延調整の目
的でＤＣＴ係数Ｒuvを一時的に格納するものである。出
力されたデータ群は随時、エントロピー符号化部６に送
られ、エントロピー符号化部６でハフマン符号化処理が
行われる。
６の出力は第２の論理回路２７に入力されＯＲ論理が演
算される。なお、この論理回路２７は、スイッチ等で構
成することもできる。第１の比較器１５の出力と第２の
比較器２６の出力が共に論理「Ｌ」の場合は、第２の論
理回路２７の出力は論理「Ｌ」になり、それによって、
論理回路１７の出力はすべて０に置き換えられる。それ
以外の時は量子化部４からの出力が遅延調整回路１６を
介して論理回路１７を通過する。なお、この論理回路１
７は、スイッチ等で構成することもできることは実施の
形態１と同様である。遅延調整回路１６は遅延調整の目
的でＤＣＴ係数Ｒuvを一時的に格納するものである。出
力されたデータ群は随時、エントロピー符号化部６に送
られ、エントロピー符号化部６でハフマン符号化処理が
行われる。
【００５６】図７は、図６のデータ処理回路の動作を説
明するタイミングチャートを示す図である。図７におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）は量子化部４から出力されるＤＣＴ係
数ＲuvのストリームＤＯを示し、（ｄ）はカウンタ１２
の出力値を示し、（ｅ）は比較器１５の出力値を示し、
（ｆ）は第２のカウンタ２４のカウント値、（ｇ）は第
２の比較器２６の出力、（ｈ）は第２の論理回路２７の
出力、（ｉ）は論理回路１７から出力されるＤＣＴ係数
Ｒuvを示す。
明するタイミングチャートを示す図である。図７におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）は量子化部４から出力されるＤＣＴ係
数ＲuvのストリームＤＯを示し、（ｄ）はカウンタ１２
の出力値を示し、（ｅ）は比較器１５の出力値を示し、
（ｆ）は第２のカウンタ２４のカウント値、（ｇ）は第
２の比較器２６の出力、（ｈ）は第２の論理回路２７の
出力、（ｉ）は論理回路１７から出力されるＤＣＴ係数
Ｒuvを示す。
【００５７】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスであり、データ処理部９にお
いては、カウンタ１２のリセット信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明においては、このようなジグザグ順序に並んだＤＣＴ
係数は後方になるほど０が多いという特徴を利用して、
論理回路１７において、後方のＡＣ係数を０に置き換え
ることによって送出するデータ量を少なくするものであ
る。
同期して出力されるパルスであり、データ処理部９にお
いては、カウンタ１２のリセット信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明においては、このようなジグザグ順序に並んだＤＣＴ
係数は後方になるほど０が多いという特徴を利用して、
論理回路１７において、後方のＡＣ係数を０に置き換え
ることによって送出するデータ量を少なくするものであ
る。
【００５８】一方、文字の輪郭等は非常に大きな周波数
成分を含んでいるので、ジグザグ順序において最後の方
にＡＣ係数として現れる。したがって、実施の形態３に
おいては、文字の輪郭を鮮明にするためにジグザグ順序
の最後の方のＡＣ係数、たとえば、５８番目以降を０に
しないで量子化部４からの係数Ｒuvがすべて論理回路１
７を通過するように構成してある。このような機能を実
現する回路は、第２のカウンタ２４、第２の比較器２６
および第２の論理回路２７によって構成される。
成分を含んでいるので、ジグザグ順序において最後の方
にＡＣ係数として現れる。したがって、実施の形態３に
おいては、文字の輪郭を鮮明にするためにジグザグ順序
の最後の方のＡＣ係数、たとえば、５８番目以降を０に
しないで量子化部４からの係数Ｒuvがすべて論理回路１
７を通過するように構成してある。このような機能を実
現する回路は、第２のカウンタ２４、第２の比較器２６
および第２の論理回路２７によって構成される。
【００５９】次に、図６のデータ処理回路の動作を説明
する説明を簡単にするために、図７（ｃ）に示すよう
に、量子化部４からの出力信号ＤＯは、DC,*,*,0,0,*,
0......0,*...*,0,0,DC,*,*,*,0,...のように並んでい
るものと仮定する。ここで、「DC」はＤＣ係数を示し、
記号「*」は０でないＡＣ係数を示し、「0」は０のＡＣ
係数を示すものとする。０検出回路１１は０でないＡＣ
係数を検出し、ＤＥＴ０としてカウンタ１２に出力す
る。このＤＥＴ０は０でないＡＣ係数「*」を検出した
ときに出力されるパルスであるが、図７では図示されて
いない。カウンタ１２は０検出回路１１からＤＥＴ０パ
ルスを受けるとカウント値を歩進し、図７（ｄ）に示す
ようにその値を累積していく（ＣＴ１）。カウンタ１２
はＤＣ係数と同期して出力されるRSYNCO信号によって、
８×８＝６４画素毎にリセットされる。比較器１５は、
第１の基準値（この実施の形態においては、たとえば、
ディジタル値で２）とカウンタ１２のカウント値とを比
較し、カウンタ１２のカウント値が第１の基準値を超え
ると、図７（ｅ）に示すように、論理「Ｌ」を出力する
（ＣＯＭ１）。
する説明を簡単にするために、図７（ｃ）に示すよう
に、量子化部４からの出力信号ＤＯは、DC,*,*,0,0,*,
0......0,*...*,0,0,DC,*,*,*,0,...のように並んでい
るものと仮定する。ここで、「DC」はＤＣ係数を示し、
記号「*」は０でないＡＣ係数を示し、「0」は０のＡＣ
係数を示すものとする。０検出回路１１は０でないＡＣ
係数を検出し、ＤＥＴ０としてカウンタ１２に出力す
る。このＤＥＴ０は０でないＡＣ係数「*」を検出した
ときに出力されるパルスであるが、図７では図示されて
いない。カウンタ１２は０検出回路１１からＤＥＴ０パ
ルスを受けるとカウント値を歩進し、図７（ｄ）に示す
ようにその値を累積していく（ＣＴ１）。カウンタ１２
はＤＣ係数と同期して出力されるRSYNCO信号によって、
８×８＝６４画素毎にリセットされる。比較器１５は、
第１の基準値（この実施の形態においては、たとえば、
ディジタル値で２）とカウンタ１２のカウント値とを比
較し、カウンタ１２のカウント値が第１の基準値を超え
ると、図７（ｅ）に示すように、論理「Ｌ」を出力する
（ＣＯＭ１）。
【００６０】一方、第２のカウンタ２４は、図７（ｆ）
に示すように、量子化部４からのRSYNCO信号によってリ
セットされるまでクロックをカウントし続ける（ＣＴ
２）。すなわち、RSYNCO信号は６４クロック毎に出力さ
れるので、クロックの累積値は最大６４間で増加する。
第２のカウンタ２４のカウント値が６３まで増加した後
は、累積値はRSYNCO信号によってリセットされ、０に戻
り、再度０から順次６３までカウントされる。このカウ
ント値は、各ブロック（例えば８×８画素）中の何番目
のデータが量子化部４から出力されているかを示す値で
ある。第２の比較器２６では第３の基準値と第２のカウ
ンタ２４の値とを比較し、第２のカウンタ２４のカウン
ト値が第３の基準値より小さいときは論理「Ｌ」を出力
し、図７（ｇ）に示すように、第２のカウンタ２４のカ
ウント値が第３の基準値を超えるときは論理「Ｈ」を出
力する（ＣＯＭ２）。ここで、第３の基準値は、係数Ｒ
uvのジグザグ順序の何番目かに相当するかの値（例え
ば、５８番目の場合は５８）である。
に示すように、量子化部４からのRSYNCO信号によってリ
セットされるまでクロックをカウントし続ける（ＣＴ
２）。すなわち、RSYNCO信号は６４クロック毎に出力さ
れるので、クロックの累積値は最大６４間で増加する。
第２のカウンタ２４のカウント値が６３まで増加した後
は、累積値はRSYNCO信号によってリセットされ、０に戻
り、再度０から順次６３までカウントされる。このカウ
ント値は、各ブロック（例えば８×８画素）中の何番目
のデータが量子化部４から出力されているかを示す値で
ある。第２の比較器２６では第３の基準値と第２のカウ
ンタ２４の値とを比較し、第２のカウンタ２４のカウン
ト値が第３の基準値より小さいときは論理「Ｌ」を出力
し、図７（ｇ）に示すように、第２のカウンタ２４のカ
ウント値が第３の基準値を超えるときは論理「Ｈ」を出
力する（ＣＯＭ２）。ここで、第３の基準値は、係数Ｒ
uvのジグザグ順序の何番目かに相当するかの値（例え
ば、５８番目の場合は５８）である。
【００６１】第１の比較器１５の出力（図７（ｅ））と
第２の比較器２６の出力（図７（ｇ））は第２の論理回
路２７に入力されＯＲ論理が演算される。なお、この論
理回路２７は、スイッチ等で構成することもできる。第
１の比較器１５の出力と第２の比較器２６の出力が共に
論理「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（図７（ｈ））。第２の論理
回路２７の出力は論理「Ｌ」のときに、論理回路１７の
出力はすべて０に置き換えられる。それ以外の時は量子
化部４からの出力が遅延調整回路１６を介して論理回路
１７を通過する（図７（ｉ））。なお、この論理回路１
７は、スイッチ等で構成することもできることは実施の
形態１と同様である。遅延調整回路１６は遅延調整の目
的でＤＣＴ係数Ｒuvを一時的に格納するものである。出
力されたデータ群は随時、エントロピー符号化部６に送
られ、エントロピー符号化部６でハフマン符号化処理が
行われる。
第２の比較器２６の出力（図７（ｇ））は第２の論理回
路２７に入力されＯＲ論理が演算される。なお、この論
理回路２７は、スイッチ等で構成することもできる。第
１の比較器１５の出力と第２の比較器２６の出力が共に
論理「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（図７（ｈ））。第２の論理
回路２７の出力は論理「Ｌ」のときに、論理回路１７の
出力はすべて０に置き換えられる。それ以外の時は量子
化部４からの出力が遅延調整回路１６を介して論理回路
１７を通過する（図７（ｉ））。なお、この論理回路１
７は、スイッチ等で構成することもできることは実施の
形態１と同様である。遅延調整回路１６は遅延調整の目
的でＤＣＴ係数Ｒuvを一時的に格納するものである。出
力されたデータ群は随時、エントロピー符号化部６に送
られ、エントロピー符号化部６でハフマン符号化処理が
行われる。
【００６２】このように、第２の論理回路２７の出力が
論理「Ｌ」である間、量子化部４からの出力であるＤＯ
信号を「０」にするので、次段のエントロピー符号化部
６においてエントロピー符号化されるデータ量を節約す
ることができる。さらに、第２の論理回路２７の出力が
論理「Ｈ」である間、量子化部４からの出力であるＤＯ
信号を通過させるので、非常に大きな周波数成分を含ん
でいる文字の輪郭等が十分に送出されるので、文字の輪
郭等が鮮明になる効果が得られる。
論理「Ｌ」である間、量子化部４からの出力であるＤＯ
信号を「０」にするので、次段のエントロピー符号化部
６においてエントロピー符号化されるデータ量を節約す
ることができる。さらに、第２の論理回路２７の出力が
論理「Ｈ」である間、量子化部４からの出力であるＤＯ
信号を通過させるので、非常に大きな周波数成分を含ん
でいる文字の輪郭等が十分に送出されるので、文字の輪
郭等が鮮明になる効果が得られる。
【００６３】実施の形態４．図８は、本発明の実施の形
態４による画像符号化装置のデータ処理部９の回路構成
を示す図である。データ処理部９は量子化部４で量子化
された後のＤＣＴ係数値中のＡＣ係数の０でない部分の
個数をカウントし、効果的な符号量制御を行う。図８に
おいて、１１は０検出回路、１２は第１のカウンタ、１
０はＭＣＵカウンタ１０、１５は第１の比較器、１６は
遅延調整回路、１７は第１の論理回路、２４は第２のカ
ウンタ、２６は第２の比較器、２７は第２の論理回路で
ある。
態４による画像符号化装置のデータ処理部９の回路構成
を示す図である。データ処理部９は量子化部４で量子化
された後のＤＣＴ係数値中のＡＣ係数の０でない部分の
個数をカウントし、効果的な符号量制御を行う。図８に
おいて、１１は０検出回路、１２は第１のカウンタ、１
０はＭＣＵカウンタ１０、１５は第１の比較器、１６は
遅延調整回路、１７は第１の論理回路、２４は第２のカ
ウンタ、２６は第２の比較器、２７は第２の論理回路で
ある。
【００６４】次に、本発明の画像符号化装置の動作を図
１および図８を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ係数、第２番目から第６
４番目までがＡＣ係数となる。量子化部４からはＤＣ係
数の出力と同期してRSYNCO信号が出力される。ＭＣＵカ
ウンタ１０は、ブロック（例えば８×８画素）の数をカ
ウントし、処理の基本単位であるＭＣＵの先頭ごとにMS
YNCO信号を出力する回路である。たとえば、ＭＣＵ（Mi
nimum Coded Unit）単位としては、ＹＵＶ、ＹＹＵＶ、
ＹＹＹＹＵＶ等がある。
１および図８を用いて説明する。まず、離散コサイン変
換部（ＤＣＴ）２で８×８画素からなるコンポーネント
画像毎に２次元離散コサイン変換を行った結果得られた
６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送られ、
シリアル順序からジグザグ順序に並び変えられる。ジグ
ザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuvは量
子化部４に入力される。量子化部４ではＤＣＴ係数Ｓuv
を量子化テーブル５の値Ｑuvで割る演算が行われる。ジ
グザグ順序に並び変えられ、量子化された６４個の係数
Ｒuvは第１番目のデータをＤＣ係数、第２番目から第６
４番目までがＡＣ係数となる。量子化部４からはＤＣ係
数の出力と同期してRSYNCO信号が出力される。ＭＣＵカ
ウンタ１０は、ブロック（例えば８×８画素）の数をカ
ウントし、処理の基本単位であるＭＣＵの先頭ごとにMS
YNCO信号を出力する回路である。たとえば、ＭＣＵ（Mi
nimum Coded Unit）単位としては、ＹＵＶ、ＹＹＵＶ、
ＹＹＹＹＵＶ等がある。
【００６５】ここで、Ｙは輝度信号を表わす表示であ
り、ＵＶは色差信号を表わす表示である。このようなＭ
ＣＵ単位を用いる第２の実施の形態は、たとえば、Ｙの
方がＵＶよりも意義が大きい時等に用いられる。言い換
えれば、人間の目の視覚特性は輝度信号に対して敏感で
あることから、Ｙの信号はできるだけそのまま送出し、
ＵＶの信号は０で置き換えることも仕方がないような場
合である。
り、ＵＶは色差信号を表わす表示である。このようなＭ
ＣＵ単位を用いる第２の実施の形態は、たとえば、Ｙの
方がＵＶよりも意義が大きい時等に用いられる。言い換
えれば、人間の目の視覚特性は輝度信号に対して敏感で
あることから、Ｙの信号はできるだけそのまま送出し、
ＵＶの信号は０で置き換えることも仕方がないような場
合である。
【００６６】０検出回路１１では量子化部４から出力さ
れる係数Ｒuv中のＡＣ（交流）係数が０データ（ＡＣ係
数を構成する、たとえば、１２ビット全部が０）である
かないかを判断し、０データでなければ検出信号DETOを
出力する。カウンタ１２では０データでない係数Ｒuv中
のＡＣ係数の個数をブロック（例えば８×８＝６４画
素）ごとにカウントする。カウンタ１２の出力値は初期
値は０である。比較器１５ではカウンタ１２のカウント
値と第１の基準値の値とを比較し、カウンタ１２のカウ
ント値の方が大きければ論理「Ｌ」信号を出力し、大き
くないときは論理「Ｈ」信号を出力する。
れる係数Ｒuv中のＡＣ（交流）係数が０データ（ＡＣ係
数を構成する、たとえば、１２ビット全部が０）である
かないかを判断し、０データでなければ検出信号DETOを
出力する。カウンタ１２では０データでない係数Ｒuv中
のＡＣ係数の個数をブロック（例えば８×８＝６４画
素）ごとにカウントする。カウンタ１２の出力値は初期
値は０である。比較器１５ではカウンタ１２のカウント
値と第１の基準値の値とを比較し、カウンタ１２のカウ
ント値の方が大きければ論理「Ｌ」信号を出力し、大き
くないときは論理「Ｈ」信号を出力する。
【００６７】一方、第２のカウンタ２４ではクロックを
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値とを比較し、第２のカウ
ンタ２４のカウント値が第３の基準値より小さいときは
論理「Ｌ」を出力し、第２のカウンタ２４のカウント値
が第３の基準値を超えるときは論理「Ｈ」を出力する。
ここで、第３の基準値は、係数Ｒuvのジグザグ順序の何
番目かに相当するかの値（例えば、５８番目の場合は５
８）である。
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値とを比較し、第２のカウ
ンタ２４のカウント値が第３の基準値より小さいときは
論理「Ｌ」を出力し、第２のカウンタ２４のカウント値
が第３の基準値を超えるときは論理「Ｈ」を出力する。
ここで、第３の基準値は、係数Ｒuvのジグザグ順序の何
番目かに相当するかの値（例えば、５８番目の場合は５
８）である。
【００６８】第１の比較器１５の出力と第２の比較器２
６の出力は第２の論理回路２７に入力されＯＲ論理が演
算される。なお、この論理回路２７は、スイッチ等で構
成することもできる。第１の比較器１５の出力と第２の
比較器２６の出力が共に論理「Ｌ」の場合は、第２の論
理回路２７の出力は論理「Ｌ」になり、それによって、
論理回路１７の出力はすべて０に置き換えられる。それ
以外の時は量子化部４からの出力が遅延調整回路１６を
介して論理回路１７を通過する。遅延調整回路１６は遅
延調整の目的でＤＣＴ係数Ｒuvを一時的に格納するもの
である。出力されたデータ群は随時、エントロピー符号
化部６に送られ、エントロピー符号化部６でハフマン符
号化処理が行われる。
６の出力は第２の論理回路２７に入力されＯＲ論理が演
算される。なお、この論理回路２７は、スイッチ等で構
成することもできる。第１の比較器１５の出力と第２の
比較器２６の出力が共に論理「Ｌ」の場合は、第２の論
理回路２７の出力は論理「Ｌ」になり、それによって、
論理回路１７の出力はすべて０に置き換えられる。それ
以外の時は量子化部４からの出力が遅延調整回路１６を
介して論理回路１７を通過する。遅延調整回路１６は遅
延調整の目的でＤＣＴ係数Ｒuvを一時的に格納するもの
である。出力されたデータ群は随時、エントロピー符号
化部６に送られ、エントロピー符号化部６でハフマン符
号化処理が行われる。
【００６９】図９は、図８のデータ処理回路の動作を説
明するタイミングチャートを示す図である。図９におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）はＭＣＵカウンタ１０から出力される
MSYNCO信号を示し、（ｄ）は量子化部４から出力される
ＤＣＴ係数ＲuvのストリームＤＯ示し、（ｅ）はカウン
タ２４の出力値を示し、（ｆ）は第１の比較器１５の出
力値を示し、（ｇ）は第２のカウンタ２４のカウント
値、（ｈ）は第２の比較器２６の出力、（ｉ）は第２の
論理回路２７の出力、（ｊ）は論理回路１７から出力さ
れるＤＣＴ係数Ｒuvを示す。
明するタイミングチャートを示す図である。図９におい
て、（ａ）は、データ処理部９で使用されるクロック信
号を示し、（ｂ）は量子化部４から出力されるRSYNCO信
号を示し、（ｃ）はＭＣＵカウンタ１０から出力される
MSYNCO信号を示し、（ｄ）は量子化部４から出力される
ＤＣＴ係数ＲuvのストリームＤＯ示し、（ｅ）はカウン
タ２４の出力値を示し、（ｆ）は第１の比較器１５の出
力値を示し、（ｇ）は第２のカウンタ２４のカウント
値、（ｈ）は第２の比較器２６の出力、（ｉ）は第２の
論理回路２７の出力、（ｊ）は論理回路１７から出力さ
れるＤＣＴ係数Ｒuvを示す。
【００７０】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図９においては、ＭＣＵの単
位がＹＵＶであると仮定しているので、ＭＣＵカウンタ
１０におけるRSYNCO信号のカウントはＹＵＶの数に対す
る３である。すなわち、６４画素×３ごとにリセットパ
ルスMSYNCO信号が生成される。また、たとえば、上述し
たＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウンタ
１０のカウント数は６である。この場合は、６４画素×
６ごとにリセットパルスMSYNCO信号が生成される。
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図９においては、ＭＣＵの単
位がＹＵＶであると仮定しているので、ＭＣＵカウンタ
１０におけるRSYNCO信号のカウントはＹＵＶの数に対す
る３である。すなわち、６４画素×３ごとにリセットパ
ルスMSYNCO信号が生成される。また、たとえば、上述し
たＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウンタ
１０のカウント数は６である。この場合は、６４画素×
６ごとにリセットパルスMSYNCO信号が生成される。
【００７１】ＤＯ信号は最初にＤＣ係数がきて、次にＡ
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態２においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態２においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
【００７２】説明を簡単にするために、図９（ｄ）に示
すように、量子化部４からの出力信号ＤＯは、DC,*,*,
0,0,*,0.....0,*...*,0,0,DC,*,*,*,0,...のように並ん
でいるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図９では図示され
ていない。カウンタ１２は０検出回路１１からＤＥＴ０
パルスを受けるとカウント値を歩進し、図９（ｅ）に示
すようにその値を累積していく（ＣＴ１）。カウンタ１
２はＤＣ係数と同期して出力されるMSYNCO信号によっ
て、６４画素×３毎にリセットされる。図９（ｃ）では
一般的に６４画素×ｎと表示されている。この実施の形
態２においては、ｎ＝３である。
すように、量子化部４からの出力信号ＤＯは、DC,*,*,
0,0,*,0.....0,*...*,0,0,DC,*,*,*,0,...のように並ん
でいるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図９では図示され
ていない。カウンタ１２は０検出回路１１からＤＥＴ０
パルスを受けるとカウント値を歩進し、図９（ｅ）に示
すようにその値を累積していく（ＣＴ１）。カウンタ１
２はＤＣ係数と同期して出力されるMSYNCO信号によっ
て、６４画素×３毎にリセットされる。図９（ｃ）では
一般的に６４画素×ｎと表示されている。この実施の形
態２においては、ｎ＝３である。
【００７３】第１の比較器１５は、第２の基準値（この
実施の形態においては、たとえば、ディジタル値で８）
とカウンタ１２のカウント値（ＣＴ１）とを比較し、カ
ウンタ１２のカウント値が第２の基準値を超えると、図
９（ｆ）に示すように、論理「Ｌ」を出力する（ＣＯＭ
１）。
実施の形態においては、たとえば、ディジタル値で８）
とカウンタ１２のカウント値（ＣＴ１）とを比較し、カ
ウンタ１２のカウント値が第２の基準値を超えると、図
９（ｆ）に示すように、論理「Ｌ」を出力する（ＣＯＭ
１）。
【００７４】一方、第２のカウンタ２４は、図９（ｇ）
に示すように、量子化部４からのRSYNCO信号によってリ
セットされるまでクロックをカウントし続ける（ＣＴ
２）。すなわち、RSYNCO信号は６４クロック毎に出力さ
れるので、クロックの累積値は最大６４間で増加する。
第２のカウンタ２４のカウント値が６３まで増加した後
は、累積値はRSYNCO信号によってリセットされ、０に戻
り、再度０から順次６３までカウントされる。このカウ
ント値（ＣＴ２）は、各ブロック（例えば８×８画素）
中の何番目のデータが量子化部４から出力されているか
を示す値である。第２の比較器２６では第３の基準値と
第２のカウンタ２４の値（ＣＴ２）とを比較し、第２の
カウンタ２４のカウント値が第３の基準値より小さいと
きは論理「Ｌ」を出力し、図９（ｈ）に示すように、第
２のカウンタ２４のカウント値が第３の基準値を超える
ときは論理「Ｈ」を出力する（ＣＯＭ２）。ここで、第
３の基準値は、係数Ｒuvのジグザグ順序の何番目かに相
当するかの値（例えば、５８番目の場合は５８）であ
る。
に示すように、量子化部４からのRSYNCO信号によってリ
セットされるまでクロックをカウントし続ける（ＣＴ
２）。すなわち、RSYNCO信号は６４クロック毎に出力さ
れるので、クロックの累積値は最大６４間で増加する。
第２のカウンタ２４のカウント値が６３まで増加した後
は、累積値はRSYNCO信号によってリセットされ、０に戻
り、再度０から順次６３までカウントされる。このカウ
ント値（ＣＴ２）は、各ブロック（例えば８×８画素）
中の何番目のデータが量子化部４から出力されているか
を示す値である。第２の比較器２６では第３の基準値と
第２のカウンタ２４の値（ＣＴ２）とを比較し、第２の
カウンタ２４のカウント値が第３の基準値より小さいと
きは論理「Ｌ」を出力し、図９（ｈ）に示すように、第
２のカウンタ２４のカウント値が第３の基準値を超える
ときは論理「Ｈ」を出力する（ＣＯＭ２）。ここで、第
３の基準値は、係数Ｒuvのジグザグ順序の何番目かに相
当するかの値（例えば、５８番目の場合は５８）であ
る。
【００７５】第１の比較器１５の出力（ＣＯＭ１）と第
２の比較器２６の出力（ＣＯＭ２）は第２の論理回路２
７に入力されＯＲ論理が演算される。なお、この論理回
路２７は、スイッチ等で構成することもできる。１の比
較器１５の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（ＬＯＧ２）。第２の論理回
路２７の出力が論理「Ｌ」のときに、論理回路１７の出
力はすべて０に置き換えられる。それ以外の時は量子化
部４からの出力が遅延調整回路１６を介して論理回路１
７を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調
整の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。
２の比較器２６の出力（ＣＯＭ２）は第２の論理回路２
７に入力されＯＲ論理が演算される。なお、この論理回
路２７は、スイッチ等で構成することもできる。１の比
較器１５の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（ＬＯＧ２）。第２の論理回
路２７の出力が論理「Ｌ」のときに、論理回路１７の出
力はすべて０に置き換えられる。それ以外の時は量子化
部４からの出力が遅延調整回路１６を介して論理回路１
７を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調
整の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。
【００７６】このように、第２の論理回路２７の出力
（ＬＯＧ２）が論理「Ｌ」である間、量子化部４からの
出力であるＤＯ信号を「０」にするので、次段のエント
ロピー符号化部６においてエントロピー符号化されるデ
ータ量を節約することができる。さらに、第２の論理回
路２７の出力（ＬＯＧ２）が論理「Ｈ」である間、量子
化部４からの出力であるＤＯ信号を通過させるので、非
常に大きな周波数成分を含んでいる文字の輪郭等が十分
に送出されるので、文字の輪郭等が鮮明になる効果が得
られる。
（ＬＯＧ２）が論理「Ｌ」である間、量子化部４からの
出力であるＤＯ信号を「０」にするので、次段のエント
ロピー符号化部６においてエントロピー符号化されるデ
ータ量を節約することができる。さらに、第２の論理回
路２７の出力（ＬＯＧ２）が論理「Ｈ」である間、量子
化部４からの出力であるＤＯ信号を通過させるので、非
常に大きな周波数成分を含んでいる文字の輪郭等が十分
に送出されるので、文字の輪郭等が鮮明になる効果が得
られる。
【００７７】実施の形態４においては、Ｙ信号の部分は
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態４において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、第２の論理回路２７の出力が論理「Ｌ」で
ある間、量子化部４からの出力であるＤＯ信号を「０」
にするので、次段のエントロピー符号化部６においてエ
ントロピー符号化されるデータ量を節約することができ
る。
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態４において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、第２の論理回路２７の出力が論理「Ｌ」で
ある間、量子化部４からの出力であるＤＯ信号を「０」
にするので、次段のエントロピー符号化部６においてエ
ントロピー符号化されるデータ量を節約することができ
る。
【００７８】実施の形態５．図１０は、本発明の実施の
形態５による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
０において、１１は０検出回路、１２はカウンタ、１６
は遅延調整回路、１７は第１の論理回路、１８は加算
器、１９は第１のレジスタ、２０は減算器、大小判別回
路２１、２２は第２のレジスタである。
形態５による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
０において、１１は０検出回路、１２はカウンタ、１６
は遅延調整回路、１７は第１の論理回路、１８は加算
器、１９は第１のレジスタ、２０は減算器、大小判別回
路２１、２２は第２のレジスタである。
【００７９】次に、本発明の画像符号化装置の動作を図
１および図１０を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。０
検出回路１１では量子化部４から出力される係数Ｒuv中
のＡＣ（交流）係数が０データ（ＡＣ係数を構成する、
たとえば、１２ビット全部が０）であるかないかを判断
し、０データでなければ検出信号DETOを出力する。カウ
ンタ１２では０データでない係数Ｒuv中のＡＣ係数の個
数をブロック（例えば８×８＝６４画素）ごとにカウン
トする。カウンタ１２の出力値は初期値は０である。第
１のレジスタ１９は加算器１８の出力をRSYNCO信号に同
期して一時的に格納する。初期状態では第１のレジスタ
１９には第４の基準値の値が格納される。減算器２０は
第１のレジスタ１９の値（ＲＥＧ１）からカウンタ１２
の値（ＣＴ１）を減算する。第２のレジスタ２２は減算
器２０の出力値を一時的に格納する。加算器１８は第４
の基準値の値と第２のレジスタ２２の値を加算し出力す
る（ＡＤＤ１）。大小判別回路２１は減算器２０の出力
値（ＤＩＦ１）が０より小さいとき、つまりカウンタ１
２の値（ＣＴ１）が第１のレジスタ１９の値（ＲＥＧ
１）より大きければ（ＣＴ１＞ＲＥＧ１）論理「Ｌ」信
号を出力し、０以上のとき、つまりカウンタ１２の値
（ＣＴ１）が第１のレジスタ１９の値（ＲＥＧ１）以下
のとき（ＣＴ１≦ＲＥＧ１）は論理「Ｈ」信号を出力す
る。遅延調整用のレジスタ１６は係数Ｒuvを遅延調整を
目的として一時的に格納する。
１および図１０を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。０
検出回路１１では量子化部４から出力される係数Ｒuv中
のＡＣ（交流）係数が０データ（ＡＣ係数を構成する、
たとえば、１２ビット全部が０）であるかないかを判断
し、０データでなければ検出信号DETOを出力する。カウ
ンタ１２では０データでない係数Ｒuv中のＡＣ係数の個
数をブロック（例えば８×８＝６４画素）ごとにカウン
トする。カウンタ１２の出力値は初期値は０である。第
１のレジスタ１９は加算器１８の出力をRSYNCO信号に同
期して一時的に格納する。初期状態では第１のレジスタ
１９には第４の基準値の値が格納される。減算器２０は
第１のレジスタ１９の値（ＲＥＧ１）からカウンタ１２
の値（ＣＴ１）を減算する。第２のレジスタ２２は減算
器２０の出力値を一時的に格納する。加算器１８は第４
の基準値の値と第２のレジスタ２２の値を加算し出力す
る（ＡＤＤ１）。大小判別回路２１は減算器２０の出力
値（ＤＩＦ１）が０より小さいとき、つまりカウンタ１
２の値（ＣＴ１）が第１のレジスタ１９の値（ＲＥＧ
１）より大きければ（ＣＴ１＞ＲＥＧ１）論理「Ｌ」信
号を出力し、０以上のとき、つまりカウンタ１２の値
（ＣＴ１）が第１のレジスタ１９の値（ＲＥＧ１）以下
のとき（ＣＴ１≦ＲＥＧ１）は論理「Ｈ」信号を出力す
る。遅延調整用のレジスタ１６は係数Ｒuvを遅延調整を
目的として一時的に格納する。
【００８０】図１１は、図１０のデータ処理回路の動作
を説明するタイミングチャートを示す図である。図１１
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）は量子化部４から出力されるＤ
ＣＴ係数ＲuvのストリームＤＯ示し、（ｄ）はカウンタ
１２の出力値を示し、（ｅ）は大小判別回路２１の出力
値（ＬＳＤ）を示し、（ｆ）は論理回路１７から出力さ
れるＤＣＴ係数Ｒuvを示す。
を説明するタイミングチャートを示す図である。図１１
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）は量子化部４から出力されるＤ
ＣＴ係数ＲuvのストリームＤＯ示し、（ｄ）はカウンタ
１２の出力値を示し、（ｅ）は大小判別回路２１の出力
値（ＬＳＤ）を示し、（ｆ）は論理回路１７から出力さ
れるＤＣＴ係数Ｒuvを示す。
【００８１】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスであり、データ処理部９にお
いては、カウンタ１２のリセット信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明においては、このようなジグザグ順序に並んだＤＣＴ
係数は後方になるほど０が多いという特徴を利用して、
論理回路１７において、後方のＡＣ係数を０に置き換え
ることによって送出するデータ量を少なくするものであ
る。
同期して出力されるパルスであり、データ処理部９にお
いては、カウンタ１２のリセット信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明においては、このようなジグザグ順序に並んだＤＣＴ
係数は後方になるほど０が多いという特徴を利用して、
論理回路１７において、後方のＡＣ係数を０に置き換え
ることによって送出するデータ量を少なくするものであ
る。
【００８２】一方、カウンタ１２のカウント値が所定の
基準値に達しない場合はＡＣ係数を０に置き換える必要
がない。したがって、このような場合は、所定の基準値
に達しなかった分を次の基準値に加えることによって所
定の基準値を変更し、切り捨てるデータ量の削減をはか
ることができる。実施の形態４においては、最初に設定
した基準値を後のカウンタ１２のカウント値に基づいて
変更する回路を含むように構成される。このような機能
を実現する回路は、加算器１８、第１のレジスタ１９、
第２のレジスタ２２、減算器２０によって構成される。
基準値に達しない場合はＡＣ係数を０に置き換える必要
がない。したがって、このような場合は、所定の基準値
に達しなかった分を次の基準値に加えることによって所
定の基準値を変更し、切り捨てるデータ量の削減をはか
ることができる。実施の形態４においては、最初に設定
した基準値を後のカウンタ１２のカウント値に基づいて
変更する回路を含むように構成される。このような機能
を実現する回路は、加算器１８、第１のレジスタ１９、
第２のレジスタ２２、減算器２０によって構成される。
【００８３】次に、図１１のデータ処理回路の動作を説
明する。説明を簡単にするために、図１１（ｃ）に示す
ように、量子化部４からの出力信号ＤＯは、DC,*,*,0,
*,*,*,**,0.....0,*...0,0,DC,*,*,*,0,...のように並
んでいるものと仮定する。ここで、「DC」はＤＣ係数を
示し、記号「*」は０でないＡＣ係数を示し、「0」は０
のＡＣ係数を示すものとする。０検出回路１１は０でな
いＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出
力する。このＤＥＴ０は０でないＡＣ係数「*」を検出
したときに出力されるパルスであるが、図１１では図示
されていない。
明する。説明を簡単にするために、図１１（ｃ）に示す
ように、量子化部４からの出力信号ＤＯは、DC,*,*,0,
*,*,*,**,0.....0,*...0,0,DC,*,*,*,0,...のように並
んでいるものと仮定する。ここで、「DC」はＤＣ係数を
示し、記号「*」は０でないＡＣ係数を示し、「0」は０
のＡＣ係数を示すものとする。０検出回路１１は０でな
いＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出
力する。このＤＥＴ０は０でないＡＣ係数「*」を検出
したときに出力されるパルスであるが、図１１では図示
されていない。
【００８４】カウンタ１２は０検出回路１１からＤＥＴ
０パルスを受けるとカウント値を歩進し、図１１（ｄ）
に示すようにその値を累積していく（ＣＴ１）。カウン
タ１２はＤＣ係数と同期して出力されるRSYNCO信号によ
って、８×８＝６４画素毎にリセットされる。
０パルスを受けるとカウント値を歩進し、図１１（ｄ）
に示すようにその値を累積していく（ＣＴ１）。カウン
タ１２はＤＣ係数と同期して出力されるRSYNCO信号によ
って、８×８＝６４画素毎にリセットされる。
【００８５】第１のレジスタ１９には第４の基準値（実
施の形態５においては、たとえば、６）がストアされ
る。第１のレジスタ１９はRSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。ただし、大小判別回路２１
の出力が「Ｌ」（ＤＩＦ１が０より小さい時）の時はレ
ジスタ２２の値は０にクリアされる。
施の形態５においては、たとえば、６）がストアされ
る。第１のレジスタ１９はRSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。ただし、大小判別回路２１
の出力が「Ｌ」（ＤＩＦ１が０より小さい時）の時はレ
ジスタ２２の値は０にクリアされる。
【００８６】次に、第１のレジスタ１９のストア値（Ｒ
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「６」がストアされている。したが
って、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「６」となる。減算器２０は第１のレジスタ１９の出力
ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信号
ＤＩＦ１を出力する。このとき、ＲＥＧ１はRSYNCO信号
が入力した時のみ値が変更されその後はその値を保持す
る。カウンタ１２の値ＣＴ１はクロックパルス毎に累積
され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１を
出力する。このＤＩＦ１は第２のレジスタ２２にストア
されるが、読出しはRSYNCO信号によって行われる。加算
器１８は第４の基準値と第２のレジスタ２２の出力信号
ＲＥＧ２とをRSYNCO信号が入力する度に行い、その結果
ＡＤＤ１で第１のレジスタ１９を歩進する。
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「６」がストアされている。したが
って、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「６」となる。減算器２０は第１のレジスタ１９の出力
ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信号
ＤＩＦ１を出力する。このとき、ＲＥＧ１はRSYNCO信号
が入力した時のみ値が変更されその後はその値を保持す
る。カウンタ１２の値ＣＴ１はクロックパルス毎に累積
され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１を
出力する。このＤＩＦ１は第２のレジスタ２２にストア
されるが、読出しはRSYNCO信号によって行われる。加算
器１８は第４の基準値と第２のレジスタ２２の出力信号
ＲＥＧ２とをRSYNCO信号が入力する度に行い、その結果
ＡＤＤ１で第１のレジスタ１９を歩進する。
【００８７】減算器２０の出力ＤＩＦ１は大小判別回路
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
【００８８】論理回路１７は大小判別回路２１の出力Ｌ
ＳＤが論理「Ｌ」のときは論理回路１７の出力はすべて
０に置き換えられる。なお、この論理回路１７は、スイ
ッチ等で構成することもできる。大小判別回路２１の出
力ＬＳＤが論理「Ｈ」の時は、量子化部４からの出力は
遅延調整回路１６を介して論理回路１７を通過する（Ｌ
ＯＧ１）。遅延調整回路１６は遅延調整の目的でＤＣＴ
係数Ｒuvを一時的に格納するものである。出力されたデ
ータ群は随時、エントロピー符号化部６に送られ、エン
トロピー符号化部６でハフマン符号化処理が行われる。
ＳＤが論理「Ｌ」のときは論理回路１７の出力はすべて
０に置き換えられる。なお、この論理回路１７は、スイ
ッチ等で構成することもできる。大小判別回路２１の出
力ＬＳＤが論理「Ｈ」の時は、量子化部４からの出力は
遅延調整回路１６を介して論理回路１７を通過する（Ｌ
ＯＧ１）。遅延調整回路１６は遅延調整の目的でＤＣＴ
係数Ｒuvを一時的に格納するものである。出力されたデ
ータ群は随時、エントロピー符号化部６に送られ、エン
トロピー符号化部６でハフマン符号化処理が行われる。
【００８９】このように、第２の論理回路２７の出力が
論理「Ｌ」である間、量子化部４からの出力であるＤＯ
信号を「０」にするので、次段のエントロピー符号化部
６においてエントロピー符号化されるデータ量を節約す
ることができる。
論理「Ｌ」である間、量子化部４からの出力であるＤＯ
信号を「０」にするので、次段のエントロピー符号化部
６においてエントロピー符号化されるデータ量を節約す
ることができる。
【００９０】さらに、カウンタ１２の出力ＣＴ１と第１
のレジスタ１９の内容ＲＥＧ１とを常に比較し、その結
果によって第１のレジスタ１９の内容を遷移させること
によって、最初に設定された第４の基準値を調整してRS
YNCO信号が来る毎に適切な基準値にすることができる。
これによって、所定の基準値に達しなかった分を次の基
準値に加えることによって所定の基準値を大きい方に変
更し、本来、切り捨てられてしまうところであった０で
ないＡＣ係数を救済することによって、切り捨てるデー
タ量の削減をはかることができる。
のレジスタ１９の内容ＲＥＧ１とを常に比較し、その結
果によって第１のレジスタ１９の内容を遷移させること
によって、最初に設定された第４の基準値を調整してRS
YNCO信号が来る毎に適切な基準値にすることができる。
これによって、所定の基準値に達しなかった分を次の基
準値に加えることによって所定の基準値を大きい方に変
更し、本来、切り捨てられてしまうところであった０で
ないＡＣ係数を救済することによって、切り捨てるデー
タ量の削減をはかることができる。
【００９１】実施の形態６．図１２は、本発明の実施の
形態６による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
２において、１１は０検出回路、１２はカウンタ、１０
はＭＣＵカウンタ１０、１６は遅延調整回路、１７は第
１の論理回路、１８は加算器、１９は第１のレジスタ、
２０は減算器、２１は大小判別回路、２２は第２のレジ
スタである。
形態６による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
２において、１１は０検出回路、１２はカウンタ、１０
はＭＣＵカウンタ１０、１６は遅延調整回路、１７は第
１の論理回路、１８は加算器、１９は第１のレジスタ、
２０は減算器、２１は大小判別回路、２２は第２のレジ
スタである。
【００９２】次に、本発明の画像符号化装置の動作を図
１および図１２を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。Ｍ
ＣＵカウンタ１０は、ブロック（例えば８×８画素）の
数をカウントし、処理の基本単位であるＭＣＵの先頭ご
とにMSYNCO信号を出力する回路である。たとえば、ＭＣ
Ｕ（Minimum Coded Unit）単位としては、ＹＵＶ、ＹＹ
ＵＶ、ＹＹＹＹＵＶ等がある。
１および図１２を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。Ｍ
ＣＵカウンタ１０は、ブロック（例えば８×８画素）の
数をカウントし、処理の基本単位であるＭＣＵの先頭ご
とにMSYNCO信号を出力する回路である。たとえば、ＭＣ
Ｕ（Minimum Coded Unit）単位としては、ＹＵＶ、ＹＹ
ＵＶ、ＹＹＹＹＵＶ等がある。
【００９３】ここで、Ｙは輝度信号を表わす表示であ
り、ＵＶは色差信号を表わす表示である。このようなＭ
ＣＵ単位を用いる第２の実施の形態は、たとえば、Ｙの
方がＵＶよりも意義が大きい時等に用いられる。言い換
えれば、人間の目の視覚特性は輝度信号に対して敏感で
あることから、Ｙの信号はできるだけそのまま送出し、
ＵＶの信号は０で置き換えることも仕方がないような場
合である。
り、ＵＶは色差信号を表わす表示である。このようなＭ
ＣＵ単位を用いる第２の実施の形態は、たとえば、Ｙの
方がＵＶよりも意義が大きい時等に用いられる。言い換
えれば、人間の目の視覚特性は輝度信号に対して敏感で
あることから、Ｙの信号はできるだけそのまま送出し、
ＵＶの信号は０で置き換えることも仕方がないような場
合である。
【００９４】図１２において、０検出回路１２は、量子
化部４から出力されるＤＣＴ係数Ｒuvが０データである
かないかを判断し、０データでなければ検出信号DETOを
出力する。カウンタ１２は０データでない係数Ｒuv中の
ＡＣ係数の個数をＭＣＵごとにカウントする（ＣＴ
１）。第４の基準値ではあらかじめ設定しておいたＭＣ
Ｕごとの０でない値の個数を格納する。第１のレジスタ
１９は加算器１８の出力をMSYNCO信号に同期して一時的
に格納する。減算器２０では第１のレジスタ１９の値か
ら第１のレジスタ１３の値を減算する。第２のレジスタ
２２は減算器２０の出力値を一時的に格納する。ただ
し、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が０よ
り小さい時）の時はレジスタ２２の値は０にクリアされ
る。加算器１８は第４の基準値と第２のレジスタ２２の
値（ＲＥＧ２）を加算する。ただし、初期状態では第１
のレジスタ１９には第４の基準値の値が格納される。大
小判別回路２１は減算器２０の出力値が０より小さいと
き、つまりカウンタ１２の出力値（ＣＴ１）が第１のレ
ジスタ１９の値より大きければ論理「Ｌ」信号を出力
し、０以上のとき、つまり第１のレジスタ１３の値が第
１のレジスタ１９の値以下のときは論理「Ｈ」信号を出
力する。
化部４から出力されるＤＣＴ係数Ｒuvが０データである
かないかを判断し、０データでなければ検出信号DETOを
出力する。カウンタ１２は０データでない係数Ｒuv中の
ＡＣ係数の個数をＭＣＵごとにカウントする（ＣＴ
１）。第４の基準値ではあらかじめ設定しておいたＭＣ
Ｕごとの０でない値の個数を格納する。第１のレジスタ
１９は加算器１８の出力をMSYNCO信号に同期して一時的
に格納する。減算器２０では第１のレジスタ１９の値か
ら第１のレジスタ１３の値を減算する。第２のレジスタ
２２は減算器２０の出力値を一時的に格納する。ただ
し、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が０よ
り小さい時）の時はレジスタ２２の値は０にクリアされ
る。加算器１８は第４の基準値と第２のレジスタ２２の
値（ＲＥＧ２）を加算する。ただし、初期状態では第１
のレジスタ１９には第４の基準値の値が格納される。大
小判別回路２１は減算器２０の出力値が０より小さいと
き、つまりカウンタ１２の出力値（ＣＴ１）が第１のレ
ジスタ１９の値より大きければ論理「Ｌ」信号を出力
し、０以上のとき、つまり第１のレジスタ１３の値が第
１のレジスタ１９の値以下のときは論理「Ｈ」信号を出
力する。
【００９５】大小判別回路２１の出力（ＬＳＤ）が論理
「Ｌ」の場合は、論理回路１７の出力はすべて０に置き
換えられる。なお、この論理回路１７は、スイッチ等で
構成することもできる。それ以外の時は量子化部４から
の出力が遅延調整回路１６を介して論理回路１７を通過
する。遅延調整回路１６は遅延調整の目的でＤＣＴ係数
Ｒuvを一時的に格納するものである。出力されたデータ
群は随時、エントロピー符号化部６に送られ、エントロ
ピー符号化部６でハフマン符号化処理が行われる。
「Ｌ」の場合は、論理回路１７の出力はすべて０に置き
換えられる。なお、この論理回路１７は、スイッチ等で
構成することもできる。それ以外の時は量子化部４から
の出力が遅延調整回路１６を介して論理回路１７を通過
する。遅延調整回路１６は遅延調整の目的でＤＣＴ係数
Ｒuvを一時的に格納するものである。出力されたデータ
群は随時、エントロピー符号化部６に送られ、エントロ
ピー符号化部６でハフマン符号化処理が行われる。
【００９６】図１３は、図１２のデータ処理回路の動作
を説明するタイミングチャートを示す図である。図１３
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）はＭＣＵカウンタ１０から出力
されるMSYNCO信号を示し、（ｄ）は量子化部４から出力
されるＤＣＴ係数ＲuvのストリームＤＯ示し、（ｅ）は
１２の出力値（ＣＴ１）を示し、（ｆ）は大小判別回路
２１の出力値（ＬＳＤ）を示し、（ｇ）は論理回路１７
から出力されるＤＣＴ係数Ｒuvを示す。
を説明するタイミングチャートを示す図である。図１３
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）はＭＣＵカウンタ１０から出力
されるMSYNCO信号を示し、（ｄ）は量子化部４から出力
されるＤＣＴ係数ＲuvのストリームＤＯ示し、（ｅ）は
１２の出力値（ＣＴ１）を示し、（ｆ）は大小判別回路
２１の出力値（ＬＳＤ）を示し、（ｇ）は論理回路１７
から出力されるＤＣＴ係数Ｒuvを示す。
【００９７】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図１３においては、ＭＣＵの
単位がＹＵＶであると仮定しているので、ＭＣＵカウン
タ１０におけるRSYNCO信号のカウントはＹＵＶの数に対
する３である。すなわち、６４画素×３ごとにリセット
パルスMSYNCO信号が生成される。また、たとえば、上述
したＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウン
タ１０のカウント数は６である。この場合は、６４画素
×６ごとにリセットパルスMSYNCO信号が生成される。
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図１３においては、ＭＣＵの
単位がＹＵＶであると仮定しているので、ＭＣＵカウン
タ１０におけるRSYNCO信号のカウントはＹＵＶの数に対
する３である。すなわち、６４画素×３ごとにリセット
パルスMSYNCO信号が生成される。また、たとえば、上述
したＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウン
タ１０のカウント数は６である。この場合は、６４画素
×６ごとにリセットパルスMSYNCO信号が生成される。
【００９８】ＤＯ信号は最初にＤＣ係数がきて、次にＡ
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態８においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態８においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
【００９９】説明を簡単にするために、図１３（ｄ）に
示すように、量子化部４からの出力信号ＤＯは、DC,*,
*,0,*,*,*,*,*,...0,*...0,0,DC,*,*,*,0,...のように
並んでいるものと仮定する。ここで、「DC」はＤＣ係数
を示し、記号「*」は０でないＡＣ係数を示し、「0」は
０のＡＣ係数を示すものとする。０検出回路１１は０で
ないＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に
出力する。このＤＥＴ０は０でないＡＣ係数「*」を検
出したときに出力されるパルスであるが、図１３では図
示されていない。カウンタ１２は０検出回路１１からＤ
ＥＴ０パルスを受けるとカウント値を歩進し、図１３
（ｅ）に示すようにその値を累積していく（ＣＴ１）。
カウンタ１２はＤＣ係数と同期して出力されるMSYNCO信
号によって、６４画素×３毎にリセットされる。図１３
（ｃ）では一般的に６４画素×ｎと表示されている。こ
の実施の形態６においては、ｎ＝３である。
示すように、量子化部４からの出力信号ＤＯは、DC,*,
*,0,*,*,*,*,*,...0,*...0,0,DC,*,*,*,0,...のように
並んでいるものと仮定する。ここで、「DC」はＤＣ係数
を示し、記号「*」は０でないＡＣ係数を示し、「0」は
０のＡＣ係数を示すものとする。０検出回路１１は０で
ないＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に
出力する。このＤＥＴ０は０でないＡＣ係数「*」を検
出したときに出力されるパルスであるが、図１３では図
示されていない。カウンタ１２は０検出回路１１からＤ
ＥＴ０パルスを受けるとカウント値を歩進し、図１３
（ｅ）に示すようにその値を累積していく（ＣＴ１）。
カウンタ１２はＤＣ係数と同期して出力されるMSYNCO信
号によって、６４画素×３毎にリセットされる。図１３
（ｃ）では一般的に６４画素×ｎと表示されている。こ
の実施の形態６においては、ｎ＝３である。
【０１００】第１のレジスタ１９には第４の基準値（実
施の形態６においては、たとえば、１１）がストアされ
る。第１のレジスタ１９はMSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。
施の形態６においては、たとえば、１１）がストアされ
る。第１のレジスタ１９はMSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。
【０１０１】次に、第１のレジスタ１９のストア値（Ｒ
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「１１」がストアされている。した
がって、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「１１」となる。減算器２０は第１のレジスタ１９の出
力ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信
号ＤＩＦ１を出力する。このとき、ＲＥＧ１はMSYNCO信
号が入力した時のみ値が変更されその後はその値を保持
する。カウンタ１２の値ＣＴ１はクロックパルス毎に累
積され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１
を出力する。このＤＩＦ１は第２のレジスタ２２にスト
アされるが、読出しはMSYNCO信号によって行われる。た
だし、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が０
より小さい時）の時はレジスタ２２の値は０にクリアさ
れる。加算器１８は第４の基準値と第２のレジスタ２２
の出力信号ＲＥＧ２とをMSYNCO信号が入力する度に行
い、その結果ＡＤＤ１で第１のレジスタ１９を歩進す
る。
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「１１」がストアされている。した
がって、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「１１」となる。減算器２０は第１のレジスタ１９の出
力ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信
号ＤＩＦ１を出力する。このとき、ＲＥＧ１はMSYNCO信
号が入力した時のみ値が変更されその後はその値を保持
する。カウンタ１２の値ＣＴ１はクロックパルス毎に累
積され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１
を出力する。このＤＩＦ１は第２のレジスタ２２にスト
アされるが、読出しはMSYNCO信号によって行われる。た
だし、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が０
より小さい時）の時はレジスタ２２の値は０にクリアさ
れる。加算器１８は第４の基準値と第２のレジスタ２２
の出力信号ＲＥＧ２とをMSYNCO信号が入力する度に行
い、その結果ＡＤＤ１で第１のレジスタ１９を歩進す
る。
【０１０２】減算器２０の出力ＤＩＦ１は大小判別回路
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
【０１０３】大小判別回路２１の出力（ＬＳＤ）の出力
が論理「Ｌ」の場合は、論理回路１７の出力はすべて０
に置き換えられる。なお、この論理回路１７は、スイッ
チ等で構成することもできる。それ以外の時は量子化部
４からの出力が遅延調整回路１６を介して論理回路１７
を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調整
の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。
が論理「Ｌ」の場合は、論理回路１７の出力はすべて０
に置き換えられる。なお、この論理回路１７は、スイッ
チ等で構成することもできる。それ以外の時は量子化部
４からの出力が遅延調整回路１６を介して論理回路１７
を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調整
の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。
【０１０４】このように、大小判別回路２１の出力が論
理「Ｌ」である間、量子化部４からの出力であるＤＯ信
号を「０」にするので、次段のエントロピー符号化部６
においてエントロピー符号化されるデータ量を節約する
ことができる。
理「Ｌ」である間、量子化部４からの出力であるＤＯ信
号を「０」にするので、次段のエントロピー符号化部６
においてエントロピー符号化されるデータ量を節約する
ことができる。
【０１０５】実施の形態６においては、Ｙ信号の部分は
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態６において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、大小判別回路２１の出力が論理「Ｌ」であ
る間、量子化部４からの出力であるＤＯ信号を「０」に
するので、次段のエントロピー符号化部６においてエン
トロピー符号化されるデータ量を節約することができ
る。
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態６において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、大小判別回路２１の出力が論理「Ｌ」であ
る間、量子化部４からの出力であるＤＯ信号を「０」に
するので、次段のエントロピー符号化部６においてエン
トロピー符号化されるデータ量を節約することができ
る。
【０１０６】実施の形態７．図１４は、本発明の実施の
形態７による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
４において、１１は０検出回路、１２はカウンタ、１６
は遅延調整回路、１７は第１の論理回路、１８は加算
器、１９は第１のレジスタ、２０は減算器、２２は第２
のレジスタ、２１は大小判別回路、２４は第２のカウン
タ、２６は比較器、２７は第２の論理回路２７である。
形態７による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
４において、１１は０検出回路、１２はカウンタ、１６
は遅延調整回路、１７は第１の論理回路、１８は加算
器、１９は第１のレジスタ、２０は減算器、２２は第２
のレジスタ、２１は大小判別回路、２４は第２のカウン
タ、２６は比較器、２７は第２の論理回路２７である。
【０１０７】次に、本発明の画像符号化装置の動作を図
１および図１４を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。０
検出回路１１では量子化部４から出力される係数Ｒuv中
のＡＣ（交流）係数が０データ（ＡＣ係数を構成する、
たとえば、１２ビット全部が０）であるかないかを判断
し、０データでなければ検出信号DETOを出力する。カウ
ンタ１２では０データでない係数Ｒuv中のＡＣ係数の個
数をブロック（例えば８×８＝６４画素）ごとにカウン
トする。カウンタ１２の出力値は初期値は０である。
１および図１４を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。０
検出回路１１では量子化部４から出力される係数Ｒuv中
のＡＣ（交流）係数が０データ（ＡＣ係数を構成する、
たとえば、１２ビット全部が０）であるかないかを判断
し、０データでなければ検出信号DETOを出力する。カウ
ンタ１２では０データでない係数Ｒuv中のＡＣ係数の個
数をブロック（例えば８×８＝６４画素）ごとにカウン
トする。カウンタ１２の出力値は初期値は０である。
【０１０８】第１のレジスタ１９は加算器１８の出力を
RSYNCO信号に同期して一時的に格納する。初期状態では
第１のレジスタ１９には第４の基準値の値が格納され
る。減算器２０は第１のレジスタ１９の値（ＲＥＧ１）
からカウンタ１２の値（ＣＴ１）を減算する。第２のレ
ジスタ２２は減算器２０の出力値を一時的に格納する。
ただし、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が
０より小さい時）の時はレジスタ２２の値は０にクリア
される。加算器１８は第４の基準値の値と第２のレジス
タ２２の値を加算し出力する（ＡＤＤ１）。大小判別回
路２１は減算器２０の出力値（ＤＩＦ１）が０より小さ
いとき、つまりカウンタ１２の値（ＣＴ１）が第１のレ
ジスタ１９の値（ＲＥＧ１）より大きければ（ＣＴ１＞
ＲＥＧ１）論理「Ｌ」信号を出力し、０以上のとき、つ
まりカウンタ１２の値（ＣＴ１）が第１のレジスタ１９
の値（ＲＥＧ１）以下のとき（ＣＴ１≦ＲＥＧ１）は論
理「Ｈ」信号を出力する。遅延調整用のレジスタ１６は
係数Ｒuvを遅延調整を目的として一時的に格納する。
RSYNCO信号に同期して一時的に格納する。初期状態では
第１のレジスタ１９には第４の基準値の値が格納され
る。減算器２０は第１のレジスタ１９の値（ＲＥＧ１）
からカウンタ１２の値（ＣＴ１）を減算する。第２のレ
ジスタ２２は減算器２０の出力値を一時的に格納する。
ただし、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が
０より小さい時）の時はレジスタ２２の値は０にクリア
される。加算器１８は第４の基準値の値と第２のレジス
タ２２の値を加算し出力する（ＡＤＤ１）。大小判別回
路２１は減算器２０の出力値（ＤＩＦ１）が０より小さ
いとき、つまりカウンタ１２の値（ＣＴ１）が第１のレ
ジスタ１９の値（ＲＥＧ１）より大きければ（ＣＴ１＞
ＲＥＧ１）論理「Ｌ」信号を出力し、０以上のとき、つ
まりカウンタ１２の値（ＣＴ１）が第１のレジスタ１９
の値（ＲＥＧ１）以下のとき（ＣＴ１≦ＲＥＧ１）は論
理「Ｈ」信号を出力する。遅延調整用のレジスタ１６は
係数Ｒuvを遅延調整を目的として一時的に格納する。
【０１０９】一方、第２のカウンタ２４ではクロックを
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。比較器２６では第３の基準値と
第２のカウンタ２４の値とを比較し、第２のカウンタ２
４のカウント値が第３の基準値より小さいときは論理
「Ｌ」を出力し、第２のカウンタ２４のカウント値が第
３の基準値を超えるときは論理「Ｈ」を出力する。ここ
で、第３の基準値は、係数Ｒuvのジグザグ順序の何番目
かに相当するかの値（例えば、５８番目の場合は５８）
である。
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。比較器２６では第３の基準値と
第２のカウンタ２４の値とを比較し、第２のカウンタ２
４のカウント値が第３の基準値より小さいときは論理
「Ｌ」を出力し、第２のカウンタ２４のカウント値が第
３の基準値を超えるときは論理「Ｈ」を出力する。ここ
で、第３の基準値は、係数Ｒuvのジグザグ順序の何番目
かに相当するかの値（例えば、５８番目の場合は５８）
である。
【０１１０】大小判別回路２１の出力（ＬＳＤ）と第２
の比較器２６の出力（ＣＯＭ１）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、それによって、論理回路１７の出力はす
べて０に置き換えられる。なお、この論理回路１７は、
スイッチ等で構成することもできる。それ以外の時は量
子化部４からの出力が遅延調整回路１６を介して論理回
路１７を通過する。遅延調整回路１６は遅延調整の目的
でＤＣＴ係数Ｒuvを一時的に格納するものである。出力
されたデータ群は随時、エントロピー符号化部６に送ら
れ、エントロピー符号化部６でハフマン符号化処理が行
われる。
の比較器２６の出力（ＣＯＭ１）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、それによって、論理回路１７の出力はす
べて０に置き換えられる。なお、この論理回路１７は、
スイッチ等で構成することもできる。それ以外の時は量
子化部４からの出力が遅延調整回路１６を介して論理回
路１７を通過する。遅延調整回路１６は遅延調整の目的
でＤＣＴ係数Ｒuvを一時的に格納するものである。出力
されたデータ群は随時、エントロピー符号化部６に送ら
れ、エントロピー符号化部６でハフマン符号化処理が行
われる。
【０１１１】図１５は、図１４のデータ処理回路の動作
を説明するタイミングチャートを示す図である。図１５
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）は量子化部４から出力されるＤ
ＣＴ係数ＲuvのストリームＤＯ示し、（ｄ）はカウンタ
１２の出力値（ＣＴ１）を示し、（ｅ）は大小判別回路
２１の出力値（ＬＳＤ）を示し、（ｆ）はカウンタ２４
の出力値（ＣＴ２）を示し、（ｇ）は比較器２の出力
（ＣＯＭ２）を示し、（ｈ）は第２の論理回路２７の出
力（ＬＯＧ２）を示し、（ｉ）は論理回路１７から出力
されるＤＣＴ係数Ｒuvを示す。
を説明するタイミングチャートを示す図である。図１５
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）は量子化部４から出力されるＤ
ＣＴ係数ＲuvのストリームＤＯ示し、（ｄ）はカウンタ
１２の出力値（ＣＴ１）を示し、（ｅ）は大小判別回路
２１の出力値（ＬＳＤ）を示し、（ｆ）はカウンタ２４
の出力値（ＣＴ２）を示し、（ｇ）は比較器２の出力
（ＣＯＭ２）を示し、（ｈ）は第２の論理回路２７の出
力（ＬＯＧ２）を示し、（ｉ）は論理回路１７から出力
されるＤＣＴ係数Ｒuvを示す。
【０１１２】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスであり、データ処理部９にお
いては、カウンタ１２のリセット信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明においては、このようなジグザグ順序に並んだＤＣＴ
係数は後方になるほど０が多いという特徴を利用して、
論理回路１７において、後方のＡＣ係数を０に置き換え
ることによって送出するデータ量を少なくするものであ
る。
同期して出力されるパルスであり、データ処理部９にお
いては、カウンタ１２のリセット信号として用いられ
る。ＤＯ信号は最初にＤＣ係数がきて、次にＡＣ係数が
６３個ジグザグ順序で出力される。このＡＣ係数は図１
９で説明したように、一般的に、最初の方は０でない係
数が送出されるが後方になると０係数が多くなる。本発
明においては、このようなジグザグ順序に並んだＤＣＴ
係数は後方になるほど０が多いという特徴を利用して、
論理回路１７において、後方のＡＣ係数を０に置き換え
ることによって送出するデータ量を少なくするものであ
る。
【０１１３】一方、カウンタ１２のカウント値が所定の
基準値に達しない場合はＡＣ係数を０に置き換える必要
がない。したがって、このような場合は、所定の基準値
に達しなかった分を次の基準値に加えることによって所
定の基準値を変更し、切り捨てるデータ量の削減をはか
ることができる。実施の形態４においては、最初に設定
した基準値を後のカウンタ１２のカウント値に基づいて
変更する回路を含むように構成される。このような機能
を実現する回路は、加算器１８、第１のレジスタ１９、
第２のレジスタ２２、減算器２０、大小判別回路２１に
よって構成される。
基準値に達しない場合はＡＣ係数を０に置き換える必要
がない。したがって、このような場合は、所定の基準値
に達しなかった分を次の基準値に加えることによって所
定の基準値を変更し、切り捨てるデータ量の削減をはか
ることができる。実施の形態４においては、最初に設定
した基準値を後のカウンタ１２のカウント値に基づいて
変更する回路を含むように構成される。このような機能
を実現する回路は、加算器１８、第１のレジスタ１９、
第２のレジスタ２２、減算器２０、大小判別回路２１に
よって構成される。
【０１１４】次に、図１５のデータ処理回路の動作を説
明する。説明を簡単にするために、図１５（ｃ）に示す
ように、量子化部４からの出力信号ＤＯは、DC,*,*,0,
*,*,*,*,*,0.......0,0,DC,*,*,*,0,...のように並んで
いるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図１５では図示さ
れていない。カウンタ１２は０検出回路１１からＤＥＴ
０パルスを受けるとカウント値を歩進し、図１５（ｄ）
に示すようにその値を累積していく（ＣＴ１）。カウン
タ１２はＤＣ係数と同期して出力されるRSYNCO信号によ
って、８×８＝６４画素毎にリセットされる。
明する。説明を簡単にするために、図１５（ｃ）に示す
ように、量子化部４からの出力信号ＤＯは、DC,*,*,0,
*,*,*,*,*,0.......0,0,DC,*,*,*,0,...のように並んで
いるものと仮定する。ここで、「DC」はＤＣ係数を示
し、記号「*」は０でないＡＣ係数を示し、「0」は０の
ＡＣ係数を示すものとする。０検出回路１１は０でない
ＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に出力
する。このＤＥＴ０は０でないＡＣ係数「*」を検出し
たときに出力されるパルスであるが、図１５では図示さ
れていない。カウンタ１２は０検出回路１１からＤＥＴ
０パルスを受けるとカウント値を歩進し、図１５（ｄ）
に示すようにその値を累積していく（ＣＴ１）。カウン
タ１２はＤＣ係数と同期して出力されるRSYNCO信号によ
って、８×８＝６４画素毎にリセットされる。
【０１１５】第１のレジスタ１９には第４の基準値（実
施の形態７においては、たとえば、６）がストアされ
る。第１のレジスタ１９はRSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。
施の形態７においては、たとえば、６）がストアされ
る。第１のレジスタ１９はRSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。
【０１１６】次に、第１のレジスタ１９のストア値（Ｒ
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「６」がストアされている。したが
って、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「６」となる。減算器２０は第１のレジスタ１９の出力
ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信号
ＤＩＦ１を出力する。このとき、ＲＥＧ１はRSYNCO信号
が入力した時のみ値が変更されその後はその値を保持す
る。カウンタ１２の値ＣＴ１はクロックパルス毎に累積
され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１を
出力する。このＤＩＦ１は第２のレジスタ２２にストア
されるが、読出しはRSYNCO信号によって行われる。ただ
し、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が０よ
り小さい時）の時はレジスタ２２の値は０にクリアされ
る。加算器１８は第４の基準値と第２のレジスタ２２の
出力信号ＲＥＧ２とをRSYNCO信号が入力する度に行い、
その結果ＡＤＤ１で第１のレジスタ１９を歩進する。
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「６」がストアされている。したが
って、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「６」となる。減算器２０は第１のレジスタ１９の出力
ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信号
ＤＩＦ１を出力する。このとき、ＲＥＧ１はRSYNCO信号
が入力した時のみ値が変更されその後はその値を保持す
る。カウンタ１２の値ＣＴ１はクロックパルス毎に累積
され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１を
出力する。このＤＩＦ１は第２のレジスタ２２にストア
されるが、読出しはRSYNCO信号によって行われる。ただ
し、大小判別回路２１の出力が「Ｌ」（ＤＩＦ１が０よ
り小さい時）の時はレジスタ２２の値は０にクリアされ
る。加算器１８は第４の基準値と第２のレジスタ２２の
出力信号ＲＥＧ２とをRSYNCO信号が入力する度に行い、
その結果ＡＤＤ１で第１のレジスタ１９を歩進する。
【０１１７】減算器２０の出力ＤＩＦ１は大小判別回路
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
【０１１８】一方、第２のカウンタ２４は、図１５
（ｆ）に示すように、量子化部４からのRSYNCO信号によ
ってリセットされるまでクロックをカウントし続ける
（ＣＴ２）。すなわち、RSYNCO信号は６４クロック毎に
出力されるので、クロックの累積値は最大６４間で増加
する。第２のカウンタ２４のカウント値が６３まで増加
した後は、累積値はRSYNCO信号によってリセットされ、
０に戻り、再度０から順次６３までカウントされる。こ
のカウント値（ＣＴ２）は、各ブロック（例えば８×８
画素）中の何番目のデータが量子化部４から出力されて
いるかを示す値である。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値（ＣＴ２）とを比較し、
第２のカウンタ２４のカウント値が第３の基準値より小
さいときは論理「Ｌ」を出力し、図１５（ｈ）に示すよ
うに、第２のカウンタ２４のカウント値が第３の基準値
を超えるときは論理「Ｈ」を出力する（ＣＯＭ２）。こ
こで、第３の基準値は、係数Ｒuvのジグザグ順序の何番
目かに相当するかの値（例えば、５８番目の場合は５
８）である。
（ｆ）に示すように、量子化部４からのRSYNCO信号によ
ってリセットされるまでクロックをカウントし続ける
（ＣＴ２）。すなわち、RSYNCO信号は６４クロック毎に
出力されるので、クロックの累積値は最大６４間で増加
する。第２のカウンタ２４のカウント値が６３まで増加
した後は、累積値はRSYNCO信号によってリセットされ、
０に戻り、再度０から順次６３までカウントされる。こ
のカウント値（ＣＴ２）は、各ブロック（例えば８×８
画素）中の何番目のデータが量子化部４から出力されて
いるかを示す値である。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値（ＣＴ２）とを比較し、
第２のカウンタ２４のカウント値が第３の基準値より小
さいときは論理「Ｌ」を出力し、図１５（ｈ）に示すよ
うに、第２のカウンタ２４のカウント値が第３の基準値
を超えるときは論理「Ｈ」を出力する（ＣＯＭ２）。こ
こで、第３の基準値は、係数Ｒuvのジグザグ順序の何番
目かに相当するかの値（例えば、５８番目の場合は５
８）である。
【０１１９】大小判別回路２１の出力（ＬＳＤ）と第２
の比較器２６の出力（ＣＯＭ２）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（ＬＯＧ２）。第２の論理回
路２７の出力が論理「Ｌ」のときに、論理回路１７の出
力はすべて０に置き換えられる。それ以外の時は量子化
部４からの出力が遅延調整回路１６を介して論理回路１
７を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調
整の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。なお、この論理回路１７は、スイッチ
等で構成することもできることは実施の形態１と同様で
ある。
の比較器２６の出力（ＣＯＭ２）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（ＬＯＧ２）。第２の論理回
路２７の出力が論理「Ｌ」のときに、論理回路１７の出
力はすべて０に置き換えられる。それ以外の時は量子化
部４からの出力が遅延調整回路１６を介して論理回路１
７を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調
整の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。なお、この論理回路１７は、スイッチ
等で構成することもできることは実施の形態１と同様で
ある。
【０１２０】このように、第２の論理回路２７の出力
（ＬＯＧ２）が論理「Ｌ」である間、量子化部４からの
出力であるＤＯ信号を「０」にするので、次段のエント
ロピー符号化部６においてエントロピー符号化されるデ
ータ量を節約することができる。さらに、カウンタ１２
の出力ＣＴ１と第１のレジスタ１９の内容ＲＥＧ１とを
常に比較し、その結果によって第１のレジスタ１９の内
容を遷移させることによって、最初に設定された第４の
基準値を調整してRSYNCO信号が来る毎に適切な基準値に
することができる。これによって、所定の基準値に達し
なかった分を次の基準値に加えることによって所定の基
準値を大きい方に変更し、本来、切り捨てられてしまう
ところであった０でないＡＣ係数を救済することによっ
て、切り捨てるデータ量の削減をはかることができる。
（ＬＯＧ２）が論理「Ｌ」である間、量子化部４からの
出力であるＤＯ信号を「０」にするので、次段のエント
ロピー符号化部６においてエントロピー符号化されるデ
ータ量を節約することができる。さらに、カウンタ１２
の出力ＣＴ１と第１のレジスタ１９の内容ＲＥＧ１とを
常に比較し、その結果によって第１のレジスタ１９の内
容を遷移させることによって、最初に設定された第４の
基準値を調整してRSYNCO信号が来る毎に適切な基準値に
することができる。これによって、所定の基準値に達し
なかった分を次の基準値に加えることによって所定の基
準値を大きい方に変更し、本来、切り捨てられてしまう
ところであった０でないＡＣ係数を救済することによっ
て、切り捨てるデータ量の削減をはかることができる。
【０１２１】実施の形態８．図１６は、本発明の実施の
形態８による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
６において、１１は０検出回路、１２はカウンタ、１０
はＭＣＵカウンタ１０、１６は遅延調整回路、１７は第
１の論理回路、１８は加算器、１９は第１のレジスタ、
２０は減算器、２１は大小判別回路、２２は第２のレジ
スタで２４は第２のカウンタ、２６は比較器、２７は第
２の論理回路である。
形態８による画像符号化装置のデータ処理部９の回路構
成を示す図である。データ処理部９は量子化部４で量子
化された後のＤＣＴ係数値中のＡＣ係数の０でない部分
の個数をカウントし、効果的な符号量制御を行う。図１
６において、１１は０検出回路、１２はカウンタ、１０
はＭＣＵカウンタ１０、１６は遅延調整回路、１７は第
１の論理回路、１８は加算器、１９は第１のレジスタ、
２０は減算器、２１は大小判別回路、２２は第２のレジ
スタで２４は第２のカウンタ、２６は比較器、２７は第
２の論理回路である。
【０１２２】次に、本発明の画像符号化装置の動作を図
１および図１６を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。Ｍ
ＣＵカウンタ１０は、ブロック（例えば８×８画素）の
数をカウントし、処理の基本単位であるＭＣＵの先頭ご
とにMSYNCO信号を出力する回路である。たとえば、ＭＣ
Ｕ（Minimum Coded Unit）単位としては、ＹＵＶ、ＹＹ
ＵＶ、ＹＹＹＹＵＶ等がある。ここで、Ｙは輝度信号を
表わす表示であり、ＵＶは色差信号を表わす表示であ
る。このようなＭＣＵ単位を用いる第２の実施の形態
は、たとえば、Ｙの方がＵＶよりも意義が大きい時等に
用いられる。言い換えれば、人間の目の視覚特性は輝度
信号に対して敏感であることから、Ｙの信号はできるだ
けそのまま送出し、ＵＶの信号は０で置き換えることも
仕方がないような場合である。
１および図１６を用いて説明する。まず、離散コサイン
変換部（ＤＣＴ）２で８×８画素からなるコンポーネン
ト画像毎に２次元離散コサイン変換を行った結果得られ
た６４個のＤＣＴ係数Ｓuvがジグザグ変換部３に送ら
れ、シリアル順序からジグザグ順序に並び変えられる。
ジグザグ順序に並び変えられた６４個のＤＣＴ係数Ｓuv
は量子化部４に入力される。量子化部４ではＤＣＴ係数
Ｓuvを量子化テーブル５の値Ｑuvで割る演算が行われ
る。ジグザグ順序に並び変えられ、量子化された６４個
の係数Ｒuvは第１番目のデータをＤＣ係数、第２番目か
ら第６４番目までがＡＣ係数となる。量子化部４からは
ＤＣ係数の出力と同期してRSYNCO信号が出力される。Ｍ
ＣＵカウンタ１０は、ブロック（例えば８×８画素）の
数をカウントし、処理の基本単位であるＭＣＵの先頭ご
とにMSYNCO信号を出力する回路である。たとえば、ＭＣ
Ｕ（Minimum Coded Unit）単位としては、ＹＵＶ、ＹＹ
ＵＶ、ＹＹＹＹＵＶ等がある。ここで、Ｙは輝度信号を
表わす表示であり、ＵＶは色差信号を表わす表示であ
る。このようなＭＣＵ単位を用いる第２の実施の形態
は、たとえば、Ｙの方がＵＶよりも意義が大きい時等に
用いられる。言い換えれば、人間の目の視覚特性は輝度
信号に対して敏感であることから、Ｙの信号はできるだ
けそのまま送出し、ＵＶの信号は０で置き換えることも
仕方がないような場合である。
【０１２３】図１６において、０検出回路１２は、量子
化部４から出力されるＤＣＴ係数Ｒuvが０データである
かないかを判断し、０データでなければ検出信号DETOを
出力する。カウンタ１２は０データでない係数Ｒuv中の
ＡＣ係数の個数をＭＣＵごとにカウントする（ＣＴ
１）。第４の基準値ではあらかじめ設定しておいたＭＣ
Ｕごとの０でない値の個数を格納する。第１のレジスタ
１９は加算器１８の出力をMSYNCO信号に同期して一時的
に格納する。減算器２０は第１のレジスタ１９の値（Ｒ
ＥＧ１）からカウンタ１２の値（ＣＴ１）を減算する。
第２のレジスタ２２は減算器２０の出力値を一時的に格
納する。ただし、大小判別回路２１の出力が「Ｌ」（Ｄ
ＩＦ１が０より小さい時）の時はレジスタ２２の値は０
にクリアされる。加算器１８は第４の基準値と第２のレ
ジスタ２２の値（ＲＥＧ２）を加算する。ただし、初期
状態では第１のレジスタ１９には第４の基準値の値が格
納される。大小判別回路２１は減算器２０の出力値が０
より小さいとき、つまりカウンタ１２の出力値（ＣＴ
１）が第１のレジスタ１９の値より大きければ論理
「Ｌ」信号を出力し、０以上のとき、つまりカウンタ１
２の出力値（ＣＴ１）が第１のレジスタ１９の値以下の
ときは論理「Ｈ」信号を出力する。
化部４から出力されるＤＣＴ係数Ｒuvが０データである
かないかを判断し、０データでなければ検出信号DETOを
出力する。カウンタ１２は０データでない係数Ｒuv中の
ＡＣ係数の個数をＭＣＵごとにカウントする（ＣＴ
１）。第４の基準値ではあらかじめ設定しておいたＭＣ
Ｕごとの０でない値の個数を格納する。第１のレジスタ
１９は加算器１８の出力をMSYNCO信号に同期して一時的
に格納する。減算器２０は第１のレジスタ１９の値（Ｒ
ＥＧ１）からカウンタ１２の値（ＣＴ１）を減算する。
第２のレジスタ２２は減算器２０の出力値を一時的に格
納する。ただし、大小判別回路２１の出力が「Ｌ」（Ｄ
ＩＦ１が０より小さい時）の時はレジスタ２２の値は０
にクリアされる。加算器１８は第４の基準値と第２のレ
ジスタ２２の値（ＲＥＧ２）を加算する。ただし、初期
状態では第１のレジスタ１９には第４の基準値の値が格
納される。大小判別回路２１は減算器２０の出力値が０
より小さいとき、つまりカウンタ１２の出力値（ＣＴ
１）が第１のレジスタ１９の値より大きければ論理
「Ｌ」信号を出力し、０以上のとき、つまりカウンタ１
２の出力値（ＣＴ１）が第１のレジスタ１９の値以下の
ときは論理「Ｈ」信号を出力する。
【０１２４】一方、第２のカウンタ２４ではクロックを
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値とを比較し、第２のカウ
ンタ２４のカウント値（ＣＴ２）が第３の基準値より小
さいときは論理「Ｌ」を出力し、第２のカウンタ２４の
カウント値が第３の基準値を超えるときは論理「Ｈ」を
出力する。ここで、第３の基準値は、係数Ｒuvのジグザ
グ順序の何番目かに相当するかの値（例えば、５８番目
の場合は５８）である。
カウントすることによって、ブロック（例えば８×８画
素）ごとに何番目のデータが量子化部４から出力されて
いるかをカウントする。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値とを比較し、第２のカウ
ンタ２４のカウント値（ＣＴ２）が第３の基準値より小
さいときは論理「Ｌ」を出力し、第２のカウンタ２４の
カウント値が第３の基準値を超えるときは論理「Ｈ」を
出力する。ここで、第３の基準値は、係数Ｒuvのジグザ
グ順序の何番目かに相当するかの値（例えば、５８番目
の場合は５８）である。
【０１２５】大小判別回路２１の出力（ＬＳＤ）と第２
の比較器２６の出力（ＣＯＭ２）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、それによって、論理回路１７の出力はす
べて０に置き換えられる。それ以外の時は量子化部４か
らの出力が遅延調整回路１６を介して論理回路１７を通
過する。遅延調整回路１６は遅延調整の目的でＤＣＴ係
数Ｒuvを一時的に格納するものである。出力されたデー
タ群は随時、エントロピー符号化部６に送られ、エント
ロピー符号化部６でハフマン符号化処理が行われる。な
お、この論理回路１７は、スイッチ等で構成することも
できることは実施の形態１と同様である。
の比較器２６の出力（ＣＯＭ２）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、それによって、論理回路１７の出力はす
べて０に置き換えられる。それ以外の時は量子化部４か
らの出力が遅延調整回路１６を介して論理回路１７を通
過する。遅延調整回路１６は遅延調整の目的でＤＣＴ係
数Ｒuvを一時的に格納するものである。出力されたデー
タ群は随時、エントロピー符号化部６に送られ、エント
ロピー符号化部６でハフマン符号化処理が行われる。な
お、この論理回路１７は、スイッチ等で構成することも
できることは実施の形態１と同様である。
【０１２６】図１７は、図１６のデータ処理回路の動作
を説明するタイミングチャートを示す図である。図１７
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）はＭＣＵカウンタ１０から出力
されるMSYNCO信号を示し、（ｄ）は量子化部４から出力
されるＤＣＴ係数ＲuvのストリームＤＯを示し、（ｅ）
は１２の出力値（ＣＴ１）を示し、（ｆ）は大小判別回
路２１の出力値（ＬＳＤ）を示し、（ｇ）は第２のカウ
ンタ２４のカウント値（ＣＴ２）、（ｈ）は第２の比較
器２６の出力（ＣＯＭ２）、（ｉ）は第２の論理回路２
７の出力（ＬＯＧ２）、（ｊ）は論理回路１７から出力
されるＤＣＴ係数Ｒuvを示す。
を説明するタイミングチャートを示す図である。図１７
において、（ａ）は、データ処理部９で使用されるクロ
ック信号を示し、（ｂ）は量子化部４から出力されるRS
YNCO信号を示し、（ｃ）はＭＣＵカウンタ１０から出力
されるMSYNCO信号を示し、（ｄ）は量子化部４から出力
されるＤＣＴ係数ＲuvのストリームＤＯを示し、（ｅ）
は１２の出力値（ＣＴ１）を示し、（ｆ）は大小判別回
路２１の出力値（ＬＳＤ）を示し、（ｇ）は第２のカウ
ンタ２４のカウント値（ＣＴ２）、（ｈ）は第２の比較
器２６の出力（ＣＯＭ２）、（ｉ）は第２の論理回路２
７の出力（ＬＯＧ２）、（ｊ）は論理回路１７から出力
されるＤＣＴ係数Ｒuvを示す。
【０１２７】RSYNCO信号はＤＣＴ係数ＳuvのＤＣ係数と
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図１７においては、ＭＣＵの
単位がＹＵＶであると仮定しているので、ＭＣＵカウン
タ１０におけるRSYNCO信号のカウントはＹＵＶの数に対
する３である。すなわち、６４画素×３ごとにリセット
パルスMSYNCO信号が生成される。また、たとえば、上述
したＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウン
タ１０のカウント数は６である。この場合は、６４画素
×６ごとにリセットパルスMSYNCO信号が生成される。
同期して出力されるパルスである。ＭＣＵカウンタ１０
は、RSYNCO信号を所定の個数だけカウントして生成され
る信号である。たとえば、図１７においては、ＭＣＵの
単位がＹＵＶであると仮定しているので、ＭＣＵカウン
タ１０におけるRSYNCO信号のカウントはＹＵＶの数に対
する３である。すなわち、６４画素×３ごとにリセット
パルスMSYNCO信号が生成される。また、たとえば、上述
したＭＣＵの単位がＹＹＹＹＵＶの場合はＭＣＵカウン
タ１０のカウント数は６である。この場合は、６４画素
×６ごとにリセットパルスMSYNCO信号が生成される。
【０１２８】ＤＯ信号は最初にＤＣ係数がきて、次にＡ
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態８においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
Ｃ係数が６３個ジグザグ順序で出力される。このＡＣ係
数は図１９で説明したように、一般的に、最初の方は０
でない係数が送出されるが後方になると０係数が多くな
る。本発明の実施の形態８においては、このようなジグ
ザグ順序に並んだＭＣＵ単位のＤＣＴ係数の後方にある
画素ほど意義が小さいという特徴を利用して、後方にあ
るＤＣＴ係数を０に置き換えることによって送出するデ
ータ量を少なくするものである。この場合、ＤＣ係数は
０に置き換えないように構成される。この実施の形態２
においては、ＵＶ部の情報が失われないように、少なく
ともＤＣ係数のみは残すようにしている。
【０１２９】説明を簡単にするために、図１７（ｄ）に
示すように、量子化部４からの出力信号ＤＯは、DC,*,
*,0,*,*,*,*,*,...0,*...0,0,DC,*,*,*,0,...のように
並んでいるものと仮定する。ここで、「DC」はＤＣ係数
を示し、記号「*」は０でないＡＣ係数を示し、「0」は
０のＡＣ係数を示すものとする。０検出回路１１は０で
ないＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に
出力する。このＤＥＴ０は０でないＡＣ係数「*」を検
出したときに出力されるパルスであるが、図９では図示
されていない。カウンタ１２は０検出回路１１からＤＥ
Ｔ０パルスを受けるとカウント値を歩進し、図１７
（ｅ）に示すようにその値を累積していく（ＣＴ１）。
カウンタ１２はＤＣ係数と同期して出力されるMSYNCO信
号によって、６４画素×３毎にリセットされる。図１７
（ｃ）では一般的に６４画素×ｎと表示されている。こ
の実施の形態８においては、ｎ＝３である。
示すように、量子化部４からの出力信号ＤＯは、DC,*,
*,0,*,*,*,*,*,...0,*...0,0,DC,*,*,*,0,...のように
並んでいるものと仮定する。ここで、「DC」はＤＣ係数
を示し、記号「*」は０でないＡＣ係数を示し、「0」は
０のＡＣ係数を示すものとする。０検出回路１１は０で
ないＡＣ係数を検出し、ＤＥＴ０としてカウンタ１２に
出力する。このＤＥＴ０は０でないＡＣ係数「*」を検
出したときに出力されるパルスであるが、図９では図示
されていない。カウンタ１２は０検出回路１１からＤＥ
Ｔ０パルスを受けるとカウント値を歩進し、図１７
（ｅ）に示すようにその値を累積していく（ＣＴ１）。
カウンタ１２はＤＣ係数と同期して出力されるMSYNCO信
号によって、６４画素×３毎にリセットされる。図１７
（ｃ）では一般的に６４画素×ｎと表示されている。こ
の実施の形態８においては、ｎ＝３である。
【０１３０】第１のレジスタ１９には第４の基準値（実
施の形態８においては、たとえば、１１）がストアされ
る。第１のレジスタ１９はMSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。ただし、大小判別回路２１
の出力が「Ｌ」（ＤＩＦ１が０より小さい時）の時はレ
ジスタ２２の値は０にクリアされる。
施の形態８においては、たとえば、１１）がストアされ
る。第１のレジスタ１９はMSYNCO信号が入力したときに
動作しストアされた値を出力する（ＲＥＧ１）。減算器
２０は、第１のレジスタ１９の値（ＲＥＧ１）からカウ
ンタ１２のカウント値（ＣＴ１）を減算し、その値（Ｄ
ＩＦ１）を第２のレジスタ２２にストアすると共に、大
小判別回路２１に送出する。ただし、大小判別回路２１
の出力が「Ｌ」（ＤＩＦ１が０より小さい時）の時はレ
ジスタ２２の値は０にクリアされる。
【０１３１】次に、第１のレジスタ１９のストア値（Ｒ
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「１１」がストアされている。した
がって、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「１１」となる。減算器２０は第１のレジスタ１９の出
力ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信
号ＤＩＦ１を出力する。このとき、ＲＥＧ１はMSYNCO信
号が入力した時のみ値が変更されその後はその値を保持
する。カウンタ１２の値ＣＴ１はクロックパルス毎に累
積され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１
を出力する。このＤＩＦ１は第２のレジスタ２２にスト
アされるが、読出しはMSYNCO信号によって行われる。加
算器１８は第４の基準値と第２のレジスタ２２の出力信
号ＲＥＧ２とをMSYNCO信号が入力する度に行い、その結
果ＡＤＤ１で第１のレジスタ１９を歩進する。
ＥＧ１）の遷移と大小判別回路２１からの出力（ＬＳ
Ｄ）との関係について以下に説明する。初期状態におい
ては、第１のレジスタ１９の内容は第４の基準値、たと
えば、この例では値「１１」がストアされている。した
がって、第１のレジスタ１９の出力（ＲＥＧ１）の値は
「１１」となる。減算器２０は第１のレジスタ１９の出
力ＲＥＧ１からカウンタ１２の出力ＣＴ１を減算し、信
号ＤＩＦ１を出力する。このとき、ＲＥＧ１はMSYNCO信
号が入力した時のみ値が変更されその後はその値を保持
する。カウンタ１２の値ＣＴ１はクロックパルス毎に累
積され、ＲＥＧ１と比較され、各クロック毎にＤＩＦ１
を出力する。このＤＩＦ１は第２のレジスタ２２にスト
アされるが、読出しはMSYNCO信号によって行われる。加
算器１８は第４の基準値と第２のレジスタ２２の出力信
号ＲＥＧ２とをMSYNCO信号が入力する度に行い、その結
果ＡＤＤ１で第１のレジスタ１９を歩進する。
【０１３２】減算器２０の出力ＤＩＦ１は大小判別回路
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
２１に入力される。大小判別回路２１は、ＤＩＦ１値が
０よりも小さいとき、すなわち、カウンタ１２の値ＣＴ
１が第１のレジスタ１９の値ＲＥＧ１よりも大きいとき
には、論理「Ｌ」信号を出力する。一方、大小判別回路
２１は、ＤＩＦ１値が０以上のとき、すなわち、カウン
タ１２の値ＣＴ１が第１のレジスタ１９の値ＲＥＧ１以
下のときには、論理「Ｌ」信号を出力する（ＬＳＤ）。
【０１３３】一方、第２のカウンタ２４は、図１７
（ｇ）に示すように、量子化部４からのRSYNCO信号によ
ってリセットされるまでクロックをカウントし続ける
（ＣＴ２）。すなわち、RSYNCO信号は６４クロック毎に
出力されるので、クロックの累積値は最大６４間で増加
する。第２のカウンタ２４のカウント値が６３まで増加
した後は、累積値はRSYNCO信号によってリセットされ、
０に戻り、再度０から順次６３までカウントされる。こ
のカウント値（ＣＴ２）は、各ブロック（例えば８×８
画素）中の何番目のデータが量子化部４から出力されて
いるかを示す値である。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値（ＣＴ２）とを比較し、
第２のカウンタ２４のカウント値が第３の基準値より小
さいときは論理「Ｌ」を出力し、図１７（ｈ）に示すよ
うに、第２のカウンタ２４のカウント値が第３の基準値
を超えるときは論理「Ｈ」を出力する（ＣＯＭ２）。こ
こで、第３の基準値は、係数Ｒuvのジグザグ順序の何番
目かに相当するかの値（例えば、５８番目の場合は５
８）である。
（ｇ）に示すように、量子化部４からのRSYNCO信号によ
ってリセットされるまでクロックをカウントし続ける
（ＣＴ２）。すなわち、RSYNCO信号は６４クロック毎に
出力されるので、クロックの累積値は最大６４間で増加
する。第２のカウンタ２４のカウント値が６３まで増加
した後は、累積値はRSYNCO信号によってリセットされ、
０に戻り、再度０から順次６３までカウントされる。こ
のカウント値（ＣＴ２）は、各ブロック（例えば８×８
画素）中の何番目のデータが量子化部４から出力されて
いるかを示す値である。第２の比較器２６では第３の基
準値と第２のカウンタ２４の値（ＣＴ２）とを比較し、
第２のカウンタ２４のカウント値が第３の基準値より小
さいときは論理「Ｌ」を出力し、図１７（ｈ）に示すよ
うに、第２のカウンタ２４のカウント値が第３の基準値
を超えるときは論理「Ｈ」を出力する（ＣＯＭ２）。こ
こで、第３の基準値は、係数Ｒuvのジグザグ順序の何番
目かに相当するかの値（例えば、５８番目の場合は５
８）である。
【０１３４】大小判別回路２１の出力（ＬＳＤ）と第２
の比較器２６の出力（ＣＯＭ２）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（ＬＯＧ２）。第２の論理回
路２７の出力が論理「Ｌ」のときに、論理回路１７の出
力はすべて０に置き換えられる。それ以外の時は量子化
部４からの出力が遅延調整回路１６を介して論理回路１
７を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調
整の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。なお、この論理回路１７は、スイッチ
等で構成することもできることは実施の形態１と同様で
ある。
の比較器２６の出力（ＣＯＭ２）は第２の論理回路２７
に入力されＯＲ論理が演算される。なお、この論理回路
２７は、スイッチ等で構成することもできる。大小判別
回路２１の出力と第２の比較器２６の出力が共に論理
「Ｌ」の場合は、第２の論理回路２７の出力は論理
「Ｌ」になり、出力される（ＬＯＧ２）。第２の論理回
路２７の出力が論理「Ｌ」のときに、論理回路１７の出
力はすべて０に置き換えられる。それ以外の時は量子化
部４からの出力が遅延調整回路１６を介して論理回路１
７を通過する（ＬＯＧ１）。遅延調整回路１６は遅延調
整の目的でＤＣＴ係数Ｒuvを一時的に格納するものであ
る。出力されたデータ群は随時、エントロピー符号化部
６に送られ、エントロピー符号化部６でハフマン符号化
処理が行われる。なお、この論理回路１７は、スイッチ
等で構成することもできることは実施の形態１と同様で
ある。
【０１３５】このように、第２の論理回路２７の出力
（ＬＯＧ２）が論理「Ｌ」である間、量子化部４からの
出力であるＤＯ信号を「０」にするので、次段のエント
ロピー符号化部６においてエントロピー符号化されるデ
ータ量を節約することができる。さらに、所定の基準値
に達しなかった分を次の基準値に加えることによって所
定の基準値を大きい方へ変更するので、本来、切り捨て
られてしまうところであった０でないＡＣ係数を救済す
ることによって、切り捨てるデータ量の削減をはかるこ
とができる。
（ＬＯＧ２）が論理「Ｌ」である間、量子化部４からの
出力であるＤＯ信号を「０」にするので、次段のエント
ロピー符号化部６においてエントロピー符号化されるデ
ータ量を節約することができる。さらに、所定の基準値
に達しなかった分を次の基準値に加えることによって所
定の基準値を大きい方へ変更するので、本来、切り捨て
られてしまうところであった０でないＡＣ係数を救済す
ることによって、切り捨てるデータ量の削減をはかるこ
とができる。
【０１３６】実施の形態８においては、Ｙ信号の部分は
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態４において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、第２の論理回路２７の出力が論理「Ｌ」で
ある間、量子化部４からの出力であるＤＯ信号を「０」
にするので、次段のエントロピー符号化部６においてエ
ントロピー符号化されるデータ量を節約することができ
る。
すべて論理回路１７を通過し、Ｕ信号の一部は０で置き
換えられ、Ｖ信号の部分はＤＣ係数部分を除いてすべて
０で置き換えられている。この実施の形態４において
は、意義の大きなＹ信号はすべて論理回路１７を通過す
るので、全体としては、符号化データは少なくなってい
るにも関わらず、符号化の質は高いものになっている。
このように、第２の論理回路２７の出力が論理「Ｌ」で
ある間、量子化部４からの出力であるＤＯ信号を「０」
にするので、次段のエントロピー符号化部６においてエ
ントロピー符号化されるデータ量を節約することができ
る。
【０１３７】
【発明の効果】以上説明したように、本発明の本発明の
画像符号化装置は、量子化されたＡＣ係数の０でない値
をカウントし、そのカウント値に基づいて量子化された
ＡＣ係数の０でない部分をそのまま出力するか、量子化
されたＡＣ係数の０でない部分を強制的に０にして出力
するデータ処理部を有するように構成されるので、ジグ
ザグ順序に並んだＤＣＴ係数は後方になるほど０が多い
という特徴を利用して、いくつかのＡＣ係数の０でない
部分のデータを切り捨てることによって送出するデータ
量を少なくするものである。
画像符号化装置は、量子化されたＡＣ係数の０でない値
をカウントし、そのカウント値に基づいて量子化された
ＡＣ係数の０でない部分をそのまま出力するか、量子化
されたＡＣ係数の０でない部分を強制的に０にして出力
するデータ処理部を有するように構成されるので、ジグ
ザグ順序に並んだＤＣＴ係数は後方になるほど０が多い
という特徴を利用して、いくつかのＡＣ係数の０でない
部分のデータを切り捨てることによって送出するデータ
量を少なくするものである。
【０１３８】また、本発明の画像符号化装置におけるデ
ータ処理部は、量子化されたＡＣ係数が０であるかない
かを判別する０検出回路と、量子化されたＡＣ係数が０
でない部分の個数をカウントし、所定の期間ごとにリセ
ットされるカウンタと、カウンタのカウント値とあらか
じめ定められた第１の基準値とを比較し、カウンタのカ
ウント値が第１の基準値以上になるとＡＣ係数削除信号
を出力する第１の比較器と、ＡＣ係数削除信号に基づい
て量子化されたＡＣ係数の０でない部分を強制的に０に
する第１の論理回路とを備えるように構成されるので、
ジグザグ順序に並んだＤＣＴ係数は後方になるほど０が
多いという特徴を利用して、第１の論理回路において、
後方のＡＣ係数を０に置き換えることによって送出する
データ量を少なくするものである。
ータ処理部は、量子化されたＡＣ係数が０であるかない
かを判別する０検出回路と、量子化されたＡＣ係数が０
でない部分の個数をカウントし、所定の期間ごとにリセ
ットされるカウンタと、カウンタのカウント値とあらか
じめ定められた第１の基準値とを比較し、カウンタのカ
ウント値が第１の基準値以上になるとＡＣ係数削除信号
を出力する第１の比較器と、ＡＣ係数削除信号に基づい
て量子化されたＡＣ係数の０でない部分を強制的に０に
する第１の論理回路とを備えるように構成されるので、
ジグザグ順序に並んだＤＣＴ係数は後方になるほど０が
多いという特徴を利用して、第１の論理回路において、
後方のＡＣ係数を０に置き換えることによって送出する
データ量を少なくするものである。
【０１３９】また、本発明の画像符号化装置におけるデ
ータ処理部は、さらに、クロックをカウントし、第１の
所定の期間ごとにリセットされる第２のカウンタと、第
２のカウンタのカウント値と第３の基準値を比較し、第
２のカウンタのカウント値が第３の基準値以上になると
ＡＣ係数保持信号を出力する第２の比較器と、第２の比
較器から保持信号が出力されると第１の比較器からのＡ
Ｃ係数削除信号を通過させないようにする第２の論理回
路とを備えるように構成されるので、ジグザグ順序に並
んだＤＣＴ係数は後方になるほど０が多いという特徴を
利用して、論理回路１７において、後方のＡＣ係数を０
に置き換えることによって送出するデータ量を少なくす
るものである。すなわち、量子化後のＤＣＴ係数値のＡ
Ｃ成分の０でない値の個数をカウントし、あらかじめ設
定しておいた所定期間ごとの０でない値の個数と比較し
て設定値を超えた部分から０でないＡＣ成分を強制的に
０に変更する処理を行い、ブロック（例えば、８×８画
素）ごとの量子化後のＤＣＴ係数値の、例えば５８番目
以降のデータについては強制的に０データとはせずに出
力する処理を行う。これによって、非常に大きな周波数
成分を含んでいる文字の輪郭等を鮮明にすることができ
る。
ータ処理部は、さらに、クロックをカウントし、第１の
所定の期間ごとにリセットされる第２のカウンタと、第
２のカウンタのカウント値と第３の基準値を比較し、第
２のカウンタのカウント値が第３の基準値以上になると
ＡＣ係数保持信号を出力する第２の比較器と、第２の比
較器から保持信号が出力されると第１の比較器からのＡ
Ｃ係数削除信号を通過させないようにする第２の論理回
路とを備えるように構成されるので、ジグザグ順序に並
んだＤＣＴ係数は後方になるほど０が多いという特徴を
利用して、論理回路１７において、後方のＡＣ係数を０
に置き換えることによって送出するデータ量を少なくす
るものである。すなわち、量子化後のＤＣＴ係数値のＡ
Ｃ成分の０でない値の個数をカウントし、あらかじめ設
定しておいた所定期間ごとの０でない値の個数と比較し
て設定値を超えた部分から０でないＡＣ成分を強制的に
０に変更する処理を行い、ブロック（例えば、８×８画
素）ごとの量子化後のＤＣＴ係数値の、例えば５８番目
以降のデータについては強制的に０データとはせずに出
力する処理を行う。これによって、非常に大きな周波数
成分を含んでいる文字の輪郭等を鮮明にすることができ
る。
【０１４０】さらに、本発明の画像符号化装置びおける
ータ処理部は、量子化されたＡＣ係数が０であるかない
かを判別する０検出回路と、量子化されたＡＣ係数が０
でない部分の個数をカウントし、所定の期間ごとにリセ
ットされるカウンタと、演算結果を一時的に格納してお
くための第１のレジスタと、第１のレジスタの値からカ
ウンタのカウント値を減算する減算器と、減算器の出力
値と第４の基準値とを加算しその結果を第１のレジスタ
に格納する加算器と、減算器の出力値が負のときはＡＣ
係数削除信号を出力する大小判別回路と、ＡＣ係数削除
信号に基づいて量子化されたＡＣ係数の０でない部分を
強制的に０にする第１の論理回路とを備えるように構成
されるので、カウンタのカウント値が所定の基準値に満
たない場合は次のブロックまたはＭＣＵへ満たなかった
個数を次の基準値に加えることによって所定の基準値を
大きい方に変更し、本来、切り捨てられてしまうところ
であった０でないＡＣ係数を救済することによって、切
り捨てるデータ量の削減をはかることができる。
ータ処理部は、量子化されたＡＣ係数が０であるかない
かを判別する０検出回路と、量子化されたＡＣ係数が０
でない部分の個数をカウントし、所定の期間ごとにリセ
ットされるカウンタと、演算結果を一時的に格納してお
くための第１のレジスタと、第１のレジスタの値からカ
ウンタのカウント値を減算する減算器と、減算器の出力
値と第４の基準値とを加算しその結果を第１のレジスタ
に格納する加算器と、減算器の出力値が負のときはＡＣ
係数削除信号を出力する大小判別回路と、ＡＣ係数削除
信号に基づいて量子化されたＡＣ係数の０でない部分を
強制的に０にする第１の論理回路とを備えるように構成
されるので、カウンタのカウント値が所定の基準値に満
たない場合は次のブロックまたはＭＣＵへ満たなかった
個数を次の基準値に加えることによって所定の基準値を
大きい方に変更し、本来、切り捨てられてしまうところ
であった０でないＡＣ係数を救済することによって、切
り捨てるデータ量の削減をはかることができる。
【０１４１】さらに、本発明の画像符号化装置における
データ処理部は、クロックをカウントし、第２の所定の
期間ごとにリセットされる第２のカウンタと、第２のカ
ウンタのカウント値と第３の基準値を比較し、第２のカ
ウンタのカウント値が第３の基準値以上になるとＡＣ係
数保持信号を出力する第２の比較器と、第２の比較器か
らＡＣ係数保持信号が出力されると大小判別回路からの
ＡＣ係数削除信号を通過させないようにする第２の論理
回路とを備えるように構成されるので、カウンタのカウ
ント値が所定の基準値に満たない場合は次のブロックま
たはＭＣＵへ満たなかった個数を次の基準値に加えるこ
とによって所定の基準値を大きい方に変更し、本来、切
り捨てられてしまうところであった０でないＡＣ係数を
救済することによって、切り捨てるデータ量の削減をは
かることができる。さらに、ブロック（例えば、８×８
画素）ごとの量子化後のＤＣＴ係数値の、例えば５８番
目以降のデータについては強制的に０データとはせずに
出力する処理を行うので、非常に大きな周波数成分を含
んでいる文字の輪郭等を鮮明にすることができる。
データ処理部は、クロックをカウントし、第２の所定の
期間ごとにリセットされる第２のカウンタと、第２のカ
ウンタのカウント値と第３の基準値を比較し、第２のカ
ウンタのカウント値が第３の基準値以上になるとＡＣ係
数保持信号を出力する第２の比較器と、第２の比較器か
らＡＣ係数保持信号が出力されると大小判別回路からの
ＡＣ係数削除信号を通過させないようにする第２の論理
回路とを備えるように構成されるので、カウンタのカウ
ント値が所定の基準値に満たない場合は次のブロックま
たはＭＣＵへ満たなかった個数を次の基準値に加えるこ
とによって所定の基準値を大きい方に変更し、本来、切
り捨てられてしまうところであった０でないＡＣ係数を
救済することによって、切り捨てるデータ量の削減をは
かることができる。さらに、ブロック（例えば、８×８
画素）ごとの量子化後のＤＣＴ係数値の、例えば５８番
目以降のデータについては強制的に０データとはせずに
出力する処理を行うので、非常に大きな周波数成分を含
んでいる文字の輪郭等を鮮明にすることができる。
【０１４２】さらに、本発明の画像符号化装置におい
て、所定の期間は画像処理の単位である画素ブロックの
期間であるように構成されるので、量子化後のＤＣＴ係
数値のＡＣ成分の０でない値の個数をブロック（例え
ば、８×８画素）ごとにカウントし、あらかじめ設定し
ておいたブロックごとの０でない値の個数と比較して設
定値を超えた部分からの０でないＡＣ成分を強制的に０
に変更する処理を行うことによって、ブロック単位の処
理を行うことができる。
て、所定の期間は画像処理の単位である画素ブロックの
期間であるように構成されるので、量子化後のＤＣＴ係
数値のＡＣ成分の０でない値の個数をブロック（例え
ば、８×８画素）ごとにカウントし、あらかじめ設定し
ておいたブロックごとの０でない値の個数と比較して設
定値を超えた部分からの０でないＡＣ成分を強制的に０
に変更する処理を行うことによって、ブロック単位の処
理を行うことができる。
【０１４３】さらに、本発明の画像符号化装置におい
て、所定の期間は画像処理の基本単位であるＭＣＵ（Mi
nimum Coded Unit）の期間であるように構成されるの
で、量子化後のＤＣＴ係数値のＡＣ成分の０でない値の
個数をＭＣＵごとにカウントし、あらかじめ設定してお
いたＭＣＵごと（例えば、８×８×ｎ画素）の０でない
値の個数と比較して設定値を超えた部分からの０でない
ＡＣ成分を強制的に０に変更する処理を行うことによっ
て、ＭＣＵ単位の処理を行うことができる。
て、所定の期間は画像処理の基本単位であるＭＣＵ（Mi
nimum Coded Unit）の期間であるように構成されるの
で、量子化後のＤＣＴ係数値のＡＣ成分の０でない値の
個数をＭＣＵごとにカウントし、あらかじめ設定してお
いたＭＣＵごと（例えば、８×８×ｎ画素）の０でない
値の個数と比較して設定値を超えた部分からの０でない
ＡＣ成分を強制的に０に変更する処理を行うことによっ
て、ＭＣＵ単位の処理を行うことができる。
【図１】 本発明の画像符号化装置全体構成を示すブロ
ック図である。
ック図である。
【図２】 本発明の実施の形態１による量子化部より量
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
【図３】 図２のデータ処理回路の動作を説明するタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図４】 本発明の実施の形態２による量子化部より量
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
【図５】 図４のデータ処理回路の動作を説明するタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図６】 本発明の実施の形態３による量子化部より量
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
【図７】 図６のデータ処理回路の動作を説明するタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図８】 本発明の実施の形態４による量子化部より量
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
子化後のＤＣＴ係数値の０でない値をカウントし、効果
的な符号量制御を行うデータ処理部の回路構成を示す図
である。
【図９】 図８のデータ処理回路の動作を説明するタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図１０】 本発明の実施の形態５による量子化部より
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
【図１１】 図１０のデータ処理回路の動作を説明する
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１２】 本発明の実施の形態６による量子化部より
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
【図１３】 図１２のデータ処理回路の動作を説明する
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１４】 本発明の実施の形態７による量子化部より
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
【図１５】 図１４のデータ処理回路の動作を説明する
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１６】 本発明の実施の形態８による量子化部より
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
量子化後のＤＣＴ係数値の０でない値をカウントし、効
果的な符号量制御を行うデータ処理部の回路構成を示す
図である。
【図１７】 図１６のデータ処理回路の動作を説明する
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１８】 従来の画像符号化装置を示す基本ブロック
図である。
図である。
【図１９】 画像符号化装置における８×８画素ブロッ
クの２次元離散コサイン変換および量子化した後の量子
化ＤＣＴ係数の分布グラフを示す図である。
クの２次元離散コサイン変換および量子化した後の量子
化ＤＣＴ係数の分布グラフを示す図である。
【図２０】 画像符号化装置におけるＤＣ係数のグルー
プ化回路を示すブロック図である。
プ化回路を示すブロック図である。
【図２１】 画像符号化装置におけるＤＣ係数の差分処
理の概念を示す図である。
理の概念を示す図である。
【図２２】 画像符号化装置におけるＤＣ係数の差分値
のグループ化を行うためのグループ化表を示す図であ
る。
のグループ化を行うためのグループ化表を示す図であ
る。
【図２３】 画像符号化装置におけるＡＣ係数のグルー
プ化回路を示すブロック図である。
プ化回路を示すブロック図である。
【図２４】 画像符号化装置における８×８ブロックの
ジグザグスキャン順序を示す図である。
ジグザグスキャン順序を示す図である。
【図２５】 画像符号化装置におけるＡＣ係数のグルー
プ化を行うためのグループ化表を示す図である。
プ化を行うためのグループ化表を示す図である。
【図２６】 画像符号化装置におけるＤＣ係数およびＡ
Ｃ係数のハフマン符号化を示すブロック図である。
Ｃ係数のハフマン符号化を示すブロック図である。
【図２７】 画像符号化装置におけるＤＣ係数の差分符
号化を行うための符号表を示す図である。
号化を行うための符号表を示す図である。
【図２８】 画像符号化装置におけるＡＣ係数およびＤ
Ｃ係数がグループ化される手順を示す図である。
Ｃ係数がグループ化される手順を示す図である。
【図２９】 画像符号化装置におけるＡＣ係数の符号化
を行うための符号表を示す図である。
を行うための符号表を示す図である。
１ 入力端子、 ２ 離散コサイン変換部（ＤＣＴ）、
３ ジグザグ変換部、 ４ 量子化部、 ５ 量子化
テーブル、 ６ エントロピー符号化部、７ 符号化テ
ーブル、 ８ 出力端子、 ９ データ処理部、 １０
ＭＣＵカウンタ、 １１ ０検出回路、 １２ カウ
ンタ、 １５ 比較器、 １６ 遅延調整回路、 １７
論理回路、 １８ 加算器、 １９ レジスタ、 ２
０減算器、 ２１ 大小判別回路、 ２２ レジスタ、
２４ カウンタ、 ２５レジスタ、 ２６ 比較器、
２７ 論理回路、 ６０ グループ化部、 ６１ ブ
ロック遅延部、 ６２ ＤＣ差分器、 ６３ グループ
化部、 ６５ １次元ハフマン符号化部、 ６６ ＤＣ
符号テーブル部、 ６７ ＤＣ付加ビット結合部、 ６
８ ＤＣ符号化信号とＡＣ符号化信号とを結合する結合
回路、 ７０ ハフマン符号化部、 ８６ Ｒuv信号の
入力端子、 ９２ 判定部、 ９３ランレングスカウン
タ、 ９４ グループ化部、 ９５ ２次元ハフマン符
号化部、 ９６ ＡＣ符号化部、 ９７ ＡＣ付加ビッ
ト結合部
３ ジグザグ変換部、 ４ 量子化部、 ５ 量子化
テーブル、 ６ エントロピー符号化部、７ 符号化テ
ーブル、 ８ 出力端子、 ９ データ処理部、 １０
ＭＣＵカウンタ、 １１ ０検出回路、 １２ カウ
ンタ、 １５ 比較器、 １６ 遅延調整回路、 １７
論理回路、 １８ 加算器、 １９ レジスタ、 ２
０減算器、 ２１ 大小判別回路、 ２２ レジスタ、
２４ カウンタ、 ２５レジスタ、 ２６ 比較器、
２７ 論理回路、 ６０ グループ化部、 ６１ ブ
ロック遅延部、 ６２ ＤＣ差分器、 ６３ グループ
化部、 ６５ １次元ハフマン符号化部、 ６６ ＤＣ
符号テーブル部、 ６７ ＤＣ付加ビット結合部、 ６
８ ＤＣ符号化信号とＡＣ符号化信号とを結合する結合
回路、 ７０ ハフマン符号化部、 ８６ Ｒuv信号の
入力端子、 ９２ 判定部、 ９３ランレングスカウン
タ、 ９４ グループ化部、 ９５ ２次元ハフマン符
号化部、 ９６ ＡＣ符号化部、 ９７ ＡＣ付加ビッ
ト結合部
Claims (7)
- 【請求項１】 画素ブロックごとに離散コサイン変換を
行う離散コサイン変換部と、シリアル順序に並ぶブロッ
クデータをジグザグ順序に並び変えるジグザグ変換部
と、離散コサイン変換された係数を係数位置ごとに異な
る量子化ステップサイズで線形量子化を行う量子化部
と、データ処理された係数をハフマン符号化方式を用い
てエントロピー符号化を行うエントロピー符号化部とを
備え、画像データを圧縮する画像符号化装置において：
量子化されたＡＣ係数の０でない値をカウントし、その
カウント値に基づいて前記量子化されたＡＣ係数の０で
ない部分をそのまま出力するか、前記量子化されたＡＣ
係数の０でない部分を強制的に０にして出力するデータ
処理部を有し、 いくつかのＡＣ係数の０でない部分のデータを切り捨て
ることによって圧縮データ量を減少させることを特徴と
する画像符号化装置。 - 【請求項２】 請求項１記載の画像符号化装置におい
て、 前記データ処理部は、 前記量子化されたＡＣ係数が０であるかないかを判別す
る０検出回路と、 前記量子化されたＡＣ係数が０でない部分の個数をカウ
ントし、所定の期間ごとにリセットされるカウンタと、 前記カウンタのカウント値とあらかじめ定められた第１
の基準値とを比較し、前記カウンタのカウント値が第１
の基準値以上になるとＡＣ係数削除信号を出力する第１
の比較器と、 前記ＡＣ係数削除信号に基づいて前記量子化されたＡＣ
係数の０でない部分を強制的に０にする第１の論理回路
とを備え、 いくつかのＡＣ係数の０でない部分のデータを切り捨て
ることによって圧縮データ量を減少させることを特徴と
する画像符号化装置。 - 【請求項３】 請求項２記載の画像符号化装置におい
て、 前記データ処理部は、さらに、 クロックをカウントし、第１の所定の期間ごとにリセッ
トされる第２のカウンタと、 第２のカウンタのカウント値と第３の基準値を比較し、
前記第２のカウンタのカウント値が第３の基準値以上に
なるとＡＣ係数保持信号を出力する第２の比較器と、 前記第２の比較器から保持信号が出力されると前記第１
の比較器からのＡＣ係数削除信号を通過させないように
する第２の論理回路とを備え、 前記第１の論理回路は、前記ＡＣ係数保持出力信号が出
力されず、前記ＡＣ係数削除信号のみが出力されたとき
のみ前記量子化されたＡＣ係数の０でない部分を強制的
に０にしてデータを切り捨てると共に、前記ＡＣ係数保
持信号が出力される期間はＡＣ係数が０でない部分のデ
ータを切り捨てないようにすることによって圧縮データ
量を減少させることを特徴とする画像符号化装置。 - 【請求項４】 請求項１記載の画像符号化装置におい
て、 前記データ処理部は、さらに、 前記量子化されたＡＣ係数が０であるかないかを判別す
る０検出回路と、 前記量子化されたＡＣ係数が０でない部分の個数をカウ
ントし、所定の期間ごとにリセットされるカウンタと、 演算結果を一時的に格納しておくための第１のレジスタ
と、 前記第１のレジスタの値から前記カウンタのカウント値
を減算する減算器と、 前記減算器の出力値と第４の基準値とを加算しその結果
を前記第１のレジスタに格納する加算器と、 前記減算器の出力値が負のときはＡＣ係数削除信号を出
力する大小判別回路と、 前記ＡＣ係数削除信号に基づいて前記量子化されたＡＣ
係数の０でない部分を強制的に０にする第１の論理回路
とを備え、 前記大小判別回路からＡＣ係数削除信号が出力されたと
き、ＡＣ係数が０でない部分のデータを切り捨てること
によって圧縮データ量を減少させることを特徴とする画
像符号化装置。 - 【請求項５】 請求項４記載の画像符号化装置におい
て、 前記データ処理部は、さらに、 クロックをカウントし、第２の所定の期間ごとにリセッ
トされる第２のカウンタと、 第２のカウンタのカウント値と第３の基準値を比較し、
前記第２のカウンタのカウント値が第３の基準値以上に
なるとＡＣ係数保持信号を出力する第２の比較器と、 第２の比較器からＡＣ係数保持信号が出力されると前記
大小判別回路からのＡＣ係数削除信号を通過させないよ
うにする第２の論理回路とを備え、 前記第１の論理回路は、前記ＡＣ係数保持出力信号が出
力されず、前記ＡＣ係数削除信号のみが出力されたとき
のみ前記量子化されたＡＣ係数の０でない部分を強制的
に０にしてデータを切り捨てると共に、前記ＡＣ係数保
持信号が出力される期間はＡＣ係数が０でない部分のデ
ータを切り捨てないようにすることによって圧縮データ
量を減少させることを特徴とする画像符号化装置。 - 【請求項６】 請求項１〜５のいずれかに記載の画像符
号化装置において、 前記所定の期間は画像処理の単位である画素ブロックの
期間であることを特徴とする画像符号化装置。 - 【請求項７】 請求項１〜５のいずれかに記載の画像符
号化装置において、 前記所定の期間は画像処理の基本単位であるＭＣＵ（Mi
nimum Coded Unit）の期間であることを特徴とする画像
符号化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP296297A JPH10200892A (ja) | 1997-01-10 | 1997-01-10 | 画像符号化装置 |
| US08/866,258 US5905813A (en) | 1997-01-10 | 1997-05-30 | Image coding apparatus for compressing image data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP296297A JPH10200892A (ja) | 1997-01-10 | 1997-01-10 | 画像符号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200892A true JPH10200892A (ja) | 1998-07-31 |
Family
ID=11544003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP296297A Pending JPH10200892A (ja) | 1997-01-10 | 1997-01-10 | 画像符号化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5905813A (ja) |
| JP (1) | JPH10200892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100561392B1 (ko) * | 2002-11-20 | 2006-03-16 | 삼성전자주식회사 | 고속 역 이산 여현 변환 방법 및 장치 |
| US7646926B2 (en) | 2005-03-29 | 2010-01-12 | Fujitsu Limited | Image encoding apparatus |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339614B1 (en) * | 1996-12-20 | 2002-01-15 | Intel Corporation | Method and apparatus for quantizing and run length encoding transform coefficients in a video coder |
| US6072536A (en) * | 1997-10-29 | 2000-06-06 | Lucent Technologies Inc. | Method and apparatus for generating a composite image from individual compressed images |
| JP2001196935A (ja) * | 2000-01-12 | 2001-07-19 | Kawasaki Steel Corp | データ量子化装置 |
| KR100683380B1 (ko) * | 2000-02-21 | 2007-02-15 | 주식회사 팬택앤큐리텔 | 영상 압축 부호화를 위한 변환 및 역변환 방법 및 장치 |
| KR101051903B1 (ko) * | 2002-11-15 | 2011-07-26 | 퀄컴 인코포레이티드 | 다중 디스크립션 인코딩용 장치 및 방법 |
| US7995849B2 (en) * | 2003-03-17 | 2011-08-09 | Qualcomm, Incorporated | Method and apparatus for improving video quality of low bit-rate video |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0160610B1 (ko) * | 1992-04-07 | 1999-01-15 | 강진구 | 가변장부호화에 의한 영상압축방법과 신장방법 및 그 장치 |
| JPH05316496A (ja) * | 1992-05-13 | 1993-11-26 | Hitachi Ltd | 符号化装置 |
-
1997
- 1997-01-10 JP JP296297A patent/JPH10200892A/ja active Pending
- 1997-05-30 US US08/866,258 patent/US5905813A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100561392B1 (ko) * | 2002-11-20 | 2006-03-16 | 삼성전자주식회사 | 고속 역 이산 여현 변환 방법 및 장치 |
| US7646926B2 (en) | 2005-03-29 | 2010-01-12 | Fujitsu Limited | Image encoding apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5905813A (en) | 1999-05-18 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060117 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
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