CN1085461C - 数字编码装置及数字码解码装置 - Google Patents

Abstract

在用霍夫曼编码对图像数据进行压缩及扩展处理的数字编码或解码装置中，霍夫曼编码电路根据AC系数中的零和数值的组合码，输出可变码长码。码长计算电路所具有的AC码长表预先存入可变码长码与其码长的对应关系。码长计算电路不是输入AC系数中的零位长度和数值的组合码，而是输入来自霍夫曼编码电路的可变码长码，然后根据AC码长表算出该输入的可变码长码的码长。由此，与存储AC系数中的零位长和数值的组合码与码长的对应关系的以往情况相比较，AC码长表的规模能大幅度缩小。

Description

数字编码装置及数字码解码装置

本发明涉及数字编码装置及数字码解码装置的改进，具体地说，是涉及压缩这类装置所具有的逻辑表的规模的问题。

以往用于对图像数据进行压缩及扩展的数字码解码装置，已在(例如)特开平6-165112号公报等中公开发表。现将以往的数字码解码装置的基本结构示于图10。图中，14是离散余弦变换电路(Discrete cosine Transform，以下简称DCT电路)，15是量化电路，16是可变码长编码电路(Variable Length coder，以下简称VLC电路)。17是离散余弦逆变电路(Inverse discretecosine Transform，以下简称IDCT电路)，18是量化逆变电路，19是可变码长解码电路(Variable Length Decoder，以下简称VLD电路)，20是内部设有VLC电路16及VLD电路19的电路。

在图10中，DCT电路14对图像数据的亮度信号或色差信号进行离散余弦变换，并输出AC系数。量化电路15使DCT电路14输出的AC系数量化。VLC电路16将来自量化电路15的AC系数编成可变码长霍夫曼码后，对数据进行进一步压缩，同时将该可变码长AC码存储成固定码长码，然后将该固定码长码输出给图中未示出的外部记录装置。

反之，VLD电路19从图中未示出的外部记录装置接收固定码长AC码，并将该固定码长AC码(霍夫曼码)变换成可变码长AC码，同时对该可变码长霍夫曼码进行解码扩展，输出AC系数。量化逆变电路18使来自VLD电路19的AC系数量化逆变扩展。IDCT电路17对于经过量化逆变后的AC系数进行离散余弦逆变，获得图像数据的亮度信号或色差信号，并输出这两个信号，例如，将这两个信号输出给外部的布朗管等图像显示装置。

图7表示图10所示的编码装置中的VLC电路16的结构，1是判断电路，2是码位长度计数器，3是AC码表，4是二维霍夫曼编码电路，7是存储电路，12是码长计算电路，13是AC码长表。

在图7所示的VLC电路16中，判断电路1，如图11所示，连续接收由零或非零值构成的AC系数，判断各AC系数是否为0。码位长度计数电路2对于经过判断电路1判断过的连续的0的个数进行计数。将非0的AC系数定义为数值、将连续的0的个数定义为零位长，如图11所示，由此可获得该零位长与数值的组合码。这种组合码与可变码长AC码的对应关系预先存储在AC码表3中。另外，上述各组合码和与其对应的可变码长AC码的码长之间的对应关系预先存储在AC码长表13中。上述获得的各组合码被输入到二维霍夫曼编码电路4及码长计算电路12中，编码电路4根据AC码表3，输出与零位长和数值的组合码相对应的可变码长AC码。码长计算电路12根据AC码长表13，如图11所示，输出与零位长和数值的组合码相对应的可变码长AC码的码长。存储电路7接收来自二维霍夫曼编码电路4的可变码长AC码、以及来自码长计算电路12的码长，并将它们存储成固定码长AC码(如图12所示)。图12表示13个可变码长AC码A-M被存储成3个固定码长码后的状态。该图中的可变码长AC码E的一部分E1被存储在第1固定码长AC码内，其余部分E2被存储在第2固定码长AC码的开头部分。

图8表示图10所示的编码装置中的VLD电路19的结构。该图中，5是码长计算电路，6是AC码长表，9是二维霍夫曼解码电路，10是码长变换电路，11是AC码逆变表。

在图8所示的VLD电路中，码长计算电路5根据AC码长表6，从固定码长AC码算出它所包含的可变码长AC码的码长。码长变换电路10输入固定码长AC码和来自码长计算电路5的码长，变换成可变码长AC码。二维霍夫曼解码电路9根据AC码逆变表11，将来自码长变换电路10的可变码长AC码变换成零位长和数值的组合码。

图9表示图10所示的编码装置中的VLC电路16及VLD电路19所用的4种逻辑表的一览表。在图9中，可变码长码编码表T1与AC码表3相对应，输入零位长与数值的组合码，输出可变码长码。码长表T2与AC码长表13相对应，输入零位长和数值的组合码，输出码长。码长表T3与AC码长表6相对应，输入可变码长码，输出其码长。可变码长码解码表T4与AC码逆变表11相对应，输入可变码长码，输出零位长和数值的组合码。

可是，在上述以往的数字码解码装置的情况下，在VLC电路16中，例如将码长表的最大零全长设定为63，最大值为255，最大码长为16，当在由RAM或ROM构成该码长表时，如果还含有无零位长的AC码及无数值的AC码，则需要64×256＝16384个字，设1个字平均位数为5位，则必须有16384×5＝81920位数，其规模很大，与此相伴，还存在与该码长表有关的电路规模大，以及电力消耗大的问题。

以往采用下述方法压缩逻辑表的规模，即

(Z，V)＝(Z-1，0)+(0，V)

(式中Z表示零位长，V表示数值)

如图13所示，当零位长为“10”、数值为“2”时，如图13及下式所示，可划分为：

(10，2)＝(9，0)+(0，2)

如果采用这种方法，所需要的逻辑表为62+255＝317个字，即使这样，字数仍然很多。

本发明的目的在于在备有对数据进行编码的VLC电路的数字编码装置及数字码解码装置中，压缩在其VLC电路所用的逻辑表(码长表)的规模。

为了达到上述目的，在本发明中，作为码长表，不是存储AC系数(变换系数)的零位长和数值的组合码与码长的对应关系，而是存储可变码长码与其码长的对应关系。

即，本发明的数字编码装置备有正交变换电路和可变码长编码电路，上述正交变换电路通过对数据进行正交变换，分别获得由零或非零数值构成的多个变换系数，并输出这些变换系数；上述可变码长编码电路将由正交变换电路获得的变换系数变换成的可变码长码，并将该可变码长码存储成固定码长码，再将该固定码长码输出到外部。该数字编码装置的特征为：上述可变码长编码电路备有第1逻辑表编码电路、第2逻辑表、码长计算电路和存储电路，上述第1逻辑表规定变换系数中的连续的零的个数和数值的组合码与可变码长码的对应关系；上述编码电路输入来自正交变换电路的变换系数，根据上述第1逻辑表，将该变换系数中的连续的零的个数和数值的组合码变换成可变码长码；上述第2逻辑表规定可变码长码与其码长的对应关系；上述码长计算电路输入来自编码电路的可变码长码，并根据第2逻辑表，算出该可变码长码的码长；上述存储电路输入由编码电路变换的可变码长码、以及由码长计算电路算出的码长，根据该码长，将可变码长码存储成固定码长码。

本发明的数字码解码装置备有正交变换电路、可变码长编码电路、可变码长解码电路、以及正交逆变电路，上述正交变换电路通过对数据进行正交变换，分别获得由零或非零数值构成的多个变换系数，并输出这些变换系数；上述可变码长编码电路将来自正交变换电路的变换系数变换成可变码长码，将该可变码长码存储成固定码长码，再将该固定码长码输出到外部；上述可变码长解码电路从外部输入固定码长码，将该固定码长码变换成由零或非零数值构成的多个变换系数；上述正交逆变电路对由可变码长解码电路变换的零或数值进行正交逆变。该数字码解码装置的特征为：上述可变码长编码电路备有第1逻辑表、编码电路、第2逻辑表、码长计算电路和存储电路，上述第1逻辑表规定变换系数中的连续的零的个数和数值的组合码与可变码长码的对应关系；该编码电路输入来自正交变换电路的变换系数，根据该第1逻辑表，将该变换系数中的连续的零的个数和数值的组合码变换成可变码长码；上述第2逻辑表规定可变码长码与其码长的对应关系；上述码长计算电路输入来自编码电路的可变码长码，根据第2逻辑表，算出该可变码长码的码长；上述存储电路输入由编码电路变换的可变码长码、以及由码长计算电路算出的码长，根据该码长，将可变码长码存储成固定码长码；而上述可变码长解码电路备有第3逻辑表、码长计算电路、码长变换电路、第4逻辑表及解码电路，上述第3逻辑表规定可变码长码与其码长的对应关系：上述码长计算电路输入来自外部的固定码长码，根据第3逻辑表算出该固定码长码所包含的可变码长码的码长；上述码长变换电路输入来自外部的固定码长码、以及由码长计算电路算出的码长，根据该输入的码长，从固定码长码中变换成可变码长码；上述第4逻辑表规定可变码长码与变换系数中连续的零的个数和数值的组合码的对应关系；上述解码电路，根据该第4逻辑表，将由码长变换电路变换的可变码长码变换成零及非零数值。

另外，本发明的特征为：在上述数字码解码装置中，可变码编码电路中的码长计算电路兼作可变码长解码电路中的码长计算电路之用，第2逻辑表兼作第3逻辑表之用。

由于具有上述结构，在本发明的数字编码装置及数字码解码装置中，第2逻辑表(码长表)存在由编码电路编成的可变码长码与其码长的对应关系，所以与存储变换系数中的零位长和数值的组合码与码长的对应关系的情况相比较，前者能有效地压缩了该逻辑表及与该逻辑表有关的电路规模，同时能降低电力消耗。

在本发明的数字码解码装置中，VLC电路和VLD电路共用码长计算电路及该码长计算电路所用的逻辑表，因此能进一步压缩逻辑表及与该逻辑表有关的电路的规模，同时能降低电力消耗。

参照附图阅读下面的详细说明，就会进一步彻底了解本发明的上述目的和新的特征。

附图表示本发明的最佳实施例。

图1是本发明的数字码解码装置的总体结构框图。

图2是本发明的第1实施例中的可变码长编码电路图。

图3是本发明的第2实施例中的可变码长编码电路及可变码长解码电路图。

图4是本发明的可变码长编码电路及可变码长解码电路所备有的各逻辑表的说明图。

图5是本发明的可变码长编码电路中的可变码长码与其码长的对应关系的说明图。

图6(a)是本发明的AC码长表的具体结构图，(b)表示可变码长码倒数位数部分与其码长的对应关系，(C)表示AC码长表的输入端子及输出端子与可变码长码倒数位数部分及其码长的对应关系，(d)是用逻辑式表示的可变码长的倒数位数部分与其码长的对应关系。

图7是旧示例中的可变码长编码电路图。

图8是旧有示例中的可变码长解码电路图。

图9是旧有示例中的可变码长编码电路及可变码长解码电路所备有的逻辑表的说明图。

图10是旧有示例中的数字码解码装置的总体结构框图。

图11是表示本发明及旧有示例中的AC系数及AC系数中的零位码长和数值的组合码及可变码长AC码、以及码长之间的对应关系的说明图。

图12是本发明及旧有示例中的固定码长AC码的说明图。

图13是旧有示例中的压缩逻辑表的规模的方法的说明图。

下面根据附图说明本发明的各个最佳实施例。

第1实施例

本发明中对图像数据进行压缩的数字编码装置的实施例示于图1及图2。

图1中，14是利用信号电力分布的不均匀性，减少信息量的正交变换电路即离散余弦变换电路(DCT电路)，15是量化电路，25是可变码长编码电路(VLC电路)。17是正交逆变电路即离散余弦逆变电路(IDCT电路)，18是量化逆变电路，26是可变码长解码电路(VLD电路)，27是内部装有VLC电路25及VLD电路26的电路。

图1中，DCT电路14对图像数据的亮度信号或色差信号进行离散余弦变换，并输出AC系数(变换系数)。量化电路15对来自DCT电路14的AC系数进行量化压缩。VLC电路25将来自量化电路15的AC系数编成可变码长的霍夫曼码，进一步压缩数据，同时将该可变码长码变换成固定码长码，并输出给图中未示出的外部记录装置。

反之，VLD电路26从图中未示出的外部记录装置接收固定码长AC码，对该固定码长AC码(霍夫曼码)进行码长变换，形成可变码长AC码，同时对该可变码长霍夫曼码进行解码扩展，并输出AC系数。量化逆变电路18将来自VLD电路26的AC系数进行量化逆变扩展。IDCT电路17对于经过量化逆变的AC系数进行离散余弦逆变，获得图像数据的亮度信号或色差信号，这些信号被输出给外部的(例如)布朗管等图像显示装置。

本实施例中的编码装置由图1中的DCT电路14、量化电路15和VLC电路25构成。

VLC电路25的内部结构示于图2。图中1是判断电路，2是码位长度计数器，3是AC码表(第1逻辑表)，4是二维霍夫曼编码电路(编码电路)，7是存储电路，5是码长计算电路，6是AC码长表(第2逻辑表)。

判断电路1接收来自图1中的量化电路15的AC系数，判断该AC系数是否为0。码位长度计数器2对于经过判断电路1判断的连续的0的个数进行计数。将非0AC系数定义为数值，将连续的0的个数定义为零位长度，如图11所示，形成由该零位长度和数值组成的组合码，各组合码被输入到二维霍夫曼编码电路4中。

如图11所示，AC码表3(第1逻辑表)预先存储零位长和数值的组合码与可变码长AC码的对应关系，该AC码表3是图4所示的可变码长码编码表T1。二维霍夫曼编码电路4根据AC码表3(第1逻辑表)，输出与输入的零位长和数值的组合码相对应的可变码长AC码。

AC码长表6(第2逻辑表)，如图11所示，预先存储可变码长AC码与其码长的对应关系。该AC码长表6如图5所示，特别用来预先存储只对可变码长AC码中倒数若干位进行译码后的值与码长的对应关系。该AC码长表是图4所示的码长表T3。码长计算电路5接收从二维霍夫曼编码电路4输出的可变码长AC码，根据AC码长表6(第2逻辑表)，输出与该接收到的可变码长AC码对应的码长。

存储电路7接收来自二维霍夫曼编码电路4的可变码长AC码、以及来自码长计算电路5的码长，并将它们存储成固定码长AC码，如图12所示。

因此，在本实施例中，码长计算电路5计算码长时使用AC码长表6，如图4中的码长表T3所示，它是可变码长AC码与其码长的对应关系表，因此与以往那种存储零位长和数值的组合码与码长的对应关系的码长表相比较，能够压缩AC码长表6的规模，从而能大幅度压缩与该AC码长表6有关的电路规模，同时，由于不用进行不必要的存取，所以能降低电力消耗。

以下对上述效果进行具体说明。旧有的对图像数据进行压缩及扩展用的编码装置中的VLC电路16，由于使用零位长和数值的组合码作为码长计算电路12的输入信号，因此必须有输入零位长和数值的组合码和输出码长用的码长表。该码长表的规模很大，例如，当最大零位长度为63、最大数值为255、最大码长为16，且采用RAM或ROM构成码长表时，如果包括无零位长度的AC码及无数值的AC码时，则需要64×256＝16384个字，假定由平均5个位构成一个字，则需要的位数为16384×5＝81920个位。

这时，如已说明过的那样，以往作为压缩逻辑表的规模的方法是采用下式：

(Z，V)＝(Z-1，0)+(0，V)

(式中Z是零位长度，V是数值)

但是，即使采用这种方法，字数仍有317个字，其数目依然很大。

可是，如果使用本实施例中的码长表，则如后面的详细说明，能有效地压缩电路规模，同时能降低电力消耗。

而且在本实施例中，码长计算电路5所使用的码长表T3是可变码长码的一部分与码长的对应表，因此能进一步压缩该码长表的规模，同时由于其规模小，所以具有能加快计算速度的效果。

下面具体说明本发明的效果。例如，在图5中，可变码长AC码的码长最大为16位，最小为3位，可是为了算出该可变码长AC码的码长，不需要对全部可变码长AC码进行译码，而是只要对该码的倒数5位进行译码，就能算出码长。这时，根据可变码长码的倒数5位算出码长用的码长表的规模最大的为32个字。与前面所述的旧有示例相比较，码长表的规模能分别压缩为：不分割码长表时，为0.2％(＝32/16384)分割时为10％(32/317)。从理论上说，只要字数与码长的种类数相等即可，所以在图5所示的示例中，因码长为3-16共14种，所以有14个字即可。另外，该码长表只要附加到可变码长码编码表T1的输出中，就能算出码长，所以不用另设与码长表有关的电路，能以更大地减少电路。

其次，AC码长表6(第2逻辑表)的主要部分的具体结构示于图6(a)。该图所示的结构与图5中的最下一行及其上一行所示的零位长和数值的组合码(0，1)、(0，2)相对应。与这两个组合码相对应的可变码长码，从图6(b)所示的对应表及图5可知，分别为〔00〕及〔010〕，对应的码长为〔3〕及〔4〕。如图6(c)中的对应表所示，假设AC码长表6(第2逻辑表)的输入端子(输入可变码长码的端子)为A3、A2、A1、AC码长表6(第2逻辑表)的输出端子为(输出码长的端子)为Y3、Y2、Y1，其对应关系可用图6(d)所示的逻辑式表示。由使用逻辑电路的随机逻辑构成该逻辑式时，则有图6(a)所示的结构。

如上所述，由随机逻辑构成AC码长表6(第2逻辑表)后，可使表的参照速度高速化，同时可使逻辑表小型化。即使利用RAM或ROM等也能构成该AC码长表6(第2逻辑表)。

第2实施例：

图3表示本发明的第2实施例中的数字码解码装置的主要部分结构。其总体结构与图1相同，所以说明从略。

在图3中，25是与第1实施例中的VLC电路结构相同的VLC电路，26是VLD电路。

在上述VLD电路26中，9是二维霍夫曼解码电路(解码电路)、10是码长变换电路、11是AC码逆变表(第4逻辑表)。5是码长计算电路，6是AC码长表(第3逻辑表)，该码长计算电路5及AC码长表6分别兼作VLC电路25中的码长计算电路5及AC码长表6用。即该码长计算电路5及AC码长表6都是在编码和解码的两种情况下输入霍夫曼码时计算其码长用的，因此为VLC电路25及VLD电路26所共用。

在码长计算电路5的前级设有选择开关30。该选择开关30转换送给码长计算电路5的输入信号，编码时选择VLC电路25中的二维霍夫曼编码电路4的可变码长AC码，解码时选择从外部输入的固定码长AC码。

在VLD电路26中，码长计算电路5根据AC码长表6，算出从外部输入的固定码长AC码中所含的可变码长AC码的码长。码长变换电路10输入固定码长AC码和来自码长计算电路5的码长，通过码长变换，形成可变码长AC码。二维霍夫曼解码电路9根据AC码逆变表(第4逻辑表)11，将由码长变换电路10进行变换形成的可变码长AC码变换成零位长和数值的组合码。

因此，在本实施例中，VLC电路25及VLD电路26共用码长计算电路5及AC码长表T3，这一点比第1实施例具有更为明显的减少电路的效果及降低电力消耗的效果。

在以上说明中，使用离散余弦变换电路(DCT电路)作为正交变换电路，并用离散余弦逆变电路(IDCT电路)作为正交逆变电路，此外，作为正交变换电路，还可采用进行傅里叶变换(Fouriertransform)、离散傅里叶变换(discrete Fourier transform)、阿达玛罗变换(Hadamard transform)、卡路南-赖佛变换(Karhunen-Loevetransform)(K-L变换)、离散正弦变换(discrete sine transform)、倾斜变换(lelant transform)、哈尔变换(Haar transform)等的电路，而作为正交逆变电路也可使用进行上述各种逆变换的逆变电路。

图1所示的量化电路15及量化逆变电路18具有不可逆性，在将任意数据经过量化后，即使进行量化逆变，也不能100％地将原来的数据复原，因此在注重可逆性的解码电路中，也可将量化电路15及量化逆变电路18省略不用。

在以上说明中，用霍夫曼编码电路4构成编码电路，但除此之外，也可用例如算术编码电路构成。霍夫曼解码电路9也可同样处理。

另外，本发明对于图像处理的DVC及MPEG两种标准规格都可适用。

Claims (17)

1.一种数字编码装置，它备有正交变换电路和可变码长编码电路，该正交变换电路通过对数据进行正交变换，分别获得由零或非零数值构成的多个变换系数，并输出这些变换系数；上述可变码长编码电路将来自正交变换电路的变换系数变换成可变码长码，再将该可变码长码存储成固定码长码后，将该固定码长码输出到外部，该数字编码装置的特征为：上述可变码长编码电路备有第1逻辑表、编码电路、第2逻辑表、码长计算电路、以及存储电路，上述第1逻辑表规定变换系数中的连续的零的个数和数值的组合码与可变码长码的对应关系：上述编码电路输入来自正交变换电路的变换系数，根据该第1逻辑表，将该变换系数  中连续的零的个数和数值的组合码变换成可变码长码；上述第2逻辑表规定可变码长码与其码长的对应关系；上述码长计算电路输入来自编码电路的可变码长码，根据第2逻辑表，算出该可变码长码的码长；上述存储电路输入由编码电路变换的可变码长码、以及由码长计算电路计算的码长，根据该码长，将可变码长码存储成固定码长码。

2.权利要求1所述的数字编码装置，其特征为：第2逻辑表是由将多个逻辑电路互相连接起来的随机逻辑构成的。

3.权利要求1所述的数字编码装置，其特征为：第2逻辑表预先规定输入的可变码长码的一部分与码长的对应关系。

4.权利要求1所述的数字编码装置，其特征为：正交变换电路是由对数据进行离散余弦变换的离散余弦变换电路构成的。

5.权利要求1所述的数字编码装置，其特征为：在正交变换电路和编码电路之间设有量化电路，该量化电路对正交变换电路输出的变换系数进行量化处理，并将经过量化的变换系数输入到编码电路。

6.权利要求1所述的数字编码装置，其特征为：编码电路是由霍夫曼编码电路构成的，它将变换系数中连续的零的个数和数值的组合码变换成可变码长的霍夫曼码。

7.一种数字码解码装置，它备有正交变换电路、可变码长编码电路、可变码长解码电路以及正交逆变电路，上述正交变换电路通过对数据进行正交变换，分别获得由零或非零数值构成的多个变换系数，并输出这些变换数字码；上述可变码长编码电路将来自正交变换电路的变换系数变换成可变码长码，再将该可变码长码存储成固定码长码，将该固定码长码输出到外部；上述可变码长解码电路从外部输入固定码长码，将该固定码长码变换成由零或非零数值构成的多个变换系数；上述正交逆变电路对由可变码长解码电路变换成的零或数值进行正交逆变，该数字码解码装置的特征为：上述可变码长编码电路备有第1逻辑表、编码电路、第2逻辑表、码长计算电路和存储电路，上述第1逻辑表规定变换系数中的连续的零的个数和数值的组合码与可变码长码的对应关系；上述编码电路输入来自正交交换电路的变换系数，根据该第1逻辑表，将该变换系数中连续的零的个数和数值的组合码变换成可变码长码；上述第2逻辑表规定可变码长码与其码长的对应关系；上述码长计算电路输入来自编码电路的可变码长码，根据该第2逻辑表算出该可变码长码的码长；上述存储电路输入由编码电路变换的可变码长码、以及由码长计算电路算出的码长，根据该码长，将可变码长码存储成固定码长码；而上述可变码长解码电路备有第3逻辑表、码长计算电路、码位长度变换电路、第4逻辑表以及解码电路，上述第3逻辑表规定可变码长码与其码长的对应关系；上述码长计算电路输入来自外部的固定码长码，根据该第3逻辑表，算出该固定码长码中含有的可变码长码的码长；上述码位长度变换电路输入来自外部的固定码长码，以及由码长计算电路算出的码长，根据该输入的码长，将固定码长码变换成可变码长码；上述第4逻辑表规定可变码长码与变换系数中连续的零的个数和数值的组合码的对应关系；上述解码电路并根据该第4逻辑表，将由码位长度变换电路变换成的可变码长码变换成零及非零数值。

8.权利要求7所述的数字码解码装置，其特征为：第2逻辑表是由将多个逻辑电路互相连接起来的随机逻辑构成的。

9.权利要求7所述的数字码解码装置，其特征为：可变码长编码电路中的码长计算电路兼作可变码长解码电路中的码长计算电路之用；第2逻辑表兼作第3逻辑表之用。

10.权利要求9所述的数字码解码装置，其特征为：另外还装有选择开关，该选择开关对送给码长计算电路的输入进行选择转换，编码时，则输入来自编码电路的可变码长码，而解码时，输入来自外部的固定码长码。

11.权利要求7所述的数字码解码装置，其特征为：第2逻辑表预先规定输入的可变码长码的一部分与码长的对应关系。

12.权利要求7所述的数字码解码装置，其特征为：正交变换电路是由对数据进行离散余弦变换的离散余弦变换电路构成的。

13.权利要求12所述的数字码解码装置，其特征为：正交逆变电路是由对数据进行离散余弦逆变的离散余弦逆变电路构成的。

14.权利要求7所述的数字码解码装置，其特征为：在正交变换电路和编码电路之间设有量化电路，该量化电路对正交变换电路输出的变换系数施以量化处理，经过量化的变换系数被输入到编码电路。

15.权利要求14所述的数字码解码装置，其特征为：在解码电路和正交逆变电路之间有量化逆变电路，该量化逆变电路对解码电路输出的零或非零数值进行量化逆变，并将该被量化逆变的零或非零数值输入到正交逆变电路。

16.权利要求7所述的数字码解码装置，其特征为：编码电路由霍夫曼编码电路构成，它将变换系数中连续的零的个数和数值的组合码变换成可变码长的霍夫曼码。

17.权利要求16所述的数字码解码装置，其特征为：解码电路是由霍夫曼解码电路构成的，它将可变码长霍夫曼码变换成变换系数中连续的零的个数和数值的组合码。

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