JPH0763151B2 - 可変長符号複号化回路 - Google Patents
可変長符号複号化回路Info
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- JPH0763151B2 JPH0763151B2 JP60207063A JP20706385A JPH0763151B2 JP H0763151 B2 JPH0763151 B2 JP H0763151B2 JP 60207063 A JP60207063 A JP 60207063A JP 20706385 A JP20706385 A JP 20706385A JP H0763151 B2 JPH0763151 B2 JP H0763151B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- code
- data
- input
- length code
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明な可変長符号復号化回路に関し、特に冗長性を有
するデータを圧縮して形成される可変長符号信号を高速
にて復号化する可変長符号復号化回路に関する。
するデータを圧縮して形成される可変長符号信号を高速
にて復号化する可変長符号復号化回路に関する。
音声信号およびテレビ，ファクシミリ等における画像信
号を量子化標本化した符号信号は冗長性を有しており、
その改善策としてホフマン符号化によるデータ圧縮手法
が用いられる。第２図は、一例として音声信号の圧縮に
適用されるホフマン符号化によるデータ伝送系のシステ
ム・ブロック図である。第２図において、Ａ−Ｄ変換器
８より出力される４ビットの並列データ112およびクロ
ック113は、可変長符号符号化回路９に入力されて、ホ
フマン符号化手順に従って符号化され、直列データ114
およびクロック115が出力される。可変長符号符号化回
路９におけるホフマン符号化手順は、第３図に示される
ように、４ビットの並列データにおける各パターンの発
生確率に対応して、それぞれ異なる符号長のホフマン符
号に変換される。直列データ114およびクロック115はバ
ッファ・メモリ10に入力されるが、直列データ114は一
時的にバッファ・メモリ10の内部に蓄積され、変調装置
11から送られてくるクロック117を介して読出されて、
直列データ116として変調装置11に入力される。変調装
置11においては、直列データ116により所定の搬送波信
号が変調され、データ信号118として、所定の伝送路を
経由して復調装置12に送られる。復調装置12から出力さ
れる直列データ119は、クロック120とともにバッファ・
メモリ13に入力され、一時的に蓄積された後可変長符号
復号化回路14からのクロック123を介して読出されて、
直列データ121として可変長符号復号化回路14に入力さ
れる。可変長符号復号化回路14においては、Ｄ−Ａ変換
器15から入力されるクロック125のリセット作用を介し
て、ホフマン符号に対する逆変換作用が行われ、４ビッ
トの並列データ124が出力されてＤ−Ａ変換器15に入力
される。
号を量子化標本化した符号信号は冗長性を有しており、
その改善策としてホフマン符号化によるデータ圧縮手法
が用いられる。第２図は、一例として音声信号の圧縮に
適用されるホフマン符号化によるデータ伝送系のシステ
ム・ブロック図である。第２図において、Ａ−Ｄ変換器
８より出力される４ビットの並列データ112およびクロ
ック113は、可変長符号符号化回路９に入力されて、ホ
フマン符号化手順に従って符号化され、直列データ114
およびクロック115が出力される。可変長符号符号化回
路９におけるホフマン符号化手順は、第３図に示される
ように、４ビットの並列データにおける各パターンの発
生確率に対応して、それぞれ異なる符号長のホフマン符
号に変換される。直列データ114およびクロック115はバ
ッファ・メモリ10に入力されるが、直列データ114は一
時的にバッファ・メモリ10の内部に蓄積され、変調装置
11から送られてくるクロック117を介して読出されて、
直列データ116として変調装置11に入力される。変調装
置11においては、直列データ116により所定の搬送波信
号が変調され、データ信号118として、所定の伝送路を
経由して復調装置12に送られる。復調装置12から出力さ
れる直列データ119は、クロック120とともにバッファ・
メモリ13に入力され、一時的に蓄積された後可変長符号
復号化回路14からのクロック123を介して読出されて、
直列データ121として可変長符号復号化回路14に入力さ
れる。可変長符号復号化回路14においては、Ｄ−Ａ変換
器15から入力されるクロック125のリセット作用を介し
て、ホフマン符号に対する逆変換作用が行われ、４ビッ
トの並列データ124が出力されてＤ−Ａ変換器15に入力
される。
第４図に示されるのは、従来の可変長符号復号化回路の
一例の要部を示すブロック図で、第２図における可変長
符号復号化回路14に対応している。第４図において、Ｄ
−Ａ変換器15から送られてくるクロック125により、５
ビットのフリップフロップ（以下FFと略記する）18はリ
セットされる。クロック発生回路16において生成され、
AND回路17を経由して出力されるクロック123は、FF18と
バッファ・メモリ13に入力される。バッファ・メモリ13
から出力される直列データ121は、ROM（Read Only Memo
ry:読出し専用メモリ）19に入力され、FF18の次の状態
が選択される。第５図は、この状態の選択の仕方を示す
FF18の状態遷移図であり、各丸印の下の５ビットの数値
は、第４図におけるFF18の出力Q0，Q1，……，Q4または
FF18の入力D1，D2，……，D4に対応し、それぞれの左端
はQ0またはD0を示している。矢印に沿って示される１ビ
ットの数値は、バッファ・メモリ13から出力される直列
データ121に対応している。
一例の要部を示すブロック図で、第２図における可変長
符号復号化回路14に対応している。第４図において、Ｄ
−Ａ変換器15から送られてくるクロック125により、５
ビットのフリップフロップ（以下FFと略記する）18はリ
セットされる。クロック発生回路16において生成され、
AND回路17を経由して出力されるクロック123は、FF18と
バッファ・メモリ13に入力される。バッファ・メモリ13
から出力される直列データ121は、ROM（Read Only Memo
ry:読出し専用メモリ）19に入力され、FF18の次の状態
が選択される。第５図は、この状態の選択の仕方を示す
FF18の状態遷移図であり、各丸印の下の５ビットの数値
は、第４図におけるFF18の出力Q0，Q1，……，Q4または
FF18の入力D1，D2，……，D4に対応し、それぞれの左端
はQ0またはD0を示している。矢印に沿って示される１ビ
ットの数値は、バッファ・メモリ13から出力される直列
データ121に対応している。
今、“110"で表わされるホフマン符号を受信した場合を
考える。前述のように、FF18がクロック125によりリセ
ットされ00000の状態にある時点において、クロック123
の立上りによりバッファ・メモリ13から先頭ビットの
“1"が読出されると、ROM19からは00001が出力される。
クロック123の立下りによってこの値はFF18に取込ま
れ、この結果FF19の状態は00001に遷移される。更に次
のクロック123の立上りによりバッファ・メモリ13から
２番目のビット“1"が読出されるとROM19からは00010が
出力され、クロック123の立下りでFF18に取込まれて、F
F18の状態は00010に遷移される。同様にして、３番目の
ビット“0"によってFF18の状態が10001に遷移される
と、この時点においてQ0＝１となるので、AND回路17が
閉じてクロック123のバッファ・メモリ13に対する供給
が停止される。この時点において、FF18のQ1，Q2，Q3お
よびQ4の出力は“0001″となり、第３図を参照して明ら
かなように、ホフマン符号“110"に対応する、復号化さ
れた４ビットの並列データ124として出力される。
考える。前述のように、FF18がクロック125によりリセ
ットされ00000の状態にある時点において、クロック123
の立上りによりバッファ・メモリ13から先頭ビットの
“1"が読出されると、ROM19からは00001が出力される。
クロック123の立下りによってこの値はFF18に取込ま
れ、この結果FF19の状態は00001に遷移される。更に次
のクロック123の立上りによりバッファ・メモリ13から
２番目のビット“1"が読出されるとROM19からは00010が
出力され、クロック123の立下りでFF18に取込まれて、F
F18の状態は00010に遷移される。同様にして、３番目の
ビット“0"によってFF18の状態が10001に遷移される
と、この時点においてQ0＝１となるので、AND回路17が
閉じてクロック123のバッファ・メモリ13に対する供給
が停止される。この時点において、FF18のQ1，Q2，Q3お
よびQ4の出力は“0001″となり、第３図を参照して明ら
かなように、ホフマン符号“110"に対応する、復号化さ
れた４ビットの並列データ124として出力される。
この場合、第５図に示されるFF18の状態遷移図を参照し
て明らかなように、復号化されてFF18から出力される４
ビットの並列データ124が、“0000"、“0001"、“100
1"、“0010"、“1010"、“0011"、“1011"、……“011
1"等のそれぞれの場合において、復号化の終了するまで
の時間は、それぞれ対応するホフマン符号のビット長に
比例して増減する。
て明らかなように、復号化されてFF18から出力される４
ビットの並列データ124が、“0000"、“0001"、“100
1"、“0010"、“1010"、“0011"、“1011"、……“011
1"等のそれぞれの場合において、復号化の終了するまで
の時間は、それぞれ対応するホフマン符号のビット長に
比例して増減する。
上述の従来の可変長符号復号化回路においては、データ
圧縮効果を意図して発生確率の大小に対応して符号長が
設定されるホフマン符号を復号化するために、その復号
化に要する時間としては、それぞれのホフマン符号の符
号長に比例して長い処理時間が必要とされており、総体
的に復号化に要する時間が長く、低速であるという欠点
がある。しかも、ホフマン符号は、第３図を参照しても
明らかなように、データ圧縮の観点からデータの発生確
率の少ない程その符号長が長く設定されており、このた
め、結果的には発生確率の少ないデータ信号程、却って
復号化に要する処理時間が長くなり、本来のデータ圧縮
効果に対してマイナス要素となるよう欠点がある。
圧縮効果を意図して発生確率の大小に対応して符号長が
設定されるホフマン符号を復号化するために、その復号
化に要する時間としては、それぞれのホフマン符号の符
号長に比例して長い処理時間が必要とされており、総体
的に復号化に要する時間が長く、低速であるという欠点
がある。しかも、ホフマン符号は、第３図を参照しても
明らかなように、データ圧縮の観点からデータの発生確
率の少ない程その符号長が長く設定されており、このた
め、結果的には発生確率の少ないデータ信号程、却って
復号化に要する処理時間が長くなり、本来のデータ圧縮
効果に対してマイナス要素となるよう欠点がある。
上記の問題点を解決するために、本発明の可変調符号復
号化回路は、ビット配列順位において、｛1,2,3,……,
N,N＋1,……｝として表わされる可変長符号によるデー
タ信号を、先頭ビットよりＮビット区分において、｛1,
2,3,……,N｝、｛2,3,4,……,N＋１｝，…，および｛N,
N＋1,N＋2,……,2N＋１｝を含むＮ組のＮビット・デー
タ系列に変換するデータ変換手段と、前記Ｎ組のＮビッ
ト・データ系列をそれぞれ入力して、所定のビット順位
選択信号に応じて、前記Ｎ組のＮビット・データ系列
｛1,2,3,……,N｝、｛2,3,4,……,N＋１｝，……，およ
び｛N,N＋1,N＋2,……,2N−１｝のうちの１つを選択す
るアドレス選択手段と、このアドレス選択手段から出力
される前記Ｎビット・データ系列を順次入力して、それ
ぞれのＮビット・データ系列の先頭ビット領域より、前
記可変長符号に対応する復合化符号を順次検出して出力
するとともに、前記復合化符号に対応する前記Ｎビット
・データ系列の先頭ビット数を出力する読取り専用手段
と、前記先頭ビット数を入力してその累積数を一時記憶
し、その累積数を順位とするビットが先頭ビットである
Ｎビット・データ系列を選択させる前記ビット順位選択
信号を生成して出力する先頭ビット選択制御手段と、を
備えている。
号化回路は、ビット配列順位において、｛1,2,3,……,
N,N＋1,……｝として表わされる可変長符号によるデー
タ信号を、先頭ビットよりＮビット区分において、｛1,
2,3,……,N｝、｛2,3,4,……,N＋１｝，…，および｛N,
N＋1,N＋2,……,2N＋１｝を含むＮ組のＮビット・デー
タ系列に変換するデータ変換手段と、前記Ｎ組のＮビッ
ト・データ系列をそれぞれ入力して、所定のビット順位
選択信号に応じて、前記Ｎ組のＮビット・データ系列
｛1,2,3,……,N｝、｛2,3,4,……,N＋１｝，……，およ
び｛N,N＋1,N＋2,……,2N−１｝のうちの１つを選択す
るアドレス選択手段と、このアドレス選択手段から出力
される前記Ｎビット・データ系列を順次入力して、それ
ぞれのＮビット・データ系列の先頭ビット領域より、前
記可変長符号に対応する復合化符号を順次検出して出力
するとともに、前記復合化符号に対応する前記Ｎビット
・データ系列の先頭ビット数を出力する読取り専用手段
と、前記先頭ビット数を入力してその累積数を一時記憶
し、その累積数を順位とするビットが先頭ビットである
Ｎビット・データ系列を選択させる前記ビット順位選択
信号を生成して出力する先頭ビット選択制御手段と、を
備えている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の要部を示すブロック図で
ある。第１図に示されるように、本実施例は、データ・
レジスタ１、符号レジスタ（２）２および符号レジスタ
（１）３を含むデータ変換手段と、アドレスA1セレクタ
４−１、アドレスA2セレクタ４−2,……，およびアドレ
スA8セレクタ４−８を含むアドレス変換手段と、制御回
路５と、先頭ビット選択制御手段として機能する先頭ビ
ット数レジスタ６と、読取り専用記憶手段として機能す
るROM（Read Only Memory）７と、を備えている。
ある。第１図に示されるように、本実施例は、データ・
レジスタ１、符号レジスタ（２）２および符号レジスタ
（１）３を含むデータ変換手段と、アドレスA1セレクタ
４−１、アドレスA2セレクタ４−2,……，およびアドレ
スA8セレクタ４−８を含むアドレス変換手段と、制御回
路５と、先頭ビット選択制御手段として機能する先頭ビ
ット数レジスタ６と、読取り専用記憶手段として機能す
るROM（Read Only Memory）７と、を備えている。
第１図において、制御回路５から送られてくるデータ要
求信号102を介して、データ・レジスタ１に蓄積されて
いる可変長符号データ信号は、先頭ビットから順番に８
ビット区分ごとに読出され、順次８ビット・データ101
として符号レジスタ（２）２に入力される。今、可変長
符号データ信号のビット配列を、そのビットの配列順位
数において表わすものとして｛1,2,3,4,5,6,7,8,9,…
…｝にて表わすと、第１ステップにおいて符号レジスタ
（２）に入力される８ビット・データ101は｛1,2,3,4,
5,6,7,8｝となり、第２ステップにおいて符号レジスタ
（２）に入力される８ビット・データ101は｛9,10,11,1
2,13,14,15,16｝となる。以下、第３ステップ、第４ス
テップ等においても同様で、順次８ビット区分において
８ビット・データ101がデータ・レジスタ１より符号レ
ジスタ（２）２に送られる。
求信号102を介して、データ・レジスタ１に蓄積されて
いる可変長符号データ信号は、先頭ビットから順番に８
ビット区分ごとに読出され、順次８ビット・データ101
として符号レジスタ（２）２に入力される。今、可変長
符号データ信号のビット配列を、そのビットの配列順位
数において表わすものとして｛1,2,3,4,5,6,7,8,9,…
…｝にて表わすと、第１ステップにおいて符号レジスタ
（２）に入力される８ビット・データ101は｛1,2,3,4,
5,6,7,8｝となり、第２ステップにおいて符号レジスタ
（２）に入力される８ビット・データ101は｛9,10,11,1
2,13,14,15,16｝となる。以下、第３ステップ、第４ス
テップ等においても同様で、順次８ビット区分において
８ビット・データ101がデータ・レジスタ１より符号レ
ジスタ（２）２に送られる。
符号レジスタ（２）２においては、データ要求信号102
の入力に対応する第１ステップにおいては、上述のよう
に第１の８ビット・データ｛1,2,3,4,5,6,7,8｝が入力
されるが、第２ステップにおいては、前記第１の８ビッ
ト・データ｛1,2,3,4,5,6,7,8｝が８ビット並列データ1
03として出力されて、符号レジスタ（１）３に送られる
とともに、第２の８ビット・データ｛9,10,11,12,13,1
4,15,16｝が入力されてくる。以下同様で、符号レジス
タ（１）３にはステップごとに、順次８ビット区分の８
ビット並列データ103が符号レジスタ（１）３に送られ
てくる。次いで符号レジスタ（１）３おいては、制御回
路５から送られてくるデータ要求信号105を介して、符
号レジスタ（２）２により送られてくる８ビット並列デ
ータ103が、１ステップ遅れにおいて、ステップごとに
順次８ビット並列データ104として出力される。
の入力に対応する第１ステップにおいては、上述のよう
に第１の８ビット・データ｛1,2,3,4,5,6,7,8｝が入力
されるが、第２ステップにおいては、前記第１の８ビッ
ト・データ｛1,2,3,4,5,6,7,8｝が８ビット並列データ1
03として出力されて、符号レジスタ（１）３に送られる
とともに、第２の８ビット・データ｛9,10,11,12,13,1
4,15,16｝が入力されてくる。以下同様で、符号レジス
タ（１）３にはステップごとに、順次８ビット区分の８
ビット並列データ103が符号レジスタ（１）３に送られ
てくる。次いで符号レジスタ（１）３おいては、制御回
路５から送られてくるデータ要求信号105を介して、符
号レジスタ（２）２により送られてくる８ビット並列デ
ータ103が、１ステップ遅れにおいて、ステップごとに
順次８ビット並列データ104として出力される。
符号レジスタ（２）２および符号レジスタ（１）３より
それぞれ出力される８ビット並列データ103および104
は、それぞれ対応するアドレスA1セレクタ４−１、アド
レスA2セレクタ４−２、……、アドレスA8セレクタ４−
８に送られる。上記各アドレス・セレクタには、各ステ
ップごとに下記に示される８ビット並列データ順次入力
される。
それぞれ出力される８ビット並列データ103および104
は、それぞれ対応するアドレスA1セレクタ４−１、アド
レスA2セレクタ４−２、……、アドレスA8セレクタ４−
８に送られる。上記各アドレス・セレクタには、各ステ
ップごとに下記に示される８ビット並列データ順次入力
される。
上記各アドレス・セレクタには、先頭ビット数レジスタ
６からビット順位選択信号106が送られてきており、こ
のビット順位選択信号106により指定される順位ビット
が、それぞれのアドレス・セレクタより１ビット・デー
タ107−1,107−2,……,107−８として出力され、ROM7に
入力される。上記第３ステップに対応する時点において
は、ビット順位選択信号106により先頭ビットが選択さ
れ、ROM7に対しては８ビットの並列データ｛1,2,3,4,5,
6,7,8｝が入力される。ROM7には、あらかじめハフマン
符号に対応する符号検出機能が付与されており、先頭ビ
ット数レジスタ６から送られてくるビット順位選択信号
106を介して、上記８ビット並列データ｛1,2,3,4,5,6,
7,8｝の先頭ビット領域より、所定の復号化符号データ1
11が検出されて出力される。例えば、可変長符号データ
の先頭ビット領域におけるパターン1001111……である
場合には、第３図を参照して明らかなように、ROM7より
は、ホフマン符号“1001"に対応する復号化符号データ
“0010"が出力される。この場合、前記ホフマン符号の
ビット数が４個であるため、ROM7からは４＋１＝５の順
位で対応する次先頭ビット順位110が同時に出力され、
先頭ビット数レジスタ６および制御回路５に入力され
る。先頭ビット数レジスタ６においては、制御回路５か
ら送られてくるクリヤ信号109およびラッチ信号108を介
して、ROM7から送られてくる復号化に対応する先頭ビッ
ト順位が累積されるとともに、前記次先頭ビット順位
“5"に対応するビット順位選択信号106が出力されて、
アドレスA1セレクタ４−１、アドレスA2セレクタ４−
２、……、アドレスA8セレクタ４−８に対して送出され
る。従って、次のステップにおいては、上記各アドレス
・セレクタからは、８ビットの並列データとして｛5,6,
7,8,9,10,11,12｝がROM7に入力される。このステップに
おいては、先頭ビット領域におけるパターンが111……
であるため、ROM7よりはホフマン符号“111"に対応する
復号化符号データ“1001"が出力される。ROM7からは、
上述の場合と同様に、ホフマン符号のビット数３に対応
する次先頭ビット順位110も出力され、先頭ビット数レ
ジスタ６および制御回路５に入力される。言うまでもな
く先頭ビット数レジスタ６においては、ROM7から送られ
てくる復号化に対応する先頭ビット数“3"が累積される
とともに、次先頭ビット順位“８（＝５＋３）”に対応
するビット順位選択信号106が出力され、アドレスA1セ
レクタ４−１、アドレスA2セレクタ４−2,……、アドレ
スA8セレクタ４−８に対して送出される。以下同様の手
順において、データ・レジスタ１から８ビット区分にお
いて読出される可変長符号データ信号は、順次、ROM7に
おいて、ホフマン符号の符号長の如何を問わず、即所定
の復号化符号に変換される。すなわち、可変長符号の符
号長に関係なく高速度で復号化処理が行われる。
６からビット順位選択信号106が送られてきており、こ
のビット順位選択信号106により指定される順位ビット
が、それぞれのアドレス・セレクタより１ビット・デー
タ107−1,107−2,……,107−８として出力され、ROM7に
入力される。上記第３ステップに対応する時点において
は、ビット順位選択信号106により先頭ビットが選択さ
れ、ROM7に対しては８ビットの並列データ｛1,2,3,4,5,
6,7,8｝が入力される。ROM7には、あらかじめハフマン
符号に対応する符号検出機能が付与されており、先頭ビ
ット数レジスタ６から送られてくるビット順位選択信号
106を介して、上記８ビット並列データ｛1,2,3,4,5,6,
7,8｝の先頭ビット領域より、所定の復号化符号データ1
11が検出されて出力される。例えば、可変長符号データ
の先頭ビット領域におけるパターン1001111……である
場合には、第３図を参照して明らかなように、ROM7より
は、ホフマン符号“1001"に対応する復号化符号データ
“0010"が出力される。この場合、前記ホフマン符号の
ビット数が４個であるため、ROM7からは４＋１＝５の順
位で対応する次先頭ビット順位110が同時に出力され、
先頭ビット数レジスタ６および制御回路５に入力され
る。先頭ビット数レジスタ６においては、制御回路５か
ら送られてくるクリヤ信号109およびラッチ信号108を介
して、ROM7から送られてくる復号化に対応する先頭ビッ
ト順位が累積されるとともに、前記次先頭ビット順位
“5"に対応するビット順位選択信号106が出力されて、
アドレスA1セレクタ４−１、アドレスA2セレクタ４−
２、……、アドレスA8セレクタ４−８に対して送出され
る。従って、次のステップにおいては、上記各アドレス
・セレクタからは、８ビットの並列データとして｛5,6,
7,8,9,10,11,12｝がROM7に入力される。このステップに
おいては、先頭ビット領域におけるパターンが111……
であるため、ROM7よりはホフマン符号“111"に対応する
復号化符号データ“1001"が出力される。ROM7からは、
上述の場合と同様に、ホフマン符号のビット数３に対応
する次先頭ビット順位110も出力され、先頭ビット数レ
ジスタ６および制御回路５に入力される。言うまでもな
く先頭ビット数レジスタ６においては、ROM7から送られ
てくる復号化に対応する先頭ビット数“3"が累積される
とともに、次先頭ビット順位“８（＝５＋３）”に対応
するビット順位選択信号106が出力され、アドレスA1セ
レクタ４−１、アドレスA2セレクタ４−2,……、アドレ
スA8セレクタ４−８に対して送出される。以下同様の手
順において、データ・レジスタ１から８ビット区分にお
いて読出される可変長符号データ信号は、順次、ROM7に
おいて、ホフマン符号の符号長の如何を問わず、即所定
の復号化符号に変換される。すなわち、可変長符号の符
号長に関係なく高速度で復号化処理が行われる。
なお、上記の説明においては、ホフマン符号により構成
される可変長符号データ信号の符号長を参照して、デー
タ・レジスタに蓄積されている前記可変長符号データ信
号は、先頭ビットから順番に８ビット区分ごとに読出さ
れて、８組の８ビット・データ系列に変換されている
が、前記８ビット区分については、この８ビット数に限
定されるものではなく、可変長符号データ信号の符号長
に関連して、任意の整数のビット数に選定されてもよい
ことは言うまでもない。
される可変長符号データ信号の符号長を参照して、デー
タ・レジスタに蓄積されている前記可変長符号データ信
号は、先頭ビットから順番に８ビット区分ごとに読出さ
れて、８組の８ビット・データ系列に変換されている
が、前記８ビット区分については、この８ビット数に限
定されるものではなく、可変長符号データ信号の符号長
に関連して、任意の整数のビット数に選定されてもよい
ことは言うまでもない。
以上説明したように、本発明は可変長符号の復号化処理
に要する時間が符号長に関係なく、所定の時間ステップ
において高速度にて復号化処理が実行されるという効果
がある。
に要する時間が符号長に関係なく、所定の時間ステップ
において高速度にて復号化処理が実行されるという効果
がある。
第１図は本発明の一実施例の要部を示すブロック図、第
２図は、可変長符号データ伝送系のシステム・ブロック
図、第３図はホフマン符号化表、第４図は、従来の可変
長符号復号化回路の要部を示すブロック図、第５図は、
従来の可変長符号復号化回路における復号化状態遷移図
である。 図において、１……データ・レジスタ、２……符号レジ
スタ（２）、３……符号レジスタ（１）、４−１……ア
ドレスA1セレクタ、４−２……アドレスA2セレクタ、
〜、４−８……アドレスA8セレクタ、５……制御回路、
６……先頭ビット数レジスタ、7,19……ROM、８……Ａ
−Ｄ変換器、９……可変長符号復号化回路、10,13……
バッファ・メモリ、11……変調装置、12……復調装置、
14……可変長符号復号化回路、15……Ｄ−Ａ変換器、16
……クロック発生回路、17……AND回路、18……フリッ
プフロップ。
２図は、可変長符号データ伝送系のシステム・ブロック
図、第３図はホフマン符号化表、第４図は、従来の可変
長符号復号化回路の要部を示すブロック図、第５図は、
従来の可変長符号復号化回路における復号化状態遷移図
である。 図において、１……データ・レジスタ、２……符号レジ
スタ（２）、３……符号レジスタ（１）、４−１……ア
ドレスA1セレクタ、４−２……アドレスA2セレクタ、
〜、４−８……アドレスA8セレクタ、５……制御回路、
６……先頭ビット数レジスタ、7,19……ROM、８……Ａ
−Ｄ変換器、９……可変長符号復号化回路、10,13……
バッファ・メモリ、11……変調装置、12……復調装置、
14……可変長符号復号化回路、15……Ｄ−Ａ変換器、16
……クロック発生回路、17……AND回路、18……フリッ
プフロップ。
Claims (1)
- 【請求項１】ビット配列順位において、｛1,2,3,…,N,N
＋1,…｝（N:正整数）として表わされる可変長符号によ
るデータ信号を、先頭ビットよりＮビット区分におい
て、｛1,2,3,…,N｝、｛2,3,4,…,N＋１｝，…，および
｛N,N＋1,N＋2,…,2N−１｝を含むＮ組のＮビット・デ
ータ系列に変換するデータ変換手段と、前記Ｎ組のＮビ
ット・データ系列をそれぞれ入力して、所定のビット順
位選択信号に応じて、前記Ｎ組のＮビット・データ系列
｛1,2,3,…,N｝、｛2,3,4,…,N＋１｝，…，および｛N,
N＋1,N＋2,…,2N−１｝のうちの１つを選択するアドレ
ス選択手段と、前記アドレス選択手段から出力される前
記Ｎビット・データ系列を順次入力して、それぞれのＮ
ビット・データ系列の先頭ビット領域より、前記可変長
符号に対応する復合化符号を順次検出して出力するとと
もに、前記復合化符号に対応する前記Ｎビット・データ
系列の先頭ビット数を出力する読取り専用記憶手段と、
前記先頭ビット数を入力してその累積数を一時記憶し、
その累積数を順位とするビットが先頭ビットである前記
Ｎビット・データ系列を選択するための前記ビット順位
選択信号を生成して出力する先頭ビット選択制御手段
と、を備えることを特徴とする可変長符号復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207063A JPH0763151B2 (ja) | 1985-09-18 | 1985-09-18 | 可変長符号複号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207063A JPH0763151B2 (ja) | 1985-09-18 | 1985-09-18 | 可変長符号複号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266720A JPS6266720A (ja) | 1987-03-26 |
| JPH0763151B2 true JPH0763151B2 (ja) | 1995-07-05 |
Family
ID=16533589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207063A Expired - Lifetime JPH0763151B2 (ja) | 1985-09-18 | 1985-09-18 | 可変長符号複号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763151B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940010433B1 (ko) * | 1992-06-09 | 1994-10-22 | 대우전자 주식회사 | 가변길이 코드 디코딩장치 |
| JP3189876B2 (ja) * | 1997-06-09 | 2001-07-16 | 日本電気株式会社 | 可変長符号復号化回路 |
| US6756381B2 (en) | 2002-02-21 | 2004-06-29 | Supergen, Inc. | Compositions and formulations of 9-nitrocamptothecin polymorphs and methods of use thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150905A (en) * | 1978-05-18 | 1979-11-27 | Mitsubishi Electric Corp | Decoding device |
-
1985
- 1985-09-18 JP JP60207063A patent/JPH0763151B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6266720A (ja) | 1987-03-26 |
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