JPH0360225B2 - - Google Patents

Description

【発明の詳細な説明】 イ 産業上の利用分野 本発明は、冗長度圧縮符号化されたフアクシミ
リ信号において、一走査線最小伝送時間を保証す
るために付加された意味を持たないフイルビツト
を除去するためのフイルビツト除去回路に関す
る。

ロ 従来技術 フアクシミリ信号の冗長度圧縮符号化方式とし
ては、モデイフアイド・ハフマン符号化（MH符
号化）方式、または、モデイフアイド・リード符
号化（MR符号化）方式が国際的な標準符号化方
式としてよく知られている。これらの符号化方式
の詳細は、例えば、電気通信学会編“新版フアク
シミリの基礎と応用”（昭和57年９月10日発行）
に記載されている。その内容によれば、例えば、
MH符号化は、１走査線の白または黒の連続した
長さ（ラン）を、白または黒の統計的出現確率に
応じた可変長符号で符号化する方式で、一走査線
毎の区切りにはライン同期符号（EOL符号）が
挿入される。従つて、上記のMH符号化されたフ
アクシミリ信号は、一走査線毎にデータ量が異な
ることになる。一方、フアクシミリ受信機におい
て、一走査線分のパタンを記録するためにはある
程度の時間が必要であり、圧縮度の高い走査線を
連続して受信することができない。したがつて、
一走査線当りの最小伝送時間を保証するため、一
走査線当りの情報量に応じて意味を持たないフイ
ルビツトを一走査線の最終符号とライン同期符号
の間に挿入することができるようになつている。

比較的単純なパタンの場合、必要な符号量に比
較し、フイルビツトの占める割合がかなり大きく
なる。従つてフアクシミリ送受機から送られたフ
アクシミリ信号を一旦蓄積し、後刻相手端末に配
送するような蓄積交換系では、上記フイルビツト
を除去しておかないと蓄積用メモリが厖大になつ
てしまう。しかし乍ら、上記のようなMH符号は
もともと可変長符号であるから、一旦復号しない
とフイルビツトが挿入されているか否かの断面が
つかない。このため従来の装置では、一旦受信フ
アクシミリ信号を復号した上でフイルビツトを除
去し、再度符号化して蓄積することが多かつた。
このため、冗長度圧縮用符号化回路、復号回路が
必要となり、高価なものになつていた。

ハ 発明の目的 本発明の目的は、冗長度圧縮符号化されたフア
クシミリ信号に含まれるフイルビツトを簡単に除
去することのできるフイルビツト除去回路を提供
するにある。

ニ 発明の構成 本発明は、画信号タイミングに伴なつて入力さ
れる冗長度圧縮符号化されたフアクシミリ信号を
直並列交換するための15ビツト以上のシフトレジ
スタと、このシフトレジスタに接続されライン同
期符号（EOL符号）を検出するEOL検出回路と、
さらに前記シフトレジスタに接続され、15ビツト
凡てが“０”であることを検出するフイルビツト
検出回路と、前記シフトレジスタに接続されて、
並列フアクシミリ画信号を検出するためのｎビツ
トのレジスタと、前記画信号タイミングをｎ分周
する分周回路およびゲート回路とを備え、前記
EOL検出回路でEOL符号を検出する毎に前記分
周回路を初期化し、前記ゲート回路において分周
回路が初期値になる毎に出力する出力パルスを前
記フイルビツト検出回路で凡て“０”を検出した
とき通過阻止し、前記ゲート回路出力によつて前
記シフトレジスタの出力をレジスタに記録しｎビ
ツトの並列フアクシミリ信号となすようにしたも
のである。

ホ 発明の原理 本発明では、例えばMH符号のように“１”及
び“０”の符号から構成された符号において、
“０”符号の連続長が15ビツト以上にはならず、
15ビツト以上の“０”連続符号中には必ずフイル
ビツトが含まれるという符号特性を利用し、フイ
ルビツトの除去を行なうものである。

ヘ 実施例 次に本発明を実施例により説明する。

第１図は本発明の一実施例のブロツク図であ
り、第２図ａ〜ｈは第１図実施例の動作を説明す
るためのタイムチヤートである。まず、第１図に
おいて、15ビツト以上の直並列シフトレジスタ１
に、入力端子１０を介して、例えば第２図ａに示
すような、MH化符号方式による冗長度圧縮符号
化されたフアクシミリ信号、すなわち、始めに１
２ビツトのライン同期符号（EOL符号）があり、
続いて、白が1667ビツト、黒が61ビツトの場合の
夫々のMH符号化22ビツト、最小走査線伝送時間
を保証するためのフイルビツト29ビツトが続き、
一走査線当り合計63ビツトからなる符号列が入力
され、端子１１を介して入力される画信号タイミ
ングに従つて、第２図ｂに示すように１ビツトず
つシフトされる。シフトレジスタ１のビツト０
（Q₀）からビツト11（Q₁₁）の出力は、EOL検出回
路２に入力される。EOL検出回路２は、ビツト
０（Q₀）が“１”、ビツト１（Q₁）からビツト11
（Q₁₁）が“０”のとき、第２図ｃに示すような
EOL検出信号を出力する。一方、端子１１を介
して入力される画信号タイミングは、分周回路３
にも入力されており、ここで並列出力単位ｎに対
応して、ｎ分周されるが、EOL検出回路２の
EOL検出信号によつてリセツトされる。従つて、
分周回路３はｎ＝８としたとき、第２図ｄに示す
ような内部状態をとる。分周回路３は、内部状態
が“０”のとき、第２図ｅに示すように、８ビツ
ト毎に出力パルスをだす。一方、シフトレジスタ
１のビツト０（Q₀）からビツト14（Q₁₄）は、フイ
ルビツト検出回路５に入力されている。フイルビ
ツト検出回路５は、15ビツトの情報が凡て“０”
のとき第２図ｆに示す信号は出力する。フイルビ
ツト検出回路５の出力信号はゲート回路６に入力
され、分周回路３の出力パルスの通過阻止する。
従つて、ゲート回路６の出力は第２図ｇに示す如
き出力信号になる。ゲート回路６の出力信号はレ
ジスタ４に入力され、シフトレジスタ１のビツト
４（Q₄）からビツト11（Q₁₁）の情報をレジスタ内
に書込む。またレジスタ４の出力は端子Ｔ１，…
…，Ｔ８に接続され、ゲート回路６の出力は端子
１３に出力され、夫々第２図及びｇに示すような
出力が得られる。

ト 発明の効果 上記説明した如くにして、入力フアクシミリ信
号中に含まれたフイルビツトを８ビツト単位に除
去した形で、８ビツト並列に変換された画信号を
得ることができる。しかも、EOL符号が８ビツ
ト並列の境界に一致することにより、本発明によ
るフイルビツト除去回路の後におけるフアクシミ
リ信号処理を容易ならしめることができる。

上記説明では、８ビツト並列出力を得る場合に
ついて説明したが、任意の並列ビツト数にするこ
とも容易で、シフトレジスタ１の段数、レジスタ
４のビツト数及び分周回路３の分周比を変換する
ことによつて実現できる。また、上例のMH符号
化のみならずMR符号化方式に対しても本発明は
同様に適用できるのはいうまでもない。

【図面の簡単な説明】

第１図は本発明によるフイルビツト除去回路の
一実施例のブロツク図、第２図ａ〜ｈは第１図の
実施例の動作を説明するためのタイムチヤートで
ある。 １……直並列シフトレジスタ、２……EOL検
出回路、３……分周回路、４……ｎビツトレジス
タ、５……フイルビツト検出回路、６……ゲート
回路、１０……フアクシミリ信号入力端子、１１
……画タイミング信号入力端子、１３……ゲート
出力端子、Ｔ１〜Ｔ８……ｎビツトレジスタ出力
端子。

Claims (1)

【特許請求の範囲】
1. １ 冗長度圧縮符号化されたフアクシミリ信号が
   画信号タイミングに伴なつて入力される15ビツト
   以上の直並列変換用シフトレジストと、このシフ
   トレジストの並列出力を入力とし、ライン同期符
   号（EOL）を検出するEOL検出回路と、さらに、
   前記シフトレジスタの並列出力が加えられ、この
   並列出力の凡てが零であることを検出するフイル
   ビツト検出回路と、前記シフトレジスタの並列画
   信号を出力するためのｎ（ｎは２以上の任意の整
   数）ビツトのレジスタと、前記画信号タイミング
   をｎ分周する分周回路と、ゲート回路とを備え、
   前記EOL検出回路でEOL符号を検出する毎に前
   記分周回路を初期化し、前記ゲート回路において
   前記分周回路が初期値になる毎に出力パルスを前
   記フイルビツト検出回路で全“０”を検出したと
   き通過阻止し、前記ゲート回路出力により前記シ
   フトレジスタの出力を前記ｎビツトシフトレジス
   タに記録し、ｎビツトの並列フアクシミリ信号と
   なさしめることを特徴とするフイルビツト除去回
   路。