JP2600148B2 - コード変換方法 - Google Patents
コード変換方法Info
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- JP2600148B2 JP2600148B2 JP61249245A JP24924586A JP2600148B2 JP 2600148 B2 JP2600148 B2 JP 2600148B2 JP 61249245 A JP61249245 A JP 61249245A JP 24924586 A JP24924586 A JP 24924586A JP 2600148 B2 JP2600148 B2 JP 2600148B2
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- Japan
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- bit
- codeword
- digit
- bits
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はｍビットの第２の符号語をｎ（但し、ｎ＞
ｍ）ビットの第２の符号語に変換するコード変換方法及
びデコーダに関する。
ｍ）ビットの第２の符号語に変換するコード変換方法及
びデコーダに関する。
主要な発明の内の１つは、ｍビットの第１の符号語を
ｎ（但し、ｎ＞ｍ）ビットの第２の符号語に変換するコ
ード変換方法において、上記ｎビットの第２の符号語
は、ビット１の数が所定個数含まれるように設定され、
上記ｍビットの第１の符号語をｎ−１ビットの符号語に
変換すると共に、上記ｎ−１ビットから上記所定個数の
条件を満足するように残りの１ビットを生成して上記ｍ
ビットの第１の符号語を上記ｎビットの第２の符号語に
変換するようにしたことにより、１ビット分だけ回路構
成が小さくされ、そのコード変換及びその逆変換に用い
るIC化されたエンコーダ及びデコーダのチップ面積を小
さくするようにしたものである。
ｎ（但し、ｎ＞ｍ）ビットの第２の符号語に変換するコ
ード変換方法において、上記ｎビットの第２の符号語
は、ビット１の数が所定個数含まれるように設定され、
上記ｍビットの第１の符号語をｎ−１ビットの符号語に
変換すると共に、上記ｎ−１ビットから上記所定個数の
条件を満足するように残りの１ビットを生成して上記ｍ
ビットの第１の符号語を上記ｎビットの第２の符号語に
変換するようにしたことにより、１ビット分だけ回路構
成が小さくされ、そのコード変換及びその逆変換に用い
るIC化されたエンコーダ及びデコーダのチップ面積を小
さくするようにしたものである。
従来、符号間干渉の回避、磁化反転間隔の確保、セル
フクロック等のために、ｍビットの第１の符号語をｎ
（但し、ｎ＞ｍ）ビットの第２の符号語にコード変換す
ることが行われているが、そのためのエンコーダは、ｍ
入力、ｎ出力のプログラムロジックアレイ（ICにて構成
されている）にて構成し、又、それを逆変換するための
デコーダ（同様にICにて構成されている）はｎ入力、ｍ
出力のプログラムロジックアレイにて構成していた。
フクロック等のために、ｍビットの第１の符号語をｎ
（但し、ｎ＞ｍ）ビットの第２の符号語にコード変換す
ることが行われているが、そのためのエンコーダは、ｍ
入力、ｎ出力のプログラムロジックアレイ（ICにて構成
されている）にて構成し、又、それを逆変換するための
デコーダ（同様にICにて構成されている）はｎ入力、ｍ
出力のプログラムロジックアレイにて構成していた。
このため、かかる従来のエンコーダ及びデコーダはい
ずれもそのチップ面積が大きく成ると言う欠点があっ
た。
ずれもそのチップ面積が大きく成ると言う欠点があっ
た。
この発明は斯る点に鑑みてなされたもので、１ビット
分だけ回路構成を低減し、コード変換及びその逆変換に
用いるIC化されたエンコーダ及びデコーダのチップ面積
を小さくすることきできるコード変換方法を提供するも
のである。
分だけ回路構成を低減し、コード変換及びその逆変換に
用いるIC化されたエンコーダ及びデコーダのチップ面積
を小さくすることきできるコード変換方法を提供するも
のである。
主要な発明の内の１つである、コード変換方法は、ｍ
ビットの第１の符号語をｎ（但し、ｎ＞ｍ）ビットの第
２の符号語に変換するコード変換方法において、上記ｎ
ビットの第２の符号語は、ビット１の数が所定個数含ま
れるように設定され、上記ｍビットの第１の符号語をｎ
−１ビットの符号語に変換すると共に、上記ｎ−１ビッ
トから上記所定個数の条件を満足するように残りの１ビ
ットを生成して上記ｍビットの第１の符号語を上記ｎビ
ットの第２の符号語に変換するようにしたものである。
ビットの第１の符号語をｎ（但し、ｎ＞ｍ）ビットの第
２の符号語に変換するコード変換方法において、上記ｎ
ビットの第２の符号語は、ビット１の数が所定個数含ま
れるように設定され、上記ｍビットの第１の符号語をｎ
−１ビットの符号語に変換すると共に、上記ｎ−１ビッ
トから上記所定個数の条件を満足するように残りの１ビ
ットを生成して上記ｍビットの第１の符号語を上記ｎビ
ットの第２の符号語に変換するようにしたものである。
ｎビットの第２の符号語は、ビット１の数が所定個数
含まれるように設定され、上記ｍビットの第１の符号語
がｎ−１ビットの符号語に変換され、上記ｎ−１ビット
から上記所定個数の条件を満足するように残りの１ビッ
トが生成されて上記ｍビットの第１の符号語が上記ｍビ
ットの第２の符号語に変換される。
含まれるように設定され、上記ｍビットの第１の符号語
がｎ−１ビットの符号語に変換され、上記ｎ−１ビット
から上記所定個数の条件を満足するように残りの１ビッ
トが生成されて上記ｍビットの第１の符号語が上記ｍビ
ットの第２の符号語に変換される。
先ず、８ビットの第１の符号語を13ビットの第２の符
号語に変換する場合を例にとり、この発明の基本原理を
第３図〜第５図を用いて説明する。このコード変換は、
例えば光学式ディスク、光−磁気ディスク、磁気ディス
ク等に対する記録再生装置又は再生装置におけるエンコ
ーダに適用される。
号語に変換する場合を例にとり、この発明の基本原理を
第３図〜第５図を用いて説明する。このコード変換は、
例えば光学式ディスク、光−磁気ディスク、磁気ディス
ク等に対する記録再生装置又は再生装置におけるエンコ
ーダに適用される。
13ビットの第２の符号語は、213個の13ビットの符号
語の内、27個の符号語及びその27個の符号語の桁順序を
夫々反転したものに夫々対応する他の27個の符号語で、
桁順序の反転によってその値が異なるものが割当られ
る。ここでは、13ビットの第２の符号語として、213個
の13ビットの符号語から、上述の条件と共に次の条件を
満足する28個の13ビットの符号語を選択するようにして
いる。
語の内、27個の符号語及びその27個の符号語の桁順序を
夫々反転したものに夫々対応する他の27個の符号語で、
桁順序の反転によってその値が異なるものが割当られ
る。ここでは、13ビットの第２の符号語として、213個
の13ビットの符号語から、上述の条件と共に次の条件を
満足する28個の13ビットの符号語を選択するようにして
いる。
ａ）「１」の個数を４にする。
ｂ）「１」と「１」との間には、「０」が全くないが、
「０」が有る場合には、２個以上連続するようにする。
「０」が有る場合には、２個以上連続するようにする。
ｃ）「１」が連続する場合は、その連続個数は３以下と
する。但し、先頭及び最後尾の「１」の連続個数は２に
する。
する。但し、先頭及び最後尾の「１」の連続個数は２に
する。
213個の13ビットの符号語の内、上述の条件ａ）〜
ｃ）を満足するものは295個あるので、この内256個を選
択する。又、桁順序の反転によって値が変化しない符号
語は７個である。
ｃ）を満足するものは295個あるので、この内256個を選
択する。又、桁順序の反転によって値が変化しない符号
語は７個である。
尚、ディスクからの再生信号の各ワード信号から複数
個の高レベルのビット信号を抽出し、この高レベルのビ
ット信号は「１」であると判定するために、その判定に
要する高レベルのビット信号の個数を、条件ａ）のよう
に設定すれば、第２の符号語のビット数をあまり増やさ
ずにその判定を確実にできる。
個の高レベルのビット信号を抽出し、この高レベルのビ
ット信号は「１」であると判定するために、その判定に
要する高レベルのビット信号の個数を、条件ａ）のよう
に設定すれば、第２の符号語のビット数をあまり増やさ
ずにその判定を確実にできる。
又、符号間干渉を回避するために、上述の条件ｂ）を
設定する。条件ｂ）を、「１」と「１」との間に、
「０」がある場合には、１個以上連続するようにすると
きは、第２の符号語は11ビットで済むが、ディスクの記
録密度が高い場合は、それだけ符号間干渉の可能性は高
く成る。
設定する。条件ｂ）を、「１」と「１」との間に、
「０」がある場合には、１個以上連続するようにすると
きは、第２の符号語は11ビットで済むが、ディスクの記
録密度が高い場合は、それだけ符号間干渉の可能性は高
く成る。
第３図Ａ〜Ｃに変換テーブルの一例を示し、これによ
れば８ビットの第１の符号語「00000000」〜「0111111
1」の夫々対応する13ビットの第２の符号語の夫々の桁
順序を反転したものが、８ビットの第１の符号語「1000
0000」〜「11111111」に夫々対応する13ビットの第２の
符号語に夫々対応していることが分かる。
れば８ビットの第１の符号語「00000000」〜「0111111
1」の夫々対応する13ビットの第２の符号語の夫々の桁
順序を反転したものが、８ビットの第１の符号語「1000
0000」〜「11111111」に夫々対応する13ビットの第２の
符号語に夫々対応していることが分かる。
次に、第４図及び第５図を参照して、上述のコード変
換方法及びその逆変換方法を夫々適用したエンコーダ及
びデコーダの具体例について説明する。
換方法及びその逆変換方法を夫々適用したエンコーダ及
びデコーダの具体例について説明する。
先ず、第４図を参照して、エンコーダについて説明す
る。PLA1は７入力、12出力のプログラムロジックアレイ
である。８ビットの第１の符号語の第１桁（LSB）〜第
７桁（2SB）のビット信号を、入力端子A1〜A7からプロ
グラムロジックアレイPLA1に供給して、12ビットの符号
語の各桁のビット信号を出力する。この12ビットの符号
語の各桁のビット信号を、パリティ発生回路PGに供給し
て１ビットのパリティビット信号を形成する。このパリ
ティビット信号は、パリティチェックのためではなく、
「１」の個数を４に揃えるためのものである。更に、こ
の12ビットの符号語の各桁のビット信号を、桁順序制御
回路OC1に供給し、これより出力された12ビットの符号
語の各ビット信号は、出力端子B1〜B6及びB8〜B13に供
給される。又、出力端子B7には、パリティ発生回路PGか
らのパリティビット信号が供給される。そして、入力端
子A8からの、８ビットの第１の符号語の第８桁（MSB）
のビット信号を桁順序制御信号として桁順序制御回路OC
1に供給する。尚、桁順序制御信号は、８ビットの第１
の符号語のいずれの桁のビット信号を用いても良い。
る。PLA1は７入力、12出力のプログラムロジックアレイ
である。８ビットの第１の符号語の第１桁（LSB）〜第
７桁（2SB）のビット信号を、入力端子A1〜A7からプロ
グラムロジックアレイPLA1に供給して、12ビットの符号
語の各桁のビット信号を出力する。この12ビットの符号
語の各桁のビット信号を、パリティ発生回路PGに供給し
て１ビットのパリティビット信号を形成する。このパリ
ティビット信号は、パリティチェックのためではなく、
「１」の個数を４に揃えるためのものである。更に、こ
の12ビットの符号語の各桁のビット信号を、桁順序制御
回路OC1に供給し、これより出力された12ビットの符号
語の各ビット信号は、出力端子B1〜B6及びB8〜B13に供
給される。又、出力端子B7には、パリティ発生回路PGか
らのパリティビット信号が供給される。そして、入力端
子A8からの、８ビットの第１の符号語の第８桁（MSB）
のビット信号を桁順序制御信号として桁順序制御回路OC
1に供給する。尚、桁順序制御信号は、８ビットの第１
の符号語のいずれの桁のビット信号を用いても良い。
そして、桁順序制御回路OC1では、１ビットの桁順序
制御信号が例えば「０」のときは、12ビットの符号語の
各入力ビット信号を非反転で出力し、「１」のときは12
ビットの符号語の各入力ビット信号の桁順序を反転して
出力する。尚、13ビットの符号語の各桁のビット信号の
桁順序を反転した場合、第７桁のビット信号の値は変化
することはないので、桁順序制御回路OC1では13ビット
の符号の各ビット信号の内、第７桁のビット信号を除い
て桁順序の反転を行っている。
制御信号が例えば「０」のときは、12ビットの符号語の
各入力ビット信号を非反転で出力し、「１」のときは12
ビットの符号語の各入力ビット信号の桁順序を反転して
出力する。尚、13ビットの符号語の各桁のビット信号の
桁順序を反転した場合、第７桁のビット信号の値は変化
することはないので、桁順序制御回路OC1では13ビット
の符号の各ビット信号の内、第７桁のビット信号を除い
て桁順序の反転を行っている。
第３図Ｂによれば、８ビットの第１の符号語「011111
11」が、13ビットの符号語「1000000100011」にコード
変換される。そして、第３図Ｃによれば、８ビットの第
１の符号語「11111111」が、13ビットの符号語「110001
0000001」にコード変換され、これは「1000000100011」
の桁順序を反転したものに相当することが分かる。
11」が、13ビットの符号語「1000000100011」にコード
変換される。そして、第３図Ｃによれば、８ビットの第
１の符号語「11111111」が、13ビットの符号語「110001
0000001」にコード変換され、これは「1000000100011」
の桁順序を反転したものに相当することが分かる。
尚、この13ビットの第２の符号語の各桁のビット信号
を直列データとしてディスクに記録する場合は、この13
ビットの各ワード信号の境目に常に「０」の１ビットの
ビット信号を挿入する。
を直列データとしてディスクに記録する場合は、この13
ビットの各ワード信号の境目に常に「０」の１ビットの
ビット信号を挿入する。
このエンコーダでは、プログラムロジックアレイPLA1
として７入力、12出力のものを使用すれば済むので、８
入力、13出力のものを使用する場合に比し、IC化された
エンコーダのチップ面積を小さくすることができる。
として７入力、12出力のものを使用すれば済むので、８
入力、13出力のものを使用する場合に比し、IC化された
エンコーダのチップ面積を小さくすることができる。
次に、第５図を参照して、デコーダについて説明す
る。OC2は桁順序制御回路である。入力端子C1〜C6及びC
8〜C13からの13ビットの第２の符号語の第１桁〜第６桁
及び第８桁〜第13桁のビット信号を、この桁順序制御回
路OC2に供給する。尚、13ビットの第２の符号語の第７
桁のビット信号は、上述したように「１」の個数を４に
揃えるためのものであるから、デコードに当たっては除
外する。
る。OC2は桁順序制御回路である。入力端子C1〜C6及びC
8〜C13からの13ビットの第２の符号語の第１桁〜第６桁
及び第８桁〜第13桁のビット信号を、この桁順序制御回
路OC2に供給する。尚、13ビットの第２の符号語の第７
桁のビット信号は、上述したように「１」の個数を４に
揃えるためのものであるから、デコードに当たっては除
外する。
この桁順序制御回路OC2は、桁順序検出回路DETの検出
出力によって制御される。この桁順序検出回路DETで
は、入力端子C8〜C13に供給される第８桁〜第13桁のビ
ット信号から成る６ビットの符号語αと、入力端子C6〜
C1に供給される第６桁〜第１桁のビット信号から成る６
ビットの符号語βの大小関係に応じた検出出力を作成
し、これが桁順序制御回路OC2に供給されることによっ
て、12ビットの符号語の各ビット信号の桁順序の反転、
非反転が制御される。即ち、α＞βのときは１ビットの
検出信号「１」が桁順序制御回路OC2に供給されて、12
ビットの符号語の各ビット信号の桁順序が反転され、α
＜βのときは１ビットの検出信号「０」が桁順序制御回
路OC2に供給され、この場合は桁順序は反転されない。
尚、α＝βの場合は、エラーと判断される。尚、符号語
βを、入力端子C1〜C6に供給される第１桁〜第６桁のビ
ット信号ではなく、その逆の入力端子C6〜C1に供給され
る第６桁〜第１桁のビット信号にて構成することによ
り、エラーによって、27個の符号語及びその27個の符号
語の桁順序を夫々反転したものに夫々対応する他の27個
の符号語で、桁順序を反転してもその値が変わらないも
のがデコーダに入力されても、それを除外することがで
きる。
出力によって制御される。この桁順序検出回路DETで
は、入力端子C8〜C13に供給される第８桁〜第13桁のビ
ット信号から成る６ビットの符号語αと、入力端子C6〜
C1に供給される第６桁〜第１桁のビット信号から成る６
ビットの符号語βの大小関係に応じた検出出力を作成
し、これが桁順序制御回路OC2に供給されることによっ
て、12ビットの符号語の各ビット信号の桁順序の反転、
非反転が制御される。即ち、α＞βのときは１ビットの
検出信号「１」が桁順序制御回路OC2に供給されて、12
ビットの符号語の各ビット信号の桁順序が反転され、α
＜βのときは１ビットの検出信号「０」が桁順序制御回
路OC2に供給され、この場合は桁順序は反転されない。
尚、α＝βの場合は、エラーと判断される。尚、符号語
βを、入力端子C1〜C6に供給される第１桁〜第６桁のビ
ット信号ではなく、その逆の入力端子C6〜C1に供給され
る第６桁〜第１桁のビット信号にて構成することによ
り、エラーによって、27個の符号語及びその27個の符号
語の桁順序を夫々反転したものに夫々対応する他の27個
の符号語で、桁順序を反転してもその値が変わらないも
のがデコーダに入力されても、それを除外することがで
きる。
入力端子C1〜C13に供給される13ビットの第２の符号
語が、例えば「0000011100100」の場合は、α＝「00000
1」、β＝「001001」と成るから、α＜βと成り、この
符号語の桁順序は反転されない。
語が、例えば「0000011100100」の場合は、α＝「00000
1」、β＝「001001」と成るから、α＜βと成り、この
符号語の桁順序は反転されない。
又、入力端子C1〜C13に供給される13ビットの第２の
符号語が、例えば「0001100011000」の場合は、α＝「0
00110」、β＝「000110」と成るから、α＝βと成りか
かる符号はエラーと判断される。
符号語が、例えば「0001100011000」の場合は、α＝「0
00110」、β＝「000110」と成るから、α＝βと成りか
かる符号はエラーと判断される。
PLA2は12入力、７出力のプログラムロジックアレイで
ある。桁順序制御回路OC2からの12ビットの符号語の各
ビット信号を、このプログラムロジックアレイPLA2に供
給し、得られた７ビットの符号語の第１桁〜第７桁のビ
ット信号が出力端子D1〜D7に供給され、桁順序検出回路
DETからの１ビットの検出出力が出力端子D8に供給され
る。かくして、出力端子D1〜D8には、元の８ビットの第
１の符号語が出力されることに成る。
ある。桁順序制御回路OC2からの12ビットの符号語の各
ビット信号を、このプログラムロジックアレイPLA2に供
給し、得られた７ビットの符号語の第１桁〜第７桁のビ
ット信号が出力端子D1〜D7に供給され、桁順序検出回路
DETからの１ビットの検出出力が出力端子D8に供給され
る。かくして、出力端子D1〜D8には、元の８ビットの第
１の符号語が出力されることに成る。
このデコーダでは、プログラムロジックアレイPLA2と
して12入力、７出力のものを使用すれば済むので、13入
力、８出力のものを使用する場合に比し、IC化されたデ
コーダのチップ面積を小さくすることができる。
して12入力、７出力のものを使用すれば済むので、13入
力、８出力のものを使用する場合に比し、IC化されたデ
コーダのチップ面積を小さくすることができる。
尚、エンコーダ及びデコーダはROMテーブルにて構成
することもできる。しかし、IC化されたエンコーダ、デ
コーダのチップ面積を小さくする効果は、プログラムロ
ジックアレイを用いたものの方が大きい。
することもできる。しかし、IC化されたエンコーダ、デ
コーダのチップ面積を小さくする効果は、プログラムロ
ジックアレイを用いたものの方が大きい。
次に、第１図及び第２図を参照して、上述のコード変
換方法及びその逆変換方法を夫々適用した本実施例のエ
ンコーダ及びデコーダの具体例について説明する。
換方法及びその逆変換方法を夫々適用した本実施例のエ
ンコーダ及びデコーダの具体例について説明する。
先ず、第１図を参照して、エンコーダについて説明す
る。PLA3は８入力、12出力のプログラムロジックアレイ
である。８ビットの第１の符号語の第１桁（LSB）〜第
８桁（MSB）のビット信号を、入力端子E2〜E8からプロ
グラムロジックアレイPLA3に供給して、12ビットの符号
語の各桁のビット信号を出力する。この12ビットの符号
語を各桁のビット信号を、パリティ発生手段としての排
他的論理和回路EXORに供給して１ビットのパリティビッ
ト信号を形成する。このパリティビット信号は、パリテ
ィチェックのためではなく、「１」の個数を４に揃える
ためのものである。なお、13ビットの第２の符号語の各
桁のうち、どの桁をパリティビット信号として形成する
かは、13ビットの第２の符号語のいずれの桁を対象とし
てもよい。つまり、このパリティビット信号を形成する
１ビットのビット位置はハードウエアの最適設計で決め
る。また、パリティビット信号を奇数個のビット信号を
用いて形成する場合には排他的論理的和回路EXORの出力
を反転して出力するようにする。プログラムロジックア
レイPLA3より出力された12ビットの符号語の各ビット信
号は、出力端子F1〜F12に供給される。又、出力端子F13
には、排他的論理和回路EXORからのパリティビット信号
を供給される。
る。PLA3は８入力、12出力のプログラムロジックアレイ
である。８ビットの第１の符号語の第１桁（LSB）〜第
８桁（MSB）のビット信号を、入力端子E2〜E8からプロ
グラムロジックアレイPLA3に供給して、12ビットの符号
語の各桁のビット信号を出力する。この12ビットの符号
語を各桁のビット信号を、パリティ発生手段としての排
他的論理和回路EXORに供給して１ビットのパリティビッ
ト信号を形成する。このパリティビット信号は、パリテ
ィチェックのためではなく、「１」の個数を４に揃える
ためのものである。なお、13ビットの第２の符号語の各
桁のうち、どの桁をパリティビット信号として形成する
かは、13ビットの第２の符号語のいずれの桁を対象とし
てもよい。つまり、このパリティビット信号を形成する
１ビットのビット位置はハードウエアの最適設計で決め
る。また、パリティビット信号を奇数個のビット信号を
用いて形成する場合には排他的論理的和回路EXORの出力
を反転して出力するようにする。プログラムロジックア
レイPLA3より出力された12ビットの符号語の各ビット信
号は、出力端子F1〜F12に供給される。又、出力端子F13
には、排他的論理和回路EXORからのパリティビット信号
を供給される。
尚、この13ビットの第２の符号語の各桁のビット信号
を直列データとしてディスクに記録する場合は、この13
ビットの各ワード信号の境目に常に「０」の１ビットの
ビット信号を挿入する。
を直列データとしてディスクに記録する場合は、この13
ビットの各ワード信号の境目に常に「０」の１ビットの
ビット信号を挿入する。
このエンコーダでは、プログラムロジックアレイPLA3
として８入力、12出力のものを使用すれば済み、１出力
分のビット信号に付いては排他的論理回路EXORで生成し
てやればよいので、８入力、13出力のものを使用する場
合に比し、IC化されたエンコーダのチップ面積を小さく
することができる。
として８入力、12出力のものを使用すれば済み、１出力
分のビット信号に付いては排他的論理回路EXORで生成し
てやればよいので、８入力、13出力のものを使用する場
合に比し、IC化されたエンコーダのチップ面積を小さく
することができる。
次に、第２図を参照して、デコーダについて説明す
る。入力端子G2〜G13からの13ビットの第２の符号語の
第１桁〜第12桁のビット信号を、プログラムロジックア
レイPLA4に供給する。尚、入力端子G1からの13ビットの
第２の符号語の第１桁のビット信号は、上述したように
「１」の個数を４に揃えるためのものであるから、デコ
ードに当たっては除外する。つまり、第１桁のビット信
号はdon′t careとして扱われる。なお、このdon′t ca
reとして扱われるビット信号は第１桁〜第13桁のうち任
意ものでよい。つまり、この１ビットのビット位置はハ
ードウエアの最適設計で決める。
る。入力端子G2〜G13からの13ビットの第２の符号語の
第１桁〜第12桁のビット信号を、プログラムロジックア
レイPLA4に供給する。尚、入力端子G1からの13ビットの
第２の符号語の第１桁のビット信号は、上述したように
「１」の個数を４に揃えるためのものであるから、デコ
ードに当たっては除外する。つまり、第１桁のビット信
号はdon′t careとして扱われる。なお、このdon′t ca
reとして扱われるビット信号は第１桁〜第13桁のうち任
意ものでよい。つまり、この１ビットのビット位置はハ
ードウエアの最適設計で決める。
PLA4は12入力、８出力のプログラムロジックアレイで
ある。このプログラムロジックアレイPLA4は８ビットの
符号語の各桁のビット信号を出力端子H1〜H8に出力す
る。かくして、出力端子H1〜H8には、元の８ビットの第
１の符号語が出力されることに成る。
ある。このプログラムロジックアレイPLA4は８ビットの
符号語の各桁のビット信号を出力端子H1〜H8に出力す
る。かくして、出力端子H1〜H8には、元の８ビットの第
１の符号語が出力されることに成る。
このデコーダでは、プログラムロジックアレイPLA4と
して12入力、８出力のものを使用すれば済み、１入力分
のビット信号はdon′t careとして扱われて実質的に変
換より除外されるので、13入力、８出力のものを使用す
る場合に比し、IC化されたデコーダのチップ面積を小さ
くすることができる。
して12入力、８出力のものを使用すれば済み、１入力分
のビット信号はdon′t careとして扱われて実質的に変
換より除外されるので、13入力、８出力のものを使用す
る場合に比し、IC化されたデコーダのチップ面積を小さ
くすることができる。
尚、エンコーダ及びデコーダはROMテーブルにて構成
することもできる。しかし、IC化されたエンコーダ、デ
コーダのチップ面積を小さくする効果は、プログラムロ
ジックアレイを用いたものの方が大きい。
することもできる。しかし、IC化されたエンコーダ、デ
コーダのチップ面積を小さくする効果は、プログラムロ
ジックアレイを用いたものの方が大きい。
主要な発明の内の１つによれば、ｎビットの第２の符
号語は、ビット１の数が所定個数含まれるように設定さ
れ、上記ｍビットの第１の符号語がｎ−１ビットの符号
語に変換され、上記ｎ−１ビットから上記所定個数の条
件を満足するように残りの１ビットが生成されて上記ｍ
ビットの第１の符号語が上記ｎビットの第２の符号語に
変換されるので、１ビット分だけ回路構成が小さくさ
れ、コード変換及びその逆変換に用いるIC化されたエン
コーダ及びデコーダのチップ面積を小さくすることがで
きるという効果がある。
号語は、ビット１の数が所定個数含まれるように設定さ
れ、上記ｍビットの第１の符号語がｎ−１ビットの符号
語に変換され、上記ｎ−１ビットから上記所定個数の条
件を満足するように残りの１ビットが生成されて上記ｍ
ビットの第１の符号語が上記ｎビットの第２の符号語に
変換されるので、１ビット分だけ回路構成が小さくさ
れ、コード変換及びその逆変換に用いるIC化されたエン
コーダ及びデコーダのチップ面積を小さくすることがで
きるという効果がある。
第１図はこの発明の一実施例のコード変換方法を適用し
たエンコーダの一例を示すブロック線図、第２図はこの
発明の一実施例のコード変換方法の逆変換方法を適用し
たデコーダの一例を示すブロック線図、第３図Ａ〜Ｃは
この発明の基本原理の変換テーブルを示す表図、第４図
はこの発明の基本原理のコード変換方法を適用したエン
コードの一例を示すブロック線図、第５図はこの発明の
基本原理のコード変換方法の逆変換方法を適用したデコ
ーダの一例を示すブロック線図である。 PLA1,PLA2,PLA3,PLA4は夫々プログラムロジックアレ
イ、OC1,OC2は夫々桁順序制御回路、PGはパリティ発生
回路、DETは桁順序検出回路、EXORは排他的論理和回路
である。
たエンコーダの一例を示すブロック線図、第２図はこの
発明の一実施例のコード変換方法の逆変換方法を適用し
たデコーダの一例を示すブロック線図、第３図Ａ〜Ｃは
この発明の基本原理の変換テーブルを示す表図、第４図
はこの発明の基本原理のコード変換方法を適用したエン
コードの一例を示すブロック線図、第５図はこの発明の
基本原理のコード変換方法の逆変換方法を適用したデコ
ーダの一例を示すブロック線図である。 PLA1,PLA2,PLA3,PLA4は夫々プログラムロジックアレ
イ、OC1,OC2は夫々桁順序制御回路、PGはパリティ発生
回路、DETは桁順序検出回路、EXORは排他的論理和回路
である。
Claims (2)
- 【請求項１】ｍビットの第１の符号語をｎ（但し、ｎ＞
ｍ）ビットの第２の符号語に変換するコード変換方法に
おいて、 上記ｎビットの第２の符号語は、ビット１の数が所定個
数含まれるように設定され、上記ｍビットの第１の符号
語をｎ−１ビットの符号語に変換すると共に、 上記ｎ−１ビットから上記所定個数の条件を満足するよ
うに残りの１ビットを生成して上記ｍビットの第１の符
号語を上記ｎビットの第２の符号語に変換するようにし
たことを特徴とするコード変換方法。 - 【請求項２】ｍビットの第１の符号語をｎ（但し、ｎ＞
ｍ）ビットの第２の符号語に変換するコード変換方法に
おいて、 上記ｎビットの第２の符号語は、ビット１の数が所定個
数含まれるように設定されると共に特定桁の１、０に応
じて桁順序を制御して、上記ｍビットの第１の符号語を
ｎ−１ビットの符号語に変換すると共に、 上記ｎ−１ビットから上記所定個数の条件を満足するよ
うに残りの１ビットを生成して上記ｍビットの第１の符
号語を上記ｍビットの第２の符号語に変換するようにし
たことを特徴とするコード変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249245A JP2600148B2 (ja) | 1986-10-20 | 1986-10-20 | コード変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249245A JP2600148B2 (ja) | 1986-10-20 | 1986-10-20 | コード変換方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23524296A Division JP2697729B2 (ja) | 1996-09-05 | 1996-09-05 | デコード装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63103520A JPS63103520A (ja) | 1988-05-09 |
| JP2600148B2 true JP2600148B2 (ja) | 1997-04-16 |
Family
ID=17190084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249245A Expired - Lifetime JP2600148B2 (ja) | 1986-10-20 | 1986-10-20 | コード変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600148B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127851A (ja) * | 1983-12-14 | 1985-07-08 | Matsushita Electric Ind Co Ltd | デイジタル伝送方法 |
| JPS60167550A (ja) * | 1984-02-09 | 1985-08-30 | Nec Corp | 符号変換装置 |
-
1986
- 1986-10-20 JP JP61249245A patent/JP2600148B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63103520A (ja) | 1988-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |