JPS63103520A - コ−ド変換方法 - Google Patents
コ−ド変換方法Info
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- JPS63103520A JPS63103520A JP24924586A JP24924586A JPS63103520A JP S63103520 A JPS63103520 A JP S63103520A JP 24924586 A JP24924586 A JP 24924586A JP 24924586 A JP24924586 A JP 24924586A JP S63103520 A JPS63103520 A JP S63103520A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 31
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- 238000010586 diagram Methods 0.000 description 4
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- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- 102100029075 Exonuclease 1 Human genes 0.000 description 1
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- 101710096328 Phospholipase A2 Proteins 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
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- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はｍビットの第２の符号語をｎ（但し、ｎ＞ｍ
）ビットの第２の符号語に変換するコード変換方法に関
する。
）ビットの第２の符号語に変換するコード変換方法に関
する。
この発明はｍビットの第１の符号語をｎ（但し、ｎ＞ｍ
）ビットの第２の符号語に変換するコード変換方法にお
いて、ｎビットの第２の符号語は、ビット１の数が所定
個数含まれるように設定され、ｍビットの第１の符号語
をｎ−１ビットの符号語に変換すると共に、ｎ−１ビッ
トから残りの１ビットを生成してｍビットの第１の符号
語をｎビットの第２の符号語に変換するようにすること
により、１ビット分だけ回路構成が低減され、そのコー
ド変換及びその逆変換に用いるＩＣ化されたエンコーダ
及びデコーダのチップ面積を小さくするようにしたもの
である。
）ビットの第２の符号語に変換するコード変換方法にお
いて、ｎビットの第２の符号語は、ビット１の数が所定
個数含まれるように設定され、ｍビットの第１の符号語
をｎ−１ビットの符号語に変換すると共に、ｎ−１ビッ
トから残りの１ビットを生成してｍビットの第１の符号
語をｎビットの第２の符号語に変換するようにすること
により、１ビット分だけ回路構成が低減され、そのコー
ド変換及びその逆変換に用いるＩＣ化されたエンコーダ
及びデコーダのチップ面積を小さくするようにしたもの
である。
従来、符号量干渉の回避、磁化反転間隔の確保、セルフ
クロック等のために、ｍビットの第１の符号語をｎ（但
し、ｎ＞ｍ）ビットの第２の符号語にコード変換するこ
とが行われているが、そのためのエンコーダは、ｍ入力
、ｎ出力のプログラムロジックアレイ （ＩＣにて構成
されている）にて構成し、又、それを逆変換するための
デコーダ（同様にＩＣにて構成されている）はｎ人力、
ｍ出力のプログラムロジックアレイにて構成していた。
クロック等のために、ｍビットの第１の符号語をｎ（但
し、ｎ＞ｍ）ビットの第２の符号語にコード変換するこ
とが行われているが、そのためのエンコーダは、ｍ入力
、ｎ出力のプログラムロジックアレイ （ＩＣにて構成
されている）にて構成し、又、それを逆変換するための
デコーダ（同様にＩＣにて構成されている）はｎ人力、
ｍ出力のプログラムロジックアレイにて構成していた。
このため、かかる従来のエンコーダ及びデｍｌ −ダは
いずれもそのチップ面積が大きく成ると言う欠点があっ
た。
いずれもそのチップ面積が大きく成ると言う欠点があっ
た。
この発明は斯る点に鑑みてなされたもので、１ビット分
だけ回路構成を低減し、コード変換及びその逆変換に用
いるＩＣ化されたエンコーダ及びデコーダの千ツブ面積
を小さくすることきできるコード変換方法を提供するも
のである。
だけ回路構成を低減し、コード変換及びその逆変換に用
いるＩＣ化されたエンコーダ及びデコーダの千ツブ面積
を小さくすることきできるコード変換方法を提供するも
のである。
この発明のコード変換方法は、ｍビットの第１の符Ｊ＋
語をｎ （但し、Ｈ＞ｍ）ビットの第２の符号語に変換
するコード変換方法において、ｎビットの第２の符号工
！シは、ビフｌ−１の数が所定＋１Ｍ数含まれるように
設定され、ｍビットの第１の符号語を【１−１ビットの
符号語に変換すると共に、ｎ −１ビットから残りの１
ビットを生成してｍビットの第１の符号語をｎビットの
第２の符号語に変換するようにしている。
語をｎ （但し、Ｈ＞ｍ）ビットの第２の符号語に変換
するコード変換方法において、ｎビットの第２の符号工
！シは、ビフｌ−１の数が所定＋１Ｍ数含まれるように
設定され、ｍビットの第１の符号語を【１−１ビットの
符号語に変換すると共に、ｎ −１ビットから残りの１
ビットを生成してｍビットの第１の符号語をｎビットの
第２の符号語に変換するようにしている。
ｎビットの第２の符号語は、ビットの数が所定個数含ま
れるように設定し、ｍビットの第１の符号語をｎ−１ビ
ットの符号語に変換すると共に、ｎ−１ビットから残り
の１ビットを生成してｍビットの第１の符号語をｎビッ
トの第２の符号語に変換する。これにより、１ビット分
だけ回路構成が低減され、そのコード変換及びその逆変
換に用いるＩＣ化されたエンコーダ及びデコーダのチッ
プ面積を小さくすることができる。
れるように設定し、ｍビットの第１の符号語をｎ−１ビ
ットの符号語に変換すると共に、ｎ−１ビットから残り
の１ビットを生成してｍビットの第１の符号語をｎビッ
トの第２の符号語に変換する。これにより、１ビット分
だけ回路構成が低減され、そのコード変換及びその逆変
換に用いるＩＣ化されたエンコーダ及びデコーダのチッ
プ面積を小さくすることができる。
先ず、８ビットの第１の符号語を１３ビットの第２の符
号語に変換する場合を例にとり、この発明の基本原理を
第３図〜第５図を用いて説明する。
号語に変換する場合を例にとり、この発明の基本原理を
第３図〜第５図を用いて説明する。
このコード変換は、例えば光学式ディスク、光−磁気デ
ィスク、磁気ディスク等に対する記録再生装置又は再生
装置におけるエンコーダに通用される。
ィスク、磁気ディスク等に対する記録再生装置又は再生
装置におけるエンコーダに通用される。
１３ビットの第２の符号語は、２１Ｊ個の１３ビットの
符号語の内、２７個の符号語及びその２７個の符号語の
桁順序を夫々反転したものに夫々対応する他の２７個の
符Ｊ＋語で、桁順序の反転によってその値が・異なるも
のが割当られる。ここでは、１３ビットの第２の符号語
として、２１３個の１３ビットの符号語から、上述の条
件と共に次の条件を満足する２′間の１３ビットの符号
語を選択するように５している。
符号語の内、２７個の符号語及びその２７個の符号語の
桁順序を夫々反転したものに夫々対応する他の２７個の
符Ｊ＋語で、桁順序の反転によってその値が・異なるも
のが割当られる。ここでは、１３ビットの第２の符号語
として、２１３個の１３ビットの符号語から、上述の条
件と共に次の条件を満足する２′間の１３ビットの符号
語を選択するように５している。
ａ）ｒｌＪの１因数を４にする。
ｂ）ｒｌＪとＩ’ｌＪとの間には、「０」が全くないが
、「０」が有る場合には、２個以上連続するようにする
。
、「０」が有る場合には、２個以上連続するようにする
。
Ｃ）ｒｌＪが連続する場合は、その連Ｖｔ個数は３以下
とする。但し、先頭及び最後尾の「１」の連続（１Ｍ数
は２にする。
とする。但し、先頭及び最後尾の「１」の連続（１Ｍ数
は２にする。
２ ” ｌｌＡｌの１３ビットの符号語の内、上述の条
件ａ）〜Ｃ）を満足するものは２９５個あるので、この
内２５６個を選択する。又、桁順序の反転によって値が
変化しない符号語は７個ある。
件ａ）〜Ｃ）を満足するものは２９５個あるので、この
内２５６個を選択する。又、桁順序の反転によって値が
変化しない符号語は７個ある。
尚、ディスクからの再生信号の各ワード信号から複数個
の高レベルのビット信号を抽出し、この高レベルのビッ
ト（ｉ号は「１」であると判定するために、その判定に
要する高レベルのビット信号の四散を、条件ａ）のよう
に設定すれば、第２の符号語のビット数をあまり増やさ
ずにその判定を確実にできる。
の高レベルのビット信号を抽出し、この高レベルのビッ
ト（ｉ号は「１」であると判定するために、その判定に
要する高レベルのビット信号の四散を、条件ａ）のよう
に設定すれば、第２の符号語のビット数をあまり増やさ
ずにその判定を確実にできる。
又、符号量干渉を回避するために、上述の条件ｂ）を設
定する。条件ｂ）を、「１」と「１」との間に、ｒＯＪ
がある場合には、１個以上連続するようにするときは、
第２の符号語は１１ビットで済むが、ディスクの記録密
度が高い場合は、それだけ符号量干渉の可能性は高く成
る。
定する。条件ｂ）を、「１」と「１」との間に、ｒＯＪ
がある場合には、１個以上連続するようにするときは、
第２の符号語は１１ビットで済むが、ディスクの記録密
度が高い場合は、それだけ符号量干渉の可能性は高く成
る。
第３図へ〜Ｃに変換テーブルの一例を示し、これによれ
ば８ビットの第１の符号４６ ｒ ｏ ｏ ｏ ｏ 。
ば８ビットの第１の符号４６ ｒ ｏ ｏ ｏ ｏ 。
０００」〜ｒ０１１１１１１１Ｊに夫々対応する１３ビ
ットの第２の符号語の夫々の桁順序を反転したものが、
８ビットの第１の符号語ｒ１０００００００」〜ｒｌｌ
ｌｌｌｌｌｌＪに夫々対応する１３ビットの第２の符号
語に夫々対応していることが分かる。
ットの第２の符号語の夫々の桁順序を反転したものが、
８ビットの第１の符号語ｒ１０００００００」〜ｒｌｌ
ｌｌｌｌｌｌＪに夫々対応する１３ビットの第２の符号
語に夫々対応していることが分かる。
次に、第４図及び第５図を参照して、」二連のコード変
換方法及びその逆変換方法を夫々通用したエンコーダ及
びデコーダの具体例について説明す゛る。
換方法及びその逆変換方法を夫々通用したエンコーダ及
びデコーダの具体例について説明す゛る。
先ず、第４図を参照して、エンコーダについて説明する
。ＰＬＡｒは７人力、１２出力のプログラムロジックア
レイである。８ビットの第１の符号語の第１桁（Ｌ Ｓ
Ｂ）〜第７桁（２３Ｂ）のビット信号を、入力端子Ａ
１〜Ａ７からプログラムロジックアレイＰ Ｌ、 Ａ
１に供給して、１２ビットの符号、８？Ｊの各桁のビッ
ト信号を出力する。この１２ビットの符号語の各桁のビ
ット信号を、パリティ発生回路ＰＧに供給して１ビット
のパリティビット信号を形成するゆこのパリティピッ１
−信号は、パリティチェックのためではなく、「１」の
（固数を４に揃えるためのものである。史に、この１２
ピッ１−の符号語の各桁のピッｌ−信号を、桁順序制御
回路ＯＣ１に供給し、これより出力された１２ビットの
符号語の各ビット信号は、出力端子８１〜Ｂｔ、及び８
８〜Ｂ１３に供給される。又、出力端子Ｂ７には、パリ
ティ発生回路ＰＧからのパリティビット信号が供給され
る。そして、入力端子Ａ１１からの、８ビットの第１の
符号語の第８桁（ＭＳＲ）のビット信号を桁順序制御信
号として桁順序制御回路ＯＣＩに供給する。尚、桁順序
制御ｆａ号は、８ビットの第１の符号語のいずれの桁の
ピッｌ−信号を用いても良い。
。ＰＬＡｒは７人力、１２出力のプログラムロジックア
レイである。８ビットの第１の符号語の第１桁（Ｌ Ｓ
Ｂ）〜第７桁（２３Ｂ）のビット信号を、入力端子Ａ
１〜Ａ７からプログラムロジックアレイＰ Ｌ、 Ａ
１に供給して、１２ビットの符号、８？Ｊの各桁のビッ
ト信号を出力する。この１２ビットの符号語の各桁のビ
ット信号を、パリティ発生回路ＰＧに供給して１ビット
のパリティビット信号を形成するゆこのパリティピッ１
−信号は、パリティチェックのためではなく、「１」の
（固数を４に揃えるためのものである。史に、この１２
ピッ１−の符号語の各桁のピッｌ−信号を、桁順序制御
回路ＯＣ１に供給し、これより出力された１２ビットの
符号語の各ビット信号は、出力端子８１〜Ｂｔ、及び８
８〜Ｂ１３に供給される。又、出力端子Ｂ７には、パリ
ティ発生回路ＰＧからのパリティビット信号が供給され
る。そして、入力端子Ａ１１からの、８ビットの第１の
符号語の第８桁（ＭＳＲ）のビット信号を桁順序制御信
号として桁順序制御回路ＯＣＩに供給する。尚、桁順序
制御ｆａ号は、８ビットの第１の符号語のいずれの桁の
ピッｌ−信号を用いても良い。
そして、桁順序制御回路ＯＣ１では、１ビア）の桁順序
制御信号が例えば「０」のときは、１２ビットの符号語
の各入力ビッＨｓ号を非反転で出力し、「１」のときは
１２ビットの符号語の各人力ビット信号の桁順序を反転
して出力する。尚、１３ビットの符号語の各桁のビット
信号の桁順序を反転した場合、第７桁のビット信号の値
は変化することはないので、桁順序制御回路ＯＣ１では
１３ビットの符号の各ビット信号の内、ｖ５７桁のビッ
ト信号を除いて桁順序の反転を行っている。
制御信号が例えば「０」のときは、１２ビットの符号語
の各入力ビッＨｓ号を非反転で出力し、「１」のときは
１２ビットの符号語の各人力ビット信号の桁順序を反転
して出力する。尚、１３ビットの符号語の各桁のビット
信号の桁順序を反転した場合、第７桁のビット信号の値
は変化することはないので、桁順序制御回路ＯＣ１では
１３ビットの符号の各ビット信号の内、ｖ５７桁のビッ
ト信号を除いて桁順序の反転を行っている。
第３図Ｂによれば、８ビットの第１の符号語ｒｏ１１１
１１１１Ｊが、１３ビットのｆＴ号冶１”１００ＯＯＯ
Ｏ１００ＯＩＩＪにコード変換される。そして、第３図
Ｃによれば、８ビットの第１の符号語ｒｌ １１１１１
１１Ｊが、１３ビットの符号語１’１１０００１０００
０００１Ｊにコード変換され、これはｒｌｏｏｏｏｏｏ
ｌｏｏｏｌｌＪの桁）Ｉｌ］Ｉ％を反転したものに相当
することが分かる。
１１１１Ｊが、１３ビットのｆＴ号冶１”１００ＯＯＯ
Ｏ１００ＯＩＩＪにコード変換される。そして、第３図
Ｃによれば、８ビットの第１の符号語ｒｌ １１１１１
１１Ｊが、１３ビットの符号語１’１１０００１０００
０００１Ｊにコード変換され、これはｒｌｏｏｏｏｏｏ
ｌｏｏｏｌｌＪの桁）Ｉｌ］Ｉ％を反転したものに相当
することが分かる。
面、この１３ビットの第２の符号語の各桁のビットイ８
号を直列データとし°ζディスクに配録する場合は、こ
の１３ビットの各ワード信号の境目に當に「０」の１ビ
ットのビット信号を挿入する。
号を直列データとし°ζディスクに配録する場合は、こ
の１３ビットの各ワード信号の境目に當に「０」の１ビ
ットのビット信号を挿入する。
このエンコーダでは、プロゲラムロジンクアレイＰ Ｌ
Ａ ！として７人力、１２出力のものを使用すれば済
むので、８人力、１３出力のものを使用する場合に比し
、ＩＣ化されたエンコーダのチップ面積を小さくするこ
とができる。
Ａ ！として７人力、１２出力のものを使用すれば済
むので、８人力、１３出力のものを使用する場合に比し
、ＩＣ化されたエンコーダのチップ面積を小さくするこ
とができる。
次に、第５図を参照して、デ：１−ダについて説明する
。ＯＣ２は桁順序制御回路である。入力端イＣ１”＝
Ｃ６及びＣ＋＋＝Ｃｔｘからの１３ビットの第２の符号
語の第１桁〜第６桁及び第８桁〜第１３桁のビット信号
を、この桁順序制御回路ＯＣ２に供給する。面、１３ビ
ットの第２の符号語の第７桁のビット信号は、上述した
ように「１」の個数を４に揃えるためのものであるから
、デコードに当たっては除外する。
。ＯＣ２は桁順序制御回路である。入力端イＣ１”＝
Ｃ６及びＣ＋＋＝Ｃｔｘからの１３ビットの第２の符号
語の第１桁〜第６桁及び第８桁〜第１３桁のビット信号
を、この桁順序制御回路ＯＣ２に供給する。面、１３ビ
ットの第２の符号語の第７桁のビット信号は、上述した
ように「１」の個数を４に揃えるためのものであるから
、デコードに当たっては除外する。
この桁順序制御回路ＯＣ２は、桁順序検出回路ＤＥＴの
検出出力によって制御される。この桁順序検出回路ＤＥ
Ｔでは、入力端子Ｃ＋）〜Ｃ１３に供給される第８桁〜
第１３桁のビット信号から成る６ビットの符号語αと、
入力端子Ｃｃ ”−Ｃ１に供給される第６桁〜第１桁の
ビット信号から成る６ビットの符号語βの大小関係に応
じた検出出力を作成し、これが桁順序制御回路ＯＣ２に
供給されることによって、１２ビットの符号語の各ビッ
ト信号の桁順序の反転、非反転が制御される。即ち、α
〉βのときは１ビー、＋−の検出信号「１」が桁順子制
御回路ＯＣ２に供給されて、１２ビットの符号語の各ビ
ット信号の桁順序が反転され、αくβのときは１ビット
の検出信号ｒＯＪが桁順子制御回路ＯＣ２に供給され、
この場合は桁順序は反転されない。尚、α−βの場合は
、エラーと判断される。
検出出力によって制御される。この桁順序検出回路ＤＥ
Ｔでは、入力端子Ｃ＋）〜Ｃ１３に供給される第８桁〜
第１３桁のビット信号から成る６ビットの符号語αと、
入力端子Ｃｃ ”−Ｃ１に供給される第６桁〜第１桁の
ビット信号から成る６ビットの符号語βの大小関係に応
じた検出出力を作成し、これが桁順序制御回路ＯＣ２に
供給されることによって、１２ビットの符号語の各ビッ
ト信号の桁順序の反転、非反転が制御される。即ち、α
〉βのときは１ビー、＋−の検出信号「１」が桁順子制
御回路ＯＣ２に供給されて、１２ビットの符号語の各ビ
ット信号の桁順序が反転され、αくβのときは１ビット
の検出信号ｒＯＪが桁順子制御回路ＯＣ２に供給され、
この場合は桁順序は反転されない。尚、α−βの場合は
、エラーと判断される。
尚、符号語βを、入力端子Ｃｓ〜Ｃ１８に供給される第
１桁〜第６桁のビット信号ではなく、その逆の人力＋’
４−Ｊ’ Ｃ、；〜Ｃ１に供給される第６桁〜第１桁の
ビット（１１号にて構成することにより、エラーによっ
て、２７個の符号語及びその２１個の符号語の桁順序を
夫々反転したものに夫々対応する他の２′個の符号ｉ６
で、桁順序を反転してもその値が変わらないものがデコ
ーダに人力されても、それを除外することができる。
１桁〜第６桁のビット信号ではなく、その逆の人力＋’
４−Ｊ’ Ｃ、；〜Ｃ１に供給される第６桁〜第１桁の
ビット（１１号にて構成することにより、エラーによっ
て、２７個の符号語及びその２１個の符号語の桁順序を
夫々反転したものに夫々対応する他の２′個の符号ｉ６
で、桁順序を反転してもその値が変わらないものがデコ
ーダに人力されても、それを除外することができる。
入力端子Ｃｉ〜ＣＩＪに供給される１３ビットの第２の
符号語が、例えばｒｏｏｏｏｏｌｌｌｏｏｌｏｏ」の場
合は、α＝ｒ０００００］Ｊ、β＝ｒｏｏｔｏｏｉ」と
成るから、α〈βと成り、この符号語の桁用序は反転さ
れない。
符号語が、例えばｒｏｏｏｏｏｌｌｌｏｏｌｏｏ」の場
合は、α＝ｒ０００００］Ｊ、β＝ｒｏｏｔｏｏｉ」と
成るから、α〈βと成り、この符号語の桁用序は反転さ
れない。
又、入力端子Ｃ１〜Ｃ１〕に供給される１３ビットの第
２の符号語が、例えばｒｏｏｏｌｌｏｏｏｌｌｏｏｏＪ
の場合は、α−ｒ０００１１０Ｊ、β＝ｒ０００１１０
Ｊと成るから、α−βと成りかかる符号はエラーと′間
断される。
２の符号語が、例えばｒｏｏｏｌｌｏｏｏｌｌｏｏｏＪ
の場合は、α−ｒ０００１１０Ｊ、β＝ｒ０００１１０
Ｊと成るから、α−βと成りかかる符号はエラーと′間
断される。
Ｐｌ、Ａ２は１２人力、７出力のプロゲラムロジンクア
レイである。桁順子制御回路ＯＣ２からの１２ビ、トの
符号語の各ビット信号を、このプログラムロジックアレ
イＰ Ｌ Ａ ２に供給し、ｉｉＩθれた７ビットの符
号語の第１桁〜第７桁のビット信号が出力端イＤ１〜Ｄ
７に供給され、桁順序検出回路ＤＥ’ｒからの１ビット
の１！！、出出力が出力８１子Ｄ８に供給される。かく
して、出力端子Ｄ１〜Ｄｏには、元の８ビットの第１の
符号語が出力されることに成る。
レイである。桁順子制御回路ＯＣ２からの１２ビ、トの
符号語の各ビット信号を、このプログラムロジックアレ
イＰ Ｌ Ａ ２に供給し、ｉｉＩθれた７ビットの符
号語の第１桁〜第７桁のビット信号が出力端イＤ１〜Ｄ
７に供給され、桁順序検出回路ＤＥ’ｒからの１ビット
の１！！、出出力が出力８１子Ｄ８に供給される。かく
して、出力端子Ｄ１〜Ｄｏには、元の８ビットの第１の
符号語が出力されることに成る。
このデコーダでは、プログラムロジックアＬ・イＰＬＡ
２として１２人力、７出力のものを使用すれば済むので
、１３人力、８出力のものを使用する場合に比し、ＩＣ
化されたデコーダのチップ面積を小さくすることができ
る。
２として１２人力、７出力のものを使用すれば済むので
、１３人力、８出力のものを使用する場合に比し、ＩＣ
化されたデコーダのチップ面積を小さくすることができ
る。
向、エンコーダ及びデコーダはＲＯＭテーブルにて構成
することもできる。しかし、ＩＣ化されたエンコーダ、
デコーダのチップ面積を小さくする効果は、プロゲラム
ロジンクアレイを用いたものの方が大きい。
することもできる。しかし、ＩＣ化されたエンコーダ、
デコーダのチップ面積を小さくする効果は、プロゲラム
ロジンクアレイを用いたものの方が大きい。
次に、第１図及び第２図を参照して、上述のコード変換
方法及びその逆変換方法を夫々適用した本実施例のエン
コーダ及びデコーダの具体例について説明する。
方法及びその逆変換方法を夫々適用した本実施例のエン
コーダ及びデコーダの具体例について説明する。
先ず、第１図を参ｐ、＜４ して、エンコーダについて
説明する。Ｐ Ｌ、 Ａ 〕は８８人力１２出力のプロ
グラム【１シツクアレイである。８ビットの第１の符号
語の第１桁（Ｌ Ｓ Ｐ、 ）〜第８桁（ＭＳＢ）のビ
ット信号を、入力端子Ｅ２〜巳８からプログラム［＋シ
ックアレイＩ’ＬＡｘに供給して、１２ビットの符号語
の各桁のと７１・信号を出力する。この１２ビットの符
号語の各桁のビット信号を、パリティ発生手段としての
排他的論理和回路ｆ！ＸＯＲに供給して１ビットのパリ
ティピット信号を形成する。このパリティビット（３号
番よ、パリティチェックのためではなく、ｒｌＪの個数
を４に揃えるためのものである。なお、１３ビットの第
２の符号語の各桁のうち、どの桁をパリティビット信号
として形成するかは、１３ビットの第２の符号語のいず
れの桁を対象としてもよい、つまり、このパリティピッ
ト信号を形成する１ビットのビット位置はハードウェア
の最適設計で決める。また、パリティピット信号を奇数
個のビット信号を用いて−ｒ形成する場合には排他的論
理的和回路ＥＸＯＩ？の出力を反転して出力するように
する。プログラムロジックアレイＰＬＡ）より出力され
た１２ビットの符号語の各ビット信号は、出力端子Ｆ！
〜Ｆｒｙに供給される。
説明する。Ｐ Ｌ、 Ａ 〕は８８人力１２出力のプロ
グラム【１シツクアレイである。８ビットの第１の符号
語の第１桁（Ｌ Ｓ Ｐ、 ）〜第８桁（ＭＳＢ）のビ
ット信号を、入力端子Ｅ２〜巳８からプログラム［＋シ
ックアレイＩ’ＬＡｘに供給して、１２ビットの符号語
の各桁のと７１・信号を出力する。この１２ビットの符
号語の各桁のビット信号を、パリティ発生手段としての
排他的論理和回路ｆ！ＸＯＲに供給して１ビットのパリ
ティピット信号を形成する。このパリティビット（３号
番よ、パリティチェックのためではなく、ｒｌＪの個数
を４に揃えるためのものである。なお、１３ビットの第
２の符号語の各桁のうち、どの桁をパリティビット信号
として形成するかは、１３ビットの第２の符号語のいず
れの桁を対象としてもよい、つまり、このパリティピッ
ト信号を形成する１ビットのビット位置はハードウェア
の最適設計で決める。また、パリティピット信号を奇数
個のビット信号を用いて−ｒ形成する場合には排他的論
理的和回路ＥＸＯＩ？の出力を反転して出力するように
する。プログラムロジックアレイＰＬＡ）より出力され
た１２ビットの符号語の各ビット信号は、出力端子Ｆ！
〜Ｆｒｙに供給される。
又、出力端子Ｆｌ〕には、排他的論理和回路ＥＸＯＲか
らのパリティピット信号が供給される。
らのパリティピット信号が供給される。
尚、この１３ビットの第２の符号語の各桁のビット信号
を直列データとしてディスクに記録する場合は、この１
３ビットの各ワード信号の境目に常に「０」の１ビット
のビット信号を挿入する。
を直列データとしてディスクに記録する場合は、この１
３ビットの各ワード信号の境目に常に「０」の１ビット
のビット信号を挿入する。
このエンコーダでは、プログラムロジックアレイＰＬＡ
３として８人力、１２出力のものを使用すれば済み、１
出力分のビット信号に付いては排他的論理和回路ＥＸＯ
Ｒで生成してやればよいので、８人力、１３出力のもの
を使用する場合に比し、ｒｃ化されたエンコーダのチッ
プ面積を小さくすることができる。
３として８人力、１２出力のものを使用すれば済み、１
出力分のビット信号に付いては排他的論理和回路ＥＸＯ
Ｒで生成してやればよいので、８人力、１３出力のもの
を使用する場合に比し、ｒｃ化されたエンコーダのチッ
プ面積を小さくすることができる。
次に、第２図を参照して、デコーダについて説明する。
入力端子０２〜ＧＩＪからの１３ビットの第２の符号語
の第１桁〜第１２桁のビット信号を、プログラムロジッ
クアレイＰＬＡ４に供給する。尚、入力端子〔ン１から
の１３ビットの第２の符号語の第１桁のビット（’Ｒ号
は、上述したように「１」の個数を４に揃えるためのも
のであるから、デコードに当たっては除外する。つまり
、第１桁のビット信号はｄｏｎ’ Ｌ ｃａｒｅとし
て扱われる。なお、このｄｏｎ’ｔ ｃａｒｅとして
扱われるビット信号は第１桁〜第１３桁のうら任怠もの
でよい。つまり、この１ビットのビット位置はハードウ
ェアの最適設計で決める。
の第１桁〜第１２桁のビット信号を、プログラムロジッ
クアレイＰＬＡ４に供給する。尚、入力端子〔ン１から
の１３ビットの第２の符号語の第１桁のビット（’Ｒ号
は、上述したように「１」の個数を４に揃えるためのも
のであるから、デコードに当たっては除外する。つまり
、第１桁のビット信号はｄｏｎ’ Ｌ ｃａｒｅとし
て扱われる。なお、このｄｏｎ’ｔ ｃａｒｅとして
扱われるビット信号は第１桁〜第１３桁のうら任怠もの
でよい。つまり、この１ビットのビット位置はハードウ
ェアの最適設計で決める。
Ｐ Ｌ Ａ ４は１２人力、８出力のプログラムロジッ
クアレイである。このプログラムロジックアレイＰ ［
、Ａ１は８ビットの符号語の各桁のビット信号を出力端
子Ｈ１〜Ｈｓに出力する。かくして、出力端子Ｈ１〜Ｈ
８には、元の８ビットの第１の符号語が出力されること
に成る。
クアレイである。このプログラムロジックアレイＰ ［
、Ａ１は８ビットの符号語の各桁のビット信号を出力端
子Ｈ１〜Ｈｓに出力する。かくして、出力端子Ｈ１〜Ｈ
８には、元の８ビットの第１の符号語が出力されること
に成る。
このデコーダでは、プログラムロジックアレイＰ ＬΔ
１として１２人力、日出力のものを使用すれば済み、１
人力分のピッ］・信号はｄｏｎ’ｔ ｃａｒｅとして
抜われ′ζ実質的に変換より除外されるので、１３人力
、８出力のものを使用する場合に比し、ＩＣ化されたデ
コーダのチップ面積を小さくすることができる。
１として１２人力、日出力のものを使用すれば済み、１
人力分のピッ］・信号はｄｏｎ’ｔ ｃａｒｅとして
抜われ′ζ実質的に変換より除外されるので、１３人力
、８出力のものを使用する場合に比し、ＩＣ化されたデ
コーダのチップ面積を小さくすることができる。
尚、エンコーダ及びデコーダはＲＯＭテーブルにて構成
することもできる。しかし、ＩＣ化されたエンコーダ、
デコーダのチップ面積を小さくする効果は、プログラム
ロジックアレイを用いたものの方が大きい。
することもできる。しかし、ＩＣ化されたエンコーダ、
デコーダのチップ面積を小さくする効果は、プログラム
ロジックアレイを用いたものの方が大きい。
上述の如くこの発明によれば、ｍビットの第１の符号語
をｎ（但し、ｎ＞ｍ）ビットの第２の符号語に変換する
コード変換方法において、コード変換に際してはｌ出力
分のビット信号をパリティ発生手段で生成し、その逆変
換に際しては１人力分のビット信号を除外するようにし
たので、それだけコード変換及びその逆変換に用いるＩ
Ｃ化されたエンコーダ及びデコーダのチ・ノブ面積を小
さくすることができる。
をｎ（但し、ｎ＞ｍ）ビットの第２の符号語に変換する
コード変換方法において、コード変換に際してはｌ出力
分のビット信号をパリティ発生手段で生成し、その逆変
換に際しては１人力分のビット信号を除外するようにし
たので、それだけコード変換及びその逆変換に用いるＩ
Ｃ化されたエンコーダ及びデコーダのチ・ノブ面積を小
さくすることができる。
第１図はこの発明の一実施例のコード変換方法を適用し
たエンコーダの一例を示すブロック線図、第２図はこの
発明の一実施例のコード変換方法の逆変換方法を通用し
たデコーダの一例を示すブロック線図、第３図Ａ−Ｃは
この発明の基本原理の変換テーブルを示す表図、第４図
はこの発明の基本原理のコード変換方法を適用したエン
コーダの一例を示すブロック線図、第５図はこの発明の
基本原理のコード変換方法の逆変換方法を通用したデコ
ーダの一例を示すブロック線図である。 ＰＬＬ１２ＰＬＡ２ 、ＰＬＡ３ 、ＰＬ、Ａ４は夫々
プログラムロジックアレイ、ＯＣｌ、ＯＣ２は夫々桁順
序制御回路、ＰＣはパリティ発生回路、ＤＥＴは桁順序
検出回路、ＥＸＯＲは排他的論理和回路である。
たエンコーダの一例を示すブロック線図、第２図はこの
発明の一実施例のコード変換方法の逆変換方法を通用し
たデコーダの一例を示すブロック線図、第３図Ａ−Ｃは
この発明の基本原理の変換テーブルを示す表図、第４図
はこの発明の基本原理のコード変換方法を適用したエン
コーダの一例を示すブロック線図、第５図はこの発明の
基本原理のコード変換方法の逆変換方法を通用したデコ
ーダの一例を示すブロック線図である。 ＰＬＬ１２ＰＬＡ２ 、ＰＬＡ３ 、ＰＬ、Ａ４は夫々
プログラムロジックアレイ、ＯＣｌ、ＯＣ２は夫々桁順
序制御回路、ＰＣはパリティ発生回路、ＤＥＴは桁順序
検出回路、ＥＸＯＲは排他的論理和回路である。
Claims (1)
- 【特許請求の範囲】 ｍビットの第１の符号語をｎ（但し、ｎ＞ｍ）ビットの
第２の符号語に変換するコード変換方法において、 上記ｎビットの第２の符号語は、ビット１の数が所定個
数含まれるように設定され、上記ｍビットの第１の符号
語をｎ−１ビットの符号語に変換すると共に、 上記ｎ−１ビットから残りの１ビットを生成して上記ｍ
ビットの第１の符号語を上記ｎビットの第２の符号語に
変換するようにしたことを特徴とするコード変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249245A JP2600148B2 (ja) | 1986-10-20 | 1986-10-20 | コード変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249245A JP2600148B2 (ja) | 1986-10-20 | 1986-10-20 | コード変換方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23524296A Division JP2697729B2 (ja) | 1996-09-05 | 1996-09-05 | デコード装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63103520A true JPS63103520A (ja) | 1988-05-09 |
| JP2600148B2 JP2600148B2 (ja) | 1997-04-16 |
Family
ID=17190084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249245A Expired - Lifetime JP2600148B2 (ja) | 1986-10-20 | 1986-10-20 | コード変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600148B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127851A (ja) * | 1983-12-14 | 1985-07-08 | Matsushita Electric Ind Co Ltd | デイジタル伝送方法 |
| JPS60167550A (ja) * | 1984-02-09 | 1985-08-30 | Nec Corp | 符号変換装置 |
-
1986
- 1986-10-20 JP JP61249245A patent/JP2600148B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127851A (ja) * | 1983-12-14 | 1985-07-08 | Matsushita Electric Ind Co Ltd | デイジタル伝送方法 |
| JPS60167550A (ja) * | 1984-02-09 | 1985-08-30 | Nec Corp | 符号変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2600148B2 (ja) | 1997-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |