JPS60167550A - 符号変換装置 - Google Patents
符号変換装置Info
- Publication number
- JPS60167550A JPS60167550A JP59024037A JP2403784A JPS60167550A JP S60167550 A JPS60167550 A JP S60167550A JP 59024037 A JP59024037 A JP 59024037A JP 2403784 A JP2403784 A JP 2403784A JP S60167550 A JPS60167550 A JP S60167550A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- parallel
- signal
- conversion
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ディジタル通信の符号変換装置に関する。特
に、■ワードを構成する情報信号のビット数を変換する
ｍＢ−ｎＢ符号変換とともに、監視打合せ情報その他の
付加信号を有意ビットとして挿入する装置に関するもの
である。
に、■ワードを構成する情報信号のビット数を変換する
ｍＢ−ｎＢ符号変換とともに、監視打合せ情報その他の
付加信号を有意ビットとして挿入する装置に関するもの
である。
ディジタル通信信号を例えば長距離伝送させる場合に、
ワードを構成するビット数を変換してビットレートの異
なる信号に変換するとともに、長距離伝送路で必要な付
加信号を有意ビットとして挿入する方式が知られている
。
ワードを構成するビット数を変換してビットレートの異
なる信号に変換するとともに、長距離伝送路で必要な付
加信号を有意ビットとして挿入する方式が知られている
。
このような従来方式では有意ビットの付加は、ｆｌ）
有意ビット付加符号変換とｍＢ−ｎＢ符号変換との二つ
の独立した符号変換を縦続して行う方法、 ｆ２１ ｍ Ｂ −ｎ Ｂ符号変換則を周期的に違反さ
せることにより有意ビットを挿入する方法 の二つの方法により行われていた。
有意ビット付加符号変換とｍＢ−ｎＢ符号変換との二つ
の独立した符号変換を縦続して行う方法、 ｆ２１ ｍ Ｂ −ｎ Ｂ符号変換則を周期的に違反さ
せることにより有意ビットを挿入する方法 の二つの方法により行われていた。
上記（１）の方法では二つの符号変換が必要であり、か
つそれぞれに信号の速度変換を行う回路が必要であり、
複雑な回路構成になる欠点があった。一方、上記（２）
の方法では周期的にｍＢ−ｎＢ符号変換が行われないた
め、伝送路上でマーク率の平衡性が悪化する欠点があっ
た。
つそれぞれに信号の速度変換を行う回路が必要であり、
複雑な回路構成になる欠点があった。一方、上記（２）
の方法では周期的にｍＢ−ｎＢ符号変換が行われないた
め、伝送路上でマーク率の平衡性が悪化する欠点があっ
た。
本発明は、上記の欠点を除去し、有意ピントの伺加とｍ
Ｂ−ｎＢ符号変換とを同時に行うことができ、一つの速
度変換回路でかつマーク率の平衡性を悪化させることの
ないｍＢ−ｎＢ符号変換装置を提供することを目的とす
る。
Ｂ−ｎＢ符号変換とを同時に行うことができ、一つの速
度変換回路でかつマーク率の平衡性を悪化させることの
ないｍＢ−ｎＢ符号変換装置を提供することを目的とす
る。
本発明は、入力する１ワ一ドｍビット構成（ｍは複数）
の情報信号の並列符号を１ワードｎビット構成（ｎはｍ
と異なる複数）の並列符号に変換する符号化回路と、こ
の符号化回路の出力並列信号を入力して直列符号に変換
する並列直列変換回路とを備えた符号変換装置において
、入力する付加信号を１ワードｎビツト構成の並列符号
に生成する回路手段と、上記符号化回路の出力を上記並
列直列変換回路の入力に導く通路に挿入され、上記符号
化回路の出力の並列符号を所定ワード数通過させる毎に
」二記回路手段の出力の並列符号を選択して上記並列直
列変換回路に与える選択結合回路とを備え、有意ビット
の付加とｍＢ−ｎＢ符号変換とを同時に行うことができ
、一つの速度変換回路でかつマーク率の平衡性を悪化さ
せないように構成されたことを特徴とする。
の情報信号の並列符号を１ワードｎビット構成（ｎはｍ
と異なる複数）の並列符号に変換する符号化回路と、こ
の符号化回路の出力並列信号を入力して直列符号に変換
する並列直列変換回路とを備えた符号変換装置において
、入力する付加信号を１ワードｎビツト構成の並列符号
に生成する回路手段と、上記符号化回路の出力を上記並
列直列変換回路の入力に導く通路に挿入され、上記符号
化回路の出力の並列符号を所定ワード数通過させる毎に
」二記回路手段の出力の並列符号を選択して上記並列直
列変換回路に与える選択結合回路とを備え、有意ビット
の付加とｍＢ−ｎＢ符号変換とを同時に行うことができ
、一つの速度変換回路でかつマーク率の平衡性を悪化さ
せないように構成されたことを特徴とする。
本発明の実施例について図面を参照して説明する。第１
図は本発明−実施例符号変換装置のブロック構成図であ
る。第１図において、図外から入力線１１を介してＰＣ
Ｈの直列信号が直列並列変換回路２に接続され、直列並
列変換回路１２から変換されたｍビット毎の並列信号が
ｍビット並列スクランブル回路１３に接続される。ｍビ
ット並列スクランブル回路１３は、ｍビット並列信号の
順序を所望の順序に入れ換える公知の回路である。
図は本発明−実施例符号変換装置のブロック構成図であ
る。第１図において、図外から入力線１１を介してＰＣ
Ｈの直列信号が直列並列変換回路２に接続され、直列並
列変換回路１２から変換されたｍビット毎の並列信号が
ｍビット並列スクランブル回路１３に接続される。ｍビ
ット並列スクランブル回路１３は、ｍビット並列信号の
順序を所望の順序に入れ換える公知の回路である。
ｍビット並列スクランブル回路１３からｍビットの並列
信号がｍＢ−ｎＢ符号化回路１４に接続される。入力線
１１は、またパリティカウンタ回路１６に接続される。
信号がｍＢ−ｎＢ符号化回路１４に接続される。入力線
１１は、またパリティカウンタ回路１６に接続される。
ここで本発明の特徴とするところは、一点鎖線で囲む有
意ビット選択結合部分にある。ｍＢ−ｎＢ符号化回路１
４から変換されたｎビット毎の並列信号が選択結合回路
１５に接続される。パリティカウンタ回路１６から有意
ビットがインタフェース回路１７を介して選択結合回路
５に接続される。さらに、図外から信号線１８を介して
有意ビット選択信号が選択結合回路１５に接続される。
意ビット選択結合部分にある。ｍＢ−ｎＢ符号化回路１
４から変換されたｎビット毎の並列信号が選択結合回路
１５に接続される。パリティカウンタ回路１６から有意
ビットがインタフェース回路１７を介して選択結合回路
５に接続される。さらに、図外から信号線１８を介して
有意ビット選択信号が選択結合回路１５に接続される。
選択結合回路１５から有意ビットワードが挿入されたｎ
ビットレートワード情報信号がｎビット並列直列変換回
路１９に接続され、ｎビット並列直列変換回路１９から
変換されたｎビット直列信号が出力線２０を介して送出
される。
ビットレートワード情報信号がｎビット並列直列変換回
路１９に接続され、ｎビット並列直列変換回路１９から
変換されたｎビット直列信号が出力線２０を介して送出
される。
このように構成された符号変換装置の動作について説明
する。第２図は本発明の符号変換装置の信号のタイムチ
ャードである。第２図において、ａはｎビット並列直列
変換回路１９からの直列信号、ｂは情報ビットワード選
択信号、Ｃは有意ビットワード選択信号を示す。ＰＣＨ
の直列信号は入力線１１を介してｍビット直列並列変換
回路１２に入力される。さらに、この出力信号はｍビッ
ト並列スクランブル回路１３に入力されて順序変換され
、その出力はｍＢ−ｎＢ符号化回路１４に入力され、ｎ
ビットに符号変換され、その出力は選択結合回路１５に
入力される。一方インターフェース回路１７を介してパ
リティカウンタ回路１６でセットされた監視信号、フレ
ーム信号、打合せ回路信号、切替情報ビットなどの有意
ビットが選択結合回路Ｉ５に出力される。
する。第２図は本発明の符号変換装置の信号のタイムチ
ャードである。第２図において、ａはｎビット並列直列
変換回路１９からの直列信号、ｂは情報ビットワード選
択信号、Ｃは有意ビットワード選択信号を示す。ＰＣＨ
の直列信号は入力線１１を介してｍビット直列並列変換
回路１２に入力される。さらに、この出力信号はｍビッ
ト並列スクランブル回路１３に入力されて順序変換され
、その出力はｍＢ−ｎＢ符号化回路１４に入力され、ｎ
ビットに符号変換され、その出力は選択結合回路１５に
入力される。一方インターフェース回路１７を介してパ
リティカウンタ回路１６でセットされた監視信号、フレ
ーム信号、打合せ回路信号、切替情報ビットなどの有意
ビットが選択結合回路Ｉ５に出力される。
選択結合回路１５では、第２図に示すように、Ｎワード
毎の周期の有意ビット選択信号Ｃにより有意ビットワー
ドがｎビットワード情報信号に挿入され、ｎビット並列
直列変換回路１９に入力される。
毎の周期の有意ビット選択信号Ｃにより有意ビットワー
ドがｎビットワード情報信号に挿入され、ｎビット並列
直列変換回路１９に入力される。
ｎビット並列直列変換回路１６から変換された直列信号
ａが出力線２０より出力される。
ａが出力線２０より出力される。
復号化装置は、同期回路以外は、符号変換装置の逆変換
を行うものであり、その説明は省略する。
を行うものであり、その説明は省略する。
同期は並列同期バクーン検出回路によってフレーム信号
が検出され容易に同期がかけられる。
が検出され容易に同期がかけられる。
本発明は、以上説明したように、有意ビットの周期的付
加とｍＢ−ｎＢ符号変換とを同時に行うことにより、一
つの速度変換回路でかつマーク率の平衡性を悪化させず
にｍｌ３−ｎＢ符号変換ができる優れた効果がある。ま
た、フレーム信号を持つ有意ビットワードの周期的挿入
は同期信号の検出を容易にし中継装置での監視信号、打
合せ回線信号などの制御信号の分岐挿入の実現を容易に
する利点がある。
加とｍＢ−ｎＢ符号変換とを同時に行うことにより、一
つの速度変換回路でかつマーク率の平衡性を悪化させず
にｍｌ３−ｎＢ符号変換ができる優れた効果がある。ま
た、フレーム信号を持つ有意ビットワードの周期的挿入
は同期信号の検出を容易にし中継装置での監視信号、打
合せ回線信号などの制御信号の分岐挿入の実現を容易に
する利点がある。
第１図は本発明一実施例符号変換装置のブロック構成図
。 第２図はその信号のタイムチャート。 】１・・・入力線、１２・・・ｍビット直列並列変換回
路、１３・・・ｍビット並列スクランブル回路、１４・
・・ｍＢ−ｎＢ符号化回路、１５・・・選択結合回路、
１６・・・パリティカウンタ回路、Ｉ７・・・インター
フェース回路、１８・・・信号線、１９・・・ｎビット
並列直列変換回路、２０・・・出力線。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ０ 垣 ０
。 第２図はその信号のタイムチャート。 】１・・・入力線、１２・・・ｍビット直列並列変換回
路、１３・・・ｍビット並列スクランブル回路、１４・
・・ｍＢ−ｎＢ符号化回路、１５・・・選択結合回路、
１６・・・パリティカウンタ回路、Ｉ７・・・インター
フェース回路、１８・・・信号線、１９・・・ｎビット
並列直列変換回路、２０・・・出力線。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 ０ 垣 ０
Claims (1)
- 【特許請求の範囲】 （１１人力する１ワ一ドｍビット構成（ｍは複数）の情
報信号の並列符号を１ワードｎビツト構成（ｎはｍと異
なる複数）の並列符号に変換する符号化回路と、 この符号化回路の出力並列符号を入力して直列符号に変
換する並列直列変換回路と を備えた符号変換装置において、 入力する付加信号を１ワードｎビツト構成の並列符号に
生成する回路手段と、 上記符号化回路の出力を上記並列直列変換回路の出力に
導く通路に挿入され、上記符号化回路の出力の並列符号
を所定ワード数通過させる毎に上記回路手段の出力の並
列符号を選択して」二記並列直列変換回路に与える選択
結合回路と を備えたことを特徴する符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024037A JPS60167550A (ja) | 1984-02-09 | 1984-02-09 | 符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024037A JPS60167550A (ja) | 1984-02-09 | 1984-02-09 | 符号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167550A true JPS60167550A (ja) | 1985-08-30 |
Family
ID=12127302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024037A Pending JPS60167550A (ja) | 1984-02-09 | 1984-02-09 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167550A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103520A (ja) * | 1986-10-20 | 1988-05-09 | Sony Corp | コ−ド変換方法 |
| JPH01218247A (ja) * | 1988-02-26 | 1989-08-31 | Nec Corp | ディジタル伝送方式 |
| US5425132A (en) * | 1991-03-04 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Robot hand apparatus with signal conversion sections |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193158A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Transmission system |
| JPS5834656A (ja) * | 1981-08-25 | 1983-03-01 | Fujitsu Ltd | 符号変換方式 |
| JPS5847353A (ja) * | 1981-09-17 | 1983-03-19 | Fujitsu Ltd | Ｓｃビット重畳方式 |
-
1984
- 1984-02-09 JP JP59024037A patent/JPS60167550A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57193158A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Transmission system |
| JPS5834656A (ja) * | 1981-08-25 | 1983-03-01 | Fujitsu Ltd | 符号変換方式 |
| JPS5847353A (ja) * | 1981-09-17 | 1983-03-19 | Fujitsu Ltd | Ｓｃビット重畳方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103520A (ja) * | 1986-10-20 | 1988-05-09 | Sony Corp | コ−ド変換方法 |
| JPH01218247A (ja) * | 1988-02-26 | 1989-08-31 | Nec Corp | ディジタル伝送方式 |
| US5425132A (en) * | 1991-03-04 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Robot hand apparatus with signal conversion sections |
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