JPS644380B2 - - Google Patents
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- Publication number
- JPS644380B2 JPS644380B2 JP2782484A JP2782484A JPS644380B2 JP S644380 B2 JPS644380 B2 JP S644380B2 JP 2782484 A JP2782484 A JP 2782484A JP 2782484 A JP2782484 A JP 2782484A JP S644380 B2 JPS644380 B2 JP S644380B2
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- Japan
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- parallel
- code
- circuit
- serial
- conversion
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- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 48
- 238000000926 separation method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、デイジタル通信信号のビツト構成を
変換するための装置に関する。特に、１ワードｍ
ビツト構成（ｍは複数）の並列符号を１ワードｎ
ビツト構成（ｎはｍと異なる複数）の並列符号に
変換するmB―nB変換装置に関する。
変換するための装置に関する。特に、１ワードｍ
ビツト構成（ｍは複数）の並列符号を１ワードｎ
ビツト構成（ｎはｍと異なる複数）の並列符号に
変換するmB―nB変換装置に関する。
デイジタル通信信号を異なる伝送路に結合する
ときなどに、通信速度を変換するためにmB―nB
変換が行われる。一般に、直列デイジタル信号と
して入力する信号を直並列変換回路で並列信号に
変換し、その並列信号をｍビツト１ワード毎にｎ
ビツト１ワードに変換を行い、その変換出力を直
列デイジタル信号に変換する。
ときなどに、通信速度を変換するためにmB―nB
変換が行われる。一般に、直列デイジタル信号と
して入力する信号を直並列変換回路で並列信号に
変換し、その並列信号をｍビツト１ワード毎にｎ
ビツト１ワードに変換を行い、その変換出力を直
列デイジタル信号に変換する。
このmB―nB変換には入力するデイジタル信号
を数ワード前から連続して入力し、変換則にした
がつて演算処理を実行することが必要である。こ
の変換をリアルタイムで行うには、１ワードの期
間に数ワード分のデータを処理することになり、
伝送されるデイジタル信号の数倍の演算速度をも
つ回路を使用することが必要である。このため、
装置が高価になるとともに、通信速度が大きいと
きには有効な変換を行う集積回路を得ることがで
きない場合がある。
を数ワード前から連続して入力し、変換則にした
がつて演算処理を実行することが必要である。こ
の変換をリアルタイムで行うには、１ワードの期
間に数ワード分のデータを処理することになり、
伝送されるデイジタル信号の数倍の演算速度をも
つ回路を使用することが必要である。このため、
装置が高価になるとともに、通信速度が大きいと
きには有効な変換を行う集積回路を得ることがで
きない場合がある。
本発明はこれを改良するもので、低速度の集積
回路を使用して高速度のmB―nB変換をリアルタ
イムで行う装置を提供することを目的とする。
回路を使用して高速度のmB―nB変換をリアルタ
イムで行う装置を提供することを目的とする。
本発明は、低速度の集積回路を並列に数個使用
して、それぞれ演算時間は長くなつても、それぞ
れの出力を順次選択することにより、リアルタイ
ムで実行することを特徴とする。
して、それぞれ演算時間は長くなつても、それぞ
れの出力を順次選択することにより、リアルタイ
ムで実行することを特徴とする。
すなわち本発明は、入力する直列デイジタル信
号を並列符号に変換する直並列変換回路と、この
直並列変換回路の出力並列符号を入力し、１ワー
ドｍビツト構成（ｍは複数）の並列符号を１ワー
ドｎビツト構成（ｎはｍと異なる複数）の並列符
号に変換する回路手段と、この符号化回路の出力
並列符号を直列符号に変換する並直列変換回路と
を備えた符号変換装置において、上記回路手段
は、上記並直列変換回路の出力並列符号の連続す
るＮワード（Ｎは複数）を順次１ワードずつずら
して分離する出力信号とする分離回路と、この分
離回路の１ワードずつずらして分離されたＮワー
ドの出力信号をそれぞれ入力し、そのＮワードの
並列符号の第ｐ番目のワードについて、それぞれ
ｍビツト構成の並列符号をｎビツト構成の並列符
号に変換するＮ個の変換回路と、このＮ個の変換
回路の出力並列符号を順に選択して上記並直列変
換回路の入力に与える選択回路とを含むことを特
徴とする。
号を並列符号に変換する直並列変換回路と、この
直並列変換回路の出力並列符号を入力し、１ワー
ドｍビツト構成（ｍは複数）の並列符号を１ワー
ドｎビツト構成（ｎはｍと異なる複数）の並列符
号に変換する回路手段と、この符号化回路の出力
並列符号を直列符号に変換する並直列変換回路と
を備えた符号変換装置において、上記回路手段
は、上記並直列変換回路の出力並列符号の連続す
るＮワード（Ｎは複数）を順次１ワードずつずら
して分離する出力信号とする分離回路と、この分
離回路の１ワードずつずらして分離されたＮワー
ドの出力信号をそれぞれ入力し、そのＮワードの
並列符号の第ｐ番目のワードについて、それぞれ
ｍビツト構成の並列符号をｎビツト構成の並列符
号に変換するＮ個の変換回路と、このＮ個の変換
回路の出力並列符号を順に選択して上記並直列変
換回路の入力に与える選択回路とを含むことを特
徴とする。
本発明の実施例について図面を参照して説明す
る。第１図は、本発明一実施例符号変換装置のブ
ロツク構成図である。第１図において、直列デイ
ジタル信号が入力端子１１に入力し、入力端子１
１は直列並列変換回路１２に接続される。ここで
本発明の特徴とするところは、一点鎖線で囲まれ
た符号変換部分である。すなわち、直列並列変換
回路１２から決められたブロツク長の並列信号が
分離回路１３に与えられる。分離回路１３からＮ
個の並列信号がブロツク符号変換回路１４1〜１
４Nにそれぞれ接続される。ブロツク符号変換回
路１４1〜１４Nの出力は選択回路１５に接続され
る。選択回路１５から順次周期的に選択された並
列信号が並列直列変換回路１６に接続され、並列
直列変換回路１６から変換された直列信号が出力
端子１７に接続される。
る。第１図は、本発明一実施例符号変換装置のブ
ロツク構成図である。第１図において、直列デイ
ジタル信号が入力端子１１に入力し、入力端子１
１は直列並列変換回路１２に接続される。ここで
本発明の特徴とするところは、一点鎖線で囲まれ
た符号変換部分である。すなわち、直列並列変換
回路１２から決められたブロツク長の並列信号が
分離回路１３に与えられる。分離回路１３からＮ
個の並列信号がブロツク符号変換回路１４1〜１
４Nにそれぞれ接続される。ブロツク符号変換回
路１４1〜１４Nの出力は選択回路１５に接続され
る。選択回路１５から順次周期的に選択された並
列信号が並列直列変換回路１６に接続され、並列
直列変換回路１６から変換された直列信号が出力
端子１７に接続される。
このような構成の符号変換装置の動作について
説明する。第２図は本発明のブロツク符号変換装
置の信号のタイムチヤートである。第２図におい
て、ａは入力信号、ｂ，ｃ，ｄはブロツク符号変
換回路１４1〜１４Nの処理時間、ｅは出力信号を
示す。
説明する。第２図は本発明のブロツク符号変換装
置の信号のタイムチヤートである。第２図におい
て、ａは入力信号、ｂ，ｃ，ｄはブロツク符号変
換回路１４1〜１４Nの処理時間、ｅは出力信号を
示す。
第１図において、入力端子１１に入力された直
列信号は、直列並列変換回路１２に入力され、そ
の決められたブロツク長の並列信号に変換され出
力される。その出力信号は分離回路１３に入力さ
れ、複数個の並列信号に分離される。この並列信
号は、複数個のブロツク符号変換回路１４で各々
符号変換される。例えば、入力ブロツク信号の周
期がT1でかつ符号変換処理時間がT2のときに
（ただし、T1＜T2）、ブロツク符号変換回路１４
は、T2／T1を越えない最大の整数に１を加えた
整数Ｎ個以上からなる。ブロツク符号変化回路１
４の出力は選択回路１５に入力され、順次周期的
に選択され出力される。その出力は並列直列回路
１６に入力され、直列信号に変換され出力端子１
７に出力される。第２図において、入力端子１１
からの直列信号の一つのブロツク信号の周期時間
がT1時間であるブロツク信号（１，２，……
Ｎ；１，２，……Ｎ；……の周期信号。）のうち、
１番目のブロツクは符号変換回路１４1に入力さ
れ、処理時間T2で符号変換されブロツク信号１
ａ，２ａ，……Na；１ａ，２ａ，……Na；……
の周期信号で出力端子７より出力される。
列信号は、直列並列変換回路１２に入力され、そ
の決められたブロツク長の並列信号に変換され出
力される。その出力信号は分離回路１３に入力さ
れ、複数個の並列信号に分離される。この並列信
号は、複数個のブロツク符号変換回路１４で各々
符号変換される。例えば、入力ブロツク信号の周
期がT1でかつ符号変換処理時間がT2のときに
（ただし、T1＜T2）、ブロツク符号変換回路１４
は、T2／T1を越えない最大の整数に１を加えた
整数Ｎ個以上からなる。ブロツク符号変化回路１
４の出力は選択回路１５に入力され、順次周期的
に選択され出力される。その出力は並列直列回路
１６に入力され、直列信号に変換され出力端子１
７に出力される。第２図において、入力端子１１
からの直列信号の一つのブロツク信号の周期時間
がT1時間であるブロツク信号（１，２，……
Ｎ；１，２，……Ｎ；……の周期信号。）のうち、
１番目のブロツクは符号変換回路１４1に入力さ
れ、処理時間T2で符号変換されブロツク信号１
ａ，２ａ，……Na；１ａ，２ａ，……Na；……
の周期信号で出力端子７より出力される。
本発明は、以上説明したように、入力ブロツク
の信号の入力周期時間より遅いブロツク符号変換
回路を複数個並列に設けることにより、高速度の
mB―nB変換をリアルタイムに行うことができ、
かつ、低速度用素子により符号変換回路を実現す
ることができる優れた効果がある。したがつて、
大規模集積化を容易とし、消費電力を少なくする
とともに装置を小型化できる利点がある。
の信号の入力周期時間より遅いブロツク符号変換
回路を複数個並列に設けることにより、高速度の
mB―nB変換をリアルタイムに行うことができ、
かつ、低速度用素子により符号変換回路を実現す
ることができる優れた効果がある。したがつて、
大規模集積化を容易とし、消費電力を少なくする
とともに装置を小型化できる利点がある。
第１図は、本発明一実施例符号変換装置のブロ
ツク構成図、第２図はその信号のタイムチヤー
ト。 １１…入力端子、１２…直列並列変換回路、１
３…分離回路、１４…ブロツク符号変換回路、１
５…選択回路、１６…並列直列変換回路、１７…
出力端子。
ツク構成図、第２図はその信号のタイムチヤー
ト。 １１…入力端子、１２…直列並列変換回路、１
３…分離回路、１４…ブロツク符号変換回路、１
５…選択回路、１６…並列直列変換回路、１７…
出力端子。
Claims (1)
- 【特許請求の範囲】 １ 入力する直列デイジタル信号を並列符号に変
換する直並列変換回路と、 この直並列変換回路の出力並列符号を入力し、
１ワードｍビツト構成（ｍは複数）の並列符号を
１ワードｎビツト構成（ｎはｍと異なる複数）の
並列符号に変換する回路手段と、 この符号化回路の出力並列符号を直列符号に変
換する並直列変換回路と を備えた符号変換装置において、 上記回路手段は、 上記直並列変換回路の出力並列符号の連続する
Ｎワード（Ｎは複数）を順次１ワードずつずらし
て分離する出力信号とする分離回路と、 この分離回路の１ワードずつずらして分離され
たＮワードの出力信号をそれぞれ入力し、そのＮ
ワードの並列符号の第ｐ番目のワードについて、
それぞれｍビツト構成の並列符号をｎビツト構成
の並列符号に変換するＮ個の変換回路と、 このＮ個の変換回路の出力並列符号を順に選択
して上記並直列変換回路の入力に与える選択回路
と を含むことを特徴とする符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2782484A JPS60171830A (ja) | 1984-02-15 | 1984-02-15 | 符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2782484A JPS60171830A (ja) | 1984-02-15 | 1984-02-15 | 符号変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171830A JPS60171830A (ja) | 1985-09-05 |
| JPS644380B2 true JPS644380B2 (ja) | 1989-01-25 |
Family
ID=12231694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2782484A Granted JPS60171830A (ja) | 1984-02-15 | 1984-02-15 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171830A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715900B2 (ja) * | 1994-03-30 | 1998-02-18 | 日本電気株式会社 | 並列データ伝送装置 |
-
1984
- 1984-02-15 JP JP2782484A patent/JPS60171830A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60171830A (ja) | 1985-09-05 |
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