JPS60171830A - 符号変換装置 - Google Patents
符号変換装置Info
- Publication number
- JPS60171830A JPS60171830A JP2782484A JP2782484A JPS60171830A JP S60171830 A JPS60171830 A JP S60171830A JP 2782484 A JP2782484 A JP 2782484A JP 2782484 A JP2782484 A JP 2782484A JP S60171830 A JPS60171830 A JP S60171830A
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- Japan
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- serial
- circuit
- output
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ディジタル通信信号のビット構成を変換する
ための装置に関する。特に、１ワ一ドｍピント構成（ｍ
は複数）の並列符号を１ワードｎピント構成（ｎはｍと
異なる複数）の並列符号に変換するｍＢ−ｎＢ変換装置
に関する。
ための装置に関する。特に、１ワ一ドｍピント構成（ｍ
は複数）の並列符号を１ワードｎピント構成（ｎはｍと
異なる複数）の並列符号に変換するｍＢ−ｎＢ変換装置
に関する。
ディジタル通信信号を異なる伝送路に結合するときなど
に、通信速度を変換するためにｍＢ−ｎＢ変換が行われ
る。一般に、直列ディジタル信号として入力する信号を
直並列変換回路で並列信号に変換し、その並列信号をｍ
ビットｌワード毎にｎビットｌワードに変換を行い、そ
の変換出力を直列ディジタル信号に変換する。
に、通信速度を変換するためにｍＢ−ｎＢ変換が行われ
る。一般に、直列ディジタル信号として入力する信号を
直並列変換回路で並列信号に変換し、その並列信号をｍ
ビットｌワード毎にｎビットｌワードに変換を行い、そ
の変換出力を直列ディジタル信号に変換する。
このｍＢ−ｎＢ変換には入力するディジタル信号を数ワ
ード前から連続して入力し、変換則にしたがって演算処
理を実行することが必要である。
ード前から連続して入力し、変換則にしたがって演算処
理を実行することが必要である。
この変換をリアルタイムで行うには、■ワードの期間に
数ワード分のデータを処理することになり、伝送される
ディジタル信号の数倍の演算速度をもつ回路を使用する
ことが必要である。このため、装置が高価になるととも
に、通信速度が大きいときには有効な変換を行う集積回
路を得ることができない場合がある。
数ワード分のデータを処理することになり、伝送される
ディジタル信号の数倍の演算速度をもつ回路を使用する
ことが必要である。このため、装置が高価になるととも
に、通信速度が大きいときには有効な変換を行う集積回
路を得ることができない場合がある。
本発明はこれを改良するもので、低速度の集積回路を使
用して高速度のｍＢ−ｎＢ変換をリアルタイムで行う装
置を提供することを目的とする。
用して高速度のｍＢ−ｎＢ変換をリアルタイムで行う装
置を提供することを目的とする。
本発明は、低速度の集積回路を並列に数個使用して、そ
れぞれの演算時間は長くなっても、それぞれの出力を順
次選択することにより、リアルタイムで実行することを
特徴とする。
れぞれの演算時間は長くなっても、それぞれの出力を順
次選択することにより、リアルタイムで実行することを
特徴とする。
すなわち本発明は、入力する直列ディジタル信号を並列
符号に変換する直並列変換回路と、この直並列変換回路
の出力並列符号を入力し、１ワ一ドｍビット構成（ｍは
複数）の並列符号を１ワードｎビツト構成（ｎはｍと異
なる複数）の並列符号に変換する回路手段と、この符号
化回路の出力並列符号を直列符号に変換する並直列変換
回路とを備えた符号変換装置において、上記回路手段は
、上記直並列変換回路の出力並列符号の連続するＮワー
ド（Ｎは複数）を順次１ワードずつずらして分離する出
力信号とする分離回路と、この分離回路の１ワードずつ
ずらして分離されたＮワードの出力信号をそれぞれ入力
し、そのＮワードの並列符号の第９番目のワードについ
て、それぞれｍビット構成の並列符号をｎビット構成の
並列符号に変換するＮ個の変換回路と、このＮ個の変換
回路の出力並列符号を順に選択して上記並直列変換回路
の入力に与える選択回路とを含むことを特徴とする。
符号に変換する直並列変換回路と、この直並列変換回路
の出力並列符号を入力し、１ワ一ドｍビット構成（ｍは
複数）の並列符号を１ワードｎビツト構成（ｎはｍと異
なる複数）の並列符号に変換する回路手段と、この符号
化回路の出力並列符号を直列符号に変換する並直列変換
回路とを備えた符号変換装置において、上記回路手段は
、上記直並列変換回路の出力並列符号の連続するＮワー
ド（Ｎは複数）を順次１ワードずつずらして分離する出
力信号とする分離回路と、この分離回路の１ワードずつ
ずらして分離されたＮワードの出力信号をそれぞれ入力
し、そのＮワードの並列符号の第９番目のワードについ
て、それぞれｍビット構成の並列符号をｎビット構成の
並列符号に変換するＮ個の変換回路と、このＮ個の変換
回路の出力並列符号を順に選択して上記並直列変換回路
の入力に与える選択回路とを含むことを特徴とする。
本発明の実施例について図面を参照して説明する。第１
図は、本発明一実施例符号変換装置のブロック構成図で
ある。第１図において、直列ディジタル信号が入力端子
１１に入力し、入力端子１１は直列並列変換回路１２に
接続される。ここで本発明の特徴とするところは、一点
鎖線で囲まれた符号変換回路である。すなわち、直列並
列変換回路１２から決められたブロック長の並列信号が
分離回路１３に与えられる。分離回路１３からＮ個の並
列信号がブロック符号変換回路１４１〜１４Ｎにそれぞ
れ接続される。プロ、り符号変換回路１４１〜１４Ｎの
出力は選択回路１５に接続される。選択回路１５から順
次周期的に選択された並列信号が並列直列変換回路１６
に接続され、並列直列変換回路１６から変換された直列
信号が出力端子１７に接続される。
図は、本発明一実施例符号変換装置のブロック構成図で
ある。第１図において、直列ディジタル信号が入力端子
１１に入力し、入力端子１１は直列並列変換回路１２に
接続される。ここで本発明の特徴とするところは、一点
鎖線で囲まれた符号変換回路である。すなわち、直列並
列変換回路１２から決められたブロック長の並列信号が
分離回路１３に与えられる。分離回路１３からＮ個の並
列信号がブロック符号変換回路１４１〜１４Ｎにそれぞ
れ接続される。プロ、り符号変換回路１４１〜１４Ｎの
出力は選択回路１５に接続される。選択回路１５から順
次周期的に選択された並列信号が並列直列変換回路１６
に接続され、並列直列変換回路１６から変換された直列
信号が出力端子１７に接続される。
このような構成の符号変換装置の動作について説明する
。第２図は本発明のブロック符号変換装置の信号のタイ
ムチャートである。第２図において、ａは入力信号、ｂ
、ｃ、ｄばブロック符号変換回路１４１〜１４Ｎの処理
時間、ｅは出力信号を示す。
。第２図は本発明のブロック符号変換装置の信号のタイ
ムチャートである。第２図において、ａは入力信号、ｂ
、ｃ、ｄばブロック符号変換回路１４１〜１４Ｎの処理
時間、ｅは出力信号を示す。
第１図において、入力端子１１に入力された直列信号は
、直列並列変換回路１２に入力され、その決められたブ
ロック長の並列信号に変換され出力される。その出力信
号は分離回路１３に入力され、複数個の並列信号に分離
される。この並列信号は、複数個のブロック符号変換回
路１４で各々符号変換される。例えば、入力ブロック信
号の周期がＴ１でかつ符号変換処理時間がＴ２のときに
（ただし、Ｔ１〈Ｔ２）、ブロック符号変換回路１４は
、Ｔ ２ ／ Ｔ １を越えない最大の整数に１を加え
た整数Ｎ個以上からなる。ブロック符号変化回路１４の
出力は選択回路１５に入力され、順次周期的に選択され
出力される。その出力は並列直列回路１６に人力され、
直列信号に変換され出力端子１７に出力される。第２図
において、入力端子１１からの直列信号の一つのブロッ
ク信号の周期時間がＴ１時間であるブロック信号（１，
２，−−−−Ｎ ； ｌ ２．−−Ｎ 、−−−−の周
期信号。）のうち、１番目のブロックは符号変換回路１
４１に入力され、処理時間Ｔ２で符号変換されブロック
信号１ ａ 、２ ａ 、 −−−−Ｎａ； １ ａ
、２ ａ 、 −−−Ｎａ ； −−−−の周期信号で
出力端子７より出力される。
、直列並列変換回路１２に入力され、その決められたブ
ロック長の並列信号に変換され出力される。その出力信
号は分離回路１３に入力され、複数個の並列信号に分離
される。この並列信号は、複数個のブロック符号変換回
路１４で各々符号変換される。例えば、入力ブロック信
号の周期がＴ１でかつ符号変換処理時間がＴ２のときに
（ただし、Ｔ１〈Ｔ２）、ブロック符号変換回路１４は
、Ｔ ２ ／ Ｔ １を越えない最大の整数に１を加え
た整数Ｎ個以上からなる。ブロック符号変化回路１４の
出力は選択回路１５に入力され、順次周期的に選択され
出力される。その出力は並列直列回路１６に人力され、
直列信号に変換され出力端子１７に出力される。第２図
において、入力端子１１からの直列信号の一つのブロッ
ク信号の周期時間がＴ１時間であるブロック信号（１，
２，−−−−Ｎ ； ｌ ２．−−Ｎ 、−−−−の周
期信号。）のうち、１番目のブロックは符号変換回路１
４１に入力され、処理時間Ｔ２で符号変換されブロック
信号１ ａ 、２ ａ 、 −−−−Ｎａ； １ ａ
、２ ａ 、 −−−Ｎａ ； −−−−の周期信号で
出力端子７より出力される。
本発明は、以上説明したように、入力ブロックの信号の
入力周期時間より遅いブロック符号変換回路を複数個並
列に設けることにより、高速度のｍＢ−ｎＢ変換をリア
ルタイムに行うことができ、かつ、低速度用素子により
符号変換回路を実現することができる優れた効果がある
。したがって、大規模集積化を容易とし、消費電力を少
なくするとともに装置を小型化できる利点がある。
入力周期時間より遅いブロック符号変換回路を複数個並
列に設けることにより、高速度のｍＢ−ｎＢ変換をリア
ルタイムに行うことができ、かつ、低速度用素子により
符号変換回路を実現することができる優れた効果がある
。したがって、大規模集積化を容易とし、消費電力を少
なくするとともに装置を小型化できる利点がある。
第１図は、本発明一実施例符号変換装置のブロック構成
図。 第２図はその信号のタイムチャート。 １１・・・入力端子、１２・・・直列並列変換回路、１
３・・・分離回路、１４・・・ブロック符号変換回路、
１５・・・選択回路、１６・・・並列直列変換回路、１
７・・・出力端子。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
図。 第２図はその信号のタイムチャート。 １１・・・入力端子、１２・・・直列並列変換回路、１
３・・・分離回路、１４・・・ブロック符号変換回路、
１５・・・選択回路、１６・・・並列直列変換回路、１
７・・・出力端子。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝
Claims (1)
- 【特許請求の範囲】 ＋１．１ 入力する直列ディジタル信号を並列符号に変
換する直並列変換回路と、 この直並列変換回路の出方並列符号を入力し、１ワ一ド
ｍビット構成（ｍは複数）の並列符号を１ワードｎビツ
ト構成（ｎはｍと異なる複数）の並列符号に変換する回
路手段と、 この符号化回路の出力並列符号を直列符号に変換する並
直列変換回路と を備えた符号変換装置において、 上記回路手段は、 上記直並列変換回路の出力並列符号の連続するＮワード
（Ｎは複数）を順次１ワードずつずらして分離する出力
信号とする分離回路と、この分離回路の１ワードずつず
らして分離されたＮワードの出力信号をそれぞれ入力し
、そのＮワードの並列符号の第９番目のワードについて
、それぞれｍビット構成の並列符号をｎビット構成の並
列符号に変換するＮ個の変換回路と、このＮ１１ｌｉｌ
の変換回路の出力並列符号を順に選択して上記並直列変
換回路の入力に与える選択回路と を含むことを特徴とする符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2782484A JPS60171830A (ja) | 1984-02-15 | 1984-02-15 | 符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2782484A JPS60171830A (ja) | 1984-02-15 | 1984-02-15 | 符号変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171830A true JPS60171830A (ja) | 1985-09-05 |
| JPS644380B2 JPS644380B2 (ja) | 1989-01-25 |
Family
ID=12231694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2782484A Granted JPS60171830A (ja) | 1984-02-15 | 1984-02-15 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675620A1 (en) * | 1994-03-30 | 1995-10-04 | Nec Corporation | Parallel data transmission unit using byte error correcting code |
-
1984
- 1984-02-15 JP JP2782484A patent/JPS60171830A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675620A1 (en) * | 1994-03-30 | 1995-10-04 | Nec Corporation | Parallel data transmission unit using byte error correcting code |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644380B2 (ja) | 1989-01-25 |
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