JPH11298447A - コーデックのフレームフォーマット、及びフレーム処理方法 - Google Patents
コーデックのフレームフォーマット、及びフレーム処理方法Info
- Publication number
- JPH11298447A JPH11298447A JP9585398A JP9585398A JPH11298447A JP H11298447 A JPH11298447 A JP H11298447A JP 9585398 A JP9585398 A JP 9585398A JP 9585398 A JP9585398 A JP 9585398A JP H11298447 A JPH11298447 A JP H11298447A
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- JP
- Japan
- Prior art keywords
- bits
- frame
- codec
- bit
- frame format
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 コーデック内のハード構成が簡潔になり、Ｉ
Ｃの高速化、小型化が可能となるフレームフォーマット
を提供すること。 【解決手段】 コーデックに用いられるフレームフォー
マットであって、オーバーヘッド、データ、及び誤り訂
正符号に用いられる総ビット数をＢビット、ダミービッ
トのビット数をＤビットとした場合、１フレームの総ビ
ット数ＡがＡ＝Ｂ＋Ｄ であり、ダミービットのビット
数Ｄが、コーデック内部の並列処理数をＰとしたとき、
Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数）であることを特徴とす
るフレームフォーマット。
Ｃの高速化、小型化が可能となるフレームフォーマット
を提供すること。 【解決手段】 コーデックに用いられるフレームフォー
マットであって、オーバーヘッド、データ、及び誤り訂
正符号に用いられる総ビット数をＢビット、ダミービッ
トのビット数をＤビットとした場合、１フレームの総ビ
ット数ＡがＡ＝Ｂ＋Ｄ であり、ダミービットのビット
数Ｄが、コーデック内部の並列処理数をＰとしたとき、
Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数）であることを特徴とす
るフレームフォーマット。
Description
【０００１】
【発明の属する技術分野】本発明はフレームフォーマッ
トに関し、特に基幹伝送装置で用いられる誤り訂正符号
のコーデック（Forward Error Correction）部で用いら
れるフレームフォーマットに関する。
トに関し、特に基幹伝送装置で用いられる誤り訂正符号
のコーデック（Forward Error Correction）部で用いら
れるフレームフォーマットに関する。
【０００２】
【従来の技術】近年では情報化の進展を背景に通信量の
増加が著しい。そのため、基幹伝送系では、高速・大容
量の伝送装置開発が急務となっている。また、これと同
時に、装置の小型化やコストの削減も不可欠のものとな
っている。そして、基幹伝送装置で用いられる誤り訂正
符号のコーデック部もこの例外ではない。
増加が著しい。そのため、基幹伝送系では、高速・大容
量の伝送装置開発が急務となっている。また、これと同
時に、装置の小型化やコストの削減も不可欠のものとな
っている。そして、基幹伝送装置で用いられる誤り訂正
符号のコーデック部もこの例外ではない。
【０００３】そこで、従来用いられてきたＦＥＣ−ＩＣ
では処理速度が遅いため、高速で処理させるため、多数
のＩＣで並列処理している。これは装置規模が大きくな
ってしまうことを意味する。そのため、高速かつ小型化
されたＩＣの開発が行われている。高速ＦＥＣ−ＩＣ
は、実際には、ＩＣ内部で符号化部の速度にあわせるた
め並列処理をしている場合が多い。
では処理速度が遅いため、高速で処理させるため、多数
のＩＣで並列処理している。これは装置規模が大きくな
ってしまうことを意味する。そのため、高速かつ小型化
されたＩＣの開発が行われている。高速ＦＥＣ−ＩＣ
は、実際には、ＩＣ内部で符号化部の速度にあわせるた
め並列処理をしている場合が多い。
【０００４】ここで、従来の高速ＦＥＣ−ＩＣで用いら
れているフレームフォーマット、及び高速ＦＥＣ−ＩＣ
の動作を説明する。図７は従来のフレームフォーマット
を説明する為の図である。従来のフレームフォーマット
は、図７に示される如く、先頭の１ビットがオーバーヘ
ッド（ＯＨ）、２３８ビットがデータ、残りの１６ビッ
トがリードソロモン符号（以下、ＲＳと言う）の計２５
５ビットで１フレームが構成される。
れているフレームフォーマット、及び高速ＦＥＣ−ＩＣ
の動作を説明する。図７は従来のフレームフォーマット
を説明する為の図である。従来のフレームフォーマット
は、図７に示される如く、先頭の１ビットがオーバーヘ
ッド（ＯＨ）、２３８ビットがデータ、残りの１６ビッ
トがリードソロモン符号（以下、ＲＳと言う）の計２５
５ビットで１フレームが構成される。
【０００５】ここで、上述のフレームフォーマットのデ
ータを処理する高速ＦＥＣ−ＩＣについて説明する。図
８は、高速ＦＥＣ−ＩＣの一例を説明する為の図であ
る。このＦＥＣ−ＩＣは８ビット並列処理（入出力＃１
から＃８）、３００ＭＨで動作するものとする。また、
８ビットパラレルの各入力は、ＩＣ内部でシリアル−パ
ラレル（Ｓ／Ｐ）変換によりさらに４ビットパラレルに
分けられ、訂正符号のコード処理ができる速度まで落と
される。その後、各ＣＯＤモジュールによりリードソロ
モン符号（ＲＳ）が演算・付加され、パラレル−シリア
ル（Ｐ／Ｓ）変換によってもとの伝送速度にもどされ
る。
ータを処理する高速ＦＥＣ−ＩＣについて説明する。図
８は、高速ＦＥＣ−ＩＣの一例を説明する為の図であ
る。このＦＥＣ−ＩＣは８ビット並列処理（入出力＃１
から＃８）、３００ＭＨで動作するものとする。また、
８ビットパラレルの各入力は、ＩＣ内部でシリアル−パ
ラレル（Ｓ／Ｐ）変換によりさらに４ビットパラレルに
分けられ、訂正符号のコード処理ができる速度まで落と
される。その後、各ＣＯＤモジュールによりリードソロ
モン符号（ＲＳ）が演算・付加され、パラレル−シリア
ル（Ｐ／Ｓ）変換によってもとの伝送速度にもどされ
る。
【０００６】次に、従来のフレームフォーマットのフレ
ームが入力される場合の高速ＦＥＣ−ＩＣの動作を説明
する。図８の＃１に入力される１フレームのビット列を
図９に示す。図９の各数字はフレーム内のビット位置を
示している。そして、この従来のフレームが繰り返し入
力される場合を考える。
ームが入力される場合の高速ＦＥＣ−ＩＣの動作を説明
する。図８の＃１に入力される１フレームのビット列を
図９に示す。図９の各数字はフレーム内のビット位置を
示している。そして、この従来のフレームが繰り返し入
力される場合を考える。
【０００７】まず、＃１より入力された２５５ビットの
シリアルデータは、Ｓ／Ｐ変換により４ビットパラレル
データに変換される。これらのデータはそれぞれＣＯＤ
１からＣＯＤ４によりＲＳのコード化が行われ、その
後、Ｐ／Ｓ変換によりもとの速度にもどされる。このと
きのＣＯＤ１からＣＯＤ４が処理するビット列を図１０
に示す。２５５ビットのシリアルデータを４ビットパラ
レルで処理するため、各ＣＯＤの処理するビット位置が
各フレーム毎に異なってしまう（１ビットずつずれてし
まう）。
シリアルデータは、Ｓ／Ｐ変換により４ビットパラレル
データに変換される。これらのデータはそれぞれＣＯＤ
１からＣＯＤ４によりＲＳのコード化が行われ、その
後、Ｐ／Ｓ変換によりもとの速度にもどされる。このと
きのＣＯＤ１からＣＯＤ４が処理するビット列を図１０
に示す。２５５ビットのシリアルデータを４ビットパラ
レルで処理するため、各ＣＯＤの処理するビット位置が
各フレーム毎に異なってしまう（１ビットずつずれてし
まう）。
【０００８】
【発明が解決しようとする課題】ところで、上述の各Ｃ
ＯＤの処理するビット位置のずれを、ハード的に解決す
る為には、ＩＣ内にバッファを入れたり、ＣＯＤモジュ
ールにズレに対応できるような機能を付加する必要があ
る。しかし、これらの手段を設けると、処理速度の低下
や、ＩＣの大型化につながってしまった。
ＯＤの処理するビット位置のずれを、ハード的に解決す
る為には、ＩＣ内にバッファを入れたり、ＣＯＤモジュ
ールにズレに対応できるような機能を付加する必要があ
る。しかし、これらの手段を設けると、処理速度の低下
や、ＩＣの大型化につながってしまった。
【０００９】そこで、本発明の目的は、ＦＥＣ−ＩＣ内
のハード構成が簡潔になり、ＩＣの高速化、小型化が可
能となるフレームフォーマットを提供することにある。
又、本発明の目的は、上記目的を達成すると共に、従来
システムとの互換性も高いフレームフォーマットを提供
することにある。
のハード構成が簡潔になり、ＩＣの高速化、小型化が可
能となるフレームフォーマットを提供することにある。
又、本発明の目的は、上記目的を達成すると共に、従来
システムとの互換性も高いフレームフォーマットを提供
することにある。
【００１０】
【課題を解決する為の手段】上記本発明の目的を達成す
る本発明は、コーデックに用いられるフレームフォーマ
ットであって、オーバーヘッド、データ、及び誤り訂正
符号に用いられる総ビット数をＢビット、ダミービット
のビット数をＤビットとした場合、１フレームの総ビッ
ト数Ａが Ａ＝Ｂ＋Ｄ であり、前記ダミービットのビット数Ｄが、コーデック
内部の並列処理数をＰとしたとき、 Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数） を満たすことを特徴とする。
る本発明は、コーデックに用いられるフレームフォーマ
ットであって、オーバーヘッド、データ、及び誤り訂正
符号に用いられる総ビット数をＢビット、ダミービット
のビット数をＤビットとした場合、１フレームの総ビッ
ト数Ａが Ａ＝Ｂ＋Ｄ であり、前記ダミービットのビット数Ｄが、コーデック
内部の並列処理数をＰとしたとき、 Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数） を満たすことを特徴とする。
【００１１】尚、上記誤り訂正符号として、リードソロ
モン符号が代表的な例として用いられる。又、上記ダミ
ービットを任意の情報ビットとして用いることも可能で
ある。上記本発明の目的を達成する本発明は、並列処理
数がＰであるコーデックのフレーム処理方法であって、
１フレームの総ビット数がＡビットのビット列を処理す
る場合、各並列処理部が誤り訂正符号に加えてダミービ
ットを追加することにより、各並列処理部が処理するビ
ット列のビット位置がフレーム毎に異なることが無いよ
うに処理することを特徴とする。
モン符号が代表的な例として用いられる。又、上記ダミ
ービットを任意の情報ビットとして用いることも可能で
ある。上記本発明の目的を達成する本発明は、並列処理
数がＰであるコーデックのフレーム処理方法であって、
１フレームの総ビット数がＡビットのビット列を処理す
る場合、各並列処理部が誤り訂正符号に加えてダミービ
ットを追加することにより、各並列処理部が処理するビ
ット列のビット位置がフレーム毎に異なることが無いよ
うに処理することを特徴とする。
【００１２】尚、上記ダミービットのビット数Ｄは、オ
ーバーヘッド、データ、及び誤り訂正符号に用いられる
総ビット数をＢビット、コーデックの並列処理数をＰと
した場合、 Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数） であることを特徴とする。
ーバーヘッド、データ、及び誤り訂正符号に用いられる
総ビット数をＢビット、コーデックの並列処理数をＰと
した場合、 Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数） であることを特徴とする。
【００１３】又、上記ダミービットを任意の情報ビット
として処理すれば、ダミービットに情報を載せることも
可能である。本発明が提案するコーデックのフレームフ
ォーマットは、従来用いられてきたフレーム構成にコー
デック内部のパラレル処理数に応じたダミービットを加
えたものである。
として処理すれば、ダミービットに情報を載せることも
可能である。本発明が提案するコーデックのフレームフ
ォーマットは、従来用いられてきたフレーム構成にコー
デック内部のパラレル処理数に応じたダミービットを加
えたものである。
【００１４】
【発明の実施の形態】本発明の実施の形態を説明する。
まず、本発明の高速ＦＥＣ−ＩＣ用フレームフォーマッ
トの一例について、説明する。図１は、高速ＦＥＣ−Ｉ
Ｃ用フレームフォーマットの一例を示す図である。
まず、本発明の高速ＦＥＣ−ＩＣ用フレームフォーマッ
トの一例について、説明する。図１は、高速ＦＥＣ−Ｉ
Ｃ用フレームフォーマットの一例を示す図である。
【００１５】従来のフレームフォーマットでは、先頭の
１ビットがオーバーヘッド（ＯＨ）、２３８ビットがデ
ータ、残りの１６ビットがリードソロモン符号の計２５
５ビットが１フレームとなる。しかし、本発明の高速Ｆ
ＥＣ−ＩＣ用フレームフォーマットでは、従来のフレー
ムフォーマットに加え、入力がＩＣ内部で４ビットパラ
レル処理されることを考慮し、１ビットのダミービット
を付加して、２５６ビットとしている。
１ビットがオーバーヘッド（ＯＨ）、２３８ビットがデ
ータ、残りの１６ビットがリードソロモン符号の計２５
５ビットが１フレームとなる。しかし、本発明の高速Ｆ
ＥＣ−ＩＣ用フレームフォーマットでは、従来のフレー
ムフォーマットに加え、入力がＩＣ内部で４ビットパラ
レル処理されることを考慮し、１ビットのダミービット
を付加して、２５６ビットとしている。
【００１６】ここで、本発明の高速ＦＥＣ−ＩＣ用フレ
ームフォーマットが入力される高速ＦＥＣ−ＩＣについ
て説明する。図２は、高速ＦＥＣ−ＩＣの一例を示すブ
ロック図である。この高速ＦＥＣ−ＩＣは、８ビット並
列処理（入出力＃１から＃８）、３００ＭＨで動作す
る。
ームフォーマットが入力される高速ＦＥＣ−ＩＣについ
て説明する。図２は、高速ＦＥＣ−ＩＣの一例を示すブ
ロック図である。この高速ＦＥＣ−ＩＣは、８ビット並
列処理（入出力＃１から＃８）、３００ＭＨで動作す
る。
【００１７】また、８ビットパラレルの各入力（＃１か
ら＃８）は、ＩＣ内部でシリアル−パラレル（Ｓ／Ｐ）
変換２１ａ〜２１ｈによってさらに４ビットパラレルに
分けられ、誤り訂正符号のコード処理化ができる速度ま
で落とされる。各ＣＯＤモジュール２２ａ〜２２ｄで
は、リードソロモン符号を演算・付加すると共に、ダミ
ービット１ビットを付加する。
ら＃８）は、ＩＣ内部でシリアル−パラレル（Ｓ／Ｐ）
変換２１ａ〜２１ｈによってさらに４ビットパラレルに
分けられ、誤り訂正符号のコード処理化ができる速度ま
で落とされる。各ＣＯＤモジュール２２ａ〜２２ｄで
は、リードソロモン符号を演算・付加すると共に、ダミ
ービット１ビットを付加する。
【００１８】各ＣＯＤモジュール２２ａ〜２２ｄが出力
されるデータは、パラレル−シリアル（Ｐ／Ｓ）変換２
３ａ〜２３ｈに入力され、もとの伝送速度にもどされ
る。次に、本実施の形態の動作を説明する。説明を解り
易くする為、図２における入力＃１に着目して説明す
る。実際には、以下で説明する動作が＃１から＃８まで
並列に処理される。
されるデータは、パラレル−シリアル（Ｐ／Ｓ）変換２
３ａ〜２３ｈに入力され、もとの伝送速度にもどされ
る。次に、本実施の形態の動作を説明する。説明を解り
易くする為、図２における入力＃１に着目して説明す
る。実際には、以下で説明する動作が＃１から＃８まで
並列に処理される。
【００１９】まず、図３に示す様な２５６ビットのシリ
アルデータが入力＃１に入力される。そして、この２５
６ビットのシリアルデータはＳ／Ｐ変換２１ａにより４
ビットパラレルデータに変換される。このときの各ＣＯ
Ｄ２２ａ〜ＣＯＤ２２ｄが処理するビット列を図４に示
す。ダミービットが１ビット付加されている為、２５６
÷４で割り切れ、各ＣＯＤ２２ａ〜２２ｄが処理するビ
ット位置はフレーム毎に変化せず、前述の従来フレーム
構成の際に生じるビットずれ等の問題を回避することが
できる。
アルデータが入力＃１に入力される。そして、この２５
６ビットのシリアルデータはＳ／Ｐ変換２１ａにより４
ビットパラレルデータに変換される。このときの各ＣＯ
Ｄ２２ａ〜ＣＯＤ２２ｄが処理するビット列を図４に示
す。ダミービットが１ビット付加されている為、２５６
÷４で割り切れ、各ＣＯＤ２２ａ〜２２ｄが処理するビ
ット位置はフレーム毎に変化せず、前述の従来フレーム
構成の際に生じるビットずれ等の問題を回避することが
できる。
【００２０】尚、ダミービットは特に意味のない０また
は１で埋めてもよいが、何らかの情報を乗せることもで
きる。上述の例では、ダミービットとして１＋４×Ｎビ
ット（Ｎは自然数）を割り当ててもビット位置のズレは
生じることなしに、大きな情報を乗せることが出来る。
乗せる情報としては、伝送系の管理情報などがある。上
述の例では、ダミービットとして１ビットの例を説明し
たが、フレームフォーマットを一般化した場合について
説明する。
は１で埋めてもよいが、何らかの情報を乗せることもで
きる。上述の例では、ダミービットとして１＋４×Ｎビ
ット（Ｎは自然数）を割り当ててもビット位置のズレは
生じることなしに、大きな情報を乗せることが出来る。
乗せる情報としては、伝送系の管理情報などがある。上
述の例では、ダミービットとして１ビットの例を説明し
たが、フレームフォーマットを一般化した場合について
説明する。
【００２１】ビット列が入力されるＦＥＣ−ＩＣを、図
５に示す。図５では、ＦＥＣ−ＩＣ内部にＫ個の処理数
があり、各処理の並列処理数がＰのＦＥＣ−ＩＣを示し
ている。ここで、ＦＥＣ−ＩＣ内部の並列処理数をＰ、
従来のフレームフォーマットのビット数をＢ、ダミービ
ットのビット数をＤとしたときの提案フレームフォーマ
ットは図６のように表される。ただし、ダミービットの
ビット数Ｄは以下の式を満足しなければならない。 Ｂ＋Ｄ＝Ｐ×ＮＮは自然数 （１） 例えば、上述の例を当てはめると、Ｐ＝４、Ｂ＝２５５
となり、（１）式に代入すると、 ２５５＋Ｄ＝４×Ｎ （２） となる。Ｄは正の整数であるためＮ≧６４となり、Ｎ=
６４の場合を考えると、 ２５５＋Ｄ= ２５６ （３） となり、Ｄ＝１ビットと設定できる。
５に示す。図５では、ＦＥＣ−ＩＣ内部にＫ個の処理数
があり、各処理の並列処理数がＰのＦＥＣ−ＩＣを示し
ている。ここで、ＦＥＣ−ＩＣ内部の並列処理数をＰ、
従来のフレームフォーマットのビット数をＢ、ダミービ
ットのビット数をＤとしたときの提案フレームフォーマ
ットは図６のように表される。ただし、ダミービットの
ビット数Ｄは以下の式を満足しなければならない。 Ｂ＋Ｄ＝Ｐ×ＮＮは自然数 （１） 例えば、上述の例を当てはめると、Ｐ＝４、Ｂ＝２５５
となり、（１）式に代入すると、 ２５５＋Ｄ＝４×Ｎ （２） となる。Ｄは正の整数であるためＮ≧６４となり、Ｎ=
６４の場合を考えると、 ２５５＋Ｄ= ２５６ （３） となり、Ｄ＝１ビットと設定できる。
【００２２】また、ダミービットに大きな情報を乗せた
い場合には、例えばＮ= ６５とし、 ２５５＋Ｄ= ２６０ （４） となり、Ｄ＝５ビットと設定すればよい。
い場合には、例えばＮ= ６５とし、 ２５５＋Ｄ= ２６０ （４） となり、Ｄ＝５ビットと設定すればよい。
【００２３】
【発明の効果】ＩＣ内部においてＳ／Ｐ変換で速度を落
とし処理するタイプの高速ＦＥＣ−ＩＣに、本発明のフ
レームフォーマットを用いることで、従来のフレーム構
成を適用したときと比較して、ＦＥＣ−ＩＣ内のバッフ
ァが減り、ハード構成が簡潔になり、ＩＣの高速化、小
型化が可能となる。また、ダミービットの除去回路でダ
ミービットのみを除去することにより、従来のフォーマ
ットと同等になるため、従来システムとの互換性も高
い。
とし処理するタイプの高速ＦＥＣ−ＩＣに、本発明のフ
レームフォーマットを用いることで、従来のフレーム構
成を適用したときと比較して、ＦＥＣ−ＩＣ内のバッフ
ァが減り、ハード構成が簡潔になり、ＩＣの高速化、小
型化が可能となる。また、ダミービットの除去回路でダ
ミービットのみを除去することにより、従来のフォーマ
ットと同等になるため、従来システムとの互換性も高
い。
【図１】図１は高速ＦＥＣ−ＩＣ用フレームフォーマッ
トの一例を示す図である。
トの一例を示す図である。
【図２】図２は高速ＦＥＣ−ＩＣの一例を示すブロック
図である。
図である。
【図３】図２に示される高速ＦＥＣ−ＩＣに入力される
シリアルデータの例を示す図である。
シリアルデータの例を示す図である。
【図４】図２に示される高速ＦＥＣ−ＩＣの各ＣＯＤが
処理するビットの位置を示した図である。
処理するビットの位置を示した図である。
【図５】一般化した高速ＦＥＣ−ＩＣを示すブロック図
である。
である。
【図６】一般化されたフレームフォーマットを説明する
ための図である。
ための図である。
【図７】図７は従来のフレームフォーマットを説明する
為の図である。
為の図である。
【図８】図８は従来の高速ＦＥＣ−ＩＣの一例を説明す
る為の図である。
る為の図である。
【図９】従来の高速ＦＥＣ−ＩＣに入力される１フレー
ムのビット列を示した図である。
ムのビット列を示した図である。
【図１０】従来の高速ＦＥＣ−ＩＣの各ＣＯＤが処理す
るビットの位置を示した図である。
るビットの位置を示した図である。
２１ａ〜２１ｈ シリアル−パラレル（Ｓ／Ｐ）
変換器 ２２ａ〜２２ｄ ＣＯＤモジュール ２３ａ〜２３ｈ パラレル−シリアル（Ｐ／Ｓ）
変換器
変換器 ２２ａ〜２２ｄ ＣＯＤモジュール ２３ａ〜２３ｈ パラレル−シリアル（Ｐ／Ｓ）
変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 康 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 柳 紀夫 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (6)
- 【請求項１】 コーデックに用いられるフレームフォー
マットであって、 オーバーヘッド、データ、及び誤り訂正符号に用いられ
る総ビット数をＢビット、ダミービットのビット数をＤ
ビットとした場合、１フレームの総ビット数Ａが Ａ＝Ｂ＋Ｄ であり、 前記ダミービットのビット数Ｄが、コーデック内部の並
列処理数をＰとしたとき、 Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数） を満たすことを特徴とするコーデックに用いられるフレ
ームフォーマット。 - 【請求項２】 前記誤り訂正符号が、リードソロモン符
号であることを特徴とする請求項１に記載のコーデック
に用いられるフレームフォーマット。 - 【請求項３】 前記ダミービットを任意の情報ビットと
して用いることを特徴とする請求項１又請求項２に記載
のコーデックに用いられるフレームフォーマット。 - 【請求項４】 並列処理数がＰであるコーデックのフレ
ーム処理方法であって、 １フレームの総ビット数がＡビットのビット列を処理す
る場合、各並列処理部が誤り訂正符号に加えてダミービ
ットを追加することにより、 各並列処理部が処理するビット列のビット位置がフレー
ム毎に異なることが無いように処理することを特徴とす
るコーデックのフレーム処理方法。 - 【請求項５】 前記ダミービットのビット数Ｄは、オー
バーヘッド、データ、及び誤り訂正符号に用いられる総
ビット数をＢビット、コーデックの並列処理数をＰとし
た場合、 Ｄ＝Ｐ×ｎ−Ｂ （ｎは自然数） であることを特徴とする請求項４に記載のコーデックの
フレーム処理方法。 - 【請求項６】 前記ダミービットを任意の情報ビットと
して処理することを特徴とする請求項４又は請求項５に
記載のコーデックのフレーム処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9585398A JPH11298447A (ja) | 1998-04-08 | 1998-04-08 | コーデックのフレームフォーマット、及びフレーム処理方法 |
| EP19990302748 EP0949780B1 (en) | 1998-04-08 | 1999-04-08 | A frame format and method and apparatus for processing a frame |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9585398A JPH11298447A (ja) | 1998-04-08 | 1998-04-08 | コーデックのフレームフォーマット、及びフレーム処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11298447A true JPH11298447A (ja) | 1999-10-29 |
Family
ID=14148938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9585398A Pending JPH11298447A (ja) | 1998-04-08 | 1998-04-08 | コーデックのフレームフォーマット、及びフレーム処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11298447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657967B1 (en) | 1998-04-06 | 2003-12-02 | Nec Corporation | Dummy bit elimination device and coding apparatus for FEC code word |
| US6859905B2 (en) | 2000-03-01 | 2005-02-22 | Nec Corporation | Parallel processing Reed-Solomon encoding circuit and method |
-
1998
- 1998-04-08 JP JP9585398A patent/JPH11298447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657967B1 (en) | 1998-04-06 | 2003-12-02 | Nec Corporation | Dummy bit elimination device and coding apparatus for FEC code word |
| US6859905B2 (en) | 2000-03-01 | 2005-02-22 | Nec Corporation | Parallel processing Reed-Solomon encoding circuit and method |
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