JPH05166302A - ディジタル記録装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速な転送レートのディジタル記録装置を簡
便に実現する。 【構成】 複数ビットの入力信号に所定の論理演算を行
い複数ビットの信号を出力する論理演算手段と、論理演
算手段の出力を１ビット信号に時間的に多重化する並列
−直列変換手段とを備えたディジタル変調装置を有し、
論理演算手段は、遅延手段から入力される並列データに
対して並列にディジタル変調する。ディジタル変調され
た並列の符合語は、並列−直列変換器により、直列信号
に変換される。これにより並列処理による動作速度の低
減を図り、高転送レート化においても集積回路化を容易
にすることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光ディスク装置等のディ
ジタル記録装置に関し、特に記録データ信号のディジタ
ル変調装置の改良に関する。

【０００２】

【従来の技術】近年、光ディスク装置のようなディジタ
ルデータを記録する装置において、ディジタル変調装置
は、光ヘッド─光記憶媒体間での記憶チャンネルの特性
に適した信号変調を行い効率の良いディジタル記録を実
現する装置として種々のものが実用化されている。特
に、光ディスク装置の高性能化の一環として記録の高転
送レート化があげられ、ディジタル動画像信号の記録を
行う場合においては毎秒３０メガビット以上の記録再生
を実現することが要請されている。

【０００３】以下、従来技術によるディジタル記録装置
の構成要素であるディジタル変調装置について、図６〜
図８を参照しながら説明する。図６は、ＮＲＺＩ(Non R
eturn to Zero Inverted）変調の回路図である。図７
に、その動作説明のための信号波形図を示す。１は、排
他的論理和素子であり、２は、遅延素子（Ｄ型フリップ
フロップ）である。

【０００４】入力信号( 図７(b))は、クロック１( 図７
(a))に同期して排他的論理和素子１に入力される。排他
的論理和素子１は、入力信号( 図７(b))と遅延素子２の
出力（１クロック前の排他的論理和素子１の出力( 図７
(c))）との排他的論理和をとる、すなわち、その２つが
一致すれば０、一致しなければ１となる。その出力を、
遅延素子２により、１クロック分遅延したものが、変調
出力となる。その信号波形を図７(c) に示す。このよう
にして得られた出力信号( 図７(c))は、入力信号値が１
をとる都度信号反転するものとなっている。図６の構成
でＮＲＺＩ変調装置となる。

【０００５】図８は、（２，７）ラン長制限符号（例え
ば、特公昭５５−２６４９４号公報参照）のためのディ
ジタル変調装置の回路例を示す。同図において、３は遅
延手段であり、Ｄ型フリップフロップである遅延素子６
〜１０により構成されている。４は論理演算手段であ
り、ＡＮＤゲート１１〜１６及びＯＲゲート１７、１８
とにより構成されている。

【０００６】５は並列−直列変換手段であり、ＮＯＴ１
９、ＡＮＤゲート２１、２２、ＯＲゲート２３及びＤ型
フリップフロップ２０、２４で構成されている。図９
は、その動作説明のための信号波形図である。クロック
１( 図９(a))は、外部から入力されるクロック２( 図９
(c))を、Ｄ型フリップフロップ２０、ＮＯＴ１９を用い
て２分周したものである。入力信号(図９(b))は、クロ
ック１が入力される遅延素子６〜８によって、遅延して
出力される。第ｎ番目のクロック１信号における入力信
号をA(n)とすると、遅延素子６、７、８の出力は各々A
(n-1)、A(n-2)、A(n-3)となる。同様にＯＲゲート１７
の出力B(n)は、遅延素子９、１０により遅延されB(n-
1)、B(n-2)となる。ＯＲゲート１８出力はC(n)、ＡＮＤ
ゲート１６出力をD(n)とする。これらの信号は、論理演
算手段４のＡＮＤゲート１１〜１６及びＯＲゲート１
７、１８により、（数２）の論理演算によりC(n)、D(n)
を出力する。但し、数式中の記号￣は否定、・は論理
積、＋は論理和演算を示す。

【０００７】

【数２】

【０００８】論理演算手段４の出力C(n)、D(n)は、ＡＮ
Ｄゲート２１、２２、ＯＲゲート２３、及びＤ型フリッ
プフロップ２４によって、時間的に多重化され出力され
る。すなわち、Ｄ型フリップフロップ２４のクロック２
に同期した出力信号は、クロック１の信号値が１の期間
中はＯＲゲート１８出力を、０の期間中はＡＮＤゲート
１６の出力を出力することになる( 図９(c))。図中の入
力(b) と出力(d) における等の数字付きの矢印線が示
すデータおよびコードは、（２、７）ラン長制限符号化
のデータとコードの対になっている。表１に、（２、
７）ラン長制限符号化における入力信号（データ）と出
力信号（コード）との変換表を示す。

【０００９】以上の一連の動作によれば、入力信号のい
かなる値によっても出力信号が連続して１の値をとるこ
とはなく各々の１の間における０の数が２ないし７個と
なり（２、７）ラン長制限符号のディジタル変調装置が
実現される。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、１ビットの時系列信号を１ビットの時
系列信号に変換するという形をとるので、高転送レート
化を図るためには変調回路の全ての部分にわたって動作
クロックの高速化を図る必要があるという問題を有して
いる。すなわち、メモリ等の記憶装置に格納されている
本来の記録データが複数ビットの並列信号で与えられて
いるにも関わらず、この複数ビットの並列信号をまず１
ビットの直列信号に変換しこれをディジタル変調すると
いう手順をとっていたために、高い周波数のクロックで
動作する部分の規模が大きく、これに伴い集積回路化も
困難になり、かつ消費電力が大きくなってしまうという
問題を有している。

【００１１】本発明は上記問題点に鑑み、複数ビットの
並列信号を１ビットの直列信号に変換することなくその
まま用い、全体としてクロックの速度が比較的低く集積
化の容易なディジタル記録装置を提供するものである。

【００１２】

【課題を解決するための手段】上記問題を解決するた
め、本発明のディジタル記録装置は、入力データをディ
ジタル変調した後、記録ヘッドに加えて記録媒体に記録
するディジタル記録装置において、入力データを並列に
入力して所定の論理式に基づいて符合化する論理演算手
段と、前記論理演算手段からの並列の符号化信号を、時
間的に多重化して直列信号に変換する並列−直列変換手
段とを前記記録ヘッドの前段に備えている。

【００１３】ここで、前記論理演算手段における所定の
論理式は、ＮＲＺＩ変調を行う（数１）であってもよ
い。また、入力データをディジタル変調した後、記録ヘ
ッドに加えて記録媒体に記録するディジタル記録装置に
おいて、入力データを並列に入力して所定のクロック数
だけ遅延する遅延手段と、前記遅延手段により遅延され
た並列データ信号に対し、所定の論理式に基づいて符号
化する論理演算手段と、前記論理演算手段からの並列符
号化信号を、時間的に多重化して直列信号に変換する並
列−直列変換手段とを前記記録ヘッドの前段に備えてい
てもよい。

【００１４】ところで、（２、７）ラン長制限符合化を
行うため、前記遅延手段は、入力された並列データの下
位２ビットを１クロック遅延させる遅延回路からなり、
遅延回路は、前記並列データの最上位ビットのさらに上
位の２ビットとして一時格納しておき、前記論理演算手
段は、並列データビットのそれぞれに対応する組み合わ
せ回路と、並列データの下位２ビット用の前記各組み合
わせ回路が出力する１クロック前のデータ語の最終ビッ
ト検出信号を保持する保持回路と、前記組み合わせ回路
からの、符合語を一時格納し、前記並列−直列変換手段
へ受け渡す出力バッファとからなり、前記組み合せ回路
は、それぞれ、入力信号として、該データビット及びそ
の上位２ビットに対応する前記並列データおよび／また
は遅延回路の出力信号である遅延データと、該データビ
ットより上位２ビットに対応する前記組み合わせ回路お
よび／または前記保持回路から出力されるデータ語の最
終ビット検出信号とが入力され、該データビットまでの
並列データのビットパターンが（表１）に示すデータ語
の末尾のビットパターンと一致しているかを判定し、該
ビットがデータ語の最後のビットであることを検出し
て、データ語の最終ビット検出信号を出力すると共に、
該データビットを符号化したビットパターンを出力する
構成としてもよい。

【００１５】また、 前記論理演算手段は、直列のデー
タ信号を１ビットずつ符号化信号に変換する論理回路
を、入力並列データのビット数と同数分備えていてもよ
い。前記遅延手段は、前記論理演算手段の出力の一部
を、所定のクロック数だけ遅延し、前記論理演算回路に
帰還入力する帰還経路を有していてもよい。

【００１６】前記論理演算手段は、入力信号が規則的な
信号である場合の入力信号の規則に着目して、複数ビッ
トの入力信号が取り得ない値の組み合わせを省略するこ
とにより論理圧縮を行ってもよい。

【００１７】

【作用】本発明は上記した構成によって、論理演算手段
は、入力される並列データに対して論理演算を施し所定
のディジタル変調を並列に実行する。このディジタル変
調された並列の符合語は、並列−直列変換器により、直
列信号に変換される。なお、遅延手段は、前後の並列デ
ータ間でデータが途切れると符合化が困難になるような
変調方式の場合には、並列データや論理演算結果を遅延
する。

【００１８】

【実施例】以下、本発明のディジタル記録装置の構成部
分であるディジタル変調装置の実施例について、図面を
参照しながら説明する。図１は、第１の実施例における
ディジタル記録装置の構成部分である、ＮＲＺＩ変調を
行うディジタル変調装置の構成図である。図６に示した
従来技術例を４ビットに並列化して実現した構成となっ
ている。

【００１９】５０は、論理演算手段であり、排他的論理
和素子５２〜５５及びＤ型フリップフロップ５６〜５９
とで構成される。５１は、Ｄ型フリップフロップ５６〜
５９の出力端子Ｑの並列データ４ビットを、直列データ
に変換する並列−直列変換手段である。その出力は、後
段の記録ヘッド（図示していない）に供給される。

【００２０】図１のように構成されたＮＲＺＩ変調回路
の動作を、図４に示す信号波形図を用いて説明する。図
１の入力１〜入力４の端子には、メモリ（図示していな
い）等から本ディジタル記録装置の制御部（図示してい
ない）を介して、記録すべきデータが４ビットずつ入力
される。入力１〜入力４への入力信号として、第ｎ番目
のクロックにおけるデータを、図４(b) 〜(e) に示す
｛A1(n),A2(n),A3(n),A4(n) ｝とし、Ｄ型フリップフロ
ップ５６〜５９の出力端子Ｑの出力信号を、図４(f) 〜
(i) に示す｛B1(n),B2(n),B3(n),B4(n) ｝とする。これ
らの信号相互の関係は、（数３）で表される。だだし、
＊は排他的論理和演算を示す。Ｄ型フリップフロップ５
９は、論理演算手段５０の一部であると同時に遅延手段
としても動作し、（数３）第１式の右辺におけるＢ４
（ｎ−１）を出力する。

【００２１】

【数３】

【００２２】論理演算手段５０は、（数３）をそのまま
回路に実現したものであり、入力信号｛A1(n),A2(n),A3
(n),A4(n) ｝から出力信号｛B1(n),B2(n),B3(n),B4(n)
｝を演算し出力する。論理演算手段５０からの｛B1
(n),B2(n),B3(n),B4(n) ｝に対して、並列−直列変換手
段５１は、順次クロック１の４倍の周波数である(j) に
示すクロック２にしたがって時分割多重化する。その出
力を図７(k) に示す。

【００２３】以上のように４ビット並列データからＮＲ
ＺＩ変調の性質を持つ１ビット直列信号が得られ、ＮＲ
ＺＩ変調を行うディジタル変調装置が実現できる。本実
施例によれば、入力信号を４ビットの並列信号として取
扱い、この４ビットの入力信号から適当な論理式で４ビ
ットの信号を出力する論理演算手段と、論理演算手段の
出力の一部を遅延して出力する遅延手段と、４ビットの
論理演算出力を１ビットの直列信号として出力する並列
−直列変換手段とを設けることにより、並列信号処理に
よる遅延手段と論理演算手段との動作速度の低減を図っ
て、集積回路化を容易にすることができる。

【００２４】次に本発明の第２の実施例について図面を
参照しながら説明する。図２は、第２の実施例における
ディジタル記録装置の構成部分である、（２、７）ラン
長制限符号化を行うディジタル変調装置の構成図であ
る。４０は、入力バッファであり、Ｄ型フリップフロッ
プ６３〜６６から構成され、入力された並列データを同
期して取り込むために設けられている。ただし、この入
力バッファは、並列データが本ディジタル変調装置に同
期して入力される場合は、設ける必要がなく省略しても
よい。

【００２５】６０は、遅延手段であり、Ｄ型フリップフ
ロップ６７、６８から構成され、入力バッファ４０から
の並列データの最上位ビットのさらに上位２ビットとし
て一時格納する。６１は、論理演算手段であり、ＡＮＤ
ゲート７１〜９４、ＯＲゲート９５〜１０２、Ｄ型フリ
ップフロップ６９、７０、１０３〜１１０によって構成
される。

【００２６】６２は、論理演算手段６１からの並列デー
タを直列データに変換する並列−直列変換手段である。
その出力は、後段の記録ヘッド（図示していない）に供
給される。図２のように構成された（２、７）ラン長制
限符号化回路の動作を、図５に示す信号波形図を用いて
説明する。

【００２７】図２の入力１〜入力４への入力信号とし
て、第ｎ番目のクロックにおけるデータを、図５(b) 〜
(e) に示す｛A1(n),A2(n),A3(n),A4(n) ｝とすると、Ｄ
型フリップフロップ６３〜６６は、第n-1 番目のクロッ
クにおける入力データが遅延されて｛A1(n-1),A2(n-1),
A3(n-1),A4(n-1) ｝を出力し、Ｄ型フリップフロップ６
７、６８は、第n-2 番目のクロックにおける入力データ
が遅延されて｛A3(n-2),A4(n-2) ｝を出力する。ＯＲゲ
ート９５〜１０１の出力を｛B1(n),C1(n),B2(n),C2(n)
B3(n),C3(n),B4(n),C4(n) ｝とし、ＡＮＤ７６、８２、
８８、９４の出力を｛D1(n),D2(n),D3(n) D4(n) ｝とす
ると、Ｄ型フリップフロップ１０３〜１１０は、第n-1
番目のクロックにおけるデータが遅延されて｛C1(n-1),
D1(n-1),C2(n-1),D2(n-1),C3(n-1),D3(n-1),C4(n-1),D4
(n-1) ｝を出力する。Ｄ型フリップフロップ６９、７０
は、B3(n-1) 、B4(n-1) を出力する。これらの信号相互
の関係は、（数４）で表される。

【００２８】

【数４】

【００２９】したがって、入力信号である４ビット並列
信号｛A1(n),A2(n),A3(n),A4(n) ｝（図５(b) 〜(e) ）
は、遅延手段６０、論理演算手段６１により、８ビット
並列信号｛C1(n-1),D1(n-1),C2(n-1),D2(n-1),C3(n-1),
D3(n-1),C4(n-1),D4(n-1) ｝（図５(h) 〜(m) ）に変換
される。この８ビットの信号は、並列−直列変換手段６
２により、クロック１の８倍の周波数であるクロック２
（図５(n) ）で時分割多重化して出力される（図５(o)
）。図中の等の数字付きの矢印線が示す入力および
出力の組は、（２、７）ラン長制限符号化のデータとコ
ードの対になっている。この出力は、（２、７）ラン長
制限符合に変調された結果となっている。（表１参
照）。なお、図中の初めの矢印線の破線部分のデータお
よびコードは、ダミーデータおよびダミーコードであ
る。

【００３０】以上の一連の動作によれば、出力信号が連
続して１の値をとることはなく各々の１の間における０
の数が２ないし７個となり（２、７）ラン長制限符号の
ディジタル変調装置が実現される。以上のように本実施
例によれば、入力信号を４ビットの並列信号として取扱
い、この４ビットの入力信号から適当な論理式で４ビッ
トの信号を出力する論理演算手段と、論理演算手段の出
力の一部を遅延して出力する遅延手段と、４ビットの論
理演算出力を１ビットの直列信号として多重化して出力
する並列−直列変換手段とを設けることにより、遅延手
段６０と論理演算手段６１との動作速度を低減して、集
積回路化を容易にすることができる。

【００３１】また、図１と図２の比較からわかるように
（２，７）ラン長制限符号のような比較的複雑な畳み込
みを行う変調方式におけるディジタル変調装置の実現に
はその並列度に応じて論理式の複雑さが増加する。しか
しながらその設計においては、従来例で述べたような１
ビット信号を１ビット信号に変換させる場合の論理式が
既に与えられている場合が多く、このような場合には、
この論理式を複数個用意して前述のような並列処理に拡
張することは容易である。

【００３２】さらに本発明の第３の実施例について図面
を参照しながら説明する。図３は、本発明の第３の実施
例を示すディジタル記録装置の構成部分である、ＮＲＺ
Ｉ変調を実現するディジタル変調装置の構成例であり、
４ビット入力信号が（２、７）ラン長制限符号であると
限定した場合に、図１のＮＲＺＩ変調を再構成したもの
である。

【００３３】１１１は、論理演算手段であり、ＡＮＤゲ
ート１１３〜１２７、ＯＲゲート１２８〜１３１及びＤ
型フリップフロップ５６〜５９とにより構成される。同
図において図１と同一の機能を有するものは同一の番号
を付加し、その説明を省略する。まず、論理演算手段１
１１の構成を決定する原理を説明する。図１の論理変換
手段５０の論理式である（数３）のB1(n),B2(n),B3(n),
B4(n) がそれぞれ１になる組み合わせは、（数３）を積
和展開して考えていけば、順次以下の〜のようにな
る。

【００３４】 （数３）第１式のB1(n) が１になるた
めの｛B3(n-1) 、A1(n) ｝の組合せは下記の２通り存在
する。 ｛１、０｝ ｛０、１｝ （数３）第２式のB2(n) が１になるための｛B3(n-
1) 、A1(n) 、A2(n) ｝の組合せは下記の４通り存在す
る。 ｛１、０、０｝ ｛０、１、０｝ ｛０、０、１｝
｛１、１、１｝＊ （数３）第３式のB3(n) が１になるための｛B3(n-
1) 、A1(n) 、A2(n) 、A3(n) ｝の組合せは下記の８通
り存在する。 ｛１、０、０、０｝ ｛０、１、０、０｝ ｛０、
０、１、０｝ ｛１、１、１、０｝＊ ｛０、０、０、１｝ ｛１、
１、０、１｝＊ ｛１、０、１、１｝＊ ｛０、１、１、１｝＊ （数３）第４式のB4(n) が１になるための｛B3(n-
1) 、A1(n) 、A2(n) 、 A3(n) 、A4(n) ｝の組合せは下記の１６通り存在する。 ｛１、０、０、０、０｝ ｛０、１、０、０、０｝
｛０、０、１、０、０｝ ｛０、０、０、１、０｝ ｛０、０、０、０、１｝
｛１、１、１、０、０｝＊ ｛１、１、０、０、１｝ ｛１、０、０、１、１｝＊
｛０、０、１、１、１｝＊ ｛１、１、０、１、０｝＊｛１、０、１、０、１｝＊
｛０、１、０、１、１｝＊ ｛１、０、１、１、０｝＊｛０、１、１、０、１｝＊
｛０、１、１、１、０｝＊ ｛１、１、１、１、１｝＊ 上記組み合わせに基づき、図１の論理演算手段５０を排
他的論理和素子ではなく、ＡＮＤゲート及びＯＲゲート
で再構成する場合には、例えばB2(n) については（数
５）を計算することになる。

【００３５】

【数５】

【００３６】以上のようにＮＲＺＩ変調の場合、Ｎビッ
トの入力信号の処理に必要な積項数は第Ｎ番目のビット
演算において最も多くなり、その数は２のＮ＋１乗通り
になり必要な回路規模が大きくなる。しかしながら、入
力信号が（２、７）ラン長制限符号であるという制限が
ある場合、即ち、入力信号を１ビット直列信号に変換し
た場合の時系列信号｛・・・、Ａ４（ｎ−１）、Ａ１
（ｎ），Ａ２（ｎ），Ａ３（ｎ），Ａ４（ｎ），Ａ１
（ｎ＋１）、・・・｝には１が連続することはなく１の
間の０の数は２以上に限られるということを利用すれ
ば、上記のアスタリスク（＊）付きの組み合わせの入力
信号は存在しないので、上述の積項の一部は以下のよう
に省略することができる。

【００３７】 （数３）第１式のB1(n) が１になるた
めの｛B3(n-1) 、A1(n) ｝の組合せは下記の２通りにな
る。 ｛１、０｝ ｛０、１｝ （数３）第２式のB2(n) が１になるための｛B3(n-
1) 、A1(n) 、A2(n) ｝の組合せは下記の３通りにな
る。

【００３８】｛１、０、０｝ ｛０、１、０｝ ｛０、
０、１｝ （数３）第３式のB3(n) が１になるための｛B3(n-
1) 、A1(n) 、A2(n) 、A3(n) ｝の組合せは下記の４通
りになる。 ｛１、０、０、０｝ ｛０、１、０、０｝ ｛０、
０、１、０｝ ｛０、０、０、１｝ （数３）第４式のB4(n) が１になるための｛B3(n-
1) 、A1(n) 、A2(n) 、A3(n) 、A4(n) ｝の組合せは下
記の６通りになる。 ｛１、０、０、０、０｝ ｛０、１、０、０、０｝
｛０、０、１、０、０｝ ｛０、０、０、１、０｝ ｛０、０、０、０、１｝ ｛１、１、０、０、１｝ 上記省略された組み合わせに基づき、論理演算手段を構
成すると、図３に示すもので足りる。この論理演算手段
１１１は、４ビットの入力信号から上述の論理圧縮され
た論理式を実現する論理演算手段であり、その他の動作
は（図１）と同様である。

【００３９】以上のように、入力信号の性質を用いて、
不必要な論理積項を省略することにより論理演算量を圧
縮して回路規模の小型化を図ることができる。なお、以
上の実施例において実現した変調方式はＮＲＺＩ変調及
び（２、７）ラン長制限符号であるが、変調方式はこれ
にに限らず本発明を実施できる。加えて、第３の実施例
では、入力信号は（２、７）ラン長制限符号としたが、
これは他の符号、例えば（１、７）ラン長制限符号等で
あっても同様に論理演算量の圧縮が可能である。

【００４０】

【発明の効果】以上のように本発明によれば、複数ビッ
トの入力信号に対して適切な論理演算で変調をかけ、こ
れを時間的に多重化して１ビットの時系列信号に変換す
るという形をとるので、高転送レート化を図るためには
変調回路の全ての部分にわたって動作クロックの高速化
を図る必要がなく、並列−直列変換する部分のみを高速
化すればよいので、容易に高速化できるという効果があ
り、高速に記録できるディジタル記録装置を提供でき
る。

【００４１】加えて、高い周波数のクロックで動作する
部分の規模が小さく、これに伴い集積回路化も容易であ
り、かつ消費電力を抑えることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるディジタル変調
装置部分の構成図である。

【図２】本発明の第２の実施例におけるディジタル変調
装置部分の構成図である。

【図３】本発明の第３の実施例におけるディジタル記録
装置部分の構成図である。

【図４】図１の動作説明のための信号波形図である。

【図５】図２の動作説明のための信号波形図である。

【図６】第１の従来例のディジタル変調装置部分の構成
図である。

【図７】図６の動作説明のための信号波形図である。

【図８】第２の従来例のディジタル変調装置部分の構成
図である。

【図９】図８の動作説明のための信号波形図である。

【符号の説明】

１、５２〜５５ 排他的論理和素子 ２、６〜１０、６３〜７０ 遅延素子 ３、６０ 遅延手段 ４、５０、６１、１１１ 論理演算手段 ５、５１、６２ 並列−直列変換手段 ４０ 入力バッファ １１〜１６、２１、２２、７１〜９４、１１３〜１２７
ＡＮＤゲート １７、１８、２３、９５〜１０２、１２８〜１３１
ＯＲゲート １９ ＮＯＴ ２０、２４、５６〜５９、１０３〜１１０ Ｄ型フリ
ップフロップ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力データをディジタル変調した後、記
   録ヘッドに加えて記録媒体に記録するディジタル記録装
   置において、 入力データを並列に入力して所定の論理式に基づいて符
   合化する論理演算手段と、 前記論理演算手段からの並列の符号化信号を、時間的に
   多重化して直列信号に変換する並列−直列変換手段とを
   前記記録ヘッドの前段に備えたことを特徴とするディジ
   タル記録装置。
2. 【請求項２】 前記論理演算手段における所定の論理式
   は、ＮＲＺＩ変調を行う次式であることを特徴とする請
   求項１記載のディジタル記録装置。 【数１】
3. 【請求項３】 入力データをディジタル変調した後、記
   録ヘッドに加えて記録媒体に記録するディジタル記録装
   置において、 入力データを並列に入力して所定のクロック数だけ遅延
   する遅延手段と、 前記遅延手段により遅延された並列データ信号に対し、
   所定の論理式に基づいて符号化する論理演算手段と、 前記論理演算手段からの並列符号化信号を、時間的に多
   重化して直列信号に変換する並列−直列変換手段とを前
   記記録ヘッドの前段に備えたことを特徴とするディジタ
   ル記録装置。
4. 【請求項４】 （２、７）ラン長制限符合化を行うた
   め、 前記遅延手段は、入力された並列データの下位２ビット
   を１クロック遅延させる遅延回路からなり、遅延回路
   は、前記並列データの最上位ビットのさらに上位の２ビ
   ットとして一時格納しておき、 前記論理演算手段は、並列データビットのそれぞれに対
   応する組み合わせ回路と、並列データの下位２ビット用
   の前記各組み合わせ回路が出力する１クロック前のデー
   タ語の最終ビット検出信号を保持する保持回路と、前記
   組み合わせ回路からの、符合語を一時格納し、前記並列
   −直列変換手段へ受け渡す出力バッファとからなり、 前記組み合せ回路は、それぞれ、入力信号として、該デ
   ータビット及びその上位２ビットに対応する前記並列デ
   ータおよび／または前記遅延回路の出力信号である遅延
   データと、該データビットより上位２ビットに対応する
   前記組み合わせ回路および／または前記保持回路から出
   力されるデータ語の最終ビット検出信号とが入力され、
   該データビットまでの並列データのビットパターンが
   （表１）に示すデータ語の末尾のビットパターンと一致
   しているかを判定し、該ビットがデータ語の最後のビッ
   トであることを検出して、データ語の最終ビット検出信
   号を出力すると共に、該データビットを符号化したビッ
   トパターンを出力する構成であることを特徴とする請求
   項３記載のディジタル記録装置。 【表１】
5. 【請求項５】 前記論理演算手段は、 直列のデータ信号を１ビットずつ符号化信号に変換する
   論理回路を、入力並列データのビット数と同数分備えた
   ことを特徴とする請求項１又は３記載のディジタル記録
   装置。
6. 【請求項６】 前記論理演算手段は、入力信号が規則的
   な信号である場合の入力信号の規則に着目して、複数ビ
   ットの入力信号が取り得ない値の組み合わせを省略する
   ことにより論理圧縮を行ったことを特徴とする請求項１
   又は２記載のディジタル記録装置。