JPS6243382B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、媒体内に該媒体の少なくとも２元状
態量を介してデイジタル信号を導入するに当り、
第１クロツクパルス列の制御の下にデータビツト
列を直列形式で受信するデータ入力端子と、前記
データ入力端子に接続された入力端子および前記
媒体に接続された出力端子を有するコーデイング
装置とを備え、前記出力端子からは、データビツ
ト列につきコード変換されしかも所定のコード制
限を満足するコードビツト列を第２クロツクパル
ス列の制御の下に前記媒体に供給し、前記コード
変換が１より小さい能率１／ｐ（但し１／ｐは有
理分数）で行われる媒体へのデイジタル信号導入
装置に関するものである。媒体は、読出し／書込
みヘツド装置に沿つて駆動できる磁化可能なテー
プとすることができる。本明細書においては用語
“導入する”とは蓄積または記憶することを意味
する。代案として媒体はデータ伝送用チヤンネル
に関連させることもできる。その場合、用語“導
入する”とは伝送することを意味する。データビ
ツトおよびコードビツトは互に独立に２元値また
は多元値とすることができる。所定の値のコード
ビツトにより媒体における状態遷移（NRZ（非零
復帰）―１コードを表わすことができる。また他
のコードとして例えばNRZコードも既知である。
自動同期のため同期情報にコードビツトを付加す
ることがしばしば所望される。従つて極めて多数
の状態遷移が生ずると好適である。特に、単一コ
ードワードおよび連続する２以上のコードワード
おいて遷移を伴うことなく直接連続するコードビ
ツトの数を制限するアルゴリズムが既知である。
例えばP.A.Franasek著の論文“Sequence―state
―methods for run―length limited coding”，
IBM Journal of Research and Development，
July 1970，第376〜382頁にかかるコードが種々
記載されている。しばしば使用される既知の方法
では、４データビツトを含むデータワードを５コ
ードビツトを含むコードワードに変換する。かか
る特性を有する既知の他の方法ではいわゆるミラ
ー（Miller）コードを使用する（本件出願人に係
る特開昭52―143806号公報参照）。また既知の他
の方式では、データビツトをコードビツトに変換
するも所定のコード制限を満足するようにする。
コーデイング装置の符号能率は殆ど常に１より小
さく、上述した場合においてはそれぞれ0.8およ
び0.5である。問題は、ある種のデータ発生器が
極めて高い直列ビツト速度を呈することにある。
かかる問題の一例は、例えばテレビジヨンカメラ
において起り、しかも簡単な構造を有するテレビ
ジヨンカメラにおいてさえ起る。前記媒体には高
いビツト速度を有する単一チヤンネルを配設する
ことができるが、これはある場合には極めて問題
となり、特に直線性記録装置を使用しなければな
らない場合に極めて問題となる。その場合かかる
記録または蓄積媒体は特に大きな帯域幅を必要と
する。同様な問題はデータ伝送用チヤンネルの場
合にも起る。本発明の目的は、上述した種々の状
態（しかしこれに限定されるものではない）の下
で、一つの制限されたビツト速度だけ受信できる
チヤンネルを媒体において使用できるようにし、
その際各個別チヤンネルに個別にコーデイング装
置を必要としないデイジタル信号導入装置を提供
するにある。つまり上記問題を解決するため、本
発明の媒体へのデイジタル信号導入装置は、少な
くとも２元状態を有する媒体にデイジタル信号を
導入するためクロツク装置と、前記クロツク装置
によつて発生する第１クロツク周波数において直
列のデータビツト列をその直列入力端子に供給さ
れるコーデイング装置とを備え、前記コーデイン
グ装置が、前記供給されたデータビツトから、所
定のコード要件を満足するｎビツトコードワード
を選択して発生し、毎回前記ｎビツトコードワー
ドを前記クロツク装置によつて発生する第２クロ
ツク周波数において前記コーデイング装置のｎ個
の並列出力端子に出力し、前記第２クロツク周波
数を前記第１クロツク周波数のｎ／ｐ分の１倍と
し（但しｐ＞１）、前記発生したｎビツトコード
ワードを供給されるよう前記コーデイング装置の
ｎ個の出力端子に接続したｎ個の入力端子を有す
る変換装置を備え、変換装置がｍ（但しｍ≧ｎ）
個の変換出力端子を有し、かつ供給されたコード
ワードのｎビツト列を前記第２クロツク周波数と
同期して循環方式で変換することによりｍビツト
コードワードを形成し、前記ｍビツトコードワー
ドを前記変換装置のｍ個の変換出力端子に並列に
供給し、斯くすることにより各変換出力端子に出
力されるコードビツト列が前記所定コード要件を
満足し、前記ｍ個の変換出力端子を、ｍビツトコ
ードワードを前記媒体に供給するｍ個のチヤンネ
ルに接続する構成としたことを特徴とする。

前記選択は連続的に遂行されているから、前記
選択はデータ入力シフトレジスタの分岐点として
容易に構成することができる。前記ｎコードビツ
トの各々に対しては、極めて簡単な論理関数発生
器で十分なことがしばしばである。

前記第１クロツクパルス列および第２クロツク
パルス列のクロツクパルス周波数の間の比は
（ｐ／ｎ）にするのが好適である。その場合第２
クロツクパルス周波数は比較的低いことがしばし
ばあり、その結果デイジタル信号導入装置の一層
の低コスト化および／またはエネルギー消費の低
減を達成することができる。これはコーデイング
装置および変換装置についても成立つ。ｍ＞ｎの
場合には、個々のチヤンネルに対する特性周波数
が一層低くなることさえある。更に、ｍおよびｎ
の比は整数になるようにするのが好適である。こ
の比は、例えば１または２とすることができる。
媒体におけるチヤンネルの帯域幅が小さくなる
程、選定される比の値が大きくなる。しかし、所
定の場合にはこの比は簡単な分数、例えばｍ／ｎ
＝３／２とすることもできる。

前記コーデイング装置は１サイクルに対応する
ｎ個の直列接続した副コーデイング装置を備え、
これらの副コーデイング装置は１個の副コーデイ
ング装置の受信したデータワードに基づいて、前
記ｎ個の副コーデイング装置に対応する１サイク
ル内において１コードワードの所定部分を毎回発
生し、前記変換装置は前記媒体の単一入力端だけ
に毎回単一コードワードのコードビツトを供給す
るためｎ個の状態を有するようにすると好適であ
る。その場合、各補助コーデイング装置は例えば
１コードワード内の１ビツトまたは２ビツトのみ
発生するだけなので、補助コーデイング装置の構
成を簡単にすることができる。後者の処理につい
ては、１コードワードのすべてのエレメントが例
えば媒体の１チヤンネル上だけに存在する場合に
極めて有用である。この点で用語“データ”は、
データ発生器に対するデータの重みまたは有意度
に関連させる必要はない。データ発生器は、例え
ば、ワード長16ビツトのコンピユータとすること
ができる。コーデイング装置においてはこの16ビ
ツトをそれぞれ４ビツトのデータワードに分割し
て蓄積することができる。

前記コーデイング装置は、データビツトにつき
所定の選択が行われた際該データビツトをコード
ビツトとして変更を加えることなく通過するよう
にするのが好適である。このようにすることによ
り、後述するように、前記コーデイング装置が一
層簡単になる。

ｍ＝ｎの場合、NRZ―１コーデイング要素を前
記変換装置の出力端子および前記媒体の入力端の
間に結合するのが好適である。このようにするこ
とにより媒体の容量が極めて有利に使用されるこ
ととなる。

以下、図面につき本発明の実施例を説明する。

第１図の枠内左側欄には各ワード当り４ビツト
の場合に可能な16個のデータワードを示す。更に
枠内右側欄には、（ｄ，ｋ）＝（０，２）コードの
可能な17個のコードワードを示す。コードワード
においては、状態遷移を意味するコードエレメン
ト１は直接連続して多数個配列または生起できる
一方、状態非遷移を意味するコードエレメント０
は最大で２個までしか直接連続して配列または生
起できない。コーデイングはワード順次方式で行
われる。１個のコードワードの始端および終端に
おいては最大で１個のコードビツト０しか生起で
きない。１個のコードワード内では連続して最大
で２個のコードビツト０しか生起できない。デー
タワードのコードワードへの変換は種々の態様で
実現することができる。図示の変換は、E.T.
Ringkjφｂ著の論文“Achieving ａ fast data
rate by optimizing existing technolgy，”
Electronics 48（750501）p.86ff.に記載されて
いる。枠内右欄の最も下側に示したコードワード
（11111）には特別な意味を持たせることができ
る。４データビツトの５コードビツトへの変換お
よびその逆変換は第１図の枠外の論理式に示すよ
うにして実現することができ、論理式において上
側に横棒を付した変数は２進エレメントの反転値
を意味する。

上記論理関数に基づく変換はゲートを介して実
現することができる。代案として、データワード
により、16個のアドレス位置を有するリードオン
リーメモリに対してアドレス指定を行うようにす
ることができる。上記アドレス位置におけるワー
ド長は発生すべきコードワードの一部の長さに適
合するようにする。本発明は上記コードに限定さ
れるものではなく、例えば前記特開昭52―143806
号公報に記載された如き他のコードも使用するこ
とができる。

第２図は、第１図に示したデータワードおよび
コードワードと共に作動させるのに好適なコーデ
イングおよび多重化装置の一例を示す。本例装置
は８個の入力端子１……７，４９と、20個の１ビ
ツトレジスタ段８……２７を含むシフトレジスタ
と、５個の副コーデイング装置２８……３２と、
５個のデータフリツプフロツプ３３……３７と、
25個のNANDゲート３８より成るNANDゲート
群、および５個のNANDゲート３９……４３と、
５個の排他的論理和ゲート４４……４８と、５個
の遅延素子４４Ａ……４８Ａとを備える。データ
ワードはデータ源（図示せず）から連続ビツト列
の形態で入力端子４９に供給する。本例では、シ
フトレジスタは各グループがそれぞれ４個の１ビ
ツトレジスタ段を含む５つのレジスタ段グループ
８〜１１，１２〜１５，１６〜１９，２０〜２
３，２４〜２７に細分するから、データワードの
形成だけが行われる。一方、データ自体はデータ
ワードに応じて既に編成しておくことができ、例
えば、データは16進コードの形態で数を含むよう
にすることができ、その場合重要な事項は入力端
子４９に直列ビツト列が供給されることだけであ
る。データビツトと同期して入力端子１にはシフ
トパルス列を供給する。これに関連する第１制御
モードを第３ａ図に示す。クロツクパルス発生器
７０は繰り返し周波数_０でクロツクパルスサイ
クルを規定し、各クロツクパルスサイクルはライ
ン５０上の希数クロツクパルスおよびライン７１
上の偶数クロツクパルスから構成される（第３ｂ
図の波形５０および７１参照）。ブロツク７２は
２個の1/2割算段で構成した1/4割算器であり、そ
の出力信号はNORゲート７３に供給する。３ク
ロツクパルス後に割算器７２の両割算段は低レベ
ル信号を供給するので、ライン７１上の第４クロ
ツクパルスは反転された形で端子５１に供給され
る。この信号は第２図の入力端子２に供給され、
その都度関連のデータフリツプフロツプ３３……
３７におけるコードビツトの蓄積を制御する。ラ
イン５０上における４個のクロツクパルスの後
に、シフトレジスタ段８……１１には第１データ
ワードが存在する。本例の副コーデイング装置２
８は、組合せ論理を介して、関連の４データビツ
トに対応するコードワードの第１コードビツトを
形成する。更に４個のクロツクパルス後にシフト
レジスタ段１２……１５には第１データワードが
存在する。その場合、副コーデイング装置２９は
関連のコードワードの第２コードビツトを形成す
ると同時に、副コーデイング装置２８はその場合
にシフトレジスタ段８……１１に存在する次のデ
ータワードに基づいて後続コードワードの第１コ
ードビツトを形成する。副コーデイング装置３
０，３１，３２は、コードワード列の第３，第
４，第５コードビツトをそれぞれ構成する。以上
の説明では副コーデイング装置は線図的にのみ示
したが、例えば第１図のワード変換においては副
コーデイング装置３０は、例えばシフトレジスタ
段１８に存在する第２データビツトを変更を加え
ることなく転送することだけを必要とするに過ぎ
ない。かかる組合せ論理を介するコードビツトの
形成では、副コーデイング装置に対する付加的ク
ロツクパルス制御を必要としない。

25個のNANDゲート３８は５つのグループに分
けて接続配置する。各グループのNANDゲート３
８の出力端子はそれぞれ対応する５個のNANDゲ
ート３９……４３の入力端子に接続する。入力端
子３……７は通常は低電位にあるので、これに接
続した１群のNANDゲート３８は遮断される。し
かし、第３ｂ図において波形５２……５６によつ
て示す如く入力端子３……７のうちの一つは常に
高電位にある。なお第３ｂ図において波形５２は
入力端子３に関連し、波形５３は入力端子４に関
連し、以下同様である。従つて一連のゲート３
８，３９……４３は入力端子３……７への変換制
御入力によつて制御される変換装置を構成する。
入力端子３が高レベルの場合、フリツプフロツプ
３３のビツトはNANDゲート３９へ転送され、フ
リツプフロツプ３４のビツトはNANDゲート４３
へ転送され、フリツプフロツプ３５のビツトは
NANDゲート４２へ転送され、フリツプフロツプ
３６のビツトはNANDゲート４１へ転送され、か
つフリツプフロツプ３７のビツトはNANDゲート
４０へ転送される。次いで入力端子４が高レベル
になつた場合、フリツプフロツプ３３のビツトは
NANDゲート４０へ転送され、フリツプフロツプ
３４のビツトはNANDゲート３９へ転送され、フ
リツプフロツプ３５のビツトはNANDゲート４３
へ転送され、フリツプフロツプ３６のビツトは
NANDゲート４２へ転送され、かつフリツプフロ
ツプ３７のビツトはNANDゲート４１へ転送され
る。従つてNANDゲート３９……４３の各ゲート
には毎回、コードワード列の次のビツトが供給さ
れることとなる。その場合NANDゲート３９には
第１，第６，第11コードワードが順次供給され、
NANDゲート４０には第２，第７，第12コードワ
ードが順次供給される。

パルス信号５２……５６を発生させるには、ク
ロツクパルス列５０を遅延時間の小さい遅延素子
７４を介してNORゲート７５に供給し、この
NORゲート７５の他の２入力端子にはNORゲー
ト７３と同一入力信号を供給する。従つてNOR
ゲート７５の出力パルスは若干早期に発生する。
かかる出力パルス信号によつてリングカウンタ７
６は毎回１計数位置だけ進められる。リングカウ
ンタ７６の出力端子７７……８１は第２図の関連
入力端子３……７に接続する。NANDゲート群３
８のうちの１個のNANDゲートが信号を送出した
場合、この信号はNANDゲート３９……４３中の
１個のNANDゲートを介して対応する排他的論理
和ゲート４４……４８の一方の入力端子へ転送さ
れる。これら排他的論理和ゲートの出力は毎回、
対応する遅延素子４４Ａ……４８Ａを介して他方
入力端子に帰還される。遅延素子４４Ａ……４８
Ａの遅延時間は第３ｂ図におけるパルス５２……
５６の長さに対応し、従つてコーデイング装置か
ら生ずる信号は既知の態様でNRZ―１コードに変
換され、その場合各信号１は状態遷移を示す。そ
の場合、排他的論理和ゲートに接続されるが図面
を簡単にするため図示しない書込みヘツドが対応
する信号を送出する。そこで第３ｃ図の表におい
て、論理入力３……７により上記副コーデイング
装置（２８……３２）および排他的論理和ゲート
（４４……４８）の間に接続路が逐次確立される
態様を示す。

上述した所ではｍ＝ｎ＝５であり、従つて正し
い動作が行われ、排他的論理和ゲート４４……４
８の出力端子はそれぞれのデータフリツプフロツ
プのデータ入力端子に接続し、これらのデータフ
リツプフロツプは信号波形５１におけるパルスの
後縁によつてトリガされ、これらデータフリツプ
フロツプは図面を簡単にするため図示しない。一
方、第４図は第２図の動作原理による装置に対す
る第２制御モードの一例を示す。しかし、本例で
は変換装置の入力端子の数が５個から10個（１…
10：これら10個の数字は第４図の表において使用
した数字に対応し、10ビツトコードワードのビツ
ト位置を示す）に増大する一方、変換制御入力
（第２図の３……７）も10個（ａ……ｊ）に増大
するものとする。第４図の表も、上述した副コー
デイング装置および排他的論理和ゲート間に接続
路が逐次確立される態様を示す。この場合には、
図示の水平破線の後に１サイクルが完了する。こ
の場合１チヤンネルにおいて、２個の直接連続す
るコードビツトを受信することはない。その結
果、NRZ―１コーデイング要素（排他的論理和ゲ
ートおよび遅延素子）は、信号の受信時にその状
態を変化するがそれ以外のときはその状態を維持
するフリツプフロツプによつて毎回置換される。
更に本例では、第２図に示した装置に対する付加
事項として、４個のシフトレジスタ段（８……１
１，１２…１５，１６…１９，２０…２３）が毎
回、4/5×ｍ個のシフトレジスタ段（ｍ＝10に対
しては８個のシフトレジスタ段）によつて置換さ
れるようにする。従つてデータは十分に分離され
る。これはまた、第２図において付加的シフトレ
ジスタ段を追加し、フリツプフロツプ３３……３
７のすべてに対し同時には読込みを行わないよう
にすることによつても可能となる。

第５図は第２のコーデイングおよび変換装置を
示す。データビツトは入力端子１００に直列に到
来し、入力端子１０１における第１クロツクパル
ス列の制御の下に、シフトレジスタを構成する一
連のフリツプフロツプ１０２……１０５に蓄積さ
れ、かつこれらフリツプフロツプを介してシフト
される。この簡単な実施例においてはこのシフト
レジスタは４個のシフトレジスタ段を備える。
NORゲート１０６は入力端子１００におけるデ
ータおよびフリツプフロツプ１０５の出力を供給
される。NORゲート１０６およびフリツプフロ
ツプ１０３の出力端子におけるデータはデータフ
リツプフロツプ１２８および１２９にそれぞれ蓄
積する。これは端子１２７からのクロツクパルス
列によつて達成され、このクロツクパルス列のク
ロツクパルスは例えば、入力端子１０１における
パルスと毎回交番するパルスとする。データフリ
ツプフロツプ１２８，１２９の出力端子における
それぞれのデータはNANDゲート１０７……１１
４のうちの４個のNANDゲートに供給する。４個
の入力端子１１５……１１８には４中択一信号が
供給されるので毎回、NANDゲート１０７……１
１４中２個のNANDゲートだけが同時に転送動作
を行うことができ、かくして変換装置が構成され
る。NANDゲート１０７……１１４の出力端子は
図示の如く対を成す形態でNANDゲート１１５Ａ
……１１８Ａのうちの対応NANDゲートの入力端
子にそれぞれ接続し、これらNANDゲート１１５
Ａ……１１８Ａの出力端子はそれぞれ対応するＴ
フリツプフロツプ１１９……１２２を介して対応
出力端子１２３……１２６にそれぞれ接続する。
従つて本実施例では変換装置は入力端子の２倍の
出力端子を備える。第６図は、本実施例に関連す
る制御モードを第３および４図におけるのと同一
態様で示す。この場合には、NANDゲート１１５
Ａ……１１８Ａによつて供給されるコード信号の
間に毎回時間間隔が存在するので、これらNAND
ゲートの後位にNRZ―１中間コーデイング要素が
存在する必要がなく、各チヤンネル当り単一のＴ
フリツプフロツプで十分である。

かかる点につき第７図に、第５図に示した構成
の回路において生ずる種々の信号の時間に対する
変化を示す。上側からみて第１横行は４中択一
入力端子１１５……１１８に対する入力供給状態
を示す（数字“５”は入力端子１１５に択一入力
が供給されることを意味し、以下同様である）。
従つて入力端子１０１におけるクロツクパルスと
同期関係で毎回、これら４個の入力端子１１５…
…１１８のうちの次の１入力端子に入力が供給さ
れる。第７図の第２横行は入力端子１００にお
けるデータ信号を示す。第３横行は第２横行
に対しクロツクパルス期間だけ遅延された信号を
示し、この信号はフリツプフロツプ１０３の出力
信号である。第４横行は第３横行に対し２ク
ロツクパルス期間だけ遅延された信号を示し、こ
の信号はフリツプフロツプ１０５の出力信号であ
る。第５横行はNORゲート１０６の出力信号
を示し、この信号は第２横行および第４横行
における信号の否定論理和である。第６横行は
NANDゲート１１５Ａの出力信号を示し、このゲ
ートは入力端子１１５，１１７におけるクロツク
パルスにより、第３横行におよび第５横行に
おける信号（下線を付して示してある）に交互に
結合される。第７横行はＴフリツプフロツプ１
１９の出力端子１２３の状態を示し、このフリツ
プフロツプは信号“０”を供給された場合には同
じ状態に維持され、信号“１”を供給された場合
に状態が変化する。第８横行および第９横行
は出力端子１２４に接続される要素の状態を示
す。第10横行および第11横行XIは出力端子１２
５に接続される要素の状態を示す。第12横行XIIお
よび第13横行は出力端子１２６に接続される
要素の状態を示す。出力端子１２３……１２６に
おける信号は、その後位に接続される要素、例え
ば磁気媒体上へのデータ蓄積の場合における書込
みヘツドに対する付勢を示すが、図面を簡単にす
るためかかる要素は図示しない。この場合状態遷
移相互の間隔は入力端子１０１における４クロツ
クパルス期間に対応する時間間隔より接近して位
置することはないことを確認した。ここでコード
の形成を簡潔に述べれば次の如くである。即ち第
６横行において丸印で囲んだコードビツトは第
３横行において下線を付したデータビツトに対
応する。第６横行において丸印で囲まないコー
ドビツトは、丸印で囲んだ２個のコードビツト０
の間に位置するもの以外はすべて０である。同様
の考察は第７図における第８横行、第10横行
および第12横行XIIに対しても適用できる。NRZ―
１コードであるので狭帯域媒体を使用することも
できる。

第５図においてはフリツプフロツプ対102/103
および104/105の間を破線で示してある。一般
に、シフトレジスタ（１０２……１０５）は出力
端子（１２３……１２６）と同様のフリツプフロ
ツプ段を備え、その際これらフリツプフロツプ段
は２個の等しいグループ（102/103および104/10
５）を構成するよう適切に接続配置する。従つて
出力信号が２個だけ存在する場合には、シフトレ
ジスタも２個のフリツプフロツプ段のみ備える。
しかし、その場合にも各チヤンネル当り前記NRZ
―１コーデイング要素が一つ必要になる。

第８図はコーデイング装置の第３実施例の要部
を示し、本例は各ワード当り８データビツト用の
コーデイング装置である。本例の装置は、毎回奇
数パリテイのコードワードを受信する９チヤンネ
ル間に分布するためのパリテイビツトとして第９
コードビツトを付加する。入力データは既にNRZ
―１基準を満足しているものと仮定する。シフト
レジスタは８個の補助シフトレジスタ１５０……
１５７を備え、各補助シフトレジスタは８個のシ
フトレジスタを段を有している。補助シフトレジ
スタ１５０の第１シフトレジスタ段は第１コード
ビツトを構成し、補助シフトレジスタ１５１の第
２シフトレジスタ段は第２コードビツトを構成
し、以下同様である。補助シフトレジスタ１５７
の出力端子に接続するフリツプフロツプ１６２と
してＴフリツプフロツプを接続し、このフリツプ
フロツプは“１”データビツトを計数する。０状
態においてはフリツプフロツプ１６２の“１”出
力端子は高レベル信号を送出する。この“１”信
号の数が８個のシフトパルスの後、即ち１データ
ワードの終端において奇数である場合、フリツプ
フロツプ１６２の“１”出力端子は低レベル信号
を送出する。第３ｂ図における信号５１に従つて
蓄積制御信号が高レベルになつた場合、NANDゲ
ート１６３は信号を送出しない。“１”信号の数
が偶数（０，２，４，……）であつた場合には、
フリツプフロツプ１６２の“１”出力端子は高レ
ベル信号を送出する。その場合、NANDゲート１
６３を介してパリテイビツトが発生する。補助フ
リツプフロツプ１５０……１５７の出力端子１７
０……１７７に生ずる出力は媒体を介して変換装
置（図示せず）に供給する。蓄積制御パルスは毎
回、フリツプフロツプ１６２に対するリセツト信
号を構成する。

【図面の簡単な説明】

第１図は４ビツト―５ビツト画像コードの変換
例を示す図、第２図は本発明によるコーデイング
および変換装置の第１実施例を示すブロツク図、
第３図は第２図の第１制御モード説明波形図、第
４図は第２図の変形実施例の制御モード説明図、
第５図は本発明によるコーデイングおよび変換装
置の第２実施例を示すブロツク図、第６図は第５
図の制御モード説明図、第７図は第５図の作動説
明図、第８図は本発明によるコーデイング装置の
第３実施例の要部を示すブロツク図である。 １……７，４９…入力端子、８……２７…１ビ
ツトレジスタ段、２８……３２…副コーデイング
装置、３３……３７…データフリツプフロツプ、
３８……４３…NANDゲート、４４……４８…排
他的論理和ゲート、４４Ａ……４８Ａ…遅延素
子、７０…クロツクパルス発生器、７２…1/4割
算器、７４…遅延素子、７６…リングカウンタ、
１００…データビツト入力端子、１０１…第１ク
ロツクパルス入力端子、１０２……１０５…フリ
ツプフロツプ、１０７……１１４，１１５Ａ……
１１８Ａ…NANDゲート、１１５……１１８…４
中択一入力端子、１１９……１２２…Ｔフリツプ
フロツプ、１２３……１２６…出力端子、１２
８，１２９…データフリツプフロツプ、１５０…
…１５７…補助シフトレジスタ、１６２…フリツ
プフロツプ、１７０……１７８…出力端子。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも２元状態を有する媒体にデイジタ
   ル信号を導入するため クロツク装置と、 前記クロツク装置によつて発生する第１クロツ
   ク周波数において直列のデータビツト列をその直
   列入力端子に供給されるコーデイング装置とを備
   え、前記コーデイング装置が、前記供給されたデ
   ータビツトから、所定のコード要件を満足するｎ
   ビツトコードワードを選択して発生し、毎回前記
   ｎビツトコードワードを前記クロツク装置によつ
   て発生する第２クロツク周波数において前記コー
   デイング装置のｎ個の並列出力端子に出力し、前
   記第２クロツク周波数を前記第１クロツク周波数
   のｎ／ｐ分の１倍とし（但しｐ＞１）、 前記発生したｎビツトコードワードを供給され
   るよう前記コーデイング装置のｎ個の出力端子に
   接続したｎ個の入力端子を有する変換装置を備
   え、前記変換装置がｍ（但しｍ≧ｎ）個の変換出
   力端子を有し、かつ供給されたコードワードのｎ
   ビツト列を前記第２クロツク周波数と同期して循
   環方式で変換することによりｍビツトコードワー
   ドを形成し、前記ｍビツトコードワードを前記変
   換装置のｍ個の変換出力端子に並列に供給し、斯
   くすることにより各変換出力端子に出力されるコ
   ードビツト列が前記所定コード要件を満足し、前
   記ｍ個の変換出力端子を、ｍビツトコードワード
   を前記媒体に供給するｍ個のチヤンネルに接続す
   る構成としたことを特徴とする媒体へのデイジタ
   ル信号導入装置。 ２ 前記コーデイング装置が複数の直列接続シフ
   トレジスタを備え、前記シフトレジスタの各々の
   出力端子を副コーデイング装置の入力端子に接続
   して前記副コーデイング装置により前記ｎビツト
   コードワードの一つを発生させる特許請求の範囲
   第１項記載のデイジタル信号導入装置。 ３ 前記コーデイング装置は、データビツトにつ
   き所定の選択が行われた際該データビツトをコー
   ドビツトとして変更を加えることなく転送するよ
   うにする特許請求の範囲第１項に記載のデイジタ
   ル信号導入装置。 ４ ｍ＝ｎの場合、NRZ―１コーデイング要素を
   前記変換装置の対応出力端子および前記チヤンネ
   ルの間に結合する特許請求の範囲第１項に記載の
   デイジタル信号導入装置。