JPS63191442A - データ変調インターフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ伝送の分野に関し、特に直列２相デー
タ伝送技術に関する。

〔従来の技術〕

直列データ伝送は、工業規格ＲＳ−２３２の通信インタ
ーフェースおよびモデム通信における如き広範囲のコン
ピュータ通信用途において用いられている。種々の直列
データ伝送エンコーディング・システムが考案されてき
た。

典型的なシステムにおいては、論理値「１」および論理
値「０」の信号形態における２進データが電圧もしくは
パルスの存否により伝送媒体上で符号化される。これら
の論理信号は、ストリームにおいて伝送され、符号化さ
れた２進テータをストリームから取出すために必要な種
々の論理的操作を制御する際、データのレシーバにより
使用されるクロック信号即ち同期信号を含む。

他の符号化システムにおいては、パルスの存否の形態に
おいて伝送されるのではなく、２進データはデータ・パ
ルスの相対的なｌ］によって表わされる。このようなシ
ステムは、Ｙｏｕｎｇの米国特許第４，０６６．８４１
号において開示されている。Ｙｏｕｎｇの米国特許にお
いては、２進データは直列の２相データ・ストリームに
符号化され、２相ストリームにおける位相遷移間の時間
間隔が符号化された２進データの論理値「１」および論
理値「０」の状態を表わすため用いられる。このため、
Ｙｏｕｎｇの特許のシステムは、ストリームにおける連
続する符号化２進データが非コードを含むタイム・セグ
メントにより分離される必要がないため、比較的高い帯
域１］を可能にする。

〔発明の要約〕

本発明は、Ｙ　０１１　ｎ　ｇの米国特許に開示されて
いる基本的な２粗管号化法を含む直列データ伝送のため
の方法および装置を提供する。本発明の一特質によれば
、伝送されるべき並列データ・ワードの２進ビットを調
べて、ワード中に１のビットの方が多いか０のビットの
方が多いかを判定する。並列データ・ワードのビットに
対する付加的ビットである極性ビットが、どのビット状
態が最も高い頻度で生じたかを示すため与えられる。２
粗化号を変調して、その位相反転間に２つの異なる時間
間隔を生じ、１つの時間間隔は１のビット状態に対応し
、他の時間間隔が０のビット状態に対応する。この２つ
の時間間隔の短い方がワードにおいて大きな頻度で生じ
たビット状態と対応するように割当てられ、長い方がワ
ードにおいて小さな頻度で生じたビット状態と対応する
ように割当てられる。

従って、各ワードを伝送するため必要な合計時間が最小
化される。

本発明の別の特質によれば、各並列データ・ワードの後
に同期信号が伝送される。これにより、Ｒ５−２３２イ
ンターフエースの如きインターフェースが１つのビット
・ストリームにおりるその場所を決定するために使用す
る「ハン］・」モートを除去する。

木発明の他の特質によれば、２粗化号の時間間隔は、最
小間隔Ｔおよび間隔の増分ｉに照して定義さ、１する。

ｎ個の個々の時間間隔を用いるシステムにおいては、間
隔は下記のようになろう。即ち、Ｔ、Ｔ十ｉ、Ｔ＋２　
ｉ、Ｔ→−（ｎ−２）ｉ、−ｒ＋（ｎ　　１）’ｏ　上
記の実施態様の場合は、ＴおよびＴ＋ｉの間隔は０およ
び１のビット状態ど対応することになり、Ｔは最も大き
な頻度で生じるヒラ］・状態と対応し、時間間隔Ｔ＋２
ｉは同期信号に対応することになる。

本発明の他の特質は、単一の位相間隔により複数のピッ
Ｉ・の組合せを表わすことができるようにビット状態に
対応する２つ以」−の異なる間隔を提供する。

本発明の他の特質は、時間間隔がり、−Ｔ　＋１　、と
なるように逓増的に大きくなる間隔の期間毎に発生され
るｊ＝０．１５．、ｎ−１に対して一義的な間隔の増分
■４を提供する。

本発明の他の特質は、１つの並列データ・ワードの２進
ヒツトを受取り、このデータ・ワードを一時に１ビット
だけシフト・アウトする伝送レジスタを提供する。この
伝送レジスタの実現は、この伝送レジスタからデータが
なくなった時を判断する別個のカウンタ回路の要求をな
くし、その結果関連する制御論理回路におりる節約をも
たらず。伝送レジスタにおいて、各データ・ワード中に
Ｉのビットの方が多いか０のヒラ］・の方が多いかを判
定するだめの手段が提供される。伝送レジスタは、どの
ヒツト状態が最も高い頻度で生じたかを示すため極性ビ
ットを各データ・ワードに付加する。２粗化号を変調し
て、その位相間隔の間に最も短い時間間隔が高い頻度で
生じたピッ；・状態と対応し、別の時間間隔が小さな頻
度で生じたビット状態と対応する異なる時間間隔を生じ
る変調手段が提供される。

本発明の更に他の特質は、直列２進データ・ストリーム
を受取ってこれにおいて符号化されたデータ・ビットを
回復する復調手段を提供する。

この復調手段は、極性ビットを調べてどのビット状態が
どの時間間隔と対応しているかを判定する手段を含む。

回復データ組立てレジスタ手段が、データ・ワードのビ
ットを組立ててこれらを並列にシフ］・・アウトするた
め提供される。

回復データ組立てレジスタの実現により、回復データ組
立てレジスタがデータで一杯になる時を判定するための
別個のカウンタ回路の要求を排除し、その結果関連する
制御論理回路における節約をもたらす。

〔実施例〕

第１図は、木発明によるディジタル・データ・インター
フェース１１の全体ブロック図を示している。Ｘビット
の並列データ・ワードが外部の並列データ・ソース１２
によって生成される。

このデータ・ワードは、直列ピッ］・・ストリームに変
換され、伝送ロジック１４によって直列データ・リンク
１５に対して変調される。伝送ロジック１４が１つの完
全ワードを伝送した時、このロジックは外部の並列デー
タ・ソース１２に対して新たなＸビットの並列データ・
ワードを送るように信号する。直列データ・リンク１５
は、例えば、銅線、光フアイバ線条もしくはテレメータ
手段からなるものでよい。変調された直列データは受信
ロジック１６により受取られ、このロジックはデータを
復調して、この直列データをＸビットの並列データ・ワ
ードに再び組立てる。１つのＸピッ］・の並列データ・
ワードが完全に再組立てされると、受信ロジック１６が
データの宛先１８に信号してワードが送出される。

本発明は、位相反転間の間隔の長さが変調される２相信
号変調フィーーマットを用い、一義的な即ち個々の各間
隔長さが、ある割当てられ、た２進コード、例えば「１
」又は「０」のビット即ちビットの状態、又は特別の符
号化信号を表わす。ｎが与えられた個々の間隔の数であ
る場合、ディジタル・データ・インターフェース１１は
ｎ≧２で機能する。本発明の望ましい実施態様において
は、この個別間隔は最小間隔Ｔおよび間隔の増分ｉに照
して定義される。ｎ個の個別の間隔長さを用いるシステ
ムにおいては、これらの間隔は下記の如く定義される。

即ち、Ｔ、Ｔ＋ｉ、Ｔ＋２ｉ、　１．Ｔ＋　（ｎ−２）
ｉ。

Ｔ＋（ｎ−１）ｉ。

本文に開示する本発明の実施態様においては、３つの個
々の間隔、即ち、ｎ＝゛３およびＴ＝１０ナノ秒および
１＝ｌＯナノ秒が与えられる。このため、それぞれＴ、
Ｔ十ｉおよびＴ＋２ｉの間隔長さ、即ち１０ナノ秒、２
０ナノ秒および３０ナノ秒を生じる。この第３の実施態
様を用いる波形が第２図に示されている。この波形にお
いては、３０ナノ秒の間隔長さが１つの同期信号を表わ
すため割当てられ、２０ナノ秒の間隔長さは「１」のビ
ット状態に割当てられ、１０ナノ秒の間隔長さが「０」
のビット状態に対して割当てられている。

本発明の別の実施態様は、逓増的に大きくなる間隔長さ
毎に生じる一義的な間隔の増分Ｉ、（但　し、ｊ＝０、
１１１．ｎ−１）を提供する。本実施態様はｎ個の間隔
を有することになり、ｊ番目の間隔はり、＝Ｔ＋Ｉ、（
但し、■、は先に定義、Ｔ−最小の間隔）となる。

例えば、３つの個々の間隔においては、持続期間はＴ＋
■０、Ｔ＋１１およびＴ＋１２　（但し、■。≠■１≠
１２）となろう。

第３図は、ディジタル・データ・インターフェース１１
の更に詳細なブロック図を示し、同図において第１図の
ロジック１４が伝送レジスタ２０および変調回路２２に
分解した状態で示され、また受信ロジック１６が復調回
路２４、回復データ組立てレジスタ２６および回復デー
タ段レジスタ３０に分解された状態で示されている。Ｘ
ビットの並列データ・ワードは伝送レジスタ２０にロー
ドされ、このレジスタは変調回路２２に対しＸビットの
並列データ・ワードのＸ個のビットを１つずつ出力する
。各変調サイクルの初めに、伝送レジスタ２０が同期信
号を変調回路２２へ送出して、同回路に予め定めた同期
信号間隔を生じさせる。

変調回路２２は、伝送レジスタ２０に対して信号して、
個々のビットを１つの変調クロック信号と共に転送する
。この変調クロックは、Ｘビット並列データ・ワードが
、変調回路２２からの直列変調データの伝送とのロック
・ステップにおいて伝送レジスタ２０を通って前送され
ることを確実にする。変調回路２２自体は、第２図にお
いて示されるように１０ナノ秒であるシステム伝送時間
基底クロックを使用する。変調回路２２は、この変調回
路２２が１つの完全なＸビット・データ・ワードの符号
化を完了する時、外部の並列データ・ソース１２（第１
図に示される）に信号して新たなデータを伝送レジスタ
２０に対して送らせる。

復調回路２４は、変調された直列データから同期（９号
、クロック信号および直列データを回復する。復調回路
２４は、回復した同期信号、クロック信号および直列デ
ータを回復データ組立てレジスタ２６に対して出力し、
ここでト Ｘピッ狙・データ・ワードのＸ個のビットが一時的に格
納される。そして、組立てられたデータ・ワードが回復
データ段レジスタ３０に対して出力される。回復された
同期信号および回復されたクロック信号がＡＮＤゲート
ｚ８を通るようゲートされ、このゲート出力は回復され
たデータを回復データ段レジスタ３０にロードし、かつ
外部の並列データ宛先１８に対し新たなデータの用意が
できた旨を信号するため用いられる。回復データ段レジ
スタ３０は、Ｘビットの並列データ・ワードを外部の並
列データ宛先１８（第１図に示される）に対して出力す
る。

データ変調インターフェースの別の実施態様は第４図に
示されている。Ｘビットの並列データ・ワードが伝送レ
ジスタ２０′にロードされる時、このデータ・ワードは
伝送レジスタ２０°の回路により調べられて、このＸビ
ット・データ・ソート中に「１」のビットの方が多いか
又は「０」のビットの方が多いかを判定する。もし「０
」ビットの方か多くカ存在するならば、このデータ・ワ
ードのＸビットとは別のビットである極↑’ｌ、ヒツト
が「０」にセットされ、逆の場合はその逆どなる。Ｖｉ
！、性ビットは変調回路２２゛に対して送られて、変調
回路２２“がデータ・ワード゛のＸヒツトを表わず２粗
化号を変調する］１「に、伝送ｌノシスタ２０゛からの
データ・ビットか反転されるべきかどうかを表示する。

変調回路２２°か最も短い時間間隔を「０」のデータ・
ビットに割当てるよう構成される望ましい実施態様にお
いては、極性ビットが「０」である時はデータ・ビット
は反転されず、また極性ビットかｒｌｊの時はこれらデ
ータ・ビットは反転される。例えば、伝送レジスタｚＯ
°に対しロードされるＸヒツト・のデータ・ワードがｏ
ｏｏ　１ｏｏｏ　ｉであるならば、極性ビットは「０」
となるが、これはデータ・ワードに「１」ピッ［・より
多くの「０」ピッ］・があるためである。「０」の極性
ビットは、変Ｗ４回路２２°に対し、データ・ワードの
ヒツトが反転されてはならないことを表示する。このた
め、Ｘビットのデータ・ワードは、最も頻繁に生じる「
０」ビットに対し最も短い時間間隔が割当てられて変調
さね、全体的な伝送時間は最も短く抑えられる。しかし
、もしＸビットのデータ・ワードが１１１０１１１０な
らば、極性ビットは「１」となる。この「１」の極性ビ
ットは、変調回路２２’　に対してデータ・ワードのビ
ットが反転されるべきことを表示する。反転の後、この
データ・ワードは０００１０００１となり、全体的な伝
送時間は再び最小化されるが、こねはＸビットのデータ
・ワードが反転されるデータ・ワードにおいて最も頻繁
に生しるｒＱＪビットに最も知い時間間隔が割当てられ
て変調される攻である。

極性ビットは、復調回路２４゛により受取られる時、デ
ータ・ビットが反転されたかどうかを表示する。ｂし極
＋］−ヒツトが「０」であるならば、復調回路２４′は
、回復データ組立てレジスタ２［ｉに対して伝送する前
に、回復されたデータ・ビットを反転することはない。

もし極性ビットが「１」ならば、復調回路２４°は、回
復データ伝送レジスタ２０°に対してロードされた元の
Ｘビットデータ・ワードが回復される。この事例におい
ては、０００１０００１なる元のデータ・ワードは復調
回路２４゛によって反転されないが、これは極性ピッ］
・が「０」であるためである。

変調回路２２′により反転されて０００１０００１とし
て伝送された元の１１１０１１１０なるデータ・ワード
は、表示ピッ］・が「１」であるため、復：ＪＭＪ回路
２４゛によフて１１１０１１１０にＩＹｊ反転される。

第５図は、伝送レジスタ２０の詳細図を示している。伝
送レジスタ２０は、（ｘ＋１）個の２×１マルヂブレク
ザ・フリップフロップ３２ａ〜３２ｘおよび３４を有“
する（但し、Ｘは並列データ・ワードにおけるビット数
）。これらフリップフロップの各々は、２つの人力であ
るＤＯおよびＤｌ、１つの出力Ｑ、およびフリップフロ
ップのどの人力が次のクロック（７９号と同時にフリッ
プフロップから出力されるかを判定するデータ選択Ｓを
有する。（ｘ＋　１　）個のフリップフロップは、１つ
のフリップフロップのＱ出力か隣接のフリップフロップ
の人力ＤＯと接続されるように直列に置かねている。直
列データがフリップフロップ：１２ａから出力され、変
調回路２２に対して送出される。フリップフロップ：）
２ｂ〜：１２ｘおよび３４の出力ＱはまたＮＯＲゲート
４２に対しても送られる。ＮＯＲゲート４２の出力は、
（ｘ＋１）個のフリップフロップの各々における人力Ｓ
に対して接続される。

各フリップフロップをして０１人力からの人力を受入れ
させる状態（Ｓ＝ｒｌ」）にＳがセットされる時、伝送
レジスタ２０の動作が開始する。この時、Ｘビットの並
列データ・ワードがフリップフロップ３２ａ〜３２ｘに
対してロードされ、並列データ・ワードのビット０がフ
リップフロップ３２ａに対しロードされ、ビット１がフ
リップフロップ３２ｂにロードさね１１、ビットｘ−１
がフリップフロップ３２ｘにロードされる１１、等とな
る。フリップフロップは、データの次のビット即ち同期
信号に対して用意ができる時、変調回路２２により送ら
れる変調クロック信号によってクロックされる。Ｄｌが
選択された後の変調クロック信号と同時に、各フリップ
フロップがＤｉを右方のフリップフロップの入力Ｄ［ｌ
に出力する。フリップフロップ３４は常に「１」である
そのＤＩ大入力フリップフロップ３２ｘの人力ＤＯに対
して出力する。フリップフロップ３２ｘはＸビットの並
列データ・ワードのビット（ｘ−１）であるそのＤＩ人
力をフリップフロップ３２ｗの入力ＤＯに対して出力す
る１１、等である。フリップフロップ３２ａは、Ｘビッ
トの並列データ・ワードのビット０であるその入力ＤＩ
を変調クロック信号と同時に変調回路２２に対して出力
する。

次の変調クロック信号と同時にＳが「０」にリセットさ
れ、そのため各フリップフロップはそのＤＯ大入力出力
する。このため、フリップフロップ３４は常に「０」で
あるそのＤｏ大入力フリップフロップ３２ｘのＤｏ人力
に出力する。フリップフロップ３２ｘは、このデータ・
シフト段階において常に「１」であるそのり。

人力をフリップフロップ３２ｗのＤＯ人力に対して出力
する１１、等である。フリップフロップ３２ａはＸビッ
トの並列データ・ワードのビット１であるそのＤＯ人力
をこの変調クロック信号と同時に変調回路２２に対して
出力する。

これまでの説明から、Ｘビットのデータ・ワードが伝送
レジスタ２ｏから一時に１ビットずつ変調回路２２に対
して、ビット０が最初に出力され、ビット１が２番目に
１１、ビット（ｘ−１）が最後に出力されるというよう
に出力されることになる。各マルチプレクサ３２ｂ〜３
２ｘおよび３４の出力Ｑが「０」である時、ＮＯＲゲー
ト４２が同期信号即ち「１」を出力することになる。ビ
ット（ｘ−１）が伝送レジスタ２０から出力された時、
フリップフロップ３２ｂの出力はフリップフロップ３４
からシフトダウンされた「１」となる。次の変調クロッ
ク信号と同時に、フリップフロップ３２ｂのＱ出力が「
０」となり、その結果ＮＯＲゲート４２が同期信号を出
力し、これが変調回路２２に対して送られる。この同期
信号はまた各フリップフロップに対してＳをセットし、
その結果フリップフロップが別の並列データ・ワードな
ロードする。

第６図は、変調回路２２の詳細図を示す。伝送レジスタ
２０からの同期信号はインバータ８０に対して人力され
る。インバータ８０の出力は、伝送レジスタ２０からの
直列データと共に、ＡＮＤゲート８２に対して人力され
る。ＡＮＤゲート８２の出力および伝送レジスタ２０か
らの同期信号は、ＯＲゲート８４に対して入力される。

ＯＲゲート８４の出力は、ＮＯＲゲート９４の出力と共
にＡＮＤケート８６に対して入力される。ＡＮＤゲート
８６の出力はＤフリップフロップ８８の０人力と接続さ
れている。フリップフロップ８８のＱ出力は、伝送レジ
スタ２０からの同期信号と共に、ＡＮＤゲート９０に対
して人力される。ＡＮＤゲート９゜の出力はＤフリップ
フロップ９２の０人力に対して入力される。フリップフ
ロップ９２のＱ出力は、フリップフロップ８８のＱ出力
と共にＮＯＲゲート９４に対して人力される。ＮＯＲゲ
ート９４の出力は、伝送レジスタ２０からの同期信号と
共に、ＡＮＤゲート９６に対して入力される。

ＡＮＤゲート９６の出力は新データ前送信号であり、第
１図に示される外部の並列データ・ソース】２に対して
送出される。ＮＯＲゲート９４の出力はまたｌＯナノ秒
のシステム・クロックと共にＡＮＤゲート９８に対して
入力される。ＡＮＤゲート９８の出力は、伝送レジスタ
２０に対して送出されてこの回路におけるフリップフロ
ップをクロックする変調クロックである。このＩＯナノ
秒のシステム・クロックはまた、フリップフロップ８８
およびフリップフロップ９２をクロツクするため用いら
れる。変調クロックであるＡＮＤゲート９８の出力は、
Ｄフリップフロップ１００をクロック−う−るため用い
られる。フリップフロップ１００はその反転出力量をそ
の人力り仰Ｉに接続させている。フリップフロップ＋０
０の出力Ｑは変調データ信号である。

変調回路２２は、位相反転間の間隔が「０」のビット状
態、ｒｌＪのビット状態、あるいは同明信号と対応する
ように、２粗化号を変調する。ここに開示した実施態様
においては、これらの間隔は１．２又は３のシステム・
クロック周期である。ｌＯナノ秒のシステム・クロック
周期の場合は、「０」、「１」および同期信号の場合の
位相反転間の間隔はそれぞれ１０ナノ秒、２０ナノ秒お
よび３０ナノ秒となろう。この２０ナノ秒および３０ナ
ノ秒の間隔は、それぞれ１つまたは２つのクロック・パ
ルスをマスクすることにより発生される。

第６図においては、ＡＮＤゲート９８の出力が［１コで
ある時、フリップフロップ１００がクロックされること
が判り、フリップフロップ１００の入力がその反転出力
と接続されているため、フリップフロップ１００の非反
転出力は各状態間をトグルする。この状態の変化は、２
相部列データ・ストリームにおける位相の反転である。

ＡＮＤゲート９８は、位相の反転間に適当な遅れの間隔
を生しるためにシステム・クロックをマスクするよう作
用する。このゲートは、１つの人力としてシステム・ク
ロックを有し、その他の人力としてＮＯＲゲー１〜９４
の出力を有する。もしＮＯＲゲート９４の出力が「１」
でなければ、システム・クロックがマスクされて、フリ
ップフロップ１００はクロックされない。もしシステム
・クロックが１期間マスクされるならば、間隔」ｋさは
２クロック周期どなり、もしシステム・クロックが２期
間マスクされるならば、間隔長さは３クロック周期とな
り、またもしシステム・クロックが全くマスクされなり
れば、間隔長さは１クロツタ周期となろう。このため、
個々の間隔長さは、システム・タロツクのいくつの連続
期間がＡＮＤゲート９８によりマスクされるかに応じて
生しる。

ＮＯＲゲート９４の人力は、システム・クロックにより
クロックされるフリップフロップ８８およびフリップフ
ロップ９２の出力である。

フリップフロップ８８およびフリップフロップ９２か共
に［ＯＪを出力する時、ＮＯＲゲート９４の出力は「１
」となる。同期化−号が「１」の時、あるいは換言すれ
ば、伝送レジスタ２０が変調回路２２に対してＸビット
のデータ・ワード送出の終了を信号した時にシステム・
クロックは２回マスクされ、その結果３つのクロック周
期の間隔長さが生成される。同期信号が「１」の時は、
フリップフロップ８８および９２は、その両出力が「０
」の段階に達する前に、３つのサイクルを通過しなけれ
ばならない。このように、２つのシステム・クロック周
期がマスクされ、その結果生じる間隔長さは３クロック
周期となる。ＮＯＲゲート９４の出力が「１」を出力す
る時、ＡＮＤゲート１１６の出力は外部の並列データ・
ソース１２（第１図に示される）に信号して、新たなデ
ータを伝送レジスタ２０に対して前送させる。

同期信号が「０」であり直列データか「１」である時、
フリップフロップ８８および９２は、その両出力が「０
」の段階に達してＮＯＲゲート９４の出力を「１」の状
態にさせる前に２つのサイクルを通らなりればならない
。このため、１つのシステム・クロック周期かマスクさ
れ、その結果の間隔長さは２クロック周期となる。同期
信号が「０」であり直列データが「０」である時は、シ
ステム・クロックはマスクされず、このシステム・クロ
ック周期と等しい間隔長さが生成されることになる。

第７図は、復調器２４のブロック＋２１を示している。

復調器２４は、変Ｊ１に１回路２２と復調回路２４との
間の通信リンク１５から変調された直列データを受取る
。この変調されたデータはエツジ検出器１４０に対して
人力される。変調されたデータはまた遅延回線１４６に
対しても人力される。この遅延回線目６の３つの出力は
遅延データ・レジスタ１４８に対して人力され、このレ
ジスタは回復されたクロックであるエツジ検出器１４０
の出力によりクロックされる。遅延データ・レジスタ１
４８は、回復されたクロック信号の発生と同時に、その
３つの入力をデータ位相コンパレータ・ロジック＋５０
に対して出力する。データ位相コンパレータ・ロジック
＋５０は回復データ・レジスタ＋５２に対してデータ／
同期信号を出力し、このレジスタはエツジ検出器１４０
からの回復クロック信号によりクロックされる。回復デ
ータ・レジスタ１５２はその２つの人力を回復データお
よび回復同期信号として回復クロック信号と同時に出力
する。

エツジ検出器１４０の更に詳細なブロック図が第８図に
示され、変調データ信号を受取る小遅延要素１４２と、
変調されたデータ信号および小遅延要素１４２の出力を
受取るＸ０Ｒ（排他的ＯＲ）ゲート１４４とを含む。こ
のＸＯＲゲート１４４の出力は、回復されたクロックで
ある。

変調回路２２の変調クロック信号と類似する回復クロッ
ク信号は、変調データが「１」から「０」のビット状態
に切換るかあるいはその逆の時に生成される。これは、
１つの位相から他の位相への切換え直後に、変調された
データ信号が小遅延要素１４２からの信号とは反対の状
態となる故である。

遅延回線１４６は３つの出力を生じる。１つの出力はＴ
／２だけ遅れた変調データのコピーであり、２番目の出
力は３Ｔ／２だけ遅れた変調データのコピーであり、３
番目の出力は５Ｔ／２だけ遅れた変調データのコピーで
ある（但し、Ｔはシステム・クロックの周期）。遅延回
線１４６のこれらの３つの出力の各々の状態は、エツジ
検出器１４０からの回復された各クロック信号と同時に
遅延データ・レジスタ１４８を通るよう送られる。デー
タ位相コンパレータ・ロジック１５０がラッチされた状
態を比較して、変調データが同期信号の「１」か「０」
のどれであったかを判定する。データ位相コンパレータ
・ロジック＋５０は、もし信号５Ｔ／２の状態が信号３
Ｔ／２およびＴ／２の状態と同じであるならば、同期信
号を出力する。１０ナノ秒のシステム・クロック周期Ｔ
の場合、この出力は、回復されたクロック信号の５ナノ
秒、１５ナノ秒および２５ナノ秒前におけるデータの状
態が全て同じである時にのみ生じる。このことは、この
間隔長さのみが回復クロック信号前５ナノ秒、１５ナノ
秒および２５ナノ秒におけるものと同じ状態を有するの
で、データ位相コンパレータ・ロジック＋５０から出力
されるべき同期信号に対してその間隔長さが３０ナノ秒
であることを意味する。

もし信号３Ｔ／２がＴ／２信号と同じであれば、データ
位相コンパレータ・ロジック１５０のデータ出力は「１
」となるが、これはこの間隔長さが回復クロック信号の
５ナノ秒および１５ナノ秒簡において同じ状態を有する
ためである。同様に、もし信号３Ｔ／２が信号Ｔ／２と
同じでなければ、データ位相コンパレータ・ロジック１
５０のデータ出力は「０」となる。

データ位相コンパレータ・ロジック１５０のデータ信号
および同期信号出力は、回復クロック信号毎に回復デー
タ・レジスタ１５２を通って送られる。これらの回復デ
ータおよび回復同期信号は、回復データ組立てレジスタ
２６（第３図、第４図および第９図に示される）に対し
て人力される。

第９図は、回復データ組立てレジスタ２６の詳細図およ
び回復データ段レジスタ３０のブロック図である。復調
回路２４からの回復クロック信号は、回復データ組立て
レジスタ２６の（ｘ＋１）個のＤフリップフロップ１９
０ａ〜１９０ｘおよび１９６を同期セット／リセットに
よりクロックするため用いられる。回復同期信号がフリ
ップフロップ１９０ａ　Ｎ１９０ｘおよび１９６により
受取られる時、フリップフロップ１９０ｘのＤ入力がセ
ットされるが、これは回復同期パルスがフリップフロッ
プ１９０ｘのセット入力に対して加えられるからである
。フリップフロップ１９０ａ　Ｎ１．９０ｗおよび１６
９は各々その人力かクリアされ、その結果各フリップフ
ロップの０人力がｒＱＪとなるが、これは回復同期信号
がこれらフリップフロップのリセット人力に対して加え
られるためである。

次の回復クロック信号と同時に、フリップフロップ１９
０Ｘはフリップフロップ１９０Ｗをセットし、回復デー
タ・ビットはフリップフロップ１９０ｘに対してロード
されることになる。このプロセスは、フリップフロップ
１９０ｘにおける最初の「１」がずっと下方にシフトさ
れてフリップフロップ１９６をセットするまで継続する
ことになる。

この時、フリップフロップ１９０ｘは元のＸビットの並
列データ・ワードのピッ）−（ｘ−１）を有することに
なり、フリップフロップ１９０ｗは元のＸビット並列デ
ータ・ワー　ドのビット（ｘ−２）を持つ５１、等とな
り、その結果フリップフロップ１９０ａは元のＸビット
の並列データ・ワードのビット「０」を持つことになる
。

またこの時、Ｘピッ［・の並列データ・ワードの全ての
Ｘピッ］・か回復データ組立てレジスタ２６により受取
られたため、次に受取られる人力は回復同期信号となる
。回復データ段レジスタ；（０はＡＮＤゲート２８を通
ってクロックされ、このゲートはその人力として回復さ
れた同期信号および回復されたクロック信号を有する。

このため、回復データ段レジスタ３０は受取りたデータ
・ワードをＸピッ］・の並列データ・ワードとしてラッ
チし、このデータ・ワードは外部の並列データ宛先＋８
（第１図に示される）に対して与えられる。

回復データ組立てレジスタ２６はまた同期誤り検出機能
をも含む。この同期誤り検出機能は、ＸＯＲゲー１−１
９１１により実現される。回復同期信号が受取られる時
フリップフロップ１９０×は常に「１」から始動する。

航述のように、フリップフロップ１９６は、フリップフ
ロップ１９０ａ〜１９０ｘがそれぞれ受取ったワー１く
のピッｌ−０乃ヤ（ｘ−１）を有する時この「１」を有
する。

フリップフロップ１９６の出力は、回復された同期信号
と共にＸＯＲゲー１−１９８に対して加えられる。新た
な回復同］ｔＪ１侶号が受取られると、フリップフロッ
プ＋９６はＸＯＲゲート１９８の出力が「０」となるよ
うにセットされねばならない。回復同１！Ｊ１信号が回
復データ組立てレジスタ２６により受取られない時、Ｘ
ＯＲゲー１−１９８の人力は共に「０」でなければなら
ず、またその出力は「０」でなければならず、従って同
期誤りは信号されない。もし何かの理由から、ＸＯＲゲ
ート１９８に対する人力が同じでなければ、同期誤り信
号を発して回復データ組立てレジスタ２６が同１！Ｊ１
状態にないことを示すことになる。伝送のやり直しを要
求′１−ることかできる。

このように、直列２相データ伝送のためのシステムが１
是供される。このシステムは、並列データ・ワードを受
取り、これを情報即ちビット状態を位相反転間の時間間
隔に割当てることにより２粗化号に対して符号化され、
これを直列データ・リンク」−でビット状態および情報
を回復するデコーダに対して伝送し、直列ビットを並列
データ・ワードに組立ててこれを送出する。

このシステムは、各ビットが非コードを保持するセグメ
ントにより分離されないため、また最も大きな頻度で生
じるピッ）・状態を最も短い時間間隔に割当てる用いら
れた符号化方式の故に、最小の合１１時間内に各ワード
の伝送を行なう。合計伝送時間はまた、複数のビットの
組合せと対応するにう時間間隔を割当てることにより、
また時間間隔が有効なデータ伝送に長過ぎないように一
義的な時間増分を持つことによって最小限度に抑えられ
る。

本システムは、各データ・ワードの伝送後に同期信号を
生じる。この信号は、ＲＳ−２３２インターフエースの
如きインターフェースが使用して１つのビット・ストリ
ームにおけるその場所を決定する「ハント」モードを取
除く。

本システムはまた、伝送レジスタおよび回復データ組立
てレジスタのそれぞれが空になるか一杯になる時を決定
する別個のカウンタ回路を必要としないため、制御論理
回路における節約をもたらすデータ伝送を提供する。

本発明についてはその望ましい実施態様において本文に
記載したが、当業者は、頭書の特許請求の範囲の主旨か
ら逸脱することなく多くの変更および修正が可能である
ことが判るであろう。

【図面の簡単な説明】

第１図は本発明によるデータ変調インターフェースを示
す全体ブロック図、第２図は本発明による波形を示す図
、第３図は本発明によるデータ変調インターフェースを
示す更に詳細なブロック図、第４図は本発明によるデー
タ変調インターフェースの別の実施態様を示す詳細なブ
ロック図、第５図は本発明による伝送レジスタを示す詳
細図、第６図は本発明による変調回路を示す詳細図、第
７図は本発明による復調器を示すブロック図、第８図は
本発明によるエツジ検出器を示すブロック図、および第
９図は本発明による回復データ組立てレジスタおよび回
復データ段レジスタを示す詳細図である。 １１・・・ディジタル・データ・インターフェース、１
２・・・外部の並列データ・ソース、１４・・・伝送ロ
ジック、１５・・・直列データ・リンク、１６・・・受
信ロジック、１８・・・外部の並列データ宛先、２０・
・・伝送レジスタ、２２・・・変調回路、２４・・・復
調回路、２６・・・回復データ組立てレジスタ、２８・
・・ＡＮＤゲート、３０・・・回復データ段レジスタ、
３２ａ〜３２ｘ　、３４・・・フリップフロップ、４２
．９４・・・ＮＯＲゲート、８０・・・インバータ、８
２．８６．９０．９８・・−ＡＮＤＮＯゲート８４・・
・ＯＲゲート、８８．９２．１００・・・Ｄフリップフ
ロップ、１４０・・・エツジ検出器、１４２・・・小遅
延要素、１４４　、１９８・・・Ｘ０Ｒ（排他的ＯＲ）
ゲート、１４６・・・遅延回線、１４８・・・データ・
レジスタ、１５０・・・データ位相コンパレータ・ロジ
ック、１５２−・・回復データ・レジスタ、１９０ａ　
〜１９０ｗ。 手続補正書（方式） 昭和６３年３月２　日 特許庁長官　　　小　川　邦　夫　　殿昭和６２年特許
願第２９７３１１号 ２、発明の名称 データ変調インターフェース ３、補正をする者 事件との関係　　　出　願　人 住所 名　称　　クレイ・リサーチ、インコーホレーテッド４
、代理人 住　所　　東京都千代田区大手町二丁目２番１号新大手
町ビル　２０６号室 ５、補正命令の日付　　昭和６３年　２月２３日　（発
送日）６、補正の対象

Claims (1)

1. 【特許請求の範囲】 １、ディジタル・データ・インターフェースにおける直
   列データ伝送においてＸビットの並列データ・ワードを
   符号化する方法において、 （ａ）伝送されるべきワードを検査してどのビット状態
   が最も多数かを決定し、 （ｂ）２相信号を生成し、 （ｃ）前記２相信号の位相反転間にｎ個（ｎは２以上の
   整数）の個別の時間間隔を確立するステップを含み、該
   時間間隔はＴ、Ｔ＋ｉ、Ｔ＋２ｉおよびＴ＋（ｎ−１）
   ｉ（Ｔは最小時間間隔、ｉは間隔の増分量）であり、 （ｄ）数が最も多いと決定されたビット状態を表わすよ
   うに第１の時間間隔を割当て、前記ビット状態の他のも
   のを表わすように前記 第１の時間間隔よりも長い第２の時間間隔を割当て、 （ｅ）前記２相信号を前記Ｘビットの並列データー・ワ
   ードで符号化するステップを含み、前記ワードの個々の
   ビットは、１つの位相反転間の各間隔が前記の個々のビ
   ットの１つを表わすように前記２相信号に符号化され、
   該間隔が前記ステップ（ｃ）および（ｄ）に従って決定
   されることを特徴とする方法。 ２、ディジタル・データ・インターフェースにおける直
   列データ伝送においてＸビットの並列データ・ワードを
   符号化する方法において、（ａ）伝送されるべきワード
   を検査してどのビット状態が最も多数かを決定し、 （ｂ）２相信号を生成し、 （ｃ）前記信号の位相反転間に３つの個別の時間間隔を
   確立するステップを含み、第１の間隔が最も短く、第２
   の間隔は該第１の間隔よりも長く、第３の間隔は前記第
   ２の間隔よりも長く、 （ｄ）数が最も多いと決定されたビット状態を表わすよ
   うに前記第１の間隔を割当て、前記ビット状態の他のも
   のを表わすように前記 第２の間隔を割当て、かつ前記ワードの伝送が始まるこ
   とを表わすよう前記第３の間隔を割当て、 （ｅ）前記Ｘビット並列データ・ワードとワードの伝送
   が開始する旨の情報で前記２相信号を符号化し、位相間
   隔間の各間隔が前記の個々のビットの１つまたは前記開
   始の情報を表わすように、前記ワードおよび前記開始の
   情報の個々のビットが前記２相信号において符号化され
   、前記間隔が前記ステップ（ｃ）および（ｄ）に従って
   決定されることを特徴とする方法。 ３、ディジタル・データ・インターフェースにおける直
   列データ伝送においてＸビットの並列データ・ワードを
   符号化する方法において、（ａ）２相信号を生成し、 （ｂ）前記２相信号の位相反転間にｎ個（ｎは２以上の
   整数）の個別の時間間隔を確立するステップを含み、該
   時間間隔はＴ＋Ｉ＿０、Ｔ＋Ｉ＿１、Ｔ＋Ｉ＿２、、、
   Ｔ＋Ｉ＿（＿ｎ＿−＿１＿）（Ｔは最小時間間隔、Ｉ＿
   ０＝０、Ｉ＿１≠Ｉ＿２≠Ｉ＿（＿ｎ＿−＿１＿））で
   あり、 （ｃ）１つの一義的なビット状態またはビット状態の組
   合せを表わすよう前記各時間間隔を割当て、 （ｄ）前記２相信号を前記Ｘビット並列データ・ワード
   で符号化するステップを含み、該ワードの個々のビット
   は、１つの位相反転間の各間隔が前記ビット状態の１つ
   またはビット状態の 組合せを表わすように、前記２相信号において符号化さ
   れ、前記間隔が前記ステップ（ｃ）および（ｄ）に従っ
   て決定されることを特徴とする方法。 ４、２相信号を生じる２相生成手段と、 並列のロードにおいてＸビットの並列 データ・ワードを受取り、かつ直列データ・ストリーム
   として一時に１ビットずつ前記並列データをシフトアウ
   トするための伝送レジスタと、 前記２相信号における位相反転間の時間間隔を制御する
   変調手段とを設け、 該変調手段は、前記直列データ・ストリームにおける個
   々のビットに応答して、前記個々のビットの状態に対応
   する位相反転間の対応する時間間隔、即ち第１のビット
   状態に対応する第１の時間間隔および第２の他のビット
   状態に対応する第２の更に長い時間間隔により前記２相
   信号を符号化する手段を含み、以て１および０のビット
   が前記信号において符号化することができ、 前記変調手段は更に、 （ａ）前記Ｘビット・ワードにおけるどの ビット状態が多数かを決定する手段と、 （ｂ）最も多数と決定されたビット状態に 対して前記第１の時間間隔を割当て、かつ他のビット状
   態に対して前記第２の時間間隔を割当てる手段とを含み
   、 前記割当てが、１ワードを伝送するため必要な合計時間
   がワード毎に最小に抑えられるようにワード単位で決定
   されることを特徴とするデータ・エンコーダ。 ５、前記変調手段が更に、 前記直列データ・ストリームにおけるビットの組合せに
   応答して、１および０のビットのある組合せに対応する
   位相反転間の１つの対応する時間間隔により前記２相信
   号を符号化する手段を含むことを特徴とする特許請求の
   範囲第３項記載のエンコーダ。 ６、前記伝送レジスタが、（ｘ＋１）個の２対１マルチ
   プレクサ・Ｄ型フリップフロップからなり（ｘは整数）
   、該フリップフロップの各々が、 （ａ）それぞれ第１と第２のデータ入力Ｄ＿０およびＤ
   ＿１と、 （ｂ）前記入力Ｄ＿０とＤ＿１とを選択するためのデー
   タ選択入力と、 （ｃ）前記フリップフロップをクロックするためのクロ
   ック入力と、 （ｄ）Ｑ出力とを含み、 ＮＯＲゲート手段と、 前記フリップフロップの出力Ｑを次の フリップフロップの入力Ｄ＿０に対し直列に接続して、
   前記フリップフロップを直列に接続する手段とを設け、
   前記直列の最後のフリップフロップの出力Ｑが前記直列
   データ・ストリームを生じる直列データ出力を構成し、
   前記直列の第１のフリップフロップの入力Ｄ＿０が０の
   ビット状態と恒久的に接続され、前記第１のフリップフ
   ロップのＤ＿１が１のビット状態と恒久的に接続され、 Ｘビットの並列データ・バスと、 前記第１のフリップフロップを除いて、 該バスの個々の線を前記フリップフロップの（ｘ＋１）
   個の入力Ｄ＿１の１つに接続する手段と、 前記ＮＯＲゲート手段の入力が前記フリップフロップの
   前記最後のものを除く全ての出力Ｑから得られるように
   、ＮＯＲゲート手段を前記Ｄ型フリップフロップに対し
   て接続する手段とを設け、該ＮＯＲゲート手段の出力が
   前記フリップフロップの選択入力と接続され、 前記ＮＯＲゲート手段は、前記データ・バスの並列デー
   タを前記フリップフロップの列に周期的にロードさせ、
   前記１つのビット状態を同時に前記第１のフリップフロ
   ップにロードさせ、かつさもなければ前記フリップフロ
   ップの前記の他の入力Ｄ＿０をデータ・ソースとして選
   択させ、 前記フリップフロップの前記クロック入力は全て共通の
   変調クロック信号と接続され、 以て、前記０のビット状態が前記列を常に 下方に進行する時、前記ＮＯＲゲート手段の出力が、前
   記Ｘビットの並列データをロードさせるよう状態を変化
   し、これと同時に前記の０のビット状態が常に下方に進
   行するまで、前記データが前記直列データ出力を順次シ
   フトアウトされることを特徴とする特許請求の範囲第３
   項記載のエンコーダ。 ７、前記変調手段が、 （ａ）周期的なクロック信号を生じる伝送 クロック手段を含み、該信号の周期が前記第１の時間間
   隔と等しく、 （ｂ）２相出力信号を生じる出力フリップフロップ手段
   を含み、クロック信号が前記出力フリップフロップ手段
   に加えられる毎に該信号の位相が反転し、 （ｃ）前記周期的クロック信号を前記出力 フリップフロップに対して選択的にゲートするゲート手
   段とを含み、 該ゲート手段が前記直列データ・ストリームの第１の論
   理レベルに応答して連続する周期的クロック信号を通過
   させ、 前記ゲート手段は更に、前記直列データ・ ストリームの他の論理レベルに応答して、前記出力フリ
   ップフロップが前記クロック周期の２回に１回のみクロ
   ックされるように前記周期的クロック信号の１つをマス
   クし、以てデータが２相信号における位相反転間の時間
   間隔として符号化することができることを特徴とする特
   許請求の範囲第３項記載のエンコーダ。 ８、直列の２相データ・ストリームに符号化されたデー
   タを復号するデータ・デコーダにおいて、 前記２相データ・ストリームの位相反転を 検出し、かつこれに応答して回復されるクロック信号を
   生じるエッジ検出手段と、 前記２相データ・ストリームを受取ってｎ個のそれぞれ
   Ｔ／２、３Ｔ／２、５Ｔ／２、、、（２ｎ−１）Ｔ／２
   だけ遅延させられた（ｎはそれぞれ１、２、３、、、の
   値をとり、前記ストリームの前記２相データ・ストリー
   ムの位相反転間の異なる時間間隔の数、Ｔは第１のデー
   タ・セルと対応する時間間隔）コピーを生じる遅延回線
   手段と、 前記回復クロック信号および前記遅延コピーを受取って
   、回復データ信号および回復同期信号を生成するため前
   記２相ストリームを復号するコンピュータのロジック手
   段と、 同期セット／リセット・フリップフロップを有する（ｘ
   ＋１）個のＤ型ラッチを含む回復データ組立てレジスタ
   手段とを設け、該フリップフロップはそれらのＱ出力を
   次のフリップフロップのＤ入力と接続して直列に接続さ
   れ、前記直列に接続された第１のフリップフロップの入
   力ＤおよびＳがそれぞれ前記回復データ信号および前記
   回復同期信号を受取るように接続され、前記の直列の全
   てのフリップフロップのクロック入力が前記回復クロッ
   ク信号と接続され、前記直列における第１のものを除く
   全てのリセット入力が前記回復同期信号と接続され、以
   て同期信号の発生と同時に前記第１のフリップフロップ
   が１の状態にセットされ、残りの フリップフロップはリセットされ、レジスタ手段により
   示される前記回復データが更に前記直列における最初か
   らｘ個のフリップフロップのＱ出力を並列データ・ワー
   ドとして受取るよう接続された回復データ段レジスタを
   含み、前記データ段レジスタが前記回復クロック信号お
   よび前記回復同期信号を受取るＡＮＤゲートによりクロ
   ックされ、以て回復同期信号が存在する時は常にデータ
   が確保されることを特徴とするデータ・デコーダ。