JPH0333914A

JPH0333914A - データアンパック装置

Info

Publication number: JPH0333914A
Application number: JP2081492A
Authority: JP
Inventors: Keith J Bertrand; キース　ジェイ．バートランド
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1989-03-31
Filing date: 1990-03-30
Publication date: 1991-02-14
Anticipated expiration: 2013-10-27
Also published as: EP0390309A3; DE69031238T2; US5237701A; EP0390309B1; EP0390309A2; JP2817104B2; DE69031238D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はｍ個の有効ビットの一定の巾を有するパックさ
れた並列データの形で受けられるデータをアソパツクし
、ｎ個の有効ビットの可変の巾の並列出力データ語を与
える（ここでｎ。

ｍは正の正数である）のための装置に関する。

〔従来技術の説明〕予め決定された巾を有する並列語で配列されたデータを
必要とする伝送ラインあるいは記録／再生装置を用いて
可変中の並列語が伝送あるいは記録されなければｉらな
い時にしばしばデータパツク比′びアンパックが必要で
ある。データパック及びアンパックを用いる他の例は高
度化あるいはデータ圧縮の応用である。公知のデータア
ンパック装置はパックされたデータを直列データに変換
する並列対直列変換を使用し、その後にパックの前に元
のデータ語の巾に対応する可変の巾の並列語に直列デー
タを変換するための直列対並列変換を使用する高周波直
列クロックが公知の論理回路のほとんどの形式の最大動
作周波数を越えるかもしれない周波数を有する高周波直
列クロックがデータ変換のために必要とするようなこれ
ら従来技術のデータアンパック装置と関連した大きな欠
点が存在する。

直列クロックの発生は回路基板での使用可能々空間を減
少させてしまい、多数の回路素子を使用しなければなら
ないためコストを増大させてし壕う位相ロックループを
必要とする。例えば公知のＥＣＬ形論理回路は高い周波
数の必要な条件を満足させるが、バッキング密度は比較
的低く、比較的に大きな電源の必要性を与えるというこ
とが知られている。従って、このような公知のデータア
ンパック装置を使用することはパック密度を大にし、電
源の必要性を小にしかつコストを減少する上で好ましく
ない。並列対直列変換を用いる時に同期の目的のためデ
ータをブロックにフォーマットするために欠点が生じる
。このようなフォーマットが、一般的に、直列ピットス
トリームに附加的なビットを挿入すること、他のよう高
い速度の直列クロックを使用すること並びに高速ファー
ストイン、ファーストアウトデータ記憶バッファを使用
することを含むためである。

〔発明の課題〕

本発明のデータアンパック装置は可変の巾ｎの出力並列
データ語に一定の巾ｍのパックされた並列データ語を直
接変換することによって（ここでｎは１つの出力データ
語から次への動作の間に変化する）公知のアンパック装
置の上述した欠点を解決する。並列対直列変換の使用は
本発明の装置によって省略される。

〔上記課題を遠戚するための具体的な手段〕定の巾のｍ
個の有効データピラトラ有するパックされた並列入力１
１ｉｔ−受け、可変の数のｎ個の有効データビットに等
しい巾を有する並列出力データ語を与える。これら入力
語は入力レジスタで受けられそこで受けた順序で記憶さ
れ、そこからビットシフタに与えられる。ビットシフタ
はシック制″御信号によって指示される多数のビット位
置だけデータをシフトする。ビットシフタからのシフト
されたデータはｎ個の有効ビットを有する並列出力語と
して出力される。それぞれの出力語に対する数ｎＦｉＦ
ｉアンパツク比置って受信されるパック比制御信号によ
って表わされる。このパック比は、ｎ＞ｍの時に最大有
意ビット　（ＭＯＢ）ｉ有し、Ｍ８Ｂ部分は第１のＭＯ
Ｂ制御信号を与える。数ｎの最小有意ビットに対応する
パック比の最小有意ビット　（Ｌ８Ｂ）部分は加算器に
与えられる。この加算器は連続和を与えるようにパック
比の逐次的に受けたＬ８Ｂ部分を加算し、この加算和が
ｍＩ／ｃ等しいかあるいはそれようも大きい時に第２の
ＭＯＢ制御信号を与える。加算和のＬ８Ｂ部分は上述し
たシフト制御信号である。論理回路は第１及び第２のＭ
ＯＢ制御信号を受け、これら信号のいずれかに応じて、
入力レジスタが次の入力語を受ける準備にあることを指
示する「データのための準備」制御信号金与え、それは
またビットシフタが並列出力語を出力する準備にあるこ
とを指示する「データ有効出力」制御信号をも与える。

〔発明の効果〕

本発明のアンパック装置の特定の長所はそれが並列対直
列データ変換を使用しないという点である。並列対直列
変換を使用する方式にかいては使用される直列クロック
速度は入力並列クロック速度のｎ倍である。本発明のア
ンバック装置において、必要な最大クロック速度は入力
並列クロック速度とｎ７ｍの最も近い正数とを掛けたも
のである。クロック速度を低下させた結果よう遅い論理
回路金使用することができ、このためコストヲ減少する
ことができ、電力を低下することができ、回路の集積度
を低下させることができる。

〔実施例の説明〕

以下の説明Ｋ＞いて、対応する回路素子は比較に容易に
するため全ての図面において同様の参照番号によって表
わされる。

本発明のデータアンパック装置の好適実施例の簡略化さ
れたブロック図は第１幽に関連して以下に記載される。

この実施例にかいて、ｎ＝８ビツトの一定の巾を有する
バックされた並列入力語は外部データ供給装置（囚示せ
ず）から並列入力ライン１０を介して受信される。それ
ぞれの入力語は入力レジスタに連続してクロッキングさ
れ、このレジスタは、好適実施例にかいて、パイプライ
ンで接続した３つの並列８ビツトフリツプ７０ツブレジ
スタ１２−１４で構成される。記載を容易にするために
、この実施例にかいて、第１図のデータアンパック装置
は初期化されて＞、１かつ全部の３つのパイプラインレ
ジスタは有効データで満たされているものと想定される
。従って、通常の動作の間に、レジスタ１２−１４の出
力ライン１５−１７には５つの継続してパックされた入
力データバイトが存在する。ライン１５−１７での並列
データはビットシフタ２０のそれぞれの並列入力に与え
られ、そこでライン１７でのデータはＬ８Ｂ位置及びビ
ットシフタのＭＳＢ位置へのライン１５に与えられる。

ビットシフタ２１−ｊその入力での並列ブータラ受け、
シフトしたデータをその出力に与える。それは受けたデ
ータをＬＳＢ位置の方向に、以下に詳細に記載するよう
に、ライン２２でのシフト制御信号によって表わされる
ように、多数のビット位置即ちシフト量だけシフトする
。

好適実施例において、ビットシフタ２０はテキサスイン
ストウルメンツ社によって製造されている５Ｎ５４ＡＳ
８８３８あるｂは８Ｎ７４Ａ８８８３Ｂの５２ビツトバ
レルシフタによって構成され得る。しかしながら、本発
明によるデータアンパック装置はＸＩＬＩＮＸ社によっ
て製造された３０２０形プログラマブル論理セルアレイ
（ＬＣＡ）＝２便用することによって組み立てられた。

好適実施例のビットシフタ２０はライン２４に１６ビツ
ト並列語金出力する。ここでそれぞれの出力語のｎビッ
トは有効ビットである。好適実施例にかいては、ｎは１
から１６であり１それは動作時に変化する。ライン２７
での「パック比」制御信号が受信され、これはビットシ
フタ２０からの出力ライン２４でのそれぞれの継続した
並列出力データ語の有効ビットの数ｎｆ指示する。

ｎが特定の動作時に一定である時には、ライン２７での
信号はその数の２進表示値に設定される。他の応用にか
いて、ｎが動作時に変化するならば、ライン２７に与え
られなければならない２進値は例えばプログラマブル続
出し専用メモリ（ＦＲＯＭ　）のルックアップテーブル
に記憶され、周知のようにそれから読出される。ライン
２７での「ハック比信号」はフリップ７０ツブ２８によ
ってクロッキングされ、ライン３１でのクロッキングさ
れた「パック比信号」はライン２４での並列出力語と同
期して出力される。

フリップフロップ２８からのクロッキングされたパック
比ｎのＬ８Ｂはライン２９で２進加算器３０の最初の即
ち第１の入力Ａに与えられる。

クロッキングされたパック比のＭＳＢｉラインライン４
９て７リツプ７０ツブ３８に与えられる。

ライン４９での信号はＭ８Ｂ１として言及される。

ライン２９でのＬ８Ｂ信号はその出力４７から７リツプ
７０ツブ５６及び４１を介して加算器３０の第２の入力
Ｂに再クロッキングすることによって加算器３０によう
記憶される。この加算器はその入力Ａ及びＢでの信号全
加算し、入力Ａに与えられる次のＬ８Ｂ信号と共に入力
Ｂに与えられる前に記憶されたＬＳＢ信号の連続和を与
える。フリップフロップ５６の出力でのクロッキングさ
れた連続和のＬ８Ｂはライン２２での上述したシフト制
御信号としてビットシフタ２０に与えられる。連続和が
好適実施例にかいてｎ＝８に等しい上述した数ｍと等し
いかあるいはそれを越える時に、加算器３０はＭＳＢ２
と称せられるライン４８でのＭＯＢキャリービットを出
力する。ライン４８でのＭＳＢ２あるいはライン４９で
のＭＳＢ１のいずれかは、パイプラインの最後の入力レ
ジスタ１４に記憶された８つ全ての有効ビットがそれか
ら出力されたということを指示し、このためレジスタ１
４はライン５９での次のクロックパルスの立上ｂエツジ
で新たなデータを受ける準備にある。好適実施例にか−
て、ＤＶ入力制御信号は、ライン４６での「データ準備
」信号が高レベルで外部装置がライン１０にデータを送
る準備にある時に高レベルとなる。

ライン４８．４９での信号は０Ｒゲート６０及び４０を
介して「データ準備」制御信号としてライン４６に与え
られ、これは入力レジスタ１３に記憶されているデータ
がレジスタ１４に転送される準備にある時、かつレジス
タ１２に記憶されているデータがレジスタ１３に送られ
る準備にあることを指示し、従ってレジスタ１２はライ
ン１０で次のパックされた８ビツト入力語を受ける準備
にあることを指示する。

ライン４９．４８での上述した信号ＭＳＢ１゜ＭＳＢ２
ｒｉ以下に記載されるように、＃１理回路５４からのラ
イン３３．５４での出力信号の状態によυ、７リツプフ
ロツプ５８．５７の１つあるいはそれ以上のクロックサ
イクルの間七れぞれ記憶される。ライン５３でのその結
果の遅延された信号ＭＳＢ　Ｉ　ＤＥＬ及びライン５２
でのＭＳＢ　２　ＤＥＬは論理回路３２に与えられる。

この論理回路３２はまたライン５７で「データ有効人力
（ＤＹ）　Ｊ制御信号を受け、これは入力ライン１０で
受けられなければならない有効データがあるかどうか、
全てのレジスタの内容を０にリセットするために初期化
プロセスの間に使用される「リセット」信号がライン５
８にあるかどうか、「クロック」信号がライン５９にあ
るかどうかを指示する。好適実施例にかいて、ＤＶ入力
制御信号は、ライン４６での「データ準備」信号が高レ
ベルで外部装置がライン１０でのデータを送る準備にあ
る時に高レベルである。その入力信号の組合わせに基づ
いて、論理回路５２Ｆｉライン３４でのデータ有効出力
（ＤＶ出力）制御信号を動作可能化したシあるいは禁止
したうする。

ライン３４での信号が可能化される時には、ライン２４
での並列出力語は次のクロックパルスの立上シエツジで
取られる準備にある。それぞれの出力語での有効ビット
の数は上述したようにその出力語のパック比ｎに対応す
るライン３１でのパック比出力信号に等しい。ライン３
４での制御信号はまたフリップフロップ５６−５８？動
作可能化し、それによシライン２２でのシフト量、並び
に論理回路５２に与えられる遅延された信号Ｍ８ＢＩＤ
ＥＬ及びＭ８Ｂ２ＤＥＬの状態を変化させる。他方、通
常の動作時に、論理回路５２は以下のように、ライン５
４でのデータ有効出力信号の発生を開始する。レジスタ
１４が有効データを含ま欧い時には、論理回路３２はラ
イン３３に禁止制御信号を与え、これはライン５４での
データ出力制御信号を禁止する。従って、ライン３３で
の禁止信号はフリップフロップ３６−５８ｆ、＠作無能
化し、それによりライン５２゜５３での信号の状態と共
にライン２２でのシフト制御信号が変化しないようにす
る。

ＯＲゲート４０及び６０は論理回路３２の一部として考
えることができるが、記載を簡略化するためにそれらは
図面にかいては別々の素子として示されている。ここで
、本発明のデータアンパック装置の好適実施例は第２図
に関連して記載される。第１図及び第２図に示される実
施例間の類似性のため、第、２図の部分のみが第２図の
第１図と異なる部分のみが記載される。

これらの比較から明らかなように、第２図は、第１図に
関連して上述した回路要素に加えて、パイプライン全論
理回路２３．ＯＲゲート５５゜比較器４３及びフリップ
フロップ３９を示す。

バイブライン全論理＠路２５は初期化時に使用され、即
ち全ての入力レジスタ１２−１４が通常の動作の開始前
にデータで満たされるようにするために使用される。そ
れはライン５７でＤＶ入力制御信号を、ライン５８でリ
セット信号音かつライン５９でクロック信号を受ける。

これは３つの直列に接続したフリップフロップ（第５図
に示されている）を含み、それら７リツブフロツプは始
動時にライン５８でのリセット信号にようＯＫ上セツト
れる。第１の７リツプフロツプ１２１は、ライン５７で
のデータ有効入力信号が高レベルの間に、ライン５９で
のクロックによってライン１０での入カデータヲ第１の
データ入力レジスタ１２の入力からレジスタ１３及び１
４にクロッキングすると同時に３つの継続したクロック
パルスの間に第１の７リツプフロツブから第２の７リツ
プフロツプ１２２へかつそれから第３の７リツプ７０ツ
ブ１２３ヘクロツキングされるＤＣ信号を受ける。２つ
のこのようなりロックパルスの後に、入力レジスタ１５
が入力レジスタ１２からのデータで満たされてしる時に
、回路２３はライン５５に「はとんど準備」制御信号全
出力する。次のこのようなりロックパルスで、５つの全
ての入力レジスタがデータで満たされている時に、回路
２３はライン２５に「準備」制御信号を出力する。

ライン３５での「はとんど準備」制御信号及びライン３
４でのＤＶ出力信号はＯＲ，ゲート５５を介してライン
５６に「パック比獲得」制御信号として与えられ、これ
は新たなバック比信号をライン１２７に与えなければな
らないことを要求する。ライン２５での「準備」制御信
号は第１図のＯＲゲート４０に対応するデータ論理回路
４０のための準備に与えられる。その入力信号の任意の
ものを受けると、回路４０はライン４６に上述した「デ
ータのための準備」制御信号を与える。それによって初
期化処理が完了する。

次に第２図の比較器４３及びフリップ７０ツブ３９を記
載する。上述したように、好適実施例に釦いて、ライン
２７に与えられるパック比は値ｎ≦１６を有する。周知
のように、数１６の２進表示に対しては、通常、５つの
並列ラインが必要である。しかしながら、この特定の実
施例ＶＣ＞いては、ただ４つの並列ラインが次のように
して使用される。値ｎ　＝　Ｏが使用されないために、
４つ全ての並列ライン２７で００値がｎ＝１６ｉ表わす
ように使用される。比較器４３は、以下のようにしてｎ
＝１６ｆ表わす４つ全てのライン２７で０値の存在を検
出するために使用される。

更に第２図ｉＣ＞いて、７リツプフロツブ２８からのラ
イン６２でのクロッキングされたパック比は比較器４３
の入力人に与えられる。その他の入力Ｂは、設置電位に
接続される従って比較が得られる時にはライン４４での
高出力信号がパック比Ｈ＋＝ｊ６ｆ：指示する論理回路
３２へのライン７１での制御信号としてフリップフロッ
プ５９を介してクロッキングされる。比較を指示するラ
イン４４での信号はデータ論理回路４０のための準備に
与えられ、これは、それに応じて、ライン４６でのデー
タ信号のための高レベル準備信号を与える。この状況に
かいて、ライン２４での出力語ｔ′ｉ１６個のビットを
持ち、従ってバイブラインの両人力レジスタ１５，１４
１−１同時に空にされることになる。パイプライン全輪
理回路２５は第３図の詳細な回路図に関連して以下に記
載される。回路２３は直列に接続爆れかつライン５９で
のクロック信号によってクロッキングされる３つの７リ
ツプ７０ツブ１２１−１２３ｉ有する。第１の７リツプ
フロツブ１２１のＤ入力は例えば＋５ボルトの高論理レ
ベル信号に接続される。始動時に、アンパック回路の全
てのレジスタの内容はリセットライン５８を介して０に
リセットされる。その後に、ライン５７でのＤＶ入力制
御信号が高レベルである時に、それは第１のレジスタ１
２０入力での第１のパックされたデータ語全パイプライ
ンの第２のレジスタ１５の入力にクロッキングすると同
時に、第１のクロックパルスで７リップフロップ１２１
の入力からの高信号レベルをフリップフロップ１２２の
入力にクロッキングすることを可能にする。第２のクロ
ックパルスで、ライン５７でのＤＶ入入力信号高レベル
）を持って入力レジスタ１３からのデータは第５のレジ
スタ１４の入力に転送され、レジスタ１２は新たなパッ
クされたデータ語を受ける。同時にフリップフロップ１
２２０入力からの信号はフリップ７０ツブ１２３の入力
にクロ、ツキングされる。第３のクロックパルスの生起
で、ライン５７でのＤＶ入入力信号高レベルの状態でレ
ジスタ１４の入力からのデータがその出力にクロッキン
グされ、従ってライン１５−１７でのデータはビットシ
フタ２０を介して出力されるように準備され、それによ
シ初期化プロセスは完了し、通常の動作が始められるこ
とができる。並列データライン１５−１７の５つ全ての
群でのクロッキングされた入力データの存在と同時に、
ライン２５での「準備」制御信号はフリップフロップ１
２５から出力され、論理回路３２に与えられる。その後
に、ライン２５での「準備」制御信号は通常の動作時に
高レベルを維持する。

論理回路２５はまたライン３５に「はとんど準備」制御
信号を与え、これはライン２５での準備信号の生起の前
に生じ、かつこれは以下のように１クロツクサイクルの
持続時間を有する。

フリップフロップ１２２からの出力信号はＡＮＤゲート
１２５の第１の入力に与えられる。同一の信号がフリッ
プフロップ１２４に与えられ、それからのクロッキング
された信号は１クロツクサイクル遅れてＡＮＤゲート１
２５の第２の即ち反転入力に与えられる。従って、第２
のクロックパルスの生起で、Ｄｖ入入力信号高レベルの
状態の時、フリップフロップ１２２の出力は高レベルと
なり１フリツプフロツプ１２４の出力は低レベルとなｊ
５、ＡＮＤゲート１２５は動作可能化されかつライン５
５での「はとんど準備」信号は高レベルとなる。しかし
ながら、次のクロツクノくルスで、フリップ７０ツブ１
２４の出力は高レベルとなう、それにようゲート１２５
を動作無能化し、ライン５５での信号は低レベルに戻る
。「はとんど準備」信号はライン３４での上述し７＋２
．ＤＶ出力制御信号と共にＯＲゲート５５によりゲート
され、ゲートされた信号はライン５６での上述したパッ
ク比獲得制御信号として与えられる。

次に論理回路３２が第３図の詳細な回路図を参照して記
載される。第２図の加算器３０からのライン５２でのＭ
ＯＢ　２　ＤＥＬ信号とライン５３でのＭＳＢ　Ｉ　Ｄ
ＥＬ信号はパック比ｎ＝１６ｉ指示するライン７１での
信号と共にＯＲゲート７０に与えられる。これら入力信
号の任意のものの存在に応じて、ライン７２での信号は
高レベルとなる。ライン５２又は５３にいずれかの入力
信号があれば、これはパイプラインの最後の入力信号が
空であることを示す。ライン５２．５３に両入力信号が
同時に存在するかあるいはライン７１に信号があれば、
これは両レジスタ１３及び１４が同時に空であったこと
を示す。同時に、クロッキングされたライン７５でのＤ
Ｖ入入力信号高又は低レベルである。高レベルは、前の
クロックパルスの立上シエツジでライン５７でのＤＶ入
入力信号高レベルであったことを指示し、従ってデータ
が入力レジスタ１３から１４にクロッキングされており
１従ってレジスタ１３が有効データを含んだならば、レ
ジスタ１４が現在有効データを含んでいる。ライン５７
でのクロッキングされたＤＶ入入力信号低レベルであれ
ば、データは前のクロックでレジスタ１４にはクロッキ
ングされ得す、従ってそれは有効データを含まない。従
って、ライン７２が高でライン７５が低である時には、
ＡＮＤゲート７３はライン７７に高レベルの禁止１信号
を出力する。それはライン３３での上述した禁止制御信
号としてＯＲゲート７８及びＡＮＤゲート８０を介して
与えられる。ライン３３での信号（Ｌ）は更にＡＮＤゲ
ート８１の反転入力に与えられ、そこから、それはライ
ン３４での上述したＤＶ出力制御信号を禁止する。従っ
て、通常の動作時に、即ち初期化が終了した後に、ライ
ン３４でのＤＶ出出力信号状態はライン３５での禁止信
号のものとは逆となる。ＡＮＤゲート８０の第２の入力
はパイプライン全論理回路２３からライン１０１で１ク
ロツク遅延した準備制御信号上受け、この信号は通常の
動作時に高レベルに留する。ライン２５の高レベルの準
備信号はＡＮＤゲート８１の第２の入力に与えられる。

ライン５５での禁止信号は第２の制御信号路を介して交
互に発生されてもよく、これは以下に述べるように、上
述した路に並列である。ライン５２．５３での上述した
ＭＯＢ　２　ＤＥＬ及びＭＳＢＩ　ＤＥＬ信号はＡＮＤ
ゲート９０にも与えられ、その出力はライン９１を介・
してＯＲ，ゲート９２に与えられ、ＯＲゲート９２はラ
イン７１での上述した信号を受ける。上述した記載から
明らかなように、ＯＲゲート９２からのライン９３での
この結果の禁止２入信号は、両入力レジスタ１３及び１
４が丁度空となった時に高レベルである。ＡＮＤゲート
９４はライン９３及び７５での上述した信号を受け、そ
れはまた反転入力でゲート９４を無能化するライン３４
でのＤＶ出力制御信号を受ける。

第３図１’ｌｉ−いて、禁止２信号は次のようにして発
生される。ライン３４でのＤＶ出力信号は高レベルでか
つデータはライン２４に出力されているものとする。更
に、両入力レジスタ１３及び１４からのデータの全ては
、ライン４９でのＭＳＢ１及びライン４８でのＭＯＢ２
の両信号が同時に存在するかあるｌＡは比較器４３（第
２図）からのライン４４での信号によって表わされるよ
うに、出力されてし１つたかあるいは出力されているも
のと想定する。クロック信号の次の正に進行するエツジ
（クロック１としてこのエツジを参照）で、ライン３４
でのＤＶ出力の高レベルはフリップ７０ツブ３７〜５９
がクロッキングされることができるようにする。この結
果、クロック１の後に、ライン５３．５２でのＭＳＢＩ
ＤＥＬ及びＭＳＢ　２　ＤＥＬのいずれも高レベルとな
るかあるいはライン７１が高レベルとなる。これによ、
９ＯＲゲート９２は動作可能化され、そのためライン９
３での禁止２入信号が高レベルになる。

更に、クロック１で、ＪＫフリップフロップ９８はライ
ン９５及び３４でのその入力信号をライン９９でのその
出力にクロッキングスル。

上述したように、クロック１の前に、ライン３４でのＤ
Ｖ出力信号は高レベルで６　ｆｉ　、ＡＮＤゲー、）　
９４　’ｉ動動作無能化、これによシライン９５での信
号は低レベルとなる。従って、クロック１で７リツプフ
ロツプ９８のＪ入力は低レベルで、Ｋ入力は高レベルで
あるために、ライン９９は低レベルとなる。クロック１
の後にライン９３は高レベルとなう、かつライン９９は
低レベルとなって、ゲート９６を動作可能化し、ライン
９７．７９及びライン３５での禁止信号が高レベルとな
る。次いで、このためにライン３４でのＤＶ出力信号は
低レベルとなる。

ＤＶ出力信号（ライン３４）が低レベルとなるために、
７リツブフロツプ５６−５８のクロッキングは行なわれ
ず、従ってライン９３はライン３４が再び高レベルにな
るまで高レベルに留まる。ここで、ゲート９４の出力は
ライン７５の状態に依存する。ライン７５が高レベルで
あれば、クロック１の前に、ライン５７も高レベルとな
う、クロック１でデータは入力レジスタ１２から１３Ｋ
かつ１３から１４にクロッキングされた。一般的に、ラ
イン７５、従ってライン９５も、データがレジスタ１２
にかつレジスタ１２からレジスタ１３にまたレジスタ１
３からレジスタ１４にクロッキングされる正に進行する
クロックエツジ（クロックルと呼ぶ）の直後筐で低レベ
ルに留筐シ、次いでライン７５．９５は高レベルとなる
。従って、クロックルで、ライン９５は高レベルとなシ
、入力レジスタ１２に記憶された次の有効データがここ
でレジスタ１３内にあるということを指示する。クロッ
クルの後に、７リツプ７０ツブ９８のＪ入力は高レベル
となシ、Ｋ入力は低レベルとなって、クロック（ｐ＋１
）でライン９９は高レベルとなる。

次いで、これはゲート９６を動作無能化し、ライン９７
での禁止２信号は低レベルとなる。

その中間に、ライン５２．５３あるいは７１の少なくと
も１つが高レベルであるために、ＯＲゲート７０は動作
可能化され、ライン７２は高レベルとなる。ＡＮＤゲー
ト７３の出力はライン７５の状態に依存する。クロック
（ｐ＋１）で、入力レジスタ１３からのデータはレジス
タ１４にクロッキングされ、次いでクロック（ｐ＋１）
の後に、ライン７５は高レベルで、ライン７７は低レベ
ルである。クロック（ｐ＋１）で、レジスタ１５内のデ
ータはレジスタ１４にはクロッキングされておらず、ラ
イン７５はこの時に低レベルであシかつライン７７での
禁止１信号は゛高レベルであシ、これによりライン３４
でのＤＶ出力信号を低レベルとする。従って、禁止１信
号はライ′ン５７でのＤＶ入力信号の状態によシ、クロ
ック（ｐ−Ｈ）の後あるいはある引き続くクロックエツ
ジの後に低レベルとなる。要約すれば、レジスタ１３．
１４の両方が同時に空である時には、禁止２信号はレジ
スタ１２からの有効データがレジスタ１３にクロッキン
グされるまでＤＶ出力を防止する。その後に、禁止１信
号はレジスタ１２に元々記憶されていた有効データがレ
ジスタ１３からレジスタ１４にクロッキングされるまで
ＤＶ出力を防止する。

以上の記載から明らかなように、ｎ≦ｍの動作時の特別
な場合にかつ外部装置がライン１０にパックしたデータ
語を送るように常に準備状態であるとすれば、ライン３
４でのＤＶ出力信号は、それぞれのクロックパルスでレ
ジスタ１４にはビットシフタ２０に与えられてもよい有
効データが存在するために、高レベルに留まることにな
る。この場合に、通常の動作時に、ＤＶ出力信号は高レ
ベルに設定されてもよく、論理回路３２はこれにより簡
略化されうる。

他の場合に、０２ｍの時に、ライン４９での信号ＭＳＢ
ＩＦｉこの動作時に高レベルとなる。このため、この場
合に、「データのための準備」制御信号は高レベルに設
定でき、論理回路４０は省略されうる。

上述したように、ライン５７でのＤＶ入力信号は、ライ
ン４６での「データのための準備」信号が高レベルで、
かつ外部装置がライン１０にパックしたデータを送る準
備にある時に高レベルである。従って、簡略化した例に
かいて、外部装置が常にデータを送る準備にある時には
、ＤＶ入力信号は「データのための準備」信号の状態に
従う。これにより１通常の動作時に、ＤＶ入力信号は無
視されてもよく、当該アンパック装置はこれによシ簡略
化されうる。この例において、入力レジスタ１２−１４
は「データのための準備」信号によって動作可能化され
ることができる。

第２及び５図に示されるデータアンパック装置の好適実
施例の動作の例が第４図のタイミング図に関連して以下
に記載される。

第４及び５図のタイミング図の簡略化のため、クロック
パルスの正に進行するエツジの結果として一般的に生じ
る制御信号あるいは記憶されたデータの種々の変化はそ
のクロックエツジと同時に生じるものとして表わされる
。従って、種々の回路素子によって生せしめられる周知
の信号伝搬遅延は図示されない。

この例にかいて、ライン１０で受けた並列入力データ語
は８ビツト巾であり、記載を簡略化するため、パック比
はｎ　＝　５に・設定され、それは動作時に変化しない
。従って、ライン２４でのそれぞれの並列入力データ語
Ｆｉ５ビット巾となる。最初に初期化プロセスが第４図
に関連して記載され、これは最初の３つのクロックサイ
クルの間に行なわれる。初期化時に、ライン２５での準
備信号（１））は低レベルで、ライン４６の「データの
ための準備」信号（Ｍ）　を高レベルにする。その「デ
ータのための準備」信号はライン１０に入力データを送
っている入力装［（ｌａ示せず）に与えられ、ライン５
７でのＤＶ入力制御信号（Ｎ）　ｅ高レベルにし、デー
タが入力レジスタ１２−１４にクロッキングされること
を可能にする。上述したように、ライン５７での信号は
ライン１０からの入力データがライン５９でのクロック
パルス１（クロック１）ＯＩｌｊ）エツジで第１の入力
レジスタ１２の出力１５にクロッキングされることを可
能にする。クロック２で、レジスタ１２からのデータが
レジスタ１５にクロッキングされ、レジスタ１２は次の
パックされた入力データ語を受ける。クロック３で、レ
ジスタ１３からのデータはレジスタ１４にクロッキング
され、レジスタ１２の前に記録されたデータはレジスタ
１５にクロッキングされ、この間に次の入力データ語が
レジスタ１２にクロッキングされる。従って、クロック
３で、パイプラインの全ての入力レジスタがデータで満
される。パイプライン全論理回路２５に関連して上述し
たように、ライン５９での第２のクロックパルスの間に
、ライン３５での「はとんど準備」信号が高レベルとな
シ、次いでライン５６での「バック比獲得」信号を高レ
ベルにし、この結果パック比ｎ　＝　５がライン２７で
受けられる。クロック３で、ライン２７でのパック比信
号はフリップ７０ツブ２Ｂにクロッキングされ、ライン
２５での準備信号（９）は高レベルとなり１ライン３４
でのＤＶ出力信号ＣＧ）　’？高レベルとする。高レベ
ルの準備信号はライン４６での「データのための準備」
信号を低レベルになるようにし、それはパイプラインの
最後の入力レジスタ１４に記憶された有効データの全て
が出力されるまで低レベルに留まる。従って、クロック
３の立上ｂエツジの後に、全ての入力レジスタはデータ
で満でれ、初期化プロセスが完了し、回路はライン２４
１Ｃ３ビツト並列出力語を出力する準備となる。

クロック４で、３つの並列ビットを有する最初の出力語
がライン２４に出力される。同時に、加算器３０からの
ライン２２でのシフト量が０から３に変化する。３つの
ビットがレジスタ１４のＬ８Ｂ位置から取られたために
、そこにはな釦５つの有効ビットが残っている。クロッ
ク４の後に、レジスタ１４．１３及び１２からのデータ
ｆ′ｉ３だけシフトされ、そのため第２の５ビツト語は
ライン２４でＬＳＢ位置に生じる。

クロック５で第２の３ビツト語が出力され、レジスタ１
４にはただ２つの有効ビットのみが残る。ライン２２で
のクロッキングされたシフト量（０）は乙に変化する。

クロック５の後に、ライン４７，４８ＴＫ加算器３０に
よって与えられる連続和（Ｄ）は３＋３＋３＝９であり
、即ちそれは８を越え、このためライン４８でのＭ８Ｂ
２信号（Ｄ）は高レベルとなって、ライン４６での「デ
ータのための準備」信号を高レベルとする。

クロック６でレジスタ１４からの２つのビット及びレジ
スタ１３からの１つのビットがライン２４にクロッキン
グされて出力され、ライン２２でのビットシフト量（０
）は６から１に変化する。ライン４８でのＭＳＢ２信号
（Ｄ）はライン５２でのＭＳ　Ｂ　２　ＤＢＬ信号（Ｆ
）をクロック６で高レベルにする。クロック５の後に、
上述したように、「データのための準備」信号ライン４
６（Ｍ）　Ｆｉ高レベルになっている。通常、その高レ
ベルの信号に応じて、ライン１０に入力データを送る外
部装置はＤＶ入力信号を高レベルにする。しかしながら
、この実施例に釦いて、ライン５７でのＤＶ入力信号は
低レベルであシ、外部装置はクロック７の後にＤＶ入力
信号が高レベルに変化する時１でデータを送る準備には
ない。ライン７５でのこの結果の遅延されたＤＶ入力信
号（Ｑ）は低レベルとなり、ライン５２での高レベルの
ＭＳＢ２ＤＥＬ信号（Ｆ）と共に、ライン７７での禁止
１信号（Ｈ）を高レベルにする。

この結果、論理回路３２からのライン３３での禁止信号
（Ｌ）は高レベルとなり、ライン３４での「データ有効
出力」制御信号を禁止する。

クロック８の前に、ライン５７でのＤＶ入力信号（Ｎ）
は高レベルに変化し、入力データがライン１０で現在利
用可能であるということを指示し、入力レジスタ１２−
１４を可能化する。

このため、クロック８で、データがレジスタ１３−１４
からかつ、レジスタ１２−１３から転送され、レジスタ
１２は新たな８ビツトのパックした並列入力語を受ける
。クロック８の後に、ライン３３での禁止信号（Ｌ）は
低レベルに変化し、ライン３４でのＤＶ出力信号は高レ
ベルに変化する。

クロック９の前に、加算器ｔｄｉ＋３＝４を加算して釦
シ、そのためライン４８でのＭＳＢ２信号（Ｄ）は低レ
ベルになる。クロック９で、Ｄ■出力信号は高レベルと
なシ、それによシフυツブフロップ３７はクロッキング
され、ライン５２でのＭ８Ｂ２ＤＥＬ８Ｂ２ＤＥＬ信レ
ベルとなる。ライン２２でのシフト！　（０）は１　＋
３＝４に変化する。ライン３４でのＤＶ出力信号（Ｇ）
は高レベルとなシ、そのため第４番目の３ビツト並列語
がクロック９でライン２４に出力される。

クロック１０でライン２４での第５番目の３ビツト語が
出力される。クロック１０の後に、ライン４６での「デ
ータのための準備」信号は高レベルとなる。これは加算
器５０が７＋３＝１０＝８＋２を加算しているためでろ
υ、これによシライン４８でのＭＳＢ２信号（Ｄ）を高
レベルになるようにし、ライン４６での「データのため
の準備ｊ信号（Ｍ）を高レベルになるようにする。

クロック１１で、入力レジスタ１４からの残りの１ビツ
ト及びレジスタ１３からの２つのビットが出力され、ラ
イン２２でのシフト量（０）は２に変化する。ライン５
７でのＤＶ入力信号（Ｎ）は高レベルとなシ、従ってデ
ータがレジスタ１２−１３からかつレジスタ１３−１４
から転送され、レジスタ１２は新たなデータを受ける。

第１−３図に示されるアンパック装置の好適実施例の動
作の他の例が次に第５図のタイミング図に関連して記載
される。この例にかいては、異なったパック比（Ｎ）が
２イン２４でのそれぞれの並列出力データに対してライ
ン２７に与えられる。この例にかいて、回路は前に初期
化されてしまって釦シ、動作が既に開始されている。

クロックパルス１（クロック１）の正に進行するエツジ
で、入力レジスタ１４には５つの非有効ビット及び３つ
の有効ビットが記憶されておシ、即ち７リツプ７０ツブ
３６からのライン２２での現在のシフト量は５であシ、
バック比ｎ＝１５がフリップフロップ２８の出力ＯＬ）
に存在する。ライン７７及び９７での禁止１（Ｈ）及び
禁止２（Ｋ）の２つの信号は低レベルで、ライン５７で
のＤＶ入力信号（Ｎ）は高レベルである。

この結果、ライン３３での禁止信号（Ｌ）は低レベルで
、ライ゛ン３４でのＤＶ出力信号（Ｇ）は高レベルであ
る。従って、クロック１で、１５ビツトデ一タ語がライ
ン２４でピットシフタ２０からクロッキングされて出力
される。従って、クロック１の前で、加算器ば５＋１５
を加算し、従ってライン４８でのＭＳＢ２信号は高レベ
ルとなる。クロック１の後に、ライン５２でのＭＳＢ２
ＤＥＬ信号２ＤＥＬ高レベルとなる。クロック１の前で
、レジスタ１２は５つの非有効ビット及び３つの有効ビ
ットを記憶している。従って、出力データ語からの１５
個の有効ビットが５ビツトだけシフトされ、これら出力
データピットのうちの３つがレジスタ１４から取られ、
８つがレジスタ１３から取られ、４つがレジスタ１２か
ら取られている。この結果、レジスタ１３及び１４は空
となってカシ、ライン２２でのシフト量（０）は４に変
化する。

ライン４８での高レベルのＭ８Ｂ２信号（Ｄ）はクロッ
ク１の前にライン４６での「データのための準備」信号
（Ｍ）を高レベルにし、更にクロック１の前に、ライン
５７でのＤＶ入力信号（Ｎ）は高レベルで、入力データ
が利用可能であることを指示する。従ってクロック１で
入力レジスタ１３からのデータはレジスタ１４に転送さ
れ、レジスタ１２からのデータはレジスタ１３に転送さ
れ、かつレジスタ１２はライン１０で新たなパックされ
たデータ語を受ける。クロック１の後に、ライン５３．
５２でのＭＯＢ　１ＤＥＬ（Ｅ）及びＭＳＢ２ＤＥＬ（
Ｆ）の両信号が高レベルになるため、ライン９７での禁
止２信号（Ｋ）も高レベルになって、これによシライン
３４でのＤＶ出力信号（Ｇ）は低レベルに変化し、クロ
ック２の後に、ライン５７でのＤＶ入力信号（Ｎ）がラ
イン７５、ゲート９４、ライン９５及びフリップフロッ
プ９８を介してライン９９での禁止２ＡＤＥＬ信号を高
レベルにしてライン９７での禁止２信号（Ｋ）を低レベ
ルにする時筐で低レベルに留まる。従って、クロック２
ではライン２４にデータは出力されず、４のシフト量（
０）が変化されずに留筐る。

クロック１で、バック比ｎ　＝　２はレジスタ２８にク
ロッキングされ（ｋＬ）、クロック３でライン３４での
ＤＶ出力（Ｇ）は高レベルとなシ、２つのビットがビッ
トシフタ２０を介して入力レジスタ１４からライン２４
に出力される。ここでシフト量（０）は４＋２＝６に変
化する。従って、依然として２つの有効ビットがレジス
タ１４に残る。

クロック３で、パック比ｎ　＝　７がレジスタ２８にク
ロッキングされ（ｌ′ｔＩ）、かつライン３４でのＤＶ
出力信号（Ｇ）は高レベルであるため、クロック４では
、７つの有効ビットがライン２４に出力され、そのうち
の２つはレジスタ１４から、５つはレジスタ１３から出
力される。同様、クロック４で、アンバック装置は、ク
ロック４の前にライン４６での「データのための準備」
信号（Ｍ）が高レベルであるためにデータを受ける準備
にある。しかしながら、外部装置はデータを送る準備に
はなく、このためクロック４の前に、ライン５７でのＤ
Ｖ入力信号（Ｎ）は低レベルである。この結果、クロッ
ク４の後に、レジスタ１４は空となシ、レジスタ１３は
３つの有効ビットを記憶する。クロック４で、ライン４
８でのＭＳＢ２信号（Ｄ）は高レベルとなり、同様ライ
ン３４でのＤＶ出力信号（Ｇ）は高レベルとなる。コノ
結果、フリップフロップ３７は可能化され、ライン５２
でのＭＳＢ２ＤＥＬ信号（Ｆ）は高レベルに変化し、次
いでライン７７での禁止１信号（Ｈ）は高レベルとなっ
て、ライン３４でのＤＶ出力信号（Ｇ）は低レベルとな
る。従って、データは回路から出力されない。データが
クロック４の後に利用可能となる時には、ライン５７で
のＤＶ入力信号（Ｎ）は高レベルとなり、１クロツクサ
イクルの後に、ライン７７での禁止１信号（Ｈ）は低レ
ベルとなる。

クロック５で、ライン３４でのＤＶ出力信号（Ｇ）は低
レベルとｉ、ａ、これによシデータは出力されない。Ｄ
Ｖ入力信号（Ｎ）が高レベルであるため、新たなデータ
が入カレジスｊｔ１２にクロッキングされ、レジスタ１
２からのデータはレジスタ１３にクロッキングされ、レ
ジスタ１３からのデータはレジスタ１４にクロッキング
される。ライン２２でのシフト量（０）は５でＩＣ１９
ビツト語（３ビツトはレジスタ１４からであシ、６ビツ
トはレジスタ１３からである）はピットシフタ２０によ
ってシフトされ、出力ライン２４に生じる。禁止信号（
Ｈ）は低レベルであったため、Ｄ■出力信号（Ｇ）は高
レベルとなシ、クロック６で９ビツト語がクロッキング
されて出力する。

クロック６で、ライン５７でのＤＶ入力信号（Ｎ）は高
レベルであるため、新たなデータが入力レジスタ１２に
クロッキングされ、レジスタ１２．１３に前に記憶され
ていたデータはパイプラインのレジスタ１３，１４に転
送される。新たなバック比は１０となシ、それはフリッ
プ７０ツブ２８にクロッキングされる（）１）。５＋１
６でめった加算器３０の出力はレジスタ１３６にクロッ
キングされ、それはライン２２での新たなシフト１（０
）となる。禁止信号が存在しないため、ライン３４での
ＤＶ出力信号（Ｇ）は高レベルになる。

クロック７で、１０ビツト出力語がクロッキングされて
出力される。クロック６の後に、加算器３０は２＋６を
加算している。ここで２はバック比ｎ＝１０のＬＳＢ　
（Ｒ）であシ、６はライン２２でのシフト量（０）であ
る。この結果の和８はＭ８Ｂ２信号（Ｄ）を高レベルに
し、ライン４７でのＬＳＢは０となる。同時に、１０は
８よりも大であるため、ライン４９でのＭＳＢ１信号は
高レベルとなる。高レベルの信号がＭＳＢ１信号（Ｃ）
及びＭＳＢ２信号（Ｄ）の両方に存在することは２つの
レジスタ１１３及び１４が空となっていることを指示す
る。これは、また、シフト量が６であるため、６つの非
有効ビットがレジスタ１４に存在することによっても示
され、出力語の１０個の有効ビットはレジスタ１４から
の２つの有効ビット及びレジスタ１３からの８つの有効
ビットによって与えられることになる。

クロック７で、フリップフロップ３７．３８がクロッキ
ングされ、この結果クロック７の後に、ライン５３．５
２でのＭ８ＢＩＤＥＬ　（Ｂ）及びＭＳＢ２ＤＢＬ信号
（Ｆ）が両方共高レベルになる。これは次いで、ゲート
９０及び９１（第３図）を動作可能化し、ライン９３で
の禁止２入信号（Ｉ）を高レベルにさせる。ＤＶ出力信
号はクロック７の前に高レベルであったため、ゲート９
４は動作無能化され、この結果フリップフロップ９８の
Ｊ入力は低レベルでに入力は高レベルとなっていた。従
ってクロック７の後に、ライン９９での遅延された禁止
２入信号（Ｊ）は低レベルとなる。高レベルの禁止２入
信号及び低レベルの禁止２ＡＤＥＬ信号の結果として、
ライン９７での禁止２信号（Ｋ）は高レベルとなってラ
イン３３での禁止信号（Ｌ）を高レベルとし、ライン３
４でのＤＶ出力信号（Ｇ）を低レベルとする。

クロック７の前に、ライン５７でのＤＶ入力信号は高レ
ベルとなっている。従って、クロック７で、データはレ
ジスタ１３から１４にかつレジスタ１２から１３にまた
ライン１０からレジスタ１２にクロッキングされる。ク
ロック７の後では、レジスタ１４は依然として非有効デ
ータの８つのビットを有し、従ってそれは何ら有効デー
タを台筐ないが、レジスタ１３はこの時に有効データを
含む。

クロック８で、ライン５７でのＤＶ入力信号は高レベル
となって、有効データをレジスタ１３から１４に、かつ
１２から１３にクロッキングし、筐た新たなデータをレ
ジスタ１２にクロッキングする。クロック８の前で、ラ
イン９３での禁止２入信号（Ｉ）は高レベルとなり、ラ
イン３４でのＤＶ出力信号（Ｇ）は低レベルとなシ、ラ
イン７５の信号（Ｑ）は高レベルとなる。従って、クロ
ック８で、第３図のライン９５は高レベルとなシ、この
結果、ライン９９での禁止２ＡＤＥＬ信号（Ｊ）は高レ
ベルになる。これはライン９７での禁止２信号（Ｋ）を
低レベルにし、更にライン３５での禁止信号（Ｌ）を低
レベルにしてライン３４でのＤＶ出力信号（Ｇ）が高レ
ベルになるようにする。クロック７で、４に等しい新た
なパック比がフリップフロップ２８にクロッキングされ
た（Ｒ）　ｆｃめに、クロック９で４ビット語がライン
２４に出力される。

【図面の簡単な説明】

第１図は本発明によるデータアンパック装置の好適実施
例の簡略化ブロック図、第２図は本発明の好適実施例の
よシ詳細なブロック図、第３図は第２図の一部に対応す
るよシ詳細な回路図、第４図は好適実施例の動作の一例
に使用され７’を種々の制御信号を示すタイミング図、
第５図は好適実施例の動作の他の例に使用された種種の
制御信号を示すタイミング図である。図で、１２−１４はパイプライン接続したシフトレジス
タ、２０はピットシフタ、３０は加算器、２は論理回路、　− ８は７リツプフロップ、４０．６０はＯＲゲート、３は比較器、を示す。

Claims

【特許請求の範囲】

（１）データをアンパックし、一定数のｍ個の有効デー
タビットに等しい巾を有するパックされた並列データ語
を受け、可変数のｎ個の有効データビットに等しい巾を
有する並列出力データ語を与える（ｎ、ｍは正の正数で
ある）ための装置において、上記パックされた並列データ語を受けてそれらを受けた
順序で記憶するための入力レジスタ手段を具備し、ｎビット巾の並列出力データ語を与えるようにシフト制
御信号によつて与えられる多数のビット位置だけ上記入
力レジスタ手段からの上記パックされた並列データ語を
シフトするためのビットシフト手段を具備し、上記装置はそれぞれの並列出力データ語に対して上記数
ｎの２進表示値に対応するパック比制御信号を更に受け
、上記パック比はｎ≧ｍの時に最大有意ビット（ＭＳＢ
）を有し、かつ上記数ｎの最小有意ビットに対応する最
小有意ビット（ＬＳＢ）部分に有し、上記ＭＳＢ部分は
第１のＭＳＢ制御信号として与えられ、連続和を与えるように上記パック比制御信号の逐次的に
受けたＬＳＢ部分を受けて加算しかつ上記連続和がｍと
等しいかあるいはそれよりも大きい時に第２のＭＳＢ制
御信号を与えるための加算手段を具備し、この加算手段
は更に上記連続和のＬＳＢ部分に対応する上記シフト制
御信号を与え、上記第１及び第２のＭＳＢ制御信号を受け、これら信号
のいずれに応じて上記入力レジスタがパックされた並列
データ語を受ける準備にあることを指示するデータ制御
信号と上記ビットシフト手段が上記並列出力データ語を
出力する準備にあるということを指示するデータ有効出
力信号とのための準備を与える論理回路を具備したこと
を特徴とする上記装置。
（２）ｎ＜ｍであり、上記データ有効出力制御信号は上
記ビットシフタ手段が上記並列出力データ語を出力する
準備にあることを指示する一定の論理レベルに維持され
ることを特徴とする請求項１記載の装置。
（３）ｎ＞ｍであり、上記第１のＭＳＢ制御信号は高論
理レベルに維持され、データ制御信号のための上記準備
は上記入力レジスタがパックされた並列データを受ける
準備にあることを指示する論理レベルに維持されること
を特徴とする請求項１記載の装置。
（４）データ制御信号のための上記準備に応じた上記論
理回路が上記受けたパックされた並列データ語が有効で
あることを指示する制御信号のデータ有効部分を受けて
上記入力レジスタ手段への上記有効データ語の入力を可
能化しかつ制御信号の上記データ有効部分が存在しない
ことに応じて、上記論理回路は上記ビットシフタ手段か
らの上記並列データ語の出力を禁止し、引き続くパック
比制御信号の受信を禁止しかつ上記シフト制御信号の変
化を禁止するように禁止制御信号を与えることを特徴と
する請求項１記載の装置。
（５）上記入力レジスタ手段はパイプラインで接続した
それぞれの並列ｍビットレジスタからなり、それぞれは
１つの上記パックした並列データ語を記憶し、それぞれ
のｍビットレジスタのそれぞれの並列出力は上記パイプ
ラインの継続したレジスタのそれぞれの並列入力に結合
され、全ての上記ｍビットレジスタのそれぞれの並列出
力は上記ビットシフタ手段のそれぞれの並列入力に結合
されたことを特徴とする請求項１記載の装置。
（６）データ制御信号のための上記準備に応じて、パッ
クされた並列データ語は上記パイプラインの第１のｎビ
ットレジスタにクロッキングされ、かつ同時にそれぞれ
の前に受けたデータ語はそれぞれのｍビットレジスタか
ら上記パイプラインの継続したｍビットレジスタにクロ
ッキングされることを特徴とする請求項５記載の装置。
（７）上記入力レジスタ手段はパイプラインで接続した
それぞれの並列ｍビットレジスタからなり、それぞれは
１つの上記パックした並列データ語を記憶し、それぞれ
のｍビットレジスタのそれぞれの並列出力は上記パイプ
ラインの継続したレジスタのそれぞれの並列入力に結合
され、上記ｍビットレジスタの全てのそれぞれの並列出
力は上記ビットシフタ手段のそれぞれの並列入力に結合
され、上記パイプラインの最後の２つの継続したｍビッ
トレジスタが有効ビットを含まないことを指示する上記
第１及び第２のＭＳＢ制御信号の両者の同時の生起に応
じて、上記禁止制御信号は上記レジスタの両者が有効デ
ータで満たされるまで上記データ有効出力制御信号を無
能化することを特徴とする請求項１記載の装置。
（８）上記論理回路は少なくとも１つの有効データビッ
トが上記パイプラインの最後のｍビットレジスタに記憶
される時に上記データ有効出力制御信号を動作可能化し
上記論理回路は上記最後のｍビットレジスタが有効ビッ
トを含まない時に上記データ有効出力制御信号を動作無
能化し、上記ビットシフタ手段によつて与えられる上記
並列データ語の出力と引き続くパック比制御信号の受信
と上記シフト制御信号の変化とをそれぞれ禁止すること
を特徴とする請求項５記載の装置。
（９）ｎ＜１６であり、上記パックされた並列データ語
はｍ＝８有効データビットの巾を有し、上記入力レジス
タ手段は上記パイプラインに接続した３つの８ビットレ
ジスタからなり、上記シフト制御信号によつて指示され
るビット位置の数は０と７との間であることを特徴とす
る請求項５記載の装置。