JP2000505965A

JP2000505965A - 連続波形合成方法

Info

Publication number: JP2000505965A
Application number: JP9528483A
Authority: JP
Inventors: ラナルデュー，トーマス・エイ; チェン，イー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1996-02-09
Filing date: 1996-10-29
Publication date: 2000-05-16
Also published as: WO1997029417A1; EP0883840A1; US5798661A; TW449978B; EP0883840B1

Abstract

(57)【要約】組合せロジックを用いて予め選択された波形の組の各々に対してデジタルデータを生成する、波形を合成するためのシステム。このシステムは、データ信号に応答して予め選択された波形パルスのシーケンスを選択するための回路と、その予め選択された波形パルスのシーケンスのためのデジタルデータを波形へと変換するための回路とを含む。

Description

【発明の詳細な説明】連続波形合成方法発明の背景技術分野この発明は、電子システムの分野に関する。より特定的にはこの発明は、連続アナログ波形を伝送線上に伝えるためのシステムおよび方法に関する。背景技術データ通信を提供する従来の電子システムは、異なる周波数の正弦波形パルスの合成を含む、波形整形技術を用いる場合がある。このような電子システムは典型的に、波形データのデジタルサンプルに応答して波形パルスを生成する、デジタルアナログ変換回路を含む。従来のシステムは一般に、そのような波形データのデジタルサンプルをメモリ内に記憶する。残念なことに、そのようなメモリは通常、波形データを記憶する比較的高いオーバヘッドの周辺回路をメモリヤルの外部に含む。アドレス指定ロジックおよび選択ロジック等のこのようなオーバヘッド回路は、通常、比較的少量の波形データを記憶していることを考えれば、過度に広い集積回路ダイスペースを消費する。このように集積回路のダイスペースが増加すると、典型的に、集積度の高いシステムの全体的なコストが増加する。発明の概要この発明の１つの目的は、波形を伝送線上に伝える、集積回路を提供することである。この発明の別の目的は、波形サンプルデータを提供するのに必要とされる集積回路のダイスペースを最小限に抑える波形整形技術を有する、集積回路を提供することである。この発明のさらなる目的は、比較的低速度の組合せロジックをデジタルアナログ変換に用いられる高速データ経路から分離する波形整形技術を有する、集積回路を提供することである。これらおよび他の目的は、組合せロジックを用いて予め選択された波形の組の各々に対してデジタルデータを生成する、波形を合成するためのシステムによって達成される。このシステムは、データ信号に応答して予め選択された波形パルスのシーケンスを、そのシーケンスがそのデータ信号内の情報を伝えることができるように選択するための回路と、予め選択された波形パルスのシーケンスに対する上記デジタルデータを波形に変換するための回路とを含む。この発明の他の目的、特徴および利点は、以下の詳細な説明から明らかとなるであろう。図面の簡単な説明この発明は、特定の実施例に関連して説明される。その際、添付の図面を参照する。図中：図１は、合成されたアナログ波形を伝送線上に伝える、伝送システムを示す；図２ａ〜２ｈは、一実施例における伝送システムにおいて合成された波形パルスを示し、ここで、伝送データ信号はマンチェスターデータとして符号化される；図３は、波形選択信号に応答して波形データサンプルを生成する波形合成回路の一実施例における組合せロジックを示す；図４は、マスターステートマシンと、コーディングステートマシンと、リニアシフトフィードバックレジスタ（ＬＳＦＲ）カウンタとを含む、シーケンサを示す；図５は、状態Ｍ０からＭ７の組を規定するフリップフロップの組を含む、マスターステートマシンを示す；図６は、状態Ｓ０からＳ１５の間で遷移して合成された波形パルスのシーケンスを選択する、コーディングステートマシンのための状態図を示す；図７は、状態Ｓ０からＳ１５を実現しかつ波形選択信号を提供するフリップフロップの組を含む、コーディングステートマシンを示す；図８は、マスタークロック信号上に５分割機能を提供する、ＬＳＦＲカウンタを示す；図９は、マルチプレクサデコード回路の一実施例を示す。詳細な説明図１は、波形合成を行なう伝送システム２０を示す。伝送システム２０は、データ通信ソース（図示せず）から伝送データ信号１０２を受取り、合成されたアナログ波形を伝送線２００上に伝える。伝送システム２０は、伝送データ信号１０２内の情報の変化のヒストリを維持しかつ合成されたアナログ波形のゼロ交差部分の近辺に異なる傾斜を有するパルスのシーケンスを合成する、回路を含む。このパルスのシーケンスは、伝送データ信号１０２内に含まれる情報を伝達する。伝送システム２０は、シーケンサ２２と、波形合成回路２４と、マルチプレクサデコード回路２６とを含む。伝送システム２０はまた、デジタルアナログ変換（ＤＡＣ）回路３０を含み、デュアルＤＡＣデコーダ２８およびドライバ回路３２を併せ持つ。ドライバ回路３２は、合成されたアナログ波形を１：１トランスフォーマを介して伝送線２００上に駆動する。一実施例において、シーケンサ２２、波形合成回路２４、マルチプレクサデコード回路２６、デュアルＤＡＣデコーダ２８、デジタルアナログ変換回路３０、およびドライバ回路３２は、すべて同じ集積回路チップパッケージ上に含まれる。ここに開示するオンチップ波形整形技術を有するこのように高度に集積されたチップパッケージでは、個別のローパスフィルタコンポーネントを外部に設ける必要がない。シーケンサ２２は、伝送データ信号１０２とともにスタートストローブ信号１００を受取る。伝送データ信号１０２は伝送線２００に転送するための符号化されたデータ通信情報を搬送し、スタートストローブ信号１００は伝送データ信号１０２における有効なデータ通信パケットの開始を指示する。リンクパルス信号１０４は伝送線２００にわたるキャリア検出信号の周期的な伝送を制御する。一実施例において、伝送線２００は１０ＢＡＳＥ−Ｔイーサネット（Ethernet）通信線標準に従ったデータ通信を提供する。リンクパルス信号１０４は、この１０ＢＡＳＥ−Ｔ標準プロトコルに従って、伝送線２００にわたる伝送のために周期的パルスを提供する。シーケンサ２２は伝送データ信号１０２内の周波数変化のヒストリに従って、予め定められた波形パルスのシーケンスを選択する。シーケンサ２２はスタートストローブ信号１００と、伝送データ信号１０２と、リンクパルス信号１０４とに応答して、波形選択信号１０６の組を生成する。波形選択信号１０６は、伝送線２００にわたる連結および伝送のために、予め定められた波形整形のシーケンスを特定する。波形合成回路２４は、波形選択信号１０６に応答して波形生成データ１１０の組を生成する。波形生成データ１１０は予め定められた波形パルスの組のためのデジタルサンプルデータを提供する。このサンプルデータは、アナログデジタル変換回路３０をイネーブルして、伝送データ信号１０２内に含まれる情報を搬送するアナログ波形を構築する。一実施例においては、伝送データ信号１０２内に含まれる情報は、マンチェスターデータとして符号化される。マンチェスターデータ符号化に従って、１ビットインタバル中の伝送データ信号１０２のローからハイへの遷移は、論理１を示し、また、１ビットインタバル中のハイからローへの遷移は、論理０を示す。伝送データ信号１０２内に含まれるマンチェスターデータによって、伝送システム２００は、マンチェスター符号化波形の特性に従って、各々が２つの基本周波数のうち１つを有する波形パルスのシーケンスを合成する。一実施例において、波形合成回路２４は波形生成データ１１０を生成する組合せロジックの組を含む。このような実施例においては、マルチプレクサデコード回路２６が、波形合成回路２４内の組合せロジックを、デュアルＤＡＣデコーダ２８およびデジタルアナログ変換回路３０への高いサンプルレートの経路から分離する。マルチプレクサデコード回路２６は、波形合成回路２４から複数の波形データサンプルを並列で受取って、それらのサンプルをマルチプレクサ選択信号１０８の制御の下、デュアルＤＡＣデコーダ２８に分布する。シーケンサ２２は、一実施例においは１００ＭＨｚの周波数を有する、マスタークロック信号によつてクロックされる。シーケンサ２２は、２０〜３０ナノ秒毎に、波形選択信号１０６を更新する。波形合成回路２４は一実施例においては、２０〜３０ナノ秒毎に、３０ビットの波形生成データ１１０を生成する。この３０ビットの波形生成データ１１０は、各サンプルが６ビットを有する、５個の波形データのデジタルサンプルとして構成される。各々の６ビットサンプルの最上位ビットが符号ビットを提供し、各サンプルの残りの５ビットが対応するサンプルの大きさを提供する。マルチプレクサデコード回路２６は、マルチプレクサ選択信号１０８に応答して、波形生成データ１１０内の５つの並列のデジタル波形サンプルを、デュアルＤＡＣデコーダ２８へのデュアルパス、チャネルＡおよびチャネルＢ上に経路付ける。シーケンサ２２は、１０ナノ秒の分解能で、マルチプレクサ選択信号１０８を更新する。マルチプレクサ選択信号１０８によって、マルチプレクサデコード回路２６は、波形生成データ１１０をサンプリングして、１００ＭＨｚマスタークロックの各サイクル中に６ビットサンプルのデュアルストリームをデュアルＤＡＣデコーダ２８へと提供する。デュアルＤＡＣデコーダ２８は、１０ナノ秒毎にチャネルＡおよびチャネルＢのデータストリームを復号化する。デュアルＤＡＣデコーダ２８は、結果としての出力ストリームをデジタルアナログ変換回路３０へと生成し、そこで、この出力ストリームは、１００ＭＨｚのマスタークロックの立上がりエッジおよび立下がりエッジの両方においてクロックされる。デジタルアナログ変換回路３０は各６ビットデジタルサンプルをアナログ信号へと変換し、これを、ドライバ回路３２が伝送線２００上に伝送する。デジタルアナログ変換回路３０は、１００ＭＨｚマスタークロックの立上がりエッジおよび立下がりエッジの両方において出力サンプルを生成し、これは、ドライバ回路３２に対して、１秒あたり２億サンプルの出力データレートを提供する。別の実施例においては、波形合成回路２４は、合成された波形パルスのためのデジタル符号化データを記憶する波形メモリに置換される。波形メモリは、デジタル符号化データをフルサンプルレートでＤＡＣデコーダ２８に直接、連続して転送し、マルチプレクサデコード回路２６は存在しない。図２ａから図２ｈは、一実施例における伝送システム２０内で合成された波形パルスを示す。ここで、伝送データ信号１０２はマンチェスターデータとして符号化される。合成された波形パルスは各々、マンチェスター符号化波形の特性に従って、一方の周波数が他方の周波数の２倍である２つの基本周波数のうち一方の周波数を有する。この実施例においては、２つの基本的な波形パルス周波数は、５ＭＨｚと１０ＭＨｚである。斜線区域２００〜２０３の各々は、１０ＭＨｚの合成されたパルスに対する、デジタル符号化データサンプルを示す。斜線区域２００〜２０３の輸郭をなすデータサンプルは、ゼロ交差レベル付近で異なる傾斜を有する。これら異なる傾斜は、５ＭＨｚのパルスと１０ＭＨｚのパルスとの間の可能性のあるあらゆる遷移について、ゼロ交差時におけるゼロ交差不連続を最小限に抑えるように予め選択されている。斜線区域２０４および２０５は各々、５ＭＨｚの合成パルスの始端に対するデジタル符号化データサンプルを示す。斜線区域２０６および２０７は各々、５ＭＨｚ合成パルスの終端に対するデジタル符号化データサンプルを示す。一実施例においては、複合５ＭＨｚ合成パルスはエネルギのいくらかを取除くように予め歪められている。これは、伝送線２００がそのような低周波数においてはより高い損失を生むためである。斜線区域２０４〜２０７の輸郭をなすデータサンプルは、５ＭＨｚのパルスと１０ＭＨｚのパルスとの間の可能性のあるすべての遷移に対してゼロ交差レベル付近で異なる傾斜を有する。伝送システム２０は、伝送データ信号１０２内に含まれる周波数遷移に応答して、波形パルス２００〜２０７を選択する。シーケンサ２２は、伝送データ信号１０２の周波数ヒストリを追跡して、波形選択信号１０６を介して波形パルス２００〜２０７の選択を制御する。波形パルス２００〜２０７は、データサンプルの大きさを表わす。各大きさのサンプルは、波形パルス２００〜２０７の正のものおよび負のものの両方の合成を可能にする、対応の符号ビットによって評価される。波形選択信号１０６によって、波形合成回路２４は、１０ＭＨｚの波形パルス２１０の後にかつ１０ＭＨｚ波形パルス２１１の前に、１０ＭＨｚ波形パルス２００を生成する。波形合成回路２４は、波形選択信号１０６によつて、４１ＭＨｚパルス２１２の後にかつ５ＭＨｚ波形パルス２１３の前に、１０ＭＨｚ波形パルス２０１を生成する。１０ＭＨｚ波形パルス２０２は、５ＭＨｚ波形パルス２１４の後にかつ１０ＭＨｚ波形パルス２１５の前に選択される。１０ＭＨｚ波形パルス２０３は、５ＭＨｚ波形パルス２１６の後にかつ５ＭＨｚ波形パルス２１７の前に選択される。波形選択信号１０６は、１０ＭＨｚ波形パルス２１８の後にかつ５ＭＨｚ波形パルスの後半２１９の前に、５ＭＨｚ波形パルスの前半２０４を選択する。波形選択信号１０６は、５ＭHz波形パルス２２０の後にかつ５ＭＨｚ波形パルスの後半２２１の前に、５ＭＨｚ波形パルスの前半２０５を選択する。波形選択信号１０６は、５ＭＨｚ波形パルスの前半２２２の後にかつ１０ＭＨｚ波形パルス２２３の前に、５ＭＨｚ波形パルスの後半２０６を選択する。波形選択信号１０６は、５ＭＨｚ波形パルスの前半２２４の後にかつ５ＭＨｚ波形パルス２２５の前に、５ＭＨｚ波形パルスの後半２０７を選択する。図３は、一実施例における波形合成回路２４を示す。図示される組合せロジックは、波形選択信号１０６に応答して波形生成データ１１０を生成する。波形生成データ１１０は、３０ビットの情報を含み、これはＷＡＶＧＥＮ［０］からＷＡＶ＿ＧＥＮ［２９］と称される。ＷＡＶ＿ＧＥＮ［０］からＷＡＶ＿ＧＥＮ［２９］のデータは、各々６ビットの５個のデジタルサンプルを提供する。波形選択信号１０６は、波形選択ビットのＷＡＶＳＥＬ［０］からＷＡＶＳＥＬ［３］の組として示されている。図４は、一実施例におけるシーケンサ２２を示す。これは、マスターステートマシン４０と、コーディングステートマシン４２と、カウンタ４４とを、フリップフロップ５０〜５４の組とともに含む。カウンタ４４は、リニアシフトフィードバックレジスタ（ＬＳＦＲ）カウンタとして構成される。フリップフロップ５０〜５４は、スタートストローブ信号１００、リンクパルス信号１０４、および伝送データ信号１０２をそれぞれサンプリングする。フリップフロップ５０は、スタートストローブ信号１００をマスタークロック信号１２２に同期させることによって、スタートＦＦ信号１２０を生成する。フリップフロップ５２は、リンクパルス信号１０４をマスタークロック信号１２２に同期させることによって、リンクＦＦ信号１２４を生成する。フリップフロップ５４は、伝送データ信号１０２をマスタークロック信号１２２に同期させることによって、データＦＦ信号１２６を生成する。一実施例においては、マスタークロック信号１２２は１００ＭＨｚの周波数を有し、それにより、フリップフロップ５０〜５４は、スタートストローブ信号１００、リンクパルス信号１０４および伝送データ信号１０２を、１０ナノ秒毎にサンプリングする。マスターステートマシン４０は、シーケンサ２２において最も高いレベルの制御を提供する。マスターステートマシン４０は、データ通信パケットの開始、中間および終了を決定し、データパケット間のリンクパルスの発生を規定する。一実施例においては、マスターステートマシン４０は下の表１に示すように、８つの状態Ｍ０からＭ７の組を実現する。表１状態コード状態の説明 M0 アイドル状態 M1 第１のマンチェスターコード状態 M2 通常の伝送状態 M3 メッセージ０の終了状態 M4 メッセージ１の終了状態 M5 メッセージ２の終了状態 M6 メッセージ３の終了状態 M7 メッセージ４の終了状態図５は、一実施例におけるマスターステートマシン４０を示す。マスターステートマシン４０は、状態Ｍ０からＭ７を規定するフリップフロップ６０〜６４の組を含む。伝送システム２０に対してマスターリセットを提供するリセット信号１８０は、フリップフロップ６０〜６４の各々をリセットして、ステートマシン４０がアイドル状態Ｍ０に入るようにする。スタートＦＦ信号１２０の遷移によって、ステートマシン４０はアイドル状態Ｍ０から第１のマンチェスターコード状態Ｍ１に遷移する。カウンタ４４からのサイクルエンド信号１３２によって、マスターステートマシン４０は第１のマンチェスターコード状態Ｍ１から通常の伝送状態Ｍ２に遷移する。マスターステートマシン４０は、伝送パケットの終了を示すＥＴＤ発見信号１３０をコーディングステートマシン４２がアサートするまで、通常の伝送状態Ｍ２に留まる。その後マスターステートマシン４０は、状態Ｍ３から状態Ｍ７にまで遷移して、その後アイドル状態Ｍ０に戻る。マスターステートマシン４０はまた、リセットカウンタ信号１２８を生成する。これは、データ通信パケットの開始時に、カウンタ４４およびコーディングステートマシン４２をリセットする。コーディングステートマシン４２は、波形選択信号１０６を生成して、波形合成回路２４から適切な合成波形パルスを選択する。コーディングステートマシン４２は、下の表２に規定される、１６の状態Ｓ０からＳ１５の組を実現する。図６は、コーディングステートマシン４２の状態図を示す。コーディングステートマシン４２は、状態Ｓ０からＳ１５の間で遷移して、波形パルスが２００〜２０７の中から選択される。図示した状態の遷移は、データＦＦ信号１２６に含まれるマンチェスターデータ内の論理レベルの遷移によって決定される。状態Ｓ０からＳ７は、コーディング状態Ｓ８からＳ１５とそれぞれ同じである。状態Ｓ０からＳ７とＳ８からＳ１５との間の差は、コード状態変数Ｓ３によって示される符号ビットの違いである。単一のブランチ条件（ＢＲＡＮＣＨ）は、コーディングステートマシン４２の分岐経路を決定する。このブランチ条件は、コード状態Ｓ３によって指示される符号ビットを有する、データＦＦ信号１２６のＸＯＲ関数によって決定される。もし、任意の時間にコーディングステートマシン４２内で分岐が発生しない場合には、コーディング状態変数Ｓ３が変化して、データサンプルの符号の変更を示すことが可能である。図７は、一実施例におけるコーディングステートマシン４２を示す。コーディングステートマシン４２は、状態Ｓ０からＳ１５を示すフリップフロップ７０から７６の組を含む。フリップフロップ７０〜７６のＱ出力は、波形選択信号１０６を提供する。これらは、ＷＡＶＳＥＬ［０］からＷＡＶＳＥＬ［３］ビットの組として示されている。カウンタ４４からのサイクルエンド信号４３２は、コーディングステートマシン４２のブランチ条件を評価する。コーディングステートマシン４２は、サイクルエンド信号１３２がローである場合には状態を変化させない。マスターステートマシン４０からのリヤットカウンタ信号１２８は、フリップフロップ７０〜７６をすべて０状態にクリアする。その後、マンチェスター入力データであるデータＦＦ信号１２６が、コーディングステートマシン４２の、状態Ｓ０〜Ｓ１５の間の遷移を制御する。ＷＡＶ＿ＳＥＬ［０］〜［３］ビットは、マスタークロック信号１２２の５クロックサイクル毎に状態を切換える。ＥＴＤ発見信号１３０は、コーディングステートマシン４２によって生成されて、連続３つの「１」の違法なマンチェスターコードがデータＦＦ信号１２６からサンプリングされたことを示す。マスターステートマシン４０はこのＥＴＤ発見信号１３０を使用して、パケット伝送の終了を検出する。図８は、一実施例におけるＬＳＦＲカウンタ４４を示す。ＬＳＦＲカウンタ４４は、フリップフロップ８０〜８４の組を含む３ビットカウンタである。ＬＳＦＲカウンタ４４は、マスタークロック信号１２２上に５分割機能を提供し、マルチプレクサ選択信号１０８を生成する。マルチプレクサ選択信号１０８は、マルチプレクサ選択［０］からマルチプレクサ選択［２］ビットの組として示されている。リセットカウンタ信号１２８は、パケット伝送の開始時にマスターステートマシン４０によってアサートされる。リセットカウンタ信号１２８は最初に、フリップフロップ８０〜８４の各々を論理１状態に設定する。その後、ＬＳＦＲカウンタ４４は、マスタークロック信号１２２のクロックサイクルを５つまでカウントしてから、すべて１の状態に戻るようリセットする。ＬＳＦＲカウンタ４４は、フリップフロップ８０〜８４内のカウント値が５に達したときにサイクルエンド信号１３２をアサートする。これは、マルチプレクサデコード回路２６が波形生成データ１１０の中から別のコードを選択しなければならないことを示す。マルチプレクサ選択［０］からマルチプレクサ選択［２］は、マルチプレクサデコード回路２６に直接提供され、それにより、チャネルＡおよびＢを介してデジタルアナログ変換回路３０に送るべきデジタルサンプルが、波形データ１１０の中から選択される。ＬＳＦＲカウンタ４４は、３つのフリップフロップ８０〜８４の組のみを使用して、５分割機能を提供する。代替実施例においては、５個のフリップフロップを有するバレルシフタ等の他の種類の除算回路を用いることも可能である。しかし、このような回路は、シーケンサ２２を含む集積回路のダイ上で付加的なスペースを占有することになる。図９は、マルチプレクサデコード回路２６を示す。この回路２６は、実質的に同様の回路の組に再分され、その各々が、波形データサンプルのサンプルビットＢＩＴ０〜ＢＩＴ５の組のそれぞれ１つに対応する。たとえば、波形サンプルのＢＩＴ０のためのチャネルＡおよびチャネルＢサンプルデータは、ＷＡＶＧＥＮ［０〜４］ビットを介して供給される。マルチプレクサデコード回路２６内のＢＩＴ０回路は、波形合成回路２４からのＷＡＶＧＥＮ［０〜１］ビットが最初にロードされている、フリップフロップ９０および９２の対を含む。フリップフロップ９０〜９２の出力は、チャネルＡおよびチャネルＢデータのＢＩＴ０として、デュアルＤＡＣデコーダ２８に対して即座に提供される。ＷＡＶＧＥＮ［２〜４］ビットは、フリップフロップ９４〜９８の組内に記憶される。マスタークロック信号１２２のその後のサイクル中に、フリップフロップ９４〜９８内に記憶された波形生成データが、チャネルＡおよびチャネルＢ経路を介してデュアルＤＡＣデコーダ２８へと順に送られる。この発明の以上の詳細な説明は、例示の目的で提供されたものであり、包括的なものとも、この発明を開示した特定の実施例に限定するものとも取られてはならない。したがって、この発明の範囲は、添付の請求の範囲によつて規定されるものである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年３月３０日（１９９８．３．３０）【補正内容】明細書連続波形合成方法発明の背景技術分野この発明は電子システムの分野に関する。より特定的にはこの発明は、連続アナログ波形を伝送線上に伝えるためのシステムおよび方法に関する。背景技術ＵＳ−Ａ−３８３８４１４号は、２ⁿfの周波数の入力パルスに応答して周波数ｆの正弦波を生成する、デジタル波シンセサイザを開示している。ＵＳ−Ａ−５２５８９３７号は、パルスまたは連続波形信号を生成することができる、任意波形発生器を開示している。これは波形データを記憶するのにＥＰＲＯＭを利用しているが、これは計数機構に応答して、記憶されたデジタル信号のうち選択された信号をマイクロプロセッサの制御の下、逐次アドレス順で送信する。ＥＰ−Ａ−００８２３３５号は、デジタル正弦波合成方法および装置を開示している。データ通信を提供する従来の電子システムは、異なる周波数の正弦波形パルスの合成を含む、波形整形技術を用いる場合がある。このような電子システムは典型的に、波形データのデジタルサンプルに応答して波形パルスを生成する、デジタルアナログ変換回路を含む。従来のシステムは一般に、そのような波形データのデジタルサンプルをメモリ内に記憶する。残念なことに、そのようなメモリは通常、波形データを記憶する比較的高いオーバヘッドの周辺回路をメモリセルの外部に含む。アドレス指定ロジックおよび選択ロジック等のこのようなオーバヘッド回路は、通常、比較的少量の波形データを記憶していることを考えれば、過度に広い集積回路ダイスペースを消費する。このように集積回路のダイスペースが増加すると、典型的に、集積度の高いシステムの全体的なコストが増加する。ークロック信号によってクロックされる。シーケンサ２２は、２０〜３０ナノ秒毎に、波形選択信号１０６を更新する。波形合成回路２４は一実施例においては、２０〜３０ナノ秒毎に、３０ビットの波形生成データ１１０を生成する。この３０ビットの波形生成データ１１０は、各サンプルが６ビットを有する、５個の波形データのデジタルサンプルとして構成される。各々の６ビットサンプルの最上位ビットが符号ビットを提供し、各サンプルの残りの５ビットが対応するサンプルの大きさを提供する。マルチプレクサデコード回路２６は、マルチプレクサ選択信号１０８に応答して、波形生成データ１１０内の５つの並列のデジタル波形サンプルを、デュアルＤＡＣデコーダ２８へのデュアルパス、チャネルＡおよびチャネルＢ上に経路付ける。シーケンサ２２は、１０ナノ秒の分解能で、マルチプレクサ選択信号１０８を更新する。マルチプレクサ選択信号１０８によって、マルチプレクサデコード回路２６は、波形生成データ１１０をサンプリングして、１００ＭＨｚマスターロックの各サイクル中に６ビットサンプルのデュアルストリームをデュアルＤＡＣデコーダ２８へと提供する。デュアルＤＡＣデコーダ２８は、１０ナノ秒毎にチャネルＡおよびチャネルＢのデータストリームを復号化する。デュアルＤＡＣデコーダ２８は、結果としての出力ストリームをデジタルアナログ変換回路３０へと生成し、そこで、この出力ストリームは、１００ＭＨｚのマスタークロックの立上がりエッジおよび立下がりエッジの両方においてクロックされる。デジタルアナログ変換回路３０は各６ビットデジタルサンプルをアナログ信号へと変換し、これを、ドライバ回路３２が伝送線２００上に伝送する。デジタルアナログ変換回路３０は、１０ＯＭＨｚマスタークロックの立上がりエッジおよび立下がりエッジの両方において出力サンプルを生成し、これは、ドライバ回路３２に対して、１秒あたり２億サンプルの出力データレートを提供する。請求の範囲１．波形を合成するためのシステム（２０）であって、予め選択された波形パルスの組内の各々の予め選択された波形パルスを表わすデジタルデータ（１１０）を生成する組合せロジック（２４）と、データ信号（１０２）に応答して前記組合せロジックから、予め選択された波形パルスのシーケンスを、そのシーケンスがデータ信号内の情報を伝達するように第１のレートで選択するよう結合された選択回路（２２）と、前記予め選択された波形パルスのシーケンスを表わすデジタルデータ（１１０）を第２のレートで受取るよう結合された変換回路（２８、３０）とを含み、前記変換回路は前記デジタルデータを波形に変換する、システム。２．前記デジタルデータを前記第１のレートで受取りかつ前記デジタルデータを前記第２のレートで前記変換回路（２８、３０）に分布するよう結合されたマルチプレクサ回路（２６）をさらに含む、請求項１に記載のシステム。３．前記第２のレートは前記第１のレートよりも速い、請求項１または請求項２に記載のシステム。４．前記選択回路（２２）が予め選択された波形パルスの選択された最後のパルスから５０ｎｓ間隔で前記シーケンス内の予め選択された波形パルスの各々を選択するように前記第１のレートは５０ｎｓであり、かつ前記第２のレートは１０ｎｓである、請求項３に記載のシステム。５．タイミング信号を前記選択回路（２２）には前記第１のレートでかつ前記マルチプレクサ回路（２６）には前記第２のレートで提供するよう結合されたタイミング回路（４４）をさらに含む、請求項２に記載のシステム。６．前記タイミング回路はＬＳＦＲカウンタ（４４）を含む、請求項５に記載のシステム。７．前記変換回路（２８、３０）はデジタルデータを第３のレートで変換する、前掲の請求項のいずれかに記載のシステム。８．前記予め選択された波形パルスの組は１６の予め選択された波形パルスを含む、前掲の請求項のいずれかに記載のシステム。９．前記データ信号はマンチェスターデータ信号である、前掲の請求項のいずれかに記載のシステム。１０．前記変換回路（２８、３０）は、ＤＡＣデコーダ（２８）およびデジタルアナログ変換器（３０）を含む、前掲の請求項のいずれかに記載のシステム。１１．各々の予め選択された波形パルスはゼロ交差において予め選択された傾斜を有し、前記選択回路（２２）はデータ信号のヒストリを追跡するための追跡回路（４２）を含み、前記予め選択された波形パルスの前記シーケンスは前記ヒストリに応答して、そのシーケンスがヒストリを伝達しかつ隣接する波形パルスの予め選択された傾斜の間の不一致を最小とするように生成される、前掲の請求項のいずれかに記載のシステム。１２．前記変換回路（２８、３０）に結合されたドライバ回路（３２）をさらに含む、請求項２に記載のシステム。１３．前記組合せロジック（２４）、前記選択回路（２２）、前記変換回路（２８、３０）、前記マルチプレクサ回路（２６）、および前記ドライバ回路（３２）は、すべて同じ集積回路チップパッケージ内に含まれる、請求項１２に記載のシステム。１４．予め選択された波形パルスの組内の各々の予め選択された波形パルスを表わすデジタルデータを生成する組合せロジック（２４）と、マンチェスターデータ信号に応答して前記組合せロジック（２４）から予め選択された波形パルスのシーケンスを、そのシーケンスがマンチェスターデータ信号内の情報を伝達するように第１のレートで選択するよう結合された選択回路（２２）と、予め選択された波形パルスの前記シーケンスのためのデジタルデータを第２のレートで受取りかつそのデジタルデータを波形に変換するよう結合された変換回路（２８、３０）とを含み、前記第２のレートは前記第１のレートよりも速く、前記変換回路はＤＡＣデコーダ（２８）およびデジタルアナログ変換器（３０）を含み、さらに、前記デジタルデータを前記第１のレートで受取りかつ前記デジタルデータを前記第２のレートで前記変換回路（２８、３０）に分布するよう結合されたマルチプレクサ回路（２６）と、前記変換回路（２８、３０）に結合されたドライバ回路（３２）とを含む、波形を合成するためのシステム。１５．タイミング信号を前記選択回路（２２）に前記第１のレートで、および前記マルチプレクサ回路（２６）に前記第２のレートで提供するよう結合されたタイミング回路（４４）をさらに含み、前記タイミング回路はＬＳＦＲカウンタ（４４）を含む、請求項１４に記載のシステム。１６．前記組合せロジック（２４）は１６の予め選択された波形パルスの組内の各々の予め選択された波形パルスを表わすデジタルデータを生成し、各々の予め選択された波形パルスはゼロ交差において予め選択された傾斜を有し、前記選択回路（２２）はデータ信号のヒストリを追跡するための追跡回路（４２）を含み、前記予め選択された波形パルスのシーケンスは前記ヒストリに応答して、そのシーケンスがヒストリを伝達するようにかつ隣接する波形パルスの予め選択された傾斜間の不一致を最小とするように生成される、請求項１４または請求項１５に記載のシステム。１７．前記第１のレートは、前記選択回路が各々の予め選択された波形パルスを予め選択された波形パルスのうち選択された最後のパルスから５０ｎｓ間隔で選択するように、５０ｎｓであり、かつ、前記第２のレートは１０ｎｓである、請求項１６に記載のシステム。

───────────────────────────────────────────────────── フロントページの続き (72)発明者チェン，イーアメリカ合衆国、95129 カリフォルニア州、サン・ノゼ、エス・ブランリ・アベニュ、1044

Claims

【特許請求の範囲】１．波形を合成するためのシステムであって、予め選択された波形の組の各々に対してデジタルデータを生成する組合せロジックと、データ信号に応答して予め選択された波形パルスのシーケンスを、そのシーケンスがデータ信号内の情報を伝達するように選択するための回路と、予め選択された波形パルスのシーケンスのためのデジタルデータを波形へと変換するための回路とを含む、システム。