JP2003121506A5

JP2003121506A5 -

Info

Publication number: JP2003121506A5
Application number: JP2001320772A
Authority: JP
Filing date: 2001-10-18
Publication date: 2005-06-23

Claims

データを相手デバイスに送信するＰＨＹチップであって、
所定の周波数の基準クロック信号を逓倍するＰＬＬ（Phase-Locked Loop）回路と、
テスト信号、前記ＰＬＬ回路から出力される所定の周波数に逓倍された逓倍クロック信号及び外部から供給される前記逓倍クロック信号と同一の周波数の外部クロック信号が入力され、前記逓倍クロック信号又は前記外部クロック信号の何れかを出力する外部クロック回路と、
前記外部クロック回路から出力された前記逓倍クロック信号又は前記外部クロック信号を分周して、前記ＰＨＹチップのロジック回路用システムクロック信号と、前記ＰＨＹチップの第 1 周波数および第２周波数の出力信号生成回路用クロック信号とを生成して出力する分周回路と、
前記第 1 周波数および前記第２周波数の出力信号生成回路用クロック信号に基づいて出力信号を生成する出力信号生成回路と、
を備え、
前記外部クロック回路は、前記テスト信号がＯＮの時に、前記外部クロック信号を出力する、
ことを特徴とするＰＨＹチップ。
前記外部クロック回路は、
前記ＰＬＬ回路からの前記逓倍クロック信号と前記テスト信号の反転信号を論理積する第１のＡＮＤ回路と、
前記外部クロック信号と前記テスト信号を論理積する第２のＡＮＤ回路と、
前記第１のＡＮＤ回路からの出力信号と、前記第２のＡＮＤ回路からの出力信号とを論理和して、前記逓倍クロック信号と同一の周波数のクロック信号を出力するＯＲ回路と、
を備える
ことを特徴とする請求項１記載のＰＨＹチップ。
前記基準クロック信号は、約２５［ＭＨｚ］の周波数であり、
前記逓倍クロック信号、前記外部クロック信号及び前記逓倍クロック信号は、約４００［ＭＨｚ］、約８００［ＭＨｚ］、約１６００［ＭＨｚ］、又は約３２００［ＭＨｚ］である、
ことを特徴とする請求項１又は２記載のＰＨＹチップ。
前記分周回路は、約５０［ＭＨｚ］の周波数の前記ロジック回路用システムクロック信号と、約３２００［ＭＨｚ］、約１６００［ＭＨｚ］、約８００［ＭＨｚ］、約４００［ＭＨｚ］、約２００［ＭＨｚ］、又は約１００［ＭＨｚ］の周波数の出力信号生成回路用クロック信号を生成して出力する、ことを特徴とする請求項３記載のＰＨＹチップ。
前記分周回路は、外部から供給されるスピードコードに基づいて前記ロジック回路用システムクロック信号を生成して出力する、ことを特徴とする請求項１乃至４記載のＰＨＹチップ。
前記出力信号生成回路は、
ＩＥＥＥ１３９４に準拠した出力信号を生成することを特徴とする請求項１乃至５記載のＰＨＹチップ。
請求項１乃至６記載のＰＨＹチップを有する電子機器
所定の周波数の基準クロック信号を逓倍するＰＬＬ（ Phase-Locked Loop ）回路と、前記ＰＬＬ回路が出力する逓倍クロック信号を分周する分周回路とを有し、データを相手デバイスに送信するＰＨＹチップのテスト方法であって、
前記ＰＬＬ回路から出力される所定の周波数に逓倍された逓倍クロック信号と同一の周波数の外部クロック信号を前記ＰＨＹチップに入力し、
テスト信号を前記ＰＨＹチップに入力し、
前記分周回路は、分周するクロック信号を、前記逓倍クロック信号から前記外部クロック信号にし、システムクロック信号と第１周波数の出力信号生成回路用クロック信号および第２周波数の出力信号生成回路用クロック信号とを生成することを特徴とするＰＨＹチップのテスト方法。