JPH10289032A - 半導体集積回路のクロック回路 - Google Patents
半導体集積回路のクロック回路Info
- Publication number
- JPH10289032A JPH10289032A JP9100004A JP10000497A JPH10289032A JP H10289032 A JPH10289032 A JP H10289032A JP 9100004 A JP9100004 A JP 9100004A JP 10000497 A JP10000497 A JP 10000497A JP H10289032 A JPH10289032 A JP H10289032A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- setting
- signal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】半導体集積回路のＰＬＬを使用したクロック回
路において、ＰＬＬは発振器に内蔵している発振器の発
振周波数範囲と半導体集積回路を接続するバスの周波数
から逓倍設定信号で外部より、ＰＬＬの逓倍を設定して
いた。適用可能なバスの周波数に合わせてＰＬＬ逓倍
値、分周回路の分周値を半導体集積回路に設定する必要
があり、バスの周波数に対応した逓倍値、分周値を設定
するプリント基板、または半導体集積回路を作成する必
要があった。 【解決手段】入力バッファ１０２から出力されるクロッ
ク信号１０７と一定周波数を比較するクロック比較回路
１１１と逓倍選択信号１２１によりＰＬＬ１０３の逓倍
を設定する逓倍設定回路１１２と逓倍設定回路からの出
力される逓倍／分周設定信号１２２でＰＬＬの逓倍値と
分周回路の分周値を設定する逓倍／分周設定回路１１３
で構成した場合に、バスの周波数に合わせた逓倍設定を
外部からの設定なしで自動設定できる。
路において、ＰＬＬは発振器に内蔵している発振器の発
振周波数範囲と半導体集積回路を接続するバスの周波数
から逓倍設定信号で外部より、ＰＬＬの逓倍を設定して
いた。適用可能なバスの周波数に合わせてＰＬＬ逓倍
値、分周回路の分周値を半導体集積回路に設定する必要
があり、バスの周波数に対応した逓倍値、分周値を設定
するプリント基板、または半導体集積回路を作成する必
要があった。 【解決手段】入力バッファ１０２から出力されるクロッ
ク信号１０７と一定周波数を比較するクロック比較回路
１１１と逓倍選択信号１２１によりＰＬＬ１０３の逓倍
を設定する逓倍設定回路１１２と逓倍設定回路からの出
力される逓倍／分周設定信号１２２でＰＬＬの逓倍値と
分周回路の分周値を設定する逓倍／分周設定回路１１３
で構成した場合に、バスの周波数に合わせた逓倍設定を
外部からの設定なしで自動設定できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に、クロック回路に関する。
係り、特に、クロック回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、高速動作させ
るために、クロック回路にＰＬＬ（Ｐ￣hase Ｌocked
Ｌoop）を使用している。ＰＬＬは、半導体集積回路に
入力される￣ ￣外部入力クロックに対して逓倍し
た周波数、かつ参照信号に対して位相差のないクロック
信号を発生する。
るために、クロック回路にＰＬＬ（Ｐ￣hase Ｌocked
Ｌoop）を使用している。ＰＬＬは、半導体集積回路に
入力される￣ ￣外部入力クロックに対して逓倍し
た周波数、かつ参照信号に対して位相差のないクロック
信号を発生する。
【０００３】図５にＰＬＬを使用した半導体集積回路の
クロック回路を示す。半導体集積回路に入力されるクロ
ック信号１０１をクロック入力バッファ１０２でバッフ
ァしクロック信号１０７を出力する。本信号をＰＬＬ１
０３へ入力し半導体集積回路内部で使用するクロック周
波数にＰＬＬで逓倍し分周回路１０４で分周して、論理
へクロックを分配する。
クロック回路を示す。半導体集積回路に入力されるクロ
ック信号１０１をクロック入力バッファ１０２でバッフ
ァしクロック信号１０７を出力する。本信号をＰＬＬ１
０３へ入力し半導体集積回路内部で使用するクロック周
波数にＰＬＬで逓倍し分周回路１０４で分周して、論理
へクロックを分配する。
【０００４】ＰＬＬは、クロック分配した信号の一部を
内部クロックフィードバック信号１０６とクロック信号
１０７の位相差のないクロックを出力させ、ＰＬＬ以降
のディレイをみえなくするので、半導体集積回路間のデ
ィレイが小さくなり、かつ半導体集積回路内のクロック
スキューが小さくなる。
内部クロックフィードバック信号１０６とクロック信号
１０７の位相差のないクロックを出力させ、ＰＬＬ以降
のディレイをみえなくするので、半導体集積回路間のデ
ィレイが小さくなり、かつ半導体集積回路内のクロック
スキューが小さくなる。
【０００５】また、ＰＬＬは内部に発振器を持ち、発振
器は半導体集積回路に入力される外部入力クロックに対
して逓倍設定信号１０８で設定した逓倍のクロックを発
生できるので外部入力クロックより半導体集積回路内部
のクロックを高速化できる等の特徴を持つので高速動作
する半導体集積回路に広く使用されている。
器は半導体集積回路に入力される外部入力クロックに対
して逓倍設定信号１０８で設定した逓倍のクロックを発
生できるので外部入力クロックより半導体集積回路内部
のクロックを高速化できる等の特徴を持つので高速動作
する半導体集積回路に広く使用されている。
【０００６】
【発明が解決しようとする課題】ＰＬＬは発振器を内蔵
しており、発振器には発振周波数範囲がある。そのた
め、従来は半導体集積回路を接続するバスの周波数とＰ
ＬＬにある発振器の発振周波数範囲からＰＬＬの逓倍値
と分周回路の分周値を設定していた。バスの周波数と発
振器の発振周波数範囲の組み合わせで半導体集積回路の
外部より逓倍設定信号１０８で逓倍を設定する必要があ
り、バスの周波数に対応した逓倍値を設定するプリント
基板、または半導体集積回路を作成する問題があった。
しており、発振器には発振周波数範囲がある。そのた
め、従来は半導体集積回路を接続するバスの周波数とＰ
ＬＬにある発振器の発振周波数範囲からＰＬＬの逓倍値
と分周回路の分周値を設定していた。バスの周波数と発
振器の発振周波数範囲の組み合わせで半導体集積回路の
外部より逓倍設定信号１０８で逓倍を設定する必要があ
り、バスの周波数に対応した逓倍値を設定するプリント
基板、または半導体集積回路を作成する問題があった。
【０００７】本発明の目的は、半導体集積回路がバスの
周波数に合わせた逓倍の設定を外部からの設定なしで自
動設定することを実現することにある。
周波数に合わせた逓倍の設定を外部からの設定なしで自
動設定することを実現することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明は入力バッファから出力されるクロック信号
と一定周波数とを比較するクロック比較回路と前記クロ
ック比較回路の出力信号によりＰＬＬの逓倍を設定する
逓倍設定回路と前記逓倍設定回路からの出力信号でＰＬ
Ｌの逓倍値と前記分周回路の分周値を設定する逓倍／分
周設定回路で構成したクロック回路にすることにより、
達成される。
に、本発明は入力バッファから出力されるクロック信号
と一定周波数とを比較するクロック比較回路と前記クロ
ック比較回路の出力信号によりＰＬＬの逓倍を設定する
逓倍設定回路と前記逓倍設定回路からの出力信号でＰＬ
Ｌの逓倍値と前記分周回路の分周値を設定する逓倍／分
周設定回路で構成したクロック回路にすることにより、
達成される。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００１０】図１は、本発明による半導体集積回路のク
ロック回路を説明するための概略図である。図１におい
て、クロック信号１０１をクロック入力バッファ１０２
でバッファしＰＬＬ１０３に入力し、分周回路１０４を
介し内部クロック信号１０５を出力し、半導体集積回路
の論理へクロックを給電する。給電したクロックを内部
クロックフィードバック信号１０６でＰＬＬ１０３へ入
力し、クロック信号１０７と内部クロックフィードバッ
ク信号１０６の位相を合わせる。
ロック回路を説明するための概略図である。図１におい
て、クロック信号１０１をクロック入力バッファ１０２
でバッファしＰＬＬ１０３に入力し、分周回路１０４を
介し内部クロック信号１０５を出力し、半導体集積回路
の論理へクロックを給電する。給電したクロックを内部
クロックフィードバック信号１０６でＰＬＬ１０３へ入
力し、クロック信号１０７と内部クロックフィードバッ
ク信号１０６の位相を合わせる。
【００１１】ＰＬＬ１０３の逓倍値、分周回路１０４の
分周値の設定をクロック比較回路１１１と逓倍設定回路
１１２と逓倍／分周設定回路１１３の回路構成で自動に
設定する。
分周値の設定をクロック比較回路１１１と逓倍設定回路
１１２と逓倍／分周設定回路１１３の回路構成で自動に
設定する。
【００１２】クロック比較回路１１１は、一定周波数を
発振する回路を具備するか、または一定周波数を半導体
集積回路のピンより入力してクロックを基本クロックと
してクロック信号１０７と比較し、基本クロックとクロ
ック信号１０７の周波数の比率を逓倍選択信号１２１を
出力する。逓倍設定回路１１２は、逓倍選択信号１２１
のデータを保持させ、逓倍／分周設定信号１２２を出力
する。逓倍／分周設定回路１１３は、逓倍／分周設定信
号１２２のデータによりＰＬＬ１０３の逓倍値を設定す
るためのデータに変換し、逓倍信号１０８を出力する。
また、同時に分周回路１０４の分周値を設定するための
データに変換し、分周信号１２４を出力し、ＰＬＬの逓
倍、分周回路の分周を自動設定する。
発振する回路を具備するか、または一定周波数を半導体
集積回路のピンより入力してクロックを基本クロックと
してクロック信号１０７と比較し、基本クロックとクロ
ック信号１０７の周波数の比率を逓倍選択信号１２１を
出力する。逓倍設定回路１１２は、逓倍選択信号１２１
のデータを保持させ、逓倍／分周設定信号１２２を出力
する。逓倍／分周設定回路１１３は、逓倍／分周設定信
号１２２のデータによりＰＬＬ１０３の逓倍値を設定す
るためのデータに変換し、逓倍信号１０８を出力する。
また、同時に分周回路１０４の分周値を設定するための
データに変換し、分周信号１２４を出力し、ＰＬＬの逓
倍、分周回路の分周を自動設定する。
【００１３】図２は、クロック比較回路１１１、逓倍設
定回路１１２の一例を説明するための回路図である。図
２においてクロック比較回路１１１は一定周波数発振回
路を具備した方式である。ＮＡＮＤ２０１、ＩＮＶ２０
２でリングオシレータを構成し、一定周波数を発振させ
基本クロック信号２１０を出力する。リングオシレータ
制御信号２００でリングオシレータの発振を制御する。
定回路１１２の一例を説明するための回路図である。図
２においてクロック比較回路１１１は一定周波数発振回
路を具備した方式である。ＮＡＮＤ２０１、ＩＮＶ２０
２でリングオシレータを構成し、一定周波数を発振させ
基本クロック信号２１０を出力する。リングオシレータ
制御信号２００でリングオシレータの発振を制御する。
【００１４】ＦＦ回路２０３で構成するカウンタとディ
レイ回路２０４で構成し、クロック信号１０７がＨｉｇ
ｈレベルのとき基本クロック信号２１０をカウントし、
クロック信号１０７がＬｏｗレベルのときリセットす
る。クロック信号１０７がＨｉｇｈレベルの時間でカウ
ントした基本クロック信号２１０のカウント値を逓倍選
択信号２１２〜２１４へ出力する。
レイ回路２０４で構成し、クロック信号１０７がＨｉｇ
ｈレベルのとき基本クロック信号２１０をカウントし、
クロック信号１０７がＬｏｗレベルのときリセットす
る。クロック信号１０７がＨｉｇｈレベルの時間でカウ
ントした基本クロック信号２１０のカウント値を逓倍選
択信号２１２〜２１４へ出力する。
【００１５】逓倍設定回路１１２は、逓倍選択信号２１
２〜２１４のデータを保持するためのＦＦ回路２０５か
ら構成する。選択信号２１２〜２１４の信号を保持し、
ＰＬＬの逓倍のデータを生成し、逓倍／分周設定信号２
１５〜２１７へ出力する。逓倍設定回路制御信号２２０
でクロック信号１０７を制御し、ＦＦ回路２０５にデー
タを取込む時間を設定する。
２〜２１４のデータを保持するためのＦＦ回路２０５か
ら構成する。選択信号２１２〜２１４の信号を保持し、
ＰＬＬの逓倍のデータを生成し、逓倍／分周設定信号２
１５〜２１７へ出力する。逓倍設定回路制御信号２２０
でクロック信号１０７を制御し、ＦＦ回路２０５にデー
タを取込む時間を設定する。
【００１６】ＰＬＬの逓倍値、分周回路の分周値を設定
する制御方法の一例を示す。半導体集積回路が動作して
いる時にクロック比較回路１１１のリングオシレータの
発振周波数またはクロック信号１０７が変動した場合、
逓倍値、分周値が変動してＰＬＬのジッタが増加する。
ジッタ増加により内部クロック信号１０５が変動し半導
体集積回路が誤動作することがある。また、半導体集積
回路が動作している時クロック比較回路１１１のリング
オシレータが発振していることで消費電力の増加が考え
られる。この対策として、リングオシレータ制御信号２
００、逓倍設定回路制御信号２２０に半導体集積回路の
ＲＥＳＥＴ信号を入力することで実現できる。半導体集
積回路のＲＥＳＥＴ信号でＨｉｇｈ（ＲＥＳＥＴ）時ク
ロック比較回路１１１、逓倍設定回路１１２を動作さ
せ、ＲＥＳＥＴ信号でＬｏｗ（半導体集積回路が動作）
時リングオシレータ制御信号２００と逓倍設定回路制御
信号２２０がＬｏｗとなりクロック比較回路１１１のリ
ングオシレータが停止しＦＦ２０５が保持状態になる。
これにより、半導体集積回路が動作している間クロック
比較回路１１１、逓倍設定回路１１２は動作していない
状態に制御できる。リングオシレータ制御信号２００と
逓倍設定回路制御信号２２０に半導体集積回路のＲＥＳ
ＥＴを入力することによる制御する方法の一例を示して
おり、半導体集積回路のＲＥＳＥＴ以外の信号と論理を
構成させ、リングオシレータ制御信号２００と逓倍設定
回路制御信号２２０に入力することによりクロック比較
回路１１１、逓倍設定回路１１２の制御が可能であるこ
とは明らかである。
する制御方法の一例を示す。半導体集積回路が動作して
いる時にクロック比較回路１１１のリングオシレータの
発振周波数またはクロック信号１０７が変動した場合、
逓倍値、分周値が変動してＰＬＬのジッタが増加する。
ジッタ増加により内部クロック信号１０５が変動し半導
体集積回路が誤動作することがある。また、半導体集積
回路が動作している時クロック比較回路１１１のリング
オシレータが発振していることで消費電力の増加が考え
られる。この対策として、リングオシレータ制御信号２
００、逓倍設定回路制御信号２２０に半導体集積回路の
ＲＥＳＥＴ信号を入力することで実現できる。半導体集
積回路のＲＥＳＥＴ信号でＨｉｇｈ（ＲＥＳＥＴ）時ク
ロック比較回路１１１、逓倍設定回路１１２を動作さ
せ、ＲＥＳＥＴ信号でＬｏｗ（半導体集積回路が動作）
時リングオシレータ制御信号２００と逓倍設定回路制御
信号２２０がＬｏｗとなりクロック比較回路１１１のリ
ングオシレータが停止しＦＦ２０５が保持状態になる。
これにより、半導体集積回路が動作している間クロック
比較回路１１１、逓倍設定回路１１２は動作していない
状態に制御できる。リングオシレータ制御信号２００と
逓倍設定回路制御信号２２０に半導体集積回路のＲＥＳ
ＥＴを入力することによる制御する方法の一例を示して
おり、半導体集積回路のＲＥＳＥＴ以外の信号と論理を
構成させ、リングオシレータ制御信号２００と逓倍設定
回路制御信号２２０に入力することによりクロック比較
回路１１１、逓倍設定回路１１２の制御が可能であるこ
とは明らかである。
【００１７】図３は、図２の回路構成での基本クロック
信号２１０が２００ＭＨｚ動作時のタイミング図であ
る。図４は、そのときのＰＬＬ１０３の逓倍値と分周回
路１０４の分周値の一覧表である。
信号２１０が２００ＭＨｚ動作時のタイミング図であ
る。図４は、そのときのＰＬＬ１０３の逓倍値と分周回
路１０４の分周値の一覧表である。
【００１８】図２において、基本クロック信号２１０が
２００ＭＨｚ時、図３（ａ）がクロック信号１０７が４
０ｎｓのときの動作を表している。逓倍選択信号２１２
〜２１４の出力信号を逓倍設定回路１１２で保持し、逓
倍選択回路信号２１７〜２１５がＨｉｇｈ、Ｌｏｗ、Ｌ
ｏｗとなる。逓倍／分周設定回路１１３でＰＬＬ１０３
の逓倍値を設定する逓倍信号１０８を×２にし、分周回
路１０４の分周値を設定する分周信号１２４を÷２す
る。図３（ｂ）はクロック信号１０７が２０ｎｓのとき
の動作を示している。
２００ＭＨｚ時、図３（ａ）がクロック信号１０７が４
０ｎｓのときの動作を表している。逓倍選択信号２１２
〜２１４の出力信号を逓倍設定回路１１２で保持し、逓
倍選択回路信号２１７〜２１５がＨｉｇｈ、Ｌｏｗ、Ｌ
ｏｗとなる。逓倍／分周設定回路１１３でＰＬＬ１０３
の逓倍値を設定する逓倍信号１０８を×２にし、分周回
路１０４の分周値を設定する分周信号１２４を÷２す
る。図３（ｂ）はクロック信号１０７が２０ｎｓのとき
の動作を示している。
【００１９】図４に示すように、入力クロックが変わっ
ても発振器の発振周波数領域を変えることなく自動制御
できる。
ても発振器の発振周波数領域を変えることなく自動制御
できる。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、逓倍を自動設定できるので、半導体集積回路の逓
倍を設定するＩ／０ピンが不要となる効果がある。ま
た、本回路を有する半導体集積回路のみで各種バス周波
数に対応できる等、多くの効果を得られる。
れば、逓倍を自動設定できるので、半導体集積回路の逓
倍を設定するＩ／０ピンが不要となる効果がある。ま
た、本回路を有する半導体集積回路のみで各種バス周波
数に対応できる等、多くの効果を得られる。
【図１】本発明によるクロック回路の例を説明するため
の概略図である。
の概略図である。
【図２】本発明による逓倍選択回路と逓倍／分周設定回
路の一実施例を説明するための回路図である。
路の一実施例を説明するための回路図である。
【図３】本発明による一実施例を説明するためのタイミ
ング図である。
ング図である。
【図４】本発明による一実施例を説明するための逓倍と
分周を現す表である。
分周を現す表である。
【図５】従来のクロック回路の例を説明するための概略
図である。
図である。
１０１…クロック信号、 １０２…クロック入力バッフ
ァ、１０３…ＰＬＬ、１０４…分周回路、 １０５
…内部クロック信号、１０６…内部クロックフィードバ
ック信号、 １０７…クロック信号、１０８…逓倍信
号、 １１１…クロック比較回路、１１２…逓倍設
定回路、 １１３…逓倍／分周設定回路、１２１…逓倍
選択信号、 １２２…逓倍／分周設定信号、 １２４…
分周信号、２００…リングオシレータ制御信号、
２０１…ＮＡＮＤ回路、２０２…ＩＮＶ回路、 ２
０３，２０５…ＦＦ回路、２０４…ディレイ回路、 ２
１０…基本クロック信号、２１１…／ＲＥＳＥＴ信号、
２１２〜２１４…逓倍選択信号、２１
５〜２１７…逓倍／分周設定信号、 ２２０…逓倍
設定回路制御信号。
ァ、１０３…ＰＬＬ、１０４…分周回路、 １０５
…内部クロック信号、１０６…内部クロックフィードバ
ック信号、 １０７…クロック信号、１０８…逓倍信
号、 １１１…クロック比較回路、１１２…逓倍設
定回路、 １１３…逓倍／分周設定回路、１２１…逓倍
選択信号、 １２２…逓倍／分周設定信号、 １２４…
分周信号、２００…リングオシレータ制御信号、
２０１…ＮＡＮＤ回路、２０２…ＩＮＶ回路、 ２
０３，２０５…ＦＦ回路、２０４…ディレイ回路、 ２
１０…基本クロック信号、２１１…／ＲＥＳＥＴ信号、
２１２〜２１４…逓倍選択信号、２１
５〜２１７…逓倍／分周設定信号、 ２２０…逓倍
設定回路制御信号。
Claims (1)
- 【請求項１】入力バッファと逓倍を設定できるＰＬＬと
分周を設定できる分周回路からなる半導体集積回路のク
ロック回路において、前記入力バッファから出力される
クロック信号と一定周波数と比較するクロック比較回路
と前記クロック比較回路の出力信号によりＰＬＬの逓倍
を設定する逓倍設定回路と前記逓倍設定回路からの出力
信号でＰＬＬの逓倍値と前記分周回路の分周値を設定す
る逓倍／分周設定回路を設けたことを特徴とする半導体
集積回路のクロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100004A JPH10289032A (ja) | 1997-04-17 | 1997-04-17 | 半導体集積回路のクロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100004A JPH10289032A (ja) | 1997-04-17 | 1997-04-17 | 半導体集積回路のクロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289032A true JPH10289032A (ja) | 1998-10-27 |
Family
ID=14262441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9100004A Pending JPH10289032A (ja) | 1997-04-17 | 1997-04-17 | 半導体集積回路のクロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089441B2 (en) * | 2001-02-27 | 2006-08-08 | Intel Corporation | Clock multiplier selection for a microprocessor with multiple system bus clocking frequencies |
| US8237980B2 (en) | 2006-05-23 | 2012-08-07 | Rohm Co., Ltd. | Serial interface device and image forming apparatus |
| WO2014178314A1 (ja) * | 2013-04-30 | 2014-11-06 | 株式会社フジクラ | 送信装置、受信装置、送受信システム、送信方法、及び受信方法 |
-
1997
- 1997-04-17 JP JP9100004A patent/JPH10289032A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089441B2 (en) * | 2001-02-27 | 2006-08-08 | Intel Corporation | Clock multiplier selection for a microprocessor with multiple system bus clocking frequencies |
| US8237980B2 (en) | 2006-05-23 | 2012-08-07 | Rohm Co., Ltd. | Serial interface device and image forming apparatus |
| WO2014178314A1 (ja) * | 2013-04-30 | 2014-11-06 | 株式会社フジクラ | 送信装置、受信装置、送受信システム、送信方法、及び受信方法 |
| JP5793253B2 (ja) * | 2013-04-30 | 2015-10-14 | 株式会社フジクラ | 送信装置、受信装置、送受信システム、送信方法、及び受信方法 |
| US9490969B2 (en) | 2013-04-30 | 2016-11-08 | Fujikura Ltd. | Transmission apparatus, reception apparatus, and transmission and reception system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940005934B1 (ko) | 위상차 검출회로 | |
| US6285225B1 (en) | Delay locked loop circuits and methods of operation thereof | |
| US5982210A (en) | PLL system clock generator with instantaneous clock frequency shifting | |
| US7759990B2 (en) | Clock switching circuit | |
| US6879188B2 (en) | Semiconductor integrated circuit device | |
| US6211739B1 (en) | Microprocessor controlled frequency lock loop for use with an external periodic signal | |
| JPH07202690A (ja) | クロック信号発生回路 | |
| KR0138220B1 (ko) | 위상동기루프회로의 클럭지연보상 및 듀티제어 장치 | |
| US6614865B1 (en) | Phase-shift-resistant, frequency variable clock generator | |
| US5691660A (en) | Clock synchronization scheme for fractional multiplication systems | |
| JPH09266442A (ja) | 位相同期システム | |
| US7236040B2 (en) | Method and apparatus for generating multiphase clocks | |
| US6803753B2 (en) | Frequency phase detector for differentiating frequencies having small phase differences | |
| US5568100A (en) | Synchronous power down clock oscillator device | |
| JPH10289032A (ja) | 半導体集積回路のクロック回路 | |
| JP2002091608A (ja) | クロック供給装置、及びクロック供給方法 | |
| JPH09102739A (ja) | Ｐｌｌ回路 | |
| US6795516B1 (en) | Reset circuit and pll frequency synthesizer | |
| US5870592A (en) | Clock generation apparatus and method for CMOS microprocessors using a differential saw oscillator | |
| JPH07231223A (ja) | 周波数逓倍回路 | |
| US6563386B1 (en) | Self-starter for PLL synthesizers | |
| KR102205037B1 (ko) | 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치 | |
| JP2924846B2 (ja) | 半導体集積回路 | |
| KR100907394B1 (ko) | 동기식 회로의 클럭 발생 장치 | |
| JP2003347931A (ja) | Ｐｌｌを搭載した半導体集積回路 |