JPH09266442A - 位相同期システム - Google Patents

位相同期システム

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JPH09266442A
JPH09266442A JP8073696A JP7369696A JPH09266442A JP H09266442 A JPH09266442 A JP H09266442A JP 8073696 A JP8073696 A JP 8073696A JP 7369696 A JP7369696 A JP 7369696A JP H09266442 A JPH09266442 A JP H09266442A
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    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】クロック信号の入力停止時にＶＣＯの発振を停
止させて低消費電力化を図るとともに、高周波パルス・
ノイズの除去されたシステム・クロック信号を生成出力
する位相同期システムを実現する。 【解決手段】本実施形態の位相同期システムは、位相比
較器１、ＬＰＦ２およびＶＣＯ３により形成される位相
同期回路４と、クロック検出回路５と、位相一致判定回
路６と、ＡＮＤゲート７、フリップフロップ回路８およ
び９により形成される停止／起動制御回路１０とを備え
て構成されており、外部からのクロック信号１０１の入
力が停止された場合には、ＶＣＯ３の発振が停止されて
低消費電力化を図ることができるとともに、クロック信
号１０１が入力される場合には、ＶＣＯにおいて発生す
る高周波パルス・ノイズ信号が除去されたシステム・ク
ロック信号１０６が生成出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は位相同期システムに
関する。
【０００２】
【従来の技術】従来、一般に使用されている位相同期シ
ステムの構成を示すブロック図が図３に示される。本従
来例は、外部から入力される位相参照信号がクロック信
号である場合の１例であり、当該クロック信号に位相同
期するクロック信号を生成して出力する場合の適用例で
ある。図３に示されるように、本従来例は、位相比較器
１と、低域フィルタ（以下、ＬＰＦと云う）２と、電圧
制御発振回路（以下、ＶＣＯと云う）３とを備えて構成
される。図３おいて、外部からのクロック信号１０１は
位相比較器１に入力され、当該クロック信号１０１の位
相はＶＣＯ３より出力されるクロック信号１０５と位相
比較される。位相比較器１においては、クロック信号１
０１の位相に対比して、クロック信号１０５の位相が進
んでいる場合には位相“進み”の情報が出力され、ま
た、クロック信号１０５の位相が遅れている場合には位
相“遅れ”の情報が出力されて、それぞれ位相比較情報
１０２としてＬＰＦ２に入力される。この位相比較情報
１０２はＬＰＦ２に入力されて高周波成分が除去され、
位相誤差情報１０３として出力されてＶＣＯ３に入力さ
れる。ＶＣＯ３の発振周波数は、ＬＰＦ２より出力され
る位相誤差情報１０３の電圧レベルにより制御されてお
り、これにより、当該ＶＣＯ３より出力されるクロック
信号１０５の位相は、位相誤差情報１０３により制御さ
れる。クロック信号１０５は、上述のように、位相比較
器１に帰還入力されており、位相比較器１において、ク
ロック信号１０１とクロック信号１０５との位相比較が
行われることは、上述したとうりである。このように、
出力されるクロック信号１０５の位相情報を負帰還して
位相同期系を形成することにより、クロック信号１０５
の位相は、外部から入力されるクロック信号１０１に位
相同期したクロック信号として生成され出力される。
【０００３】
【発明が解決しようとする課題】上述した従来の位相同
期システムにおいては、通常、ＶＣＯ３の周波数特性を
広範囲に設定すると、ノイズの影響を受け易くなるため
に、ＶＣＯの発振周波数の下限には限界がある。このた
めに、当該ＶＣＯ３の発振を停止させる場合に、位相同
期回路４に電源電圧を印加したままの状態でＶＣＯの発
振を停止させようとして、外部入力されるクロック信号
１０１に対して、当該クロック信号１０１の入力を停止
するという処置をしても、ＶＣＯ３自体においては、下
限の周波数において発振が継続され、発振を停止させる
ことができない。従って、ＣＭＯＳ回路のように、信号
のスイッチングによってのみ電力消費する回路により形
成される位相同期回路においては、クロック信号１０１
の入力を停止するという処置だけでは、対応する回路の
電力消費を完全に停止させることができないという欠点
がある。
【０００４】また、クロック信号１０１の入力が停止し
ている状態から、再度ＶＣＯ３が発振状態に移行する場
合においては、位相同期回路４における発振周波数およ
び位相状態が安定しない状態のまま、当該位相同期回路
４よりクロック信号１０５が出力されるために、当該ク
ロック信号１０５にはノイズの高周波パルス信号が重畳
されて出力され、これにより、クロック信号１０５が供
給される回路において誤動作を生じるという欠点があ
る。
【０００５】
【課題を解決するための手段】本発明の位相同期システ
ムは、所定の位相参照信号を入力して、当該位相参照信
号に位相同期する位相同期出力信号を出力する位相同期
手段と、前記位相参照信号の入力の有無を判定して、所
定レベルの入力信号検出情報を出力する入力信号検出手
段と、前記位相参照信号の入力時に、前記位相同期手段
より出力される位相比較情報を入力して、前記位相同期
手段における位相誤差が所定の許容位相一致条件に適合
しているか否かを判定して、当該許容位相一致条件に適
合している場合に所定レベルの位相一致情報を出力する
位相一致判定手段と、前記位相同期手段に対する位相参
照信号の入力停止時に、前記入力信号検出手段より出力
される所定レベルの入力信号検出情報の入力を受けて、
前記位相同期手段に含まれる電圧制御発振回路の発振を
停止させる発振制御情報を出力するとともに、前記位相
同期手段に対する位相参照信号の入力時において、前記
位相同期手段より出力される位相同期出力信号を入力
し、前記入力信号検出手段より出力される所定レベルの
入力信号検出情報ならびに前記位相一致判定手段より出
力される所定のレベルの位相一致情報により制御され
て、前記位相同期出力信号に重畳されるパルス・ノイズ
信号の除去された位相同期信号を生成して出力する電圧
制御発振回路起動／停止制御手段と、を備えて構成され
ることを特徴としている。
【０００６】なお、前記位相同期手段は、外部から入力
される前記位相参照信号の位相と、当該位相同期手段よ
り出力される位相同期信号の位相を比較する位相比較器
と、前記位相比較器より出力される位相比較情報を入力
して、当該位相比較情報の高周波成分を除去して出力す
る低域フィルタと、前記低域フィルタより出力される位
相差信号により発振周波数を制御されて前記位相同期信
号を発振出力し、当該位相同期信号を前記位相比較器に
対して帰還出力する電圧制御発振回路とを備えて構成
し、前記電圧制御発振回路起動／停止制御手段は、前記
電圧制御発振回路より出力される位相同期信号と、前記
クロック検出手段より出力される所定レベルの入力信号
検出情報の入力を受けて、前記電圧制御発振回路の発振
の停止／起動を規制する停止／起動制御情報を生成し
て、当該電圧制御発振回路に出力する第１のフリップフ
ロップ回路と、前記電圧制御発振回路より出力される位
相同期信号と、前記位相一致判定手段より出力される所
定レベルの位相一致情報の入力を受けて、所定の位相同
期出力制御情報を生成して出力する第２のフリップフロ
ップ回路と、前記第１のフリップフロップ回路より出力
される停止／起動制御情報と、前記第２のフリップフロ
ップ回路より出力される位相同期出力制御情報の入力を
受けて、これらの両情報の論理積をとって出力するＡＮ
Ｄゲートとを備えて構成してもよい。
【０００７】また、更に、本発明は、前記位相参照信号
としては、所定周期のクロック信号またはパルス信号で
ある場合に対応して適用してもよく、或はまた、任意の
波形の周期信号である場合に対応して適用してもよい。
【０００８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【０００９】図１は本発明の１実施形態を示すブロック
図である。本実施形態は、前述の従来例の場合と同様
に、外部から入力されるクロック信号に対応して、当該
クロック信号に位相同期するクロック信号を生成して出
力する位相同期システムに対する１適用例である。図１
に示されるように、本実施形態の位相同期システムは、
位相比較器１、ＬＰＦ２およびＶＣＯ３により形成され
る位相同期回路４と、クロック検出回路５と、位相一致
判定回路６と、ＡＮＤゲート７、フリップフロップ回路
８および９により形成される停止／起動制御回路１０と
を備えて構成される。また、図２（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）は、本実施形態の
動作状態を示す各部信号のタイミング図である。以下
に、図１および図２を参照して、本実施形態の動作につ
いて説明する。
【００１０】図１において、外部からのクロック信号１
０１が正常に入力される状態においては、前述の従来例
の場合と同様に、当該クロック信号１０１は位相比較器
１に入力され、当該クロック信号１０１の位相はＶＣＯ
３より出力されるクロック信号１０５と位相比較され
る。位相比較器１においては、クロック信号１０１の位
相に対比して、クロック信号１０５の位相が進んでいる
場合には位相“進み”の情報が出力され、また、クロッ
ク信号１０５の位相が遅れている場合には位相“遅れ”
の情報が出力されて、それぞれ位相比較情報１０２とし
てＬＰＦ２に入力される。この位相比較情報１０２はＬ
ＰＦ２に入力されて高周波成分が除去され、位相誤差情
報１０３として出力されてＶＣＯ３に入力される。ＶＣ
Ｏ３の発振周波数は、ＬＰＦ２より出力される位相誤差
情報１０３の電圧レベルにより制御されており、これに
より、当該ＶＣＯ３より出力されるクロック信号１０５
の位相は、位相誤差情報１０３により制御される。クロ
ック信号１０５は、上述のように、位相比較器１に帰還
入力されており、位相比較器１において、クロック信号
１０１とクロック信号１０５との位相比較が行われるこ
とは、前述したとうりである。このように、出力される
クロック信号１０５の位相情報を負帰還して位相同期系
を形成することにより、当該位相同期回路４の位相引込
みタイミングに応じて、クロック信号１０５の位相は、
外部から入力されるクロック信号１０１に位相同期する
クロック信号として生成される。
【００１１】上記のように、外部からのクロック信号１
０１に対して位相同期状態に入っている動作過程におい
ては、位相比較器１より出力される位相比較情報１０２
が位相一致判定回路６に入力されており、位相一致判定
回路６においては、位相比較情報１０２により、クロッ
ク信号１０１とＶＣＯ３から出力されるクロック信号１
０５の位相との間の位相差が識別判定され、クロック信
号１０５の位相が、所定の許容誤差範囲内においてクロ
ック信号１０１の位相と一致した場合には、位相一致情
報１０８が“Ｌ”レベルの信号として出力され、フリッ
プフロップ回路９に入力される。フリップフロップ回路
９においては、入力される“Ｌ”レベルの位相一致情報
１０８の立ち下がりに同期して、負データ出力端子より
“Ｈ”レベルのシステムクロック制御情報１０９が出力
され、ＡＮＤゲート７の一方の入力端に入力される。Ａ
ＮＤゲート７に対しては、その他方の入力端にはＶＣＯ
３より出力されているクロック信号１０５が入力されて
おり、ＡＮＤゲート７において、クロック信号１０１と
“Ｈ”レベルのシステム・クロック制御情報１０９との
論理積がとられて、所望のシステム・クロック信号１０
６が出力される。
【００１２】ここにおいて、外部からのクロック信号１
０１の入力が停止されたことを検出して、ＶＣＯ３の発
振を停止させる動作機能について説明する。クロック検
出回路５はクロック信号１０１の入力の有無を判定する
機能を有しており、当該クロック検出回路５からは、信
号１０１が入力されている状態においては“Ｌ”レベ
ル、入力が停止されている状態においては“Ｈ”レベル
のクロック検出情報１０４が出力される。このクロック
検出情報１０４はフリップフロップ回路８に入力される
が、フリップフロップ回路８においては、クロック検出
情報１０４の立ち下がりに同期してＶＣＯ制御情報１０
７が生成されて、ＶＣＯ３に入力される。従って、クロ
ック信号１０１の入力が停止された場合には、クロック
検出回路５より出力される“Ｈ”レベルのクロック検出
情報１０４の入力を受けて、フリップフロップ８から
は、クロック検出情報１０４の立ち下がりに同期して
“Ｈ”レベルのＶＣＯ制御情報１０７が出力されてＶＣ
Ｏ３に入力され、これによりＶＣＯ３の発振は停止され
る。このＶＣＯ３の発振停止の時点においては、フリッ
プフロップ回路８より出力されるＶＣＯ制御情報１０７
は、ＶＣＯ３より出力されているクロック信号１０５に
同期している状態にあるため、クロック信号１０５に対
して、上限周波数以上の高周波パルス・ノイズ信号が重
畳されて出力されることはない。なお、クロック信号１
０１が入力されている状態においては、フリップフロッ
プ回路８の正データ出力端子からは“Ｌ”レベルのクロ
ック検出情報１０４の立ち下がりに同期して“Ｌ”レベ
ルのＶＣＯ制御情報１０７が出力されてＶＣＯ３に入力
されており、ＶＣＯ３の発振は継続維持される。
【００１３】外部からのクロック信号１０１の入力が停
止され、ＶＣＯ３の発振が停止されている状態におい
て、改めてクロック信号１０１の入力が再開される場合
には、フリップフロップ回路８は、クロック検出回路５
より出力される“Ｌ”レベルのクロック検出情報１０４
の入力を受けて、クロック検出情報１０４の立ち下がり
においてリセットされ、ＶＣＯ制御情報１０７は“Ｌ”
レベルの信号として出力されてＶＣＯ３に入力される。
これによりＶＣＯ３の発振機能が再開されるが、その際
には、ＶＣＯ３より出力されるクロック信号１０５に対
して、ＶＣＯ３による上限発振周波数以上の高周波パル
ス・ノイズ信号が重畳される可能性があるため、ＡＮＤ
ゲート７によるゲート作用を介して、位相が安定した後
のクロック信号１０５がシステム・クロック信号１０６
として外部に出力される。
【００１４】本実施形態における上記の動作に対応する
各部の情報等のタイミング図は、図２に示されるとうり
であり、図２においては、外部からクロック信号１０１
が入力されて位相同期状態にある場合、外部からのクロ
ック信号１０１の入力が停止されて位相非同期状態にあ
る場合、そして外部から再度クロック信号１０１が入力
されて位相同期状態に移行する場合について、外部から
のクロック信号１０１（図２（ａ）参照）、ＶＣＯ３よ
り出力される位相同期クロック信号１０５（図２（ｂ）
参照）、ＡＮＤゲート７より出力されるシステム・クロ
ック信号１０６（図２（ｃ）参照）、クロック検出回路
５より出力されるクロック検出情報１０４（図２（ｄ）
参照）、フリップフロップ回路８から出力されるＶＣＯ
制御情報１０７（図２（ｅ）参照）、位相一致検出回路
６より出力される位相一致情報１０８（図２（ｆ）参
照）およびフリップフロップ回路９より出力されるシス
テム・クロック制御情報１０９（図２（ｇ）参照）が示
されている。
【００１５】即ち、本発明においては、外部からのクロ
ック信号入力の停止状態においてはＶＣＯの発振を停止
させることが可能になるとともに、位相同期状態を的確
に判定して、システム・クロック信号に重畳される高周
波パルス・ノイズ信号を完全に除去し、当該システム・
クロック信号の供給対象の回路誤動作を排除することが
できる。
【００１６】なお、上記の説明においては、外部から入
力される位相参照信号として、クロック信号が入力され
る場合を例として説明しているが、本発明は、外部から
入力される位相参照信号として上記のクロック信号のみ
に限定されるものではなく、パルス状の周期信号および
任意波形の周期信号等を位相参照信号として入力する位
相同期システムに対しても有効に適用されることは云う
までもない。勿論、任意波形の周期信号等を位相参照信
号とする場合においては、図１におけるクロック検出回
路５は、例えば入力信号検出回路と名称が改変される。
【００１７】
【発明の効果】以上説明したように、本発明は、外部か
らのクロック信号の入力の有無を判定するクロック検出
手段と、位相の一致状態を判定する位相一致判定手段
と、これらのクロック検出手段および位相一致判定手段
の出力情報を受けて、ＶＣＯに対応する停止／起動制御
手段を併せ備えることにより、前記外部からのクロック
信号入力が停止された状態においては、電源電圧が供給
されている状態においてＶＣＯの発振を停止することが
可能となり、これにより位相同期システムの低消費電力
化を図ることができるという効果が得られるとともに、
前記外部からのクロック信号が入力される状態において
は、ＶＣＯにおいて発生する高周波パルス・ノイズ信号
が完全に除去されたシステム・クロック信号を生成出力
することが可能となり、これにより供給先の回路誤動作
を排除することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の１実施形態を示すブロック図である。
【図２】本実施形態における動作を示す各部信号のタイ
ミング図である。
【図３】従来例を示すブロック図である。
【符号の説明】
１ 位相比較器 ２ ＬＰＦ ３ ＶＣＯ ４ 位相同期回路 ５ クロック検出回路 ６ 位相一致検出回路 ７ ＡＮＤゲート ８、９ フリップフロップ回路 １０ 停止／起動制御回路 １０１、１０５ クロック信号 １０２ 位相比較情報 １０３ 位相差情報 １０４ クロック検出情報 １０６ システム・クロック信号 １０７ ＶＣＯ制御情報 １０８ 位相一致情報 １０９ システム・クロック制御情報

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 所定の位相参照信号を入力して、当該位
    相参照信号に位相同期する位相同期出力信号を出力する
    位相同期手段と、 前記位相参照信号の入力の有無を判定して、所定レベル
    の入力信号検出情報を出力する入力信号検出手段と、 前記位相参照信号の入力時に、前記位相同期手段より出
    力される位相比較情報を入力して、前記位相同期手段に
    おける位相誤差が所定の許容位相一致条件に適合してい
    るか否かを判定して、当該許容位相一致条件に適合して
    いる場合に所定レベルの位相一致情報を出力する位相一
    致判定手段と、 前記位相同期手段に対する位相参照信号の入力停止時
    に、前記入力信号検出手段より出力される所定レベルの
    入力信号検出情報の入力を受けて、前記位相同期手段に
    含まれる電圧制御発振回路の発振を停止させる発振制御
    情報を出力するとともに、前記位相同期手段に対する位
    相参照信号の入力時において、前記位相同期手段より出
    力される位相同期出力信号を入力し、前記入力信号検出
    手段より出力される所定レベルの入力信号検出情報なら
    びに前記位相一致判定手段より出力される所定のレベル
    の位相一致情報により制御されて、前記位相同期出力信
    号に重畳されるパルス・ノイズ信号の除去された位相同
    期信号を生成して出力する電圧制御発振回路起動／停止
    制御手段と、 を備えて構成されることを特徴とする位相同期システ
    ム。
  2. 【請求項２】 前記位相同期手段が、外部から入力され
    る前記位相参照信号の位相と、当該位相同期手段より出
    力される位相同期信号の位相を比較する位相比較器と、 前記位相比較器より出力される位相比較情報を入力し
    て、当該位相比較情報の高周波成分を除去して出力する
    低域フィルタと、 前記低域フィルタより出力される位相差信号により発振
    周波数を制御されて前記位相同期信号を発振出力し、当
    該位相同期信号を前記位相比較器に対して帰還出力する
    電圧制御発振回路と、を備えて構成され、 前記電圧制御発振回路起動／停止制御手段が、前記電圧
    制御発振回路より出力される位相同期信号と、前記クロ
    ック検出手段より出力される所定レベルの入力信号検出
    情報の入力を受けて、前記電圧制御発振回路の発振の停
    止／起動を規制する停止／起動制御情報を生成して、当
    該電圧制御発振回路に出力する第１のフリップフロップ
    回路と、 前記電圧制御発振回路より出力される位相同期信号と、
    前記位相一致判定手段より出力される所定レベルの位相
    一致情報の入力を受けて、所定の位相同期出力制御情報
    を生成して出力する第２のフリップフロップ回路と、 前記第１のフリップフロップ回路より出力される停止／
    起動制御情報と、前記第２のフリップフロップ回路より
    出力される位相同期出力制御情報の入力を受けて、これ
    らの両情報の論理積をとって出力するＡＮＤゲートと、
    を備えて構成される請求項１記載の位相同期システム。
  3. 【請求項３】 前記位相参照信号が、所定周期のクロッ
    ク信号またはパルス信号である場合に適用される請求項
    １および２記載の位相同期システム。
  4. 【請求項４】 前記位相参照信号が、任意の波形の周期
    信号である場合に適用される請求項１および２記載の位
    相同期システム。
JP8073696A 1996-03-28 1996-03-28 位相同期システム Expired - Lifetime JP2924773B2 (ja)

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DE69700318T DE69700318T2 (de) 1996-03-28 1997-03-24 Phasensynchronisationssystem
EP97104985A EP0798861B1 (en) 1996-03-28 1997-03-24 Phase synchronization system
US08/823,682 US5828253A (en) 1996-03-28 1997-03-25 Phase synchronization system which reduces power consumption and high frequency noise

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007280598A (ja) * 1998-01-21 2007-10-25 Fujitsu Ltd 入力回路および該入力回路を有する半導体集積回路

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949261A (en) 1996-12-17 1999-09-07 Cypress Semiconductor Corp. Method and circuit for reducing power and/or current consumption
MY122426A (en) * 1998-10-29 2006-04-29 Matsushita Electric Ind Co Ltd Memory controller for controlling an integrated memory undergoing logical state transitions
US6194927B1 (en) * 1999-05-19 2001-02-27 Advanced Micro Devices, Inc. Apparatus and method for a coincident rising edge detection circuit
US6369660B1 (en) * 1999-10-27 2002-04-09 Cypress Semiconductor Corp. Circuit and method for preventing runaway in a phase lock loop
US6362988B1 (en) * 2000-06-29 2002-03-26 Ford Global Tech., Inc. System and method for synchronizing the phase angle for an AC power source in parallel operation with a grid
KR100473265B1 (ko) * 2000-09-09 2005-03-07 엘지전자 주식회사 통신시스템의 위상잡음 감지장치
US6937680B2 (en) 2001-04-24 2005-08-30 Sun Microsystems, Inc. Source synchronous receiver link initialization and input floating control by clock detection and DLL lock detection
US6768362B1 (en) 2001-08-13 2004-07-27 Cypress Semiconductor Corp. Fail-safe zero delay buffer with automatic internal reference
FR2832564B1 (fr) * 2001-11-19 2004-01-30 Stepmind Procede et dispositif de comparaison de phase et de frequence
US6919650B2 (en) * 2002-05-31 2005-07-19 Ballard Power Systems Corporation Hybrid synchronization phase angle generation method
KR100560434B1 (ko) 2003-12-17 2006-03-13 한국전자통신연구원 범용 망 동기 시스템 클럭 공급 장치
CN101872333A (zh) 2005-04-21 2010-10-27 提琴存储器公司 一种互连系统
US8452929B2 (en) 2005-04-21 2013-05-28 Violin Memory Inc. Method and system for storage of data in non-volatile media
US9582449B2 (en) 2005-04-21 2017-02-28 Violin Memory, Inc. Interconnection system
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US9286198B2 (en) 2005-04-21 2016-03-15 Violin Memory Method and system for storage of data in non-volatile media
US8112655B2 (en) 2005-04-21 2012-02-07 Violin Memory, Inc. Mesosynchronous data bus apparatus and method of data transmission
US8028186B2 (en) 2006-10-23 2011-09-27 Violin Memory, Inc. Skew management in an interconnection system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5170135A (en) * 1990-07-24 1992-12-08 Nec Corporation Phase and frequency-locked loop circuit having expanded pull-in range and reduced lock-in time
JPH0548450A (ja) * 1991-08-08 1993-02-26 Fujitsu Ltd Ｐｌｌシンセサイザ回路
US5363419A (en) * 1992-04-24 1994-11-08 Advanced Micro Devices, Inc. Dual phase-locked-loop having forced mid range fine control zero at handover
US5347232A (en) * 1992-05-15 1994-09-13 Matsushita Electric Industrial Co. Ltd. Phase locked loop clock generator
US5294894A (en) * 1992-10-02 1994-03-15 Compaq Computer Corporation Method of and apparatus for startup of a digital computer system clock
JPH06187063A (ja) * 1992-12-18 1994-07-08 Kawasaki Steel Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007280598A (ja) * 1998-01-21 2007-10-25 Fujitsu Ltd 入力回路および該入力回路を有する半導体集積回路

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US5828253A (en) 1998-10-27

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