JP2669949B2 - 位相同期回路 - Google Patents
位相同期回路Info
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Description
【０００１】
【産業上の利用分野】この発明は位相同期回路に関し、
特にたとえばＶＴＲなどにおいて、映像信号から分離し
た水平同期信号に位相ロックした信号を得るための位相
同期回路に関する。
特にたとえばＶＴＲなどにおいて、映像信号から分離し
た水平同期信号に位相ロックした信号を得るための位相
同期回路に関する。
【０００２】
【従来の技術】従来の回路では、位相ロックした状態か
ら短期間の水平同期信号の乱れ等が生じて一時的に位相
ロックが外れた場合は、位相比較回路とローパスフィル
タ（以下、「ＬＰＦ」という）とによって得られるエラ
ー電圧によって電圧制御発振器（以下、「ＶＣＯ」とい
う）の発振周波数を制御して、分周器から得られる信号
（この信号は水平周波数ｆH でかつデューティ比が５０
％の信号である）の位相を変化するようにしていた。
ら短期間の水平同期信号の乱れ等が生じて一時的に位相
ロックが外れた場合は、位相比較回路とローパスフィル
タ（以下、「ＬＰＦ」という）とによって得られるエラ
ー電圧によって電圧制御発振器（以下、「ＶＣＯ」とい
う）の発振周波数を制御して、分周器から得られる信号
（この信号は水平周波数ｆH でかつデューティ比が５０
％の信号である）の位相を変化するようにしていた。
【０００３】
【発明が解決しようとする課題】ところが、この従来の
方法では、ＶＣＯの発振周波数そのものを変化させるの
で、水平同期信号の乱れ等がおさまった後安定に位相ロ
ックされるまで時間がかかる。それゆえに、この発明の
主たる目的は、水平同期信号の乱れ等がおさまった後す
ばやく安定に位相ロックできる、位相同期回路を提供す
ることである。
方法では、ＶＣＯの発振周波数そのものを変化させるの
で、水平同期信号の乱れ等がおさまった後安定に位相ロ
ックされるまで時間がかかる。それゆえに、この発明の
主たる目的は、水平同期信号の乱れ等がおさまった後す
ばやく安定に位相ロックできる、位相同期回路を提供す
ることである。
【０００４】
【課題を解決するための手段】この発明は、簡単にいえ
ば、 映像信号の水平周波数のＮ倍で発振する電圧制御
発振器、電圧制御発振器の出力信号をＮ分周して水平周
波数でかつ一定のデューティ比の信号を出力する分周
器、映像信号のコンポジット同期信号の垂直同期信号部
に含まれる１／２水平周期の等価パルスを除去する等価
パルス除去回路、等価パルス除去回路の出力信号の前縁
を検出するエッジ検出回路、エッジ検出回路の出力に応
答して分周器からの前記信号と位相比較されるパルスを
発生するパルス発生回路、パルス発生回路からのパルス
と分周器からの信号とを位相比較する位相比較回路、位
相比較回路の出力を積分して電圧制御発振器へ制御電圧
を供給するローパスフィルタ、およびパルス発生回路か
らのパルスの期間中に分周器からの信号の前縁を強制的
に立ち上げるリセット回路を備える、位相同期回路であ
る。
ば、 映像信号の水平周波数のＮ倍で発振する電圧制御
発振器、電圧制御発振器の出力信号をＮ分周して水平周
波数でかつ一定のデューティ比の信号を出力する分周
器、映像信号のコンポジット同期信号の垂直同期信号部
に含まれる１／２水平周期の等価パルスを除去する等価
パルス除去回路、等価パルス除去回路の出力信号の前縁
を検出するエッジ検出回路、エッジ検出回路の出力に応
答して分周器からの前記信号と位相比較されるパルスを
発生するパルス発生回路、パルス発生回路からのパルス
と分周器からの信号とを位相比較する位相比較回路、位
相比較回路の出力を積分して電圧制御発振器へ制御電圧
を供給するローパスフィルタ、およびパルス発生回路か
らのパルスの期間中に分周器からの信号の前縁を強制的
に立ち上げるリセット回路を備える、位相同期回路であ
る。
【０００５】
【作用】等価パルス除去回路は映像信号に含まれるコン
ポジット同期信号から垂直同期信号部に含まれる１／２
水平周期の等価パルスを除去し、したがって、この等価
パルス除去回路からの信号の前縁がエッジ検出回路によ
って検出される。パルス発生回路はこのエッジ検出回路
からのエッジパルスに応答して、幅広の第１のパルス(H
SYNC信号) と幅狭の第２のパルス(HGATE信号) を出力す
る。第１のパルス(HSYNC信号) と分周器からのH50 信号
(水平周波数でありかつデューティ比が５０％の信号)
とが位相比較回路において比較される。水平同期信号の
乱れ等によって一時的に位相ロックが外れたとき、リセ
ット回路が、第２のパルス(実際にはそれに基づいて得
られるRB1 信号) に応答して、分周器をリセットすると
ともに、第１のパルスの期間中にH50 信号の前縁を強制
的に立ち上がらせる。そうすると、水平同期信号の乱れ
等がおさまった後には、第１のパルスとH50 信号とは直
ちに位相同期する。
ポジット同期信号から垂直同期信号部に含まれる１／２
水平周期の等価パルスを除去し、したがって、この等価
パルス除去回路からの信号の前縁がエッジ検出回路によ
って検出される。パルス発生回路はこのエッジ検出回路
からのエッジパルスに応答して、幅広の第１のパルス(H
SYNC信号) と幅狭の第２のパルス(HGATE信号) を出力す
る。第１のパルス(HSYNC信号) と分周器からのH50 信号
(水平周波数でありかつデューティ比が５０％の信号)
とが位相比較回路において比較される。水平同期信号の
乱れ等によって一時的に位相ロックが外れたとき、リセ
ット回路が、第２のパルス(実際にはそれに基づいて得
られるRB1 信号) に応答して、分周器をリセットすると
ともに、第１のパルスの期間中にH50 信号の前縁を強制
的に立ち上がらせる。そうすると、水平同期信号の乱れ
等がおさまった後には、第１のパルスとH50 信号とは直
ちに位相同期する。
【０００６】
【発明の効果】この発明によれば、たとえばＡＦＣが位
相ロックした状態から短期間の水平同期信号の乱れ（ダ
ビング時のヘッドのつなぎ目でのＨＳＹＮＣの不連続な
ど）が生じて一時的にＡＦＣのロックが外れた場合に、
従来のようにＶＣＯの発振周波数そのものを変化させな
いので、安定に位相ロックするまでの時間を従来に比べ
て非常に短くすることができる。この発明の上述の目
的，その他の目的，特徴および利点は、図面を参照して
行う以下の実施例の詳細な説明から一層明らかとなろ
う。
相ロックした状態から短期間の水平同期信号の乱れ（ダ
ビング時のヘッドのつなぎ目でのＨＳＹＮＣの不連続な
ど）が生じて一時的にＡＦＣのロックが外れた場合に、
従来のようにＶＣＯの発振周波数そのものを変化させな
いので、安定に位相ロックするまでの時間を従来に比べ
て非常に短くすることができる。この発明の上述の目
的，その他の目的，特徴および利点は、図面を参照して
行う以下の実施例の詳細な説明から一層明らかとなろ
う。
【０００７】
【実施例】図１に示すこの発明の一実施例の位相同期回
路は、１つのシリコンチップ上に形成された８ミリＶＴ
Ｒのクロマク信号処理用集積回路であって記録時の周波
数変換系において入力ビデオ信号から分離した水平同期
信号に位相ロックしたＶＣＯの発振周波数の信号を作る
ものであり、一般にＡＦＣ回路と呼ばれるものである。
ただし、この発明はそれに限定されるものではない。
路は、１つのシリコンチップ上に形成された８ミリＶＴ
Ｒのクロマク信号処理用集積回路であって記録時の周波
数変換系において入力ビデオ信号から分離した水平同期
信号に位相ロックしたＶＣＯの発振周波数の信号を作る
ものであり、一般にＡＦＣ回路と呼ばれるものである。
ただし、この発明はそれに限定されるものではない。
【０００８】図１に示すように、この実施例の位相同期
回路１０は、ＶＣＯ１２を含み、このＶＣＯ１２は映像
信号の水平周波数ｆH のＮ倍（Ｎ＝３７８または３７
５）の周波数で発振する。図２（ａ）または図３（ａ）
に示すＶＣＯ１２の出力は分周器１４に入力される。こ
の分周器１４は１／３カウンタ１４ａおよび１／１２６
（１／１２５）カウンタ１４ｂの縦続接続で構成されて
おり、１／３カウンタ１４ａでＶＣＯ１２の出力周波数
３７８×ｆH （３７５×ｆH ）をまず１２６×ｆ H （１
２５×ｆH ）にカウントダウンする。この１／３カウン
タ１４ａの出力すなわち図２（ｂ）または図３（ｂ）に
示すVCO/3 信号が１／１２６（１／１２５）カウンタ１
４ｂに与えられ、１／１２６（１／１２５）カウンタ１
４ｂの出力がデコーダ１６に与えられる。なお、１／３
カウンタ１４ａの出力すなわちVCO/3 信号は反転されて
負論理ＮＡＮＤゲート１８の一方入力に与えられる。
回路１０は、ＶＣＯ１２を含み、このＶＣＯ１２は映像
信号の水平周波数ｆH のＮ倍（Ｎ＝３７８または３７
５）の周波数で発振する。図２（ａ）または図３（ａ）
に示すＶＣＯ１２の出力は分周器１４に入力される。こ
の分周器１４は１／３カウンタ１４ａおよび１／１２６
（１／１２５）カウンタ１４ｂの縦続接続で構成されて
おり、１／３カウンタ１４ａでＶＣＯ１２の出力周波数
３７８×ｆH （３７５×ｆH ）をまず１２６×ｆ H （１
２５×ｆH ）にカウントダウンする。この１／３カウン
タ１４ａの出力すなわち図２（ｂ）または図３（ｂ）に
示すVCO/3 信号が１／１２６（１／１２５）カウンタ１
４ｂに与えられ、１／１２６（１／１２５）カウンタ１
４ｂの出力がデコーダ１６に与えられる。なお、１／３
カウンタ１４ａの出力すなわちVCO/3 信号は反転されて
負論理ＮＡＮＤゲート１８の一方入力に与えられる。
【０００９】デコーダ１６は、１／１２６（１／１２
５）カウンタ１４ｂのカウント値が「１２５」および
「１２６」になったとき信号を出力し、この信号がＡＮ
Ｄゲート２０および２２のそれぞれの一方入力に与えら
れる。ＡＮＤゲート２０および２２のそれぞれの他方入
力には、ＮＴＳＣ／ＰＡＬ切替信号およびその反転が与
えられる。したがって、ＮＴＳＣ方式のときには、ＡＮ
Ｄゲート２２から出力が得られ、ＰＡＬ方式のときには
ＡＮＤゲート２０から出力が得られる。ＡＮＤゲート２
０および２２の出力がＮＯＲゲート２４を経て、さらに
反転されて上述の負論理ＮＡＮＤゲート１８の他方入力
に与えられる。この負論理ＮＡＮＤゲート１８の出力
は、７ビットカウンタ１４ｂの本来のリセット信号すな
わち図５（ｃ）および図６（ｃ）に示すようなFHRB信号
としてＡＮＤゲート２６に与えられる。ＡＮＤゲート２
６の他方入力にはＡＦＣ切替信号が与えられ、このＡＦ
Ｃ切替信号は反転されてＡＮＤゲート２８の一方入力に
与えられる。ＡＮＤゲート２６および２８の出力がＯＲ
ゲート３０を通して上述の７ビットカウンタ１４ｂのリ
セット信号すなわち図２（ｃ），図３（ｃ），図４
（ｄ），図５（ｄ）および図６（ｄ）に示すRB信号とし
て与えられる。リセット信号すなわちRB信号によって７
ビットカウンタ１４ｂがリセットされるので、分周器１
４は、ＮＴＳＣ方式またはＰＡＬ方式によって切り替え
られる可変分周器として機能する。
５）カウンタ１４ｂのカウント値が「１２５」および
「１２６」になったとき信号を出力し、この信号がＡＮ
Ｄゲート２０および２２のそれぞれの一方入力に与えら
れる。ＡＮＤゲート２０および２２のそれぞれの他方入
力には、ＮＴＳＣ／ＰＡＬ切替信号およびその反転が与
えられる。したがって、ＮＴＳＣ方式のときには、ＡＮ
Ｄゲート２２から出力が得られ、ＰＡＬ方式のときには
ＡＮＤゲート２０から出力が得られる。ＡＮＤゲート２
０および２２の出力がＮＯＲゲート２４を経て、さらに
反転されて上述の負論理ＮＡＮＤゲート１８の他方入力
に与えられる。この負論理ＮＡＮＤゲート１８の出力
は、７ビットカウンタ１４ｂの本来のリセット信号すな
わち図５（ｃ）および図６（ｃ）に示すようなFHRB信号
としてＡＮＤゲート２６に与えられる。ＡＮＤゲート２
６の他方入力にはＡＦＣ切替信号が与えられ、このＡＦ
Ｃ切替信号は反転されてＡＮＤゲート２８の一方入力に
与えられる。ＡＮＤゲート２６および２８の出力がＯＲ
ゲート３０を通して上述の７ビットカウンタ１４ｂのリ
セット信号すなわち図２（ｃ），図３（ｃ），図４
（ｄ），図５（ｄ）および図６（ｄ）に示すRB信号とし
て与えられる。リセット信号すなわちRB信号によって７
ビットカウンタ１４ｂがリセットされるので、分周器１
４は、ＮＴＳＣ方式またはＰＡＬ方式によって切り替え
られる可変分周器として機能する。
【００１０】なお、このＯＲゲート３０からのリセット
信号すなわちRB信号は、ＲＳフリップフロップ３２のセ
ット入力としても与えられ、ＲＳフリップフロップ３２
のリセット入力には前述のデコーダ１６からの出力信号
すなわち図２（ｄ），図３（ｄ），図４（ｅ），図５
（ｅ）および図６（ｅ）に示す63B 信号が与えられる。
このＲＳフリップフロップ３２からはＱ出力すなわち図
２（ｅ），図３（ｅ），図４（ｆ），図５（ｆ）および
図６（ｆ）に示すH50 信号が得られる。したがって、こ
のH50 信号は、水平周波数ｆH と同じ周波数でありかつ
デューティ比が５０％であるような信号となり、後述の
位相比較回路４０の一方入力信号として与えられる。
信号すなわちRB信号は、ＲＳフリップフロップ３２のセ
ット入力としても与えられ、ＲＳフリップフロップ３２
のリセット入力には前述のデコーダ１６からの出力信号
すなわち図２（ｄ），図３（ｄ），図４（ｅ），図５
（ｅ）および図６（ｅ）に示す63B 信号が与えられる。
このＲＳフリップフロップ３２からはＱ出力すなわち図
２（ｅ），図３（ｅ），図４（ｆ），図５（ｆ）および
図６（ｆ）に示すH50 信号が得られる。したがって、こ
のH50 信号は、水平周波数ｆH と同じ周波数でありかつ
デューティ比が５０％であるような信号となり、後述の
位相比較回路４０の一方入力信号として与えられる。
【００１１】また、映像信号に含まれるコンポジット同
期信号すなわちCSYNC 信号は、ＨＨＫ(Half Ｈ Killer)
回路３４に与えられる。このＨＨＫ回路３４は、コンポ
ジット同期信号CSYNC の垂直同期部に含まれる１／２水
平周期の等価パルスを除去する。そして、ＨＨＫ回路３
４の出力がエッジ検出回路３６に与えられ、エッジ検出
回路３６では、等価パルスが除去されたコンポジット同
期信号の前縁を検出する。したがって、エッジ検出回路
３６からは、その前縁に応答して、エッジパルスが出力
され、このエッジパルスがコンパレータ３８に与えられ
る。このコンパレータ３８はエッジパルスに応答して比
較的幅広のパルスすなわちHSYNC 信号と比較的幅狭のパ
ルスすなわちHGATE 信号を出力する。なお、HGATE 信号
はHSYNC信号の内側にあり、両信号のパルス幅はそれぞ
れ一定である。
期信号すなわちCSYNC 信号は、ＨＨＫ(Half Ｈ Killer)
回路３４に与えられる。このＨＨＫ回路３４は、コンポ
ジット同期信号CSYNC の垂直同期部に含まれる１／２水
平周期の等価パルスを除去する。そして、ＨＨＫ回路３
４の出力がエッジ検出回路３６に与えられ、エッジ検出
回路３６では、等価パルスが除去されたコンポジット同
期信号の前縁を検出する。したがって、エッジ検出回路
３６からは、その前縁に応答して、エッジパルスが出力
され、このエッジパルスがコンパレータ３８に与えられ
る。このコンパレータ３８はエッジパルスに応答して比
較的幅広のパルスすなわちHSYNC 信号と比較的幅狭のパ
ルスすなわちHGATE 信号を出力する。なお、HGATE 信号
はHSYNC信号の内側にあり、両信号のパルス幅はそれぞ
れ一定である。
【００１２】コンパレータ３８からの幅広のパルス信号
すなわち図４（ａ），図５（ａ）および図６（ａ）に示
すHSYNC 信号は、前述の位相比較回路４０の他方入力と
して与えられる。すなわち、位相比較回路４０は、前述
のＲＳフリップフロップ３２のＱ出力すなわちH50 信号
およびコンパレータ３８の出力すなわちHSYNC 信号をそ
れぞれの入力として受けるＮＡＮＤゲート４０ａを含
み、このＮＡＮＤゲート４０ａの出力が、コンパレータ
３８の出力すなわちHSYNC 信号によって制御される３状
態バッファ４０ｂに入力される。３状態バッファ４０ｂ
は、HSYNC 信号がハイレベルの期間においてオンとな
り、ローレベルの期間ハイインピーダンス状態となる。
すなわち図４（ａ），図５（ａ）および図６（ａ）に示
すHSYNC 信号は、前述の位相比較回路４０の他方入力と
して与えられる。すなわち、位相比較回路４０は、前述
のＲＳフリップフロップ３２のＱ出力すなわちH50 信号
およびコンパレータ３８の出力すなわちHSYNC 信号をそ
れぞれの入力として受けるＮＡＮＤゲート４０ａを含
み、このＮＡＮＤゲート４０ａの出力が、コンパレータ
３８の出力すなわちHSYNC 信号によって制御される３状
態バッファ４０ｂに入力される。３状態バッファ４０ｂ
は、HSYNC 信号がハイレベルの期間においてオンとな
り、ローレベルの期間ハイインピーダンス状態となる。
【００１３】コンパレータ３８の別の出力すなわちHGAT
E 信号は、インバータ４２によって反転されて図４
（ｂ），図５（ｂ）および図６（ｂ）に示すHGATEB信号
としてＤフリップフロップ４４のＤ入力に与えられる。
このＤフリップフロップ４４のラッチ信号としては、Ｄ
フリップフロップ４６のラッチ信号と同様に、クロック
CLK が与えられる。そして、インバータ４２からのHGAT
EB信号が前述の負論理ＮＡＮＤゲート１８の出力ととも
に負論理ＮＡＮＤゲート４８に与えられ、この負論理Ｎ
ＡＮＤゲート４８の出力は図６（ｃ´）に示すFHRB1 信
号としてＡＮＤゲート５０の一方入力に与えられる。
E 信号は、インバータ４２によって反転されて図４
（ｂ），図５（ｂ）および図６（ｂ）に示すHGATEB信号
としてＤフリップフロップ４４のＤ入力に与えられる。
このＤフリップフロップ４４のラッチ信号としては、Ｄ
フリップフロップ４６のラッチ信号と同様に、クロック
CLK が与えられる。そして、インバータ４２からのHGAT
EB信号が前述の負論理ＮＡＮＤゲート１８の出力ととも
に負論理ＮＡＮＤゲート４８に与えられ、この負論理Ｎ
ＡＮＤゲート４８の出力は図６（ｃ´）に示すFHRB1 信
号としてＡＮＤゲート５０の一方入力に与えられる。
【００１４】上述のＤフリップフロップ４４の出力がＤ
フリップフロップ４６に与えられ、Ｄフリップフロップ
４６の反転出力が、Ｄフリップフロップ４４の非反転出
力とともに、ＮＡＮＤゲート５２の入力に与えられる。
したがって、ＮＡＮＤゲート５２はHGATEB信号の立ち上
がりを検出し、ＮＡＮＤゲート５２の出力が図５（ｈ）
および図６（ｈ）に示すRB1 信号として、負論理ＮＡＮ
Ｄゲート５４の一方入力に与えられる。ＯＲゲート５４
の他方入力には、前述のＲＳフリップフロップ３２から
のＱ出力すなわちH50 信号が与えられる。そして、負論
理ＮＡＮＤゲート５４の出力が前述のＡＮＤゲート５０
の他方入力に与えられる。したがって、ＡＮＤゲート５
０からは負論理ＮＡＮＤゲート５４の出力がハイレベル
のとき、負論理ＮＡＮＤゲート４８の出力すなわちFHRB
1 信号を前述のＡＮＤゲート２８の他方入力に与える。
フリップフロップ４６に与えられ、Ｄフリップフロップ
４６の反転出力が、Ｄフリップフロップ４４の非反転出
力とともに、ＮＡＮＤゲート５２の入力に与えられる。
したがって、ＮＡＮＤゲート５２はHGATEB信号の立ち上
がりを検出し、ＮＡＮＤゲート５２の出力が図５（ｈ）
および図６（ｈ）に示すRB1 信号として、負論理ＮＡＮ
Ｄゲート５４の一方入力に与えられる。ＯＲゲート５４
の他方入力には、前述のＲＳフリップフロップ３２から
のＱ出力すなわちH50 信号が与えられる。そして、負論
理ＮＡＮＤゲート５４の出力が前述のＡＮＤゲート５０
の他方入力に与えられる。したがって、ＡＮＤゲート５
０からは負論理ＮＡＮＤゲート５４の出力がハイレベル
のとき、負論理ＮＡＮＤゲート４８の出力すなわちFHRB
1 信号を前述のＡＮＤゲート２８の他方入力に与える。
【００１５】なお、上述の位相比較回路４０からは、HS
YNC 信号がハイレベルのとき、H50信号とHSYNC 信号と
の位相差に応じたパルス信号すなわち図４（ｇ），図５
（ｇ）および図６（ｇ）で示すAFCDET信号を出力する。
このAFCDET信号はＬＰＦ５６に与えられ、ＬＰＦ５６で
はAFCDET信号を積分してエラー電圧すなわちコントロー
ル電圧としてＶＣＯ１２に与える。
YNC 信号がハイレベルのとき、H50信号とHSYNC 信号と
の位相差に応じたパルス信号すなわち図４（ｇ），図５
（ｇ）および図６（ｇ）で示すAFCDET信号を出力する。
このAFCDET信号はＬＰＦ５６に与えられ、ＬＰＦ５６で
はAFCDET信号を積分してエラー電圧すなわちコントロー
ル電圧としてＶＣＯ１２に与える。
【００１６】次に、図４〜図６を参照して、実施例のそ
れぞれの状態における動作について説明する。ＡＦＣが
安定にロックした状態では、図４に示すように、分周器
１４を構成する７ビットカウンタ１４ｂの本来のリセッ
トパルスであるFHRB信号がHGATE 信号を反転したHGATEB
信号のローレベル期間に入っており、そのままリセット
信号すなわちRB信号となってＲＳフリップフロップ３２
をセットする。したがって、HGATEB信号の立ち上がり検
出パルスであるRB1 信号は、ＲＳフリップフロップ３２
のＱ出力であるH50 信号がハイレベルに立ち上がった後
出力されるので、負論理ＮＡＮＤゲート５４によりＲＳ
フリップフロップ３２のセット端子へは入力されず、図
４に示すタイミングで位相比較器４０により位相比較さ
れる。
れぞれの状態における動作について説明する。ＡＦＣが
安定にロックした状態では、図４に示すように、分周器
１４を構成する７ビットカウンタ１４ｂの本来のリセッ
トパルスであるFHRB信号がHGATE 信号を反転したHGATEB
信号のローレベル期間に入っており、そのままリセット
信号すなわちRB信号となってＲＳフリップフロップ３２
をセットする。したがって、HGATEB信号の立ち上がり検
出パルスであるRB1 信号は、ＲＳフリップフロップ３２
のＱ出力であるH50 信号がハイレベルに立ち上がった後
出力されるので、負論理ＮＡＮＤゲート５４によりＲＳ
フリップフロップ３２のセット端子へは入力されず、図
４に示すタイミングで位相比較器４０により位相比較さ
れる。
【００１７】位相比較器４０ではH50 信号とHSYNC 信号
とが２入力ＮＡＮＤゲート４０ａへ入力され、その出力
は３状態バッファ４０ｂへ入力され、AFCDET信号が出力
される。AFCDET信号は位相差に応じて出力され、ＬＰＦ
５６で積分され、エラー電圧となりＶＣＯ１２を制御す
る。ＶＣＯ１２の発振周波数が高いときはAFCDET信号の
ローレベルの期間がハイレベルの期間より長くなり、そ
の結果、エラー電圧は低くなり、ＶＣＯ１２の発振周波
数を下げる。したがって、H50 信号の位相が遅れ、HSYN
C 信号との位相差を補正する。逆の場合も同様の方法で
ＶＣＯを制御し、位相をロックさせる。
とが２入力ＮＡＮＤゲート４０ａへ入力され、その出力
は３状態バッファ４０ｂへ入力され、AFCDET信号が出力
される。AFCDET信号は位相差に応じて出力され、ＬＰＦ
５６で積分され、エラー電圧となりＶＣＯ１２を制御す
る。ＶＣＯ１２の発振周波数が高いときはAFCDET信号の
ローレベルの期間がハイレベルの期間より長くなり、そ
の結果、エラー電圧は低くなり、ＶＣＯ１２の発振周波
数を下げる。したがって、H50 信号の位相が遅れ、HSYN
C 信号との位相差を補正する。逆の場合も同様の方法で
ＶＣＯを制御し、位相をロックさせる。
【００１８】図５に示すように、HSYNC 信号の周期がＨ
周期より短くなった場合、この実施例の回路の機能を動
作させない従来のＡＦＣのとき（ＡＦＣ切替信号がハイ
レベルのとき）には、図５（ｇ´）に示すように、AFCD
ET信号は、Ｈ周期より短くなった時点のHSYNC 信号およ
びその後のHSYNC 信号のハイレベルの期間でハイレベル
となり、ＶＣＯ１２の発振周波数を上げ、H50 信号の位
相を進めてHSYNC 信号に同期させるように動作するの
で、ＡＦＣが引き込むまでに時間がかかる。
周期より短くなった場合、この実施例の回路の機能を動
作させない従来のＡＦＣのとき（ＡＦＣ切替信号がハイ
レベルのとき）には、図５（ｇ´）に示すように、AFCD
ET信号は、Ｈ周期より短くなった時点のHSYNC 信号およ
びその後のHSYNC 信号のハイレベルの期間でハイレベル
となり、ＶＣＯ１２の発振周波数を上げ、H50 信号の位
相を進めてHSYNC 信号に同期させるように動作するの
で、ＡＦＣが引き込むまでに時間がかかる。
【００１９】これに対して、この実施例の回路の機能を
動作させる高速ＡＦＣのとき（ＡＦＣ切替信号がローレ
ベルのとき）には、Ｈ周期より短くなったHSYNC 信号が
入力されると、FHRB信号は出力されず、HGATEB信号の立
ち上がりを検出した信号であるRB1 信号がRB信号となっ
て分周器１４を構成する７ビットカウンタ１４ｂのリセ
ットおよびＲＳフリップフロップ３２のセットを行う。
先に述べたようにコンパレータ３８からのHGATE 信号が
HSYNC 信号の内側にあり、そのHGATE 信号の反転である
HGATEB信号の立ち上がりを検出する。このRB1 信号は、
素子のばらつき，温度あるいは電源電圧の変化に関係な
く、図５に示すようにHSYNC 信号のハイレベル期間の内
側にある。したがって、H50 信号はHSYNC 信号がＨ周期
より短くなった時点でのHSYNC 信号のハイレベル期間内
で立ち上がり、また、７ビットカウンタ１４ｂは、その
時点からカウントしなおすので、次にＨ周期でHSYNC 信
号が入力されたときには、H50 信号は、HSYNC 信号のハ
イレベル期間内で立ち上がることになり、AFCDET信号は
図５（ｇ）に示すようになり、ＡＦＣが引き込んだ状態
を維持する。
動作させる高速ＡＦＣのとき（ＡＦＣ切替信号がローレ
ベルのとき）には、Ｈ周期より短くなったHSYNC 信号が
入力されると、FHRB信号は出力されず、HGATEB信号の立
ち上がりを検出した信号であるRB1 信号がRB信号となっ
て分周器１４を構成する７ビットカウンタ１４ｂのリセ
ットおよびＲＳフリップフロップ３２のセットを行う。
先に述べたようにコンパレータ３８からのHGATE 信号が
HSYNC 信号の内側にあり、そのHGATE 信号の反転である
HGATEB信号の立ち上がりを検出する。このRB1 信号は、
素子のばらつき，温度あるいは電源電圧の変化に関係な
く、図５に示すようにHSYNC 信号のハイレベル期間の内
側にある。したがって、H50 信号はHSYNC 信号がＨ周期
より短くなった時点でのHSYNC 信号のハイレベル期間内
で立ち上がり、また、７ビットカウンタ１４ｂは、その
時点からカウントしなおすので、次にＨ周期でHSYNC 信
号が入力されたときには、H50 信号は、HSYNC 信号のハ
イレベル期間内で立ち上がることになり、AFCDET信号は
図５（ｇ）に示すようになり、ＡＦＣが引き込んだ状態
を維持する。
【００２０】図６に示すように、HSYNC 信号の周期がＨ
周期より長くなった場合、従来のＡＦＣではAFCDET信号
は図６（ｇ）に示すようにＨ周期より長くなった時点の
HSYNC 信号およびその後のHSYNC 信号のハイレベルの期
間がローレベルとなりＶＣＯ１２の発振周波数を下げ、
H50 信号の位相を遅らせてHSYNC 信号に同期させるよう
に動作するので、ＡＦＣが引き込むまでに時間がかか
る。
周期より長くなった場合、従来のＡＦＣではAFCDET信号
は図６（ｇ）に示すようにＨ周期より長くなった時点の
HSYNC 信号およびその後のHSYNC 信号のハイレベルの期
間がローレベルとなりＶＣＯ１２の発振周波数を下げ、
H50 信号の位相を遅らせてHSYNC 信号に同期させるよう
に動作するので、ＡＦＣが引き込むまでに時間がかか
る。
【００２１】これに対して、実施例の高速ＡＦＣ回路で
は、Ｈ周期より長くなったHSYNC 信号が入力されたとき
（HGATEB信号のローレベル期間よりFHRB信号が外れたと
き）、FHRB1 信号は出力されず、前述のFB1 信号がRB信
号（リセット信号）となって７ビットカウンタ１４ｂの
リセットおよびＲＳフリップフロップ３２のセットを行
う。このFB1 信号は、図６に示すように必ずHSYNC 信号
のハイレベル期間の内側にある。したがって、H50 信号
はＨ周期より長くなったHSYNC 信号のハイレベル期間内
で立ち上がり、また、７ビットカウンタ１４ｂはその時
点からカウントしなおすので、次にＨ周期でHSYNC 信号
が入力されたときにH50 信号は、HSYNC信号のハイレベ
ル期間内で立ち上がることとなり、AFCDET信号は図６
（ｇ）に示すようになり、ＡＦＣが引き込んだ状態を維
持する。
は、Ｈ周期より長くなったHSYNC 信号が入力されたとき
（HGATEB信号のローレベル期間よりFHRB信号が外れたと
き）、FHRB1 信号は出力されず、前述のFB1 信号がRB信
号（リセット信号）となって７ビットカウンタ１４ｂの
リセットおよびＲＳフリップフロップ３２のセットを行
う。このFB1 信号は、図６に示すように必ずHSYNC 信号
のハイレベル期間の内側にある。したがって、H50 信号
はＨ周期より長くなったHSYNC 信号のハイレベル期間内
で立ち上がり、また、７ビットカウンタ１４ｂはその時
点からカウントしなおすので、次にＨ周期でHSYNC 信号
が入力されたときにH50 信号は、HSYNC信号のハイレベ
ル期間内で立ち上がることとなり、AFCDET信号は図６
（ｇ）に示すようになり、ＡＦＣが引き込んだ状態を維
持する。
【図１】この発明の一実施例を示す回路図である。
【図２】図１に示す実施例の分周器のＮＴＳＣ方式のと
きの動作を示すタイミング図である。
きの動作を示すタイミング図である。
【図３】図１に示す実施例の分周器のＰＡＬ方式のとき
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図４】ＡＦＣがロックしている状態の図１に示す実施
例の動作を示すタイミング図である。
例の動作を示すタイミング図である。
【図５】HSYNC 信号の周期がＨ周期より短くなった場合
の図１に示す実施例の動作を示すタイミング図である。
の図１に示す実施例の動作を示すタイミング図である。
【図６】HSYNC 信号の周期がＨ周期より長くなった場合
の図１に示す実施例の動作を示すタイミング図である。
の図１に示す実施例の動作を示すタイミング図である。
１０ …位相同期回路 １２ …ＶＣＯ １４ …分周器 １６ …デコーダ ３４ …ＨＨＫ回路 ３６ …エッジ検出回路 ３８ …コンパレータ ４０ …位相比較器 ５６ …ＬＰＦ
Claims (1)
- 【請求項１】 映像信号の水平周波数のＮ倍で発振する
電圧制御発振器、 前記電圧制御発振器の出力信号をＮ分周して水平周波数
でかつ一定のデューティ比の信号を出力する分周器、 前記映像信号のコンポジット同期信号の垂直同期信号部
に含まれる１／２水平周期の等価パルスを除去する等価
パルス除去回路、 前記等価パルス除去回路の出力信号の前縁を検出するエ
ッジ検出回路、 前記エッジ検出回路の出力に応答して前記分周器からの
前記信号と位相比較される第１のパルスと、この第１の
パルスと所定の位相関係にある許容期間を表す第２のパ
ルスを発生するパルス発生回路、 前記パルス発生回路からの前記第１パルスと前記分周器
からの前記信号とを位相比較する位相比較回路、 前記位相比較回路の出力を積分して前記電圧制御発振器
へ制御電圧を供給するローパスフィルタ、 前記分周器の出力をデコードして、所定の値を計数した
ときに第１のリセットパルスを出力する第１リセットパ
ルス作成回路、 前記パルス発生回路からの前記第２のパルスにより表さ
れる許容期間の終わりのタイミングで第２のリセットパ
ルスを出力する第２リセットパルス作成回路、 前記第１リセットパルス及び第２リセットパルスを入力
として、前記第１のリセットパルスが前記許容期間内に
位置する場合には第１リセットパルスを選択し、位置し
ない場合には第２リセットパルスを選択する第１のゲー
ト回路、 ＡＦＣ切替信号を制御入力として、前記第１リセットパ
ルスと前記第１ゲート回路出力とを入力し、前記分周器
のリセットパルスとして、ＡＦＣ切替信号の状態により
前記第１リセットパルス若しくは前記第１ゲート回路の
出力を選択的に出力する第２のゲート回路を備える、位
相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066427A JP2669949B2 (ja) | 1991-03-29 | 1991-03-29 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066427A JP2669949B2 (ja) | 1991-03-29 | 1991-03-29 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302278A JPH04302278A (ja) | 1992-10-26 |
| JP2669949B2 true JP2669949B2 (ja) | 1997-10-29 |
Family
ID=13315478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066427A Expired - Fee Related JP2669949B2 (ja) | 1991-03-29 | 1991-03-29 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669949B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602710Y2 (ja) * | 1979-07-13 | 1985-01-25 | 日本放送協会 | 自動位相制御装置 |
| JPH0636559B2 (ja) * | 1985-07-29 | 1994-05-11 | 株式会社日立製作所 | 同期信号発生装置 |
| JPS62176272A (ja) * | 1986-01-29 | 1987-08-03 | Komatsu Ltd | 同期回路 |
-
1991
- 1991-03-29 JP JP3066427A patent/JP2669949B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04302278A (ja) | 1992-10-26 |
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Legal Events
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