JP3240229B2 - 位相比較器 - Google Patents
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- 238000000034 method Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、位相比較器に関し、主
としてデジタル伝送用クロック抽出ＰＬＬ（位相同期ル
ープ）回路に用いられる位相比較器に関する。
としてデジタル伝送用クロック抽出ＰＬＬ（位相同期ル
ープ）回路に用いられる位相比較器に関する。
【０００２】
【従来の技術】デジタル伝送では、一般にデータのみを
伝送路へ送り出し、受信側においてこのデータから同期
クロックを抽出、さらに本クロックによってデータを再
同期化し、同期クロックと本クロックに同期したデータ
として再生し、このデータを後段のシステムへと伝送す
る。上記のデータから同期クロックを抽出する回路とし
て、位相同期ループ回路（以後、ＰＬＬ回路と称する）
が用いられている。
伝送路へ送り出し、受信側においてこのデータから同期
クロックを抽出、さらに本クロックによってデータを再
同期化し、同期クロックと本クロックに同期したデータ
として再生し、このデータを後段のシステムへと伝送す
る。上記のデータから同期クロックを抽出する回路とし
て、位相同期ループ回路（以後、ＰＬＬ回路と称する）
が用いられている。
【０００３】ＰＬＬ回路は、通常図５に示すように、位
相比較器１、ループフィルタ２、電圧制御形発振器（以
後、ＶＣＯと称する）３により構成されている。ここ
で、位相比較器１は２つのデジタル信号を入力して、こ
の２つの入力信号の位相差に応じた位相進み信号（以
下、ＵＰ信号と称する）、位相遅れ信号（以下、ＤＯＷ
Ｎ信号と称する）を発生する。ループフィルタ２は上記
ＵＰ信号もしくはＤＯＷＮ信号をそれぞれ正の電圧，負
の電圧に変えて、フィルタに入力し、フィルタの出力は
ＵＰ，ＤＯＷＮ信号の電圧を平均化した平均電圧を発生
する。ＶＣＯ３はこの平均電圧により発振周波数を変化
させる。ここで、動作説明を簡単にするため、ＶＣＯ３
の発振周波数は入力電圧に正比例し、入力電圧が上がる
と周波数が上ることにする。この周波数出力を位相比較
器１に入力することにより、負帰還を構成する。
相比較器１、ループフィルタ２、電圧制御形発振器（以
後、ＶＣＯと称する）３により構成されている。ここ
で、位相比較器１は２つのデジタル信号を入力して、こ
の２つの入力信号の位相差に応じた位相進み信号（以
下、ＵＰ信号と称する）、位相遅れ信号（以下、ＤＯＷ
Ｎ信号と称する）を発生する。ループフィルタ２は上記
ＵＰ信号もしくはＤＯＷＮ信号をそれぞれ正の電圧，負
の電圧に変えて、フィルタに入力し、フィルタの出力は
ＵＰ，ＤＯＷＮ信号の電圧を平均化した平均電圧を発生
する。ＶＣＯ３はこの平均電圧により発振周波数を変化
させる。ここで、動作説明を簡単にするため、ＶＣＯ３
の発振周波数は入力電圧に正比例し、入力電圧が上がる
と周波数が上ることにする。この周波数出力を位相比較
器１に入力することにより、負帰還を構成する。
【０００４】最も簡単な位相比較器１は、排他論理回路
（以後、ＸＯＲ回路と称する）であり、この場合は図６
〜図８に示すように動作する。すなわち、ＸＯＲ回路
は、２つの入力が両方共に論理値“Ｈｉｇｈ”（以後、
“１”とする）もしくは両方共論理論理値“Ｌｏｗ”
（以後、“０”とする）の時に、その出力は“０”であ
り、２つの入力が相反する場合（一方が“１”、一方が
“０”）の時に“１”を出力する。この場合、出力
“１”がＵＰ信号に相当し、出力“０”がＤＯＷＮ信号
に相当する。
（以後、ＸＯＲ回路と称する）であり、この場合は図６
〜図８に示すように動作する。すなわち、ＸＯＲ回路
は、２つの入力が両方共に論理値“Ｈｉｇｈ”（以後、
“１”とする）もしくは両方共論理論理値“Ｌｏｗ”
（以後、“０”とする）の時に、その出力は“０”であ
り、２つの入力が相反する場合（一方が“１”、一方が
“０”）の時に“１”を出力する。この場合、出力
“１”がＵＰ信号に相当し、出力“０”がＤＯＷＮ信号
に相当する。
【０００５】図６のように、入力信号とＶＣＯ出力信号
が同じ周波数であり、かつ位相差が９０°ずれている同
期時の場合には、位相比較器１の出力の“１”と“０”
の期間は等しくなるために相殺され、ループフィルタ２
の出力電圧は一定となり、ＶＣＯ３の出力も変化せず安
定し、同期した状態となる。また、図７のように入力信
号とＶＣＯ出力信号の位相が９０°以上ずれている引き
込み時の場合には、位相比較器１の出力の“１”と
“０”の比率が等しくならず、“１”の期間が“０”の
期間よりも長いために、ループフィルタ２の出力は上昇
し、ＶＣＯ３の発振周波数が上り、位相を進め、最終的
には図６の状態となって安定する。
が同じ周波数であり、かつ位相差が９０°ずれている同
期時の場合には、位相比較器１の出力の“１”と“０”
の期間は等しくなるために相殺され、ループフィルタ２
の出力電圧は一定となり、ＶＣＯ３の出力も変化せず安
定し、同期した状態となる。また、図７のように入力信
号とＶＣＯ出力信号の位相が９０°以上ずれている引き
込み時の場合には、位相比較器１の出力の“１”と
“０”の比率が等しくならず、“１”の期間が“０”の
期間よりも長いために、ループフィルタ２の出力は上昇
し、ＶＣＯ３の発振周波数が上り、位相を進め、最終的
には図６の状態となって安定する。
【０００６】しかし、図８のように入力信号とＶＣＯ出
力信号の周波数が整数倍となる場合でも、位相比較器１
の“１”と“０”の比率が等しくなり、ＰＬＬ回路が安
定してしまう。これを一般にフォールスロックと云い、
位相比較器を用いた場合の欠点であった。
力信号の周波数が整数倍となる場合でも、位相比較器１
の“１”と“０”の比率が等しくなり、ＰＬＬ回路が安
定してしまう。これを一般にフォールスロックと云い、
位相比較器を用いた場合の欠点であった。
【０００７】これに対し改良された、図９に示す周波数
位相比較器は、単に位相を比較するだけでなく、周波数
をも比較して、上記のフォールスロックを防ぐ機能を有
している。図９中のの部分は各入力とリセット信号Ｉ
を比較する回路であり、，の部分は入力信号が
“１”となったことを記憶する回路であり、はリセッ
ト回路である。また、Ａ〜Ｉは信号、４は２入力ＮＡＮ
Ｄ回路、５は３入力ＮＡＮＤ回路、６はインバータ、７
は４入力ＮＡＮＤ回路である。
位相比較器は、単に位相を比較するだけでなく、周波数
をも比較して、上記のフォールスロックを防ぐ機能を有
している。図９中のの部分は各入力とリセット信号Ｉ
を比較する回路であり、，の部分は入力信号が
“１”となったことを記憶する回路であり、はリセッ
ト回路である。また、Ａ〜Ｉは信号、４は２入力ＮＡＮ
Ｄ回路、５は３入力ＮＡＮＤ回路、６はインバータ、７
は４入力ＮＡＮＤ回路である。
【０００８】この周波数位相比較器のタイミングチャー
トを図１０，図１１に示す。Ｔ１は引き込み時、Ｔ４は
ＶＣＯ出力の入力信号の２倍の周波数の時、およびＴ２
はデータ伝送信号を入力した時を表わすものである。図
１０のＴ１時のように、ＶＣＯの出力が“０”から
“１”に変化すると、信号Ａが“０”となり、これによ
りの記憶回路の信号Ｃが“１”、信号Ｄが“０”に変
化し、ＶＣＯ出力が“１”になったことを記憶する。同
様の手順で、入力信号が“０”から“１”に変化する
と、の比較回路の信号Ｅが“０”、信号Ｇが“１”に
変化し、の記憶回路のＨが“０”となる。
トを図１０，図１１に示す。Ｔ１は引き込み時、Ｔ４は
ＶＣＯ出力の入力信号の２倍の周波数の時、およびＴ２
はデータ伝送信号を入力した時を表わすものである。図
１０のＴ１時のように、ＶＣＯの出力が“０”から
“１”に変化すると、信号Ａが“０”となり、これによ
りの記憶回路の信号Ｃが“１”、信号Ｄが“０”に変
化し、ＶＣＯ出力が“１”になったことを記憶する。同
様の手順で、入力信号が“０”から“１”に変化する
と、の比較回路の信号Ｅが“０”、信号Ｇが“１”に
変化し、の記憶回路のＨが“０”となる。
【０００９】次に、ＶＣＯ出力が“１”から“０”に変
化すると、信号Ａが“１”となり、信号Ｂが“０”にな
り、ＤＯＷＮ信号が“１”になる。また、これと同様
に、入力信号が“１”から“０”に変化すると、信号Ｅ
が“１”となり信号Ａ，Ｃ，Ｅ，Ｇが“１”であるため
に、のリセット回路であるＮＡＮＤ回路によりリセッ
ト信号Ｉが“０”となる。これにより、，の記憶回
路がリセットされ、信号Ｂが“１”となり、ＤＯＷＮ信
号が“０”に戻る。このようにして、ＶＣＯ出力と入力
信号の立ち下りエッジの差を本周波数位相比較器の回路
は出力し、ＶＣＯ出力と入力信号の立ち下りエッジが一
致（位相が一致）した場合は、ＵＰ信号およびＤＯＷＮ
信号は出力されず、安定状態となり、同期する。
化すると、信号Ａが“１”となり、信号Ｂが“０”にな
り、ＤＯＷＮ信号が“１”になる。また、これと同様
に、入力信号が“１”から“０”に変化すると、信号Ｅ
が“１”となり信号Ａ，Ｃ，Ｅ，Ｇが“１”であるため
に、のリセット回路であるＮＡＮＤ回路によりリセッ
ト信号Ｉが“０”となる。これにより、，の記憶回
路がリセットされ、信号Ｂが“１”となり、ＤＯＷＮ信
号が“０”に戻る。このようにして、ＶＣＯ出力と入力
信号の立ち下りエッジの差を本周波数位相比較器の回路
は出力し、ＶＣＯ出力と入力信号の立ち下りエッジが一
致（位相が一致）した場合は、ＵＰ信号およびＤＯＷＮ
信号は出力されず、安定状態となり、同期する。
【００１０】また、入力信号とＶＣＯ出力の周波数が整
数倍の場合でも、図１０のＴ４のように、位相差が大き
く出力される。これはの記憶回路において、リセット
信号Ｉが“０”となるまで信号Ｃを“１”に保つため
に、信号Ｂが“０”、ＤＯＷＮ信号が“１”となり続
け、通常よりも長い期間ＤＯＷＮ信号が出力され、ルー
プフィルタの出力電圧を下げ、ＶＣＯの周波数を通常よ
りも大きく変え、前述のようなフォールスロックを防ぐ
働きをする。そこで、入力信号立ち上りエッジで信号Ｅ
が“１”から“０”へ変化し、これにより信号Ｇが
“０”から“１”へ変化するので、信号Ｅ，Ｇがこの時
同時に“１”とはならず、そのためリセット信号Ｉは
“０”とはならない。このように、周波数位相比較器で
は、ＸＯＲ位相比較器では不可能であった周波数差も検
出することができるという利点がある。
数倍の場合でも、図１０のＴ４のように、位相差が大き
く出力される。これはの記憶回路において、リセット
信号Ｉが“０”となるまで信号Ｃを“１”に保つため
に、信号Ｂが“０”、ＤＯＷＮ信号が“１”となり続
け、通常よりも長い期間ＤＯＷＮ信号が出力され、ルー
プフィルタの出力電圧を下げ、ＶＣＯの周波数を通常よ
りも大きく変え、前述のようなフォールスロックを防ぐ
働きをする。そこで、入力信号立ち上りエッジで信号Ｅ
が“１”から“０”へ変化し、これにより信号Ｇが
“０”から“１”へ変化するので、信号Ｅ，Ｇがこの時
同時に“１”とはならず、そのためリセット信号Ｉは
“０”とはならない。このように、周波数位相比較器で
は、ＸＯＲ位相比較器では不可能であった周波数差も検
出することができるという利点がある。
【００１１】しかしながら、データ伝送におけるＲＴＺ
伝送信号では、図１１のように、データ値“１”の時
に、“０”→“１”→“０”のパルスであり、データ値
“０”の時は１ｂｉｔ間“０”で変化しないために、上
記の従来の周波数位相比較器を用いると、本来同期した
状態でも、フォールスロック状態として判断して、ＵＰ
信号もしくはＤＯＷＮ信号を出力し、同期からはずれて
しまう（脱ロックと称する）。
伝送信号では、図１１のように、データ値“１”の時
に、“０”→“１”→“０”のパルスであり、データ値
“０”の時は１ｂｉｔ間“０”で変化しないために、上
記の従来の周波数位相比較器を用いると、本来同期した
状態でも、フォールスロック状態として判断して、ＵＰ
信号もしくはＤＯＷＮ信号を出力し、同期からはずれて
しまう（脱ロックと称する）。
【００１２】このため、データ伝送では図９の周波数位
相比較器は用いることができず、図１２のような入力信
号が存在する時のみ位相を比較する位相比較器を用いて
いた。この回路は、ＡＮＤ回路８とＸＯＲ回路９とから
構成され、図１３のように入力信号が“１”の時のみ位
相を比較するので、入力信号のデータ値が“０”の時に
は位相比較を行わず、同期を保つことが可能であるが、
周波数比較が行われないので、入力信号とＶＣＯ出力信
号の周波数が整数となる場合は、前述のＸＯＲ位相比較
と同様に図１４のようにフォールスロックを起こしてし
まう。このためフォールスロック対策として、図１５の
ようにＰＬＬ回路の中心周波数を同じ周波数でするよう
に、中心周波数調整回路１１および周波数補正回路１２
を用い、ループフィルタ２とＶＣＯ３間に接続した加算
器１０を介して合わせ込んでいた。
相比較器は用いることができず、図１２のような入力信
号が存在する時のみ位相を比較する位相比較器を用いて
いた。この回路は、ＡＮＤ回路８とＸＯＲ回路９とから
構成され、図１３のように入力信号が“１”の時のみ位
相を比較するので、入力信号のデータ値が“０”の時に
は位相比較を行わず、同期を保つことが可能であるが、
周波数比較が行われないので、入力信号とＶＣＯ出力信
号の周波数が整数となる場合は、前述のＸＯＲ位相比較
と同様に図１４のようにフォールスロックを起こしてし
まう。このためフォールスロック対策として、図１５の
ようにＰＬＬ回路の中心周波数を同じ周波数でするよう
に、中心周波数調整回路１１および周波数補正回路１２
を用い、ループフィルタ２とＶＣＯ３間に接続した加算
器１０を介して合わせ込んでいた。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
図１５に示すような従来のＰＬＬ回路では、前者の中心
周波数調整回路は調整後の装置環境変化により中心周波
数がずれてしまうと云う問題があり、また後者の周波数
補正回路は回路規模が大きくて消費電力に関しても不利
であったという解決すべき課題があった。
図１５に示すような従来のＰＬＬ回路では、前者の中心
周波数調整回路は調整後の装置環境変化により中心周波
数がずれてしまうと云う問題があり、また後者の周波数
補正回路は回路規模が大きくて消費電力に関しても不利
であったという解決すべき課題があった。
【００１４】そこで、本発明は、以上の点に鑑み、中心
周波数調整回路や周波数補正回路を不要にした比較的簡
単な論理回路により構成し、かつ位相比較だけでなくあ
る程度の周波数比較を行うことにより、データ伝送信号
に対しても処理でき、フォールスロックを起こさないよ
うにした主としてデジタル伝送用クロック抽出ＰＬＬ回
路に用いられる位相比較器を提供することを目的とす
る。
周波数調整回路や周波数補正回路を不要にした比較的簡
単な論理回路により構成し、かつ位相比較だけでなくあ
る程度の周波数比較を行うことにより、データ伝送信号
に対しても処理でき、フォールスロックを起こさないよ
うにした主としてデジタル伝送用クロック抽出ＰＬＬ回
路に用いられる位相比較器を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、セットリセットフリップフロップからな
り入力信号とリセット信号の立ち下りエッジの差を検出
して負出力を第１の位相差として出力する第１の位相差
出力回路と、セットリセットフリップフロップからなり
前記入力信号が前記リセット信号が発生する前に立ち上
ったことを記憶し、正出力として出力する第１の記憶回
路と、セットリセットフリップフロップからなり電圧制
御形発振器のＶＣＯ出力と前記リセット信号の立ち下り
エッジの差を検出して負出力を第２の位相差として出力
する第２の位相差出力回路と、セットリセットフリップ
フロップからなり前記ＶＣＯ出力が前記リセット信号が
発生する前に立ち上ったことを記憶し、正出力として出
力する第２の記憶回路と、前記第１の位相差出力回路、
前記第２の位相差出力回路および前記第２の記憶回路の
それぞれの正出力のＮＡＮＤ論理を取ることにより前記
リセット信号を発生するリセット回路と、負出力である
前記第１の位相差を反転して、これをＰＬＬ回路の位相
を進ませるためのＵＰ信号として出力する第１のインバ
ータ回路と、負出力である前記第２の位相差を反転し
て、これをＰＬＬ回路の位相を遅らせるためのＤＯＷＮ
信号として出力する第２のインバータ回路とを有するこ
とを特徴とする。
め、本発明は、セットリセットフリップフロップからな
り入力信号とリセット信号の立ち下りエッジの差を検出
して負出力を第１の位相差として出力する第１の位相差
出力回路と、セットリセットフリップフロップからなり
前記入力信号が前記リセット信号が発生する前に立ち上
ったことを記憶し、正出力として出力する第１の記憶回
路と、セットリセットフリップフロップからなり電圧制
御形発振器のＶＣＯ出力と前記リセット信号の立ち下り
エッジの差を検出して負出力を第２の位相差として出力
する第２の位相差出力回路と、セットリセットフリップ
フロップからなり前記ＶＣＯ出力が前記リセット信号が
発生する前に立ち上ったことを記憶し、正出力として出
力する第２の記憶回路と、前記第１の位相差出力回路、
前記第２の位相差出力回路および前記第２の記憶回路の
それぞれの正出力のＮＡＮＤ論理を取ることにより前記
リセット信号を発生するリセット回路と、負出力である
前記第１の位相差を反転して、これをＰＬＬ回路の位相
を進ませるためのＵＰ信号として出力する第１のインバ
ータ回路と、負出力である前記第２の位相差を反転し
て、これをＰＬＬ回路の位相を遅らせるためのＤＯＷＮ
信号として出力する第２のインバータ回路とを有するこ
とを特徴とする。
【００１６】また、本発明はその一形態として、前記第
１の位相差出力回路の正出力が前記第１の記憶回路のセ
ット入力に接続し、前記第１の記憶回路の正出力が前記
第１の位相差出力回路のリセット入力に接続し、前記第
２の位相差出力回路の正出力が前記第２の記憶回路のセ
ット入力に接続し、前記第２の記憶回路の正出力が前記
第２の位相差出力回路のリセット入力に接続しているこ
とを特徴とすることができる。
１の位相差出力回路の正出力が前記第１の記憶回路のセ
ット入力に接続し、前記第１の記憶回路の正出力が前記
第１の位相差出力回路のリセット入力に接続し、前記第
２の位相差出力回路の正出力が前記第２の記憶回路のセ
ット入力に接続し、前記第２の記憶回路の正出力が前記
第２の位相差出力回路のリセット入力に接続しているこ
とを特徴とすることができる。
【００１７】また、本発明は他の形態として、前記第
１、第２の位相差出力回路と前記第１、第２の記憶回路
はそれぞれ論理レベル“０”を入力するとセットもしく
はリセットすることができるセットリセットフリップフ
ロップ回路であることを特徴とすることができる。
１、第２の位相差出力回路と前記第１、第２の記憶回路
はそれぞれ論理レベル“０”を入力するとセットもしく
はリセットすることができるセットリセットフリップフ
ロップ回路であることを特徴とすることができる。
【００１８】
【作用】本発明では、入力信号に対する記憶回路である
ＲＳ−ＦＦの正出力をリセット回路に接続しないこと
で、位相比較を立ち下りエッジにて行い、ＵＰ信号とＤ
ＯＷＮ信号の差を取ることをやめ、入力データが“０”
の時には位相比較をせず、入力データが“１”の時のみ
位相比較を行い、かつ入力信号が“１”の期間中に抽出
クロックが“１”とならない場合には、次の抽出クロッ
クの立ち下りエッジまで位相差をして出力し続ける。こ
れにより、周波数差を検知し、ＰＬＬ回路をフォールス
ロックから脱出させる。従って、本発明によればデジタ
ル伝送において、フォールスロックしないＰＬＬ回路を
周波数調整回路および周波数補正回路等を用いずに実現
することが可能となる。
ＲＳ−ＦＦの正出力をリセット回路に接続しないこと
で、位相比較を立ち下りエッジにて行い、ＵＰ信号とＤ
ＯＷＮ信号の差を取ることをやめ、入力データが“０”
の時には位相比較をせず、入力データが“１”の時のみ
位相比較を行い、かつ入力信号が“１”の期間中に抽出
クロックが“１”とならない場合には、次の抽出クロッ
クの立ち下りエッジまで位相差をして出力し続ける。こ
れにより、周波数差を検知し、ＰＬＬ回路をフォールス
ロックから脱出させる。従って、本発明によればデジタ
ル伝送において、フォールスロックしないＰＬＬ回路を
周波数調整回路および周波数補正回路等を用いずに実現
することが可能となる。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２０】図１は本発明の一実施例の位相比較器の回
路構成を示す。ここで、，，およびは論理レベ
ル“０”を入力するとセットもしくはリセットすること
ができるセットリセットフリップ・フロップ回路（以
後、ＲＳ−ＦＦと称する）である。ＲＳ−ＦＦは入力
信号とリセット信号Ｉの立ち下りエッジの差を検出し位
相差Ｆとして出力する第１位相差同回路であり、ＲＳ−
ＦＦは入力信号がリセット信号Ｉが発生する前に立ち
上ったことを記憶する第１記録回路であり、ＲＳ−ＦＦ
はＶＣＯ出力とリセット信号Ｉの立ち下りエッジの差
を検出し位相差Ｂとして出力する第２位相差出力回路で
あり、ＲＳ−ＦＦはＶＣＯ出力がリセット信号Ｉが発
生する前に、立ち上ったことを記憶する第２記録回路で
ある。また、はＲＳ−ＦＦ，，の正出力Ｅ，
Ａ，ＣのＮＡＮＤ論理を取ることにより、リセット信号
Ｉ（論理値“０”）を発生するリセット回路であり、３
入力ＮＡＮＤ回路５からなる。
路構成を示す。ここで、，，およびは論理レベ
ル“０”を入力するとセットもしくはリセットすること
ができるセットリセットフリップ・フロップ回路（以
後、ＲＳ−ＦＦと称する）である。ＲＳ−ＦＦは入力
信号とリセット信号Ｉの立ち下りエッジの差を検出し位
相差Ｆとして出力する第１位相差同回路であり、ＲＳ−
ＦＦは入力信号がリセット信号Ｉが発生する前に立ち
上ったことを記憶する第１記録回路であり、ＲＳ−ＦＦ
はＶＣＯ出力とリセット信号Ｉの立ち下りエッジの差
を検出し位相差Ｂとして出力する第２位相差出力回路で
あり、ＲＳ−ＦＦはＶＣＯ出力がリセット信号Ｉが発
生する前に、立ち上ったことを記憶する第２記録回路で
ある。また、はＲＳ−ＦＦ，，の正出力Ｅ，
Ａ，ＣのＮＡＮＤ論理を取ることにより、リセット信号
Ｉ（論理値“０”）を発生するリセット回路であり、３
入力ＮＡＮＤ回路５からなる。
【００２１】ＲＳ−ＦＦは、２入力ＮＡＮＤ回路４と
３入力ＮＡＮＤ回路５とから構成され、そのセット入力
に入力信号を接続し、そのリセット入力にＲＳ−ＦＦ
の正出力Ｇおよびリセット信号ＩのＡＮＤ信号を入力す
る。ＲＳ−ＦＦは一対の２入力ＮＡＮＤ回路４から構
成され、そのセット入力にＲＳ−ＦＦの正出力Ｅを入
力し、そのリセット入力にリセット信号Ｉを接続する。
ＲＳ−ＦＦは２入力ＮＡＮＤ回路４と３入力ＮＡＮＤ
回路５とから構成され、そのセット入力にＶＣＯ出力を
接続し、そのリセット入力にＲＳ−ＦＦの正出力Ｃお
よびリセット信号ＩのＡＮＤ信号を入力する。ＲＳ−Ｆ
Ｆは一対の２入力ＮＡＮＤ回路４から構成され、その
セット入力にＲＳ−ＦＦの正出力Ａを接続し、そのリ
セット入力にリセット信号を接続している。６はそれぞ
れ位相差をＲＳ−ＦＦの負出力ＦおよびＲＳ−ＦＦ
の負出力Ｂの負論理を取って出力するインバータであ
る。これらインバータ６により、ＲＳ−ＦＦの負出力
ＦはＰＬＬ回路の位相を進ませるためのＵＰ信号とな
り、ＲＳ−ＦＦの負出力ＢはＰＬＬの位相を遅らせる
ためのＤＯＷＮ信号となる。
３入力ＮＡＮＤ回路５とから構成され、そのセット入力
に入力信号を接続し、そのリセット入力にＲＳ−ＦＦ
の正出力Ｇおよびリセット信号ＩのＡＮＤ信号を入力す
る。ＲＳ−ＦＦは一対の２入力ＮＡＮＤ回路４から構
成され、そのセット入力にＲＳ−ＦＦの正出力Ｅを入
力し、そのリセット入力にリセット信号Ｉを接続する。
ＲＳ−ＦＦは２入力ＮＡＮＤ回路４と３入力ＮＡＮＤ
回路５とから構成され、そのセット入力にＶＣＯ出力を
接続し、そのリセット入力にＲＳ−ＦＦの正出力Ｃお
よびリセット信号ＩのＡＮＤ信号を入力する。ＲＳ−Ｆ
Ｆは一対の２入力ＮＡＮＤ回路４から構成され、その
セット入力にＲＳ−ＦＦの正出力Ａを接続し、そのリ
セット入力にリセット信号を接続している。６はそれぞ
れ位相差をＲＳ−ＦＦの負出力ＦおよびＲＳ−ＦＦ
の負出力Ｂの負論理を取って出力するインバータであ
る。これらインバータ６により、ＲＳ−ＦＦの負出力
ＦはＰＬＬ回路の位相を進ませるためのＵＰ信号とな
り、ＲＳ−ＦＦの負出力ＢはＰＬＬの位相を遅らせる
ためのＤＯＷＮ信号となる。
【００２２】なお、本実施例の回路を図９の従来例の回
路と比べて見ると、本実施例はＲＳ−ＦＦの正出力Ｇ
をリセット回路に入力しないという点が異なる。
路と比べて見ると、本実施例はＲＳ−ＦＦの正出力Ｇ
をリセット回路に入力しないという点が異なる。
【００２３】上記のように、ＲＳ−ＦＦ，の正出力
Ｇ，ＣをＲＳ−ＦＦ，のリセット入力に接続してい
るので、それぞれ入力信号、ＶＣＯ出力信号の立ち上り
でＲＳ−ＦＦ，の正出力Ｇ，Ｃの論理値が“１”と
なり、ＲＳ−ＦＦ，のリセットを解除し、また入力
信号、ＶＣＯ出力の立ち下りでＲＳ−ＦＦ，の負出
力Ｆ，ＢによりＵＰ信号およびＤＯＷＮ信号を発生し、
これら信号をリセット信号Ｉが論理値“０”となるまで
出力し続ける。このように立ち下り位相比較器として機
能する。
Ｇ，ＣをＲＳ−ＦＦ，のリセット入力に接続してい
るので、それぞれ入力信号、ＶＣＯ出力信号の立ち上り
でＲＳ−ＦＦ，の正出力Ｇ，Ｃの論理値が“１”と
なり、ＲＳ−ＦＦ，のリセットを解除し、また入力
信号、ＶＣＯ出力の立ち下りでＲＳ−ＦＦ，の負出
力Ｆ，ＢによりＵＰ信号およびＤＯＷＮ信号を発生し、
これら信号をリセット信号Ｉが論理値“０”となるまで
出力し続ける。このように立ち下り位相比較器として機
能する。
【００２４】また、リセット信号ＩはＲＳ−ＦＦ，
の正出力Ｅ，ＡのＮＡＮＤ論理を取っているので、入力
信号，ＶＣＯ信号の両信号が論理値“０”となった時
に、発生する本リセット信号Ｉを用いると、立ち下りエ
ッジの位相比較器となる。
の正出力Ｅ，ＡのＮＡＮＤ論理を取っているので、入力
信号，ＶＣＯ信号の両信号が論理値“０”となった時
に、発生する本リセット信号Ｉを用いると、立ち下りエ
ッジの位相比較器となる。
【００２５】さらに、ＲＳ−ＦＦがＶＣＯ出力の立ち
上りを記憶しているので、リセット信号ＩとしてＲＳ−
ＦＦ，，の正出力Ｅ，Ａ，ＣのＮＡＮＤ論理を取
ることで、入力信号がＶＣＯ出力の整数倍となるような
時でも、ＵＰ信号が出力されると、ＶＣＯ出力の立ち下
りエッジが発生するまで、ＵＰ信号を発生し続けるとい
う周波数比較の機能も有する。
上りを記憶しているので、リセット信号ＩとしてＲＳ−
ＦＦ，，の正出力Ｅ，Ａ，ＣのＮＡＮＤ論理を取
ることで、入力信号がＶＣＯ出力の整数倍となるような
時でも、ＵＰ信号が出力されると、ＶＣＯ出力の立ち下
りエッジが発生するまで、ＵＰ信号を発生し続けるとい
う周波数比較の機能も有する。
【００２６】さらに、ＲＳ−ＦＦの正出力Ｇをのリ
セット信号論理に加えないので、ＲＴＺ信号のデータ値
“０”の時に、入力信号を１ｂｉｔ期間中論理値“０”
のまま変化しないが、この入力信号中にＶＣＯ出力が立
ち下がった時にはリセット信号Ｉを発生し、位相比較を
行わない回路となる。
セット信号論理に加えないので、ＲＴＺ信号のデータ値
“０”の時に、入力信号を１ｂｉｔ期間中論理値“０”
のまま変化しないが、この入力信号中にＶＣＯ出力が立
ち下がった時にはリセット信号Ｉを発生し、位相比較を
行わない回路となる。
【００２７】このように、本実施例では、ＲＴＺのデー
タ伝送用ＰＬＬ回路の位相比較器として、入力信号のＲ
ＴＺ信号のデータ値が“０”の時は位相比較をせずに、
入力信号のデータ値“１”の時には位相比較をし、さら
に入力信号がＶＣＯ出力の整数倍の時でも位相比較を可
能とするので、後述のようにフォールスロックを起こさ
ない、あるいはフォールスロックから容易に脱出すると
いう利点を有する。
タ伝送用ＰＬＬ回路の位相比較器として、入力信号のＲ
ＴＺ信号のデータ値が“０”の時は位相比較をせずに、
入力信号のデータ値“１”の時には位相比較をし、さら
に入力信号がＶＣＯ出力の整数倍の時でも位相比較を可
能とするので、後述のようにフォールスロックを起こさ
ない、あるいはフォールスロックから容易に脱出すると
いう利点を有する。
【００２８】さらに、図２，図３および図４のタイミン
グチャートを参照して本実施例の動作を詳述する。図２
〜図４中、Ｔ１は位相引き込み時、Ｔ２は同期時、Ｔ３
はＶＣＯ出力が入力信号の半分の周期の時、Ｔ４および
Ｔ５はそれぞれＶＣＯ出力が入力信号の２倍の周期の時
とする。
グチャートを参照して本実施例の動作を詳述する。図２
〜図４中、Ｔ１は位相引き込み時、Ｔ２は同期時、Ｔ３
はＶＣＯ出力が入力信号の半分の周期の時、Ｔ４および
Ｔ５はそれぞれＶＣＯ出力が入力信号の２倍の周期の時
とする。
【００２９】図１の本実施例の論理回路は上述のよう
に、入力信号に対する記憶回路であるＲＳ−ＦＦの信
号（正出力）Ｇをリセット回路である３入ＮＡＮＤ回
路５に入力していないので、図２のＴ２に示すように、
入力信号がデータ値“０”の場合には位相比較を行わ
ず、また図２のＴ１のように通常の位相引き込み時は図
９の従来例の周波数位相比較器と同じ動作（図１０参
照）となる。また、図３のＴ３のように、入力信号の周
波数がＶＣＯ出力の周波数よりも速い場合にはＵＰ信号
が大きく出力され、フォールスロックを起こさない。
に、入力信号に対する記憶回路であるＲＳ−ＦＦの信
号（正出力）Ｇをリセット回路である３入ＮＡＮＤ回
路５に入力していないので、図２のＴ２に示すように、
入力信号がデータ値“０”の場合には位相比較を行わ
ず、また図２のＴ１のように通常の位相引き込み時は図
９の従来例の周波数位相比較器と同じ動作（図１０参
照）となる。また、図３のＴ３のように、入力信号の周
波数がＶＣＯ出力の周波数よりも速い場合にはＵＰ信号
が大きく出力され、フォールスロックを起こさない。
【００３０】しかし、図３のＴ４のように、ＶＣＯ出力
が入力信号の偶数倍であり、かつ入力信号の立ち上りエ
ッジがＶＣＯ出力の立ち下りエッジと重なる場合にの
み、フォールスロックを起こす。これは、周波数位相比
較器から見た場合、入力信号のデータ値が“０”である
場合と区別できないためである。しかし、ＶＣＯ出力が
入力信号の偶数倍であっても、入力信号の立ち上りエッ
ジがＶＣＯ出力の立ち下りエッジと重ならない場合に
は、図４のＴ５のようにＤＯＷＮ信号が大きく出力さ
れ、フォールスロックを起こさない。また、通常の伝送
データにはノイズが多く、そのため図３のＴ４の状態が
長期間続くことは考えにくく、最終的には図４の状態と
なり、フォールスロックから脱出することになる。
が入力信号の偶数倍であり、かつ入力信号の立ち上りエ
ッジがＶＣＯ出力の立ち下りエッジと重なる場合にの
み、フォールスロックを起こす。これは、周波数位相比
較器から見た場合、入力信号のデータ値が“０”である
場合と区別できないためである。しかし、ＶＣＯ出力が
入力信号の偶数倍であっても、入力信号の立ち上りエッ
ジがＶＣＯ出力の立ち下りエッジと重ならない場合に
は、図４のＴ５のようにＤＯＷＮ信号が大きく出力さ
れ、フォールスロックを起こさない。また、通常の伝送
データにはノイズが多く、そのため図３のＴ４の状態が
長期間続くことは考えにくく、最終的には図４の状態と
なり、フォールスロックから脱出することになる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
データ伝送用ＰＬＬ回路を中心周波数調整回路および周
波数補正回路を用いずに実現することができるという顕
著な効果が得られる。
データ伝送用ＰＬＬ回路を中心周波数調整回路および周
波数補正回路を用いずに実現することができるという顕
著な効果が得られる。
【図１】本発明の一実施例の周波数位相比較器の構成を
示す論理回路図である。
示す論理回路図である。
【図２】図１の本発明実施例の周波数位相比較器の位相
引き込み時Ｔ１と同期時Ｔ２の出力特性を示すタイミン
グチャートである。
引き込み時Ｔ１と同期時Ｔ２の出力特性を示すタイミン
グチャートである。
【図３】図１の本発明実施例の周波数位相比較器のＶＣ
Ｏ出力が入力信号の半分の周波数の時Ｔ３と、ＶＣＯ出
力が入力信号の２倍の周波数の時で入力信号の立ち上り
エッジがＶＣＯ出力の立ち下りエッジと重なる場合の時
Ｔ４の出力特性を示すタイミングチャートである。
Ｏ出力が入力信号の半分の周波数の時Ｔ３と、ＶＣＯ出
力が入力信号の２倍の周波数の時で入力信号の立ち上り
エッジがＶＣＯ出力の立ち下りエッジと重なる場合の時
Ｔ４の出力特性を示すタイミングチャートである。
【図４】図１の本発明実施例の周波数位相比較器のＶＣ
Ｏ出力が入力信号の２倍の周波数の時で入力信号の立ち
上りエッジがＶＣＯ出力の立ち下りエッジと重ならない
場合の時Ｔ５の出力特性を示すタイミングチャートであ
る。
Ｏ出力が入力信号の２倍の周波数の時で入力信号の立ち
上りエッジがＶＣＯ出力の立ち下りエッジと重ならない
場合の時Ｔ５の出力特性を示すタイミングチャートであ
る。
【図５】従来例の通常のＰＬＬ回路の概略構成を示すブ
ロック図である。
ロック図である。
【図６】従来のＸＯＲ位相比較器の周期時の出力特性を
示すタイミングチャートである。
示すタイミングチャートである。
【図７】従来のＸＯＲ位相比較器の位相引き込み時の出
力特性を示すタイミングチャートである。
力特性を示すタイミングチャートである。
【図８】従来のＸＯＲ位相比較器のフォールスロック時
の出力特性を示すタイミングチャートである。
の出力特性を示すタイミングチャートである。
【図９】従来例の周波数位相比較器の構成を示す論理回
路図である。
路図である。
【図１０】図９の従来例の周波数位相比較器の位相引き
込み時Ｔ１とＶＣＯ出力が入力信号の２倍の周波数の時
Ｔ４の出力特性を示すタイミングチャートである。
込み時Ｔ１とＶＣＯ出力が入力信号の２倍の周波数の時
Ｔ４の出力特性を示すタイミングチャートである。
【図１１】図９の従来例の周波数位相比較器のデータ伝
送信号を入力した時Ｔ２の出力特性を示すタイミングチ
ャートである。
送信号を入力した時Ｔ２の出力特性を示すタイミングチ
ャートである。
【図１２】従来例のクロック再生用ＰＬＬ回路の位相比
較器の構成を示す論理回路図である。
較器の構成を示す論理回路図である。
【図１３】図１２の従来の位相比較器の周期時の出力特
性を示すタイミングチャートである。
性を示すタイミングチャートである。
【図１４】図１２の従来の位相比較器のフォールスロッ
ク時の出力特性を示すタイミングチャートである。
ク時の出力特性を示すタイミングチャートである。
【図１５】従来例のデータ伝送用クロックリカバリー型
ＰＬＬ回路の構成を示すブロック図である。
ＰＬＬ回路の構成を示すブロック図である。
【符号の説明】 ＲＳ−ＦＦ（セットリセットフリップフロップ回
路）（第１位相差出力回路） ＲＳ−ＦＦ（第１記憶回路） ＲＳ−ＦＦ（第２位相差出力回路） ＲＳ−ＦＦ（第２記憶回路） リセット回路 比較回路 第２記録回路 第１記憶回路 リセット回路 １ 位相比較器 ２ ループフィルタ ３ 電圧制御形発振器（ＶＣＯ） ４ ２入力ＮＡＮＤ回路 ５ ３入力ＮＡＮＤ回路 ６ インバータ ７ ４入力ＮＡＮＤ回路 ８ ＡＮＤ回路 ９ 排他的論理回路（ＸＯＲ回路） １０ 加算器 １１ 中心周波数調整回路 １２ 周波数補正回路
路）（第１位相差出力回路） ＲＳ−ＦＦ（第１記憶回路） ＲＳ−ＦＦ（第２位相差出力回路） ＲＳ−ＦＦ（第２記憶回路） リセット回路 比較回路 第２記録回路 第１記憶回路 リセット回路 １ 位相比較器 ２ ループフィルタ ３ 電圧制御形発振器（ＶＣＯ） ４ ２入力ＮＡＮＤ回路 ５ ３入力ＮＡＮＤ回路 ６ インバータ ７ ４入力ＮＡＮＤ回路 ８ ＡＮＤ回路 ９ 排他的論理回路（ＸＯＲ回路） １０ 加算器 １１ 中心周波数調整回路 １２ 周波数補正回路
Claims (3)
- 【請求項１】 セットリセットフリップフロップからな
り入力信号とリセット信号の立ち下りエッジの差を検出
して負出力を第１の位相差として出力する第１の位相差
出力回路と、セットリセットフリップフロップからなり 前記入力信号
が前記リセット信号が発生する前に立ち上ったことを記
憶し、正出力として出力する第１の記憶回路と、セットリセットフリップフロップからなり 電圧制御形発
振器のＶＣＯ出力と前記リセット信号の立ち下りエッジ
の差を検出して負出力を第２の位相差として出力する第
２の位相差出力回路と、セットリセットフリップフロップからなり 前記ＶＣＯ出
力が前記リセット信号が発生する前に立ち上ったことを
記憶し、正出力として出力する第２の記憶回路と、 前記第１の位相差出力回路、前記第２の位相差出力回路
および前記第２の記憶回路のそれぞれの正出力のＮＡＮ
Ｄ論理を取ることにより前記リセット信号を発生するリ
セット回路と、 負出力である前記第１の位相差を反転して、これをＰＬ
Ｌ回路の位相を進ませるためのＵＰ信号として出力する
第１のインバータ回路と、 負出力である前記第２の位相差を反転して、これをＰＬ
Ｌ回路の位相を遅らせるためのＤＯＷＮ信号として出力
する第２のインバータ回路とを有することを特徴とする
位相比較器。 - 【請求項２】 前記第１の位相差出力回路の正出力が前
記第１の記憶回路のセット入力に接続し、前記第１の記
憶回路の正出力が前記第１の位相差出力回路のリセット
入力に接続し、前記第２の位相差出力回路の正出力が前
記第２の記憶回路のセット入力に接続し、前記第２の記
憶回路の正出力が前記第２の位相差出力回路のリセット
入力に接続していることを特徴とする請求項１に記載の
位相比較器。 - 【請求項３】 前記第１、第２の位相差出力回路と前記
第１、第２の記憶回路はそれぞれ論理レベル“０”を入
力するとセットもしくはリセットすることができるセッ
トリセットフリップフロップ回路であることを特徴とす
る請求項１または２に記載の位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29331993A JP3240229B2 (ja) | 1993-11-24 | 1993-11-24 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29331993A JP3240229B2 (ja) | 1993-11-24 | 1993-11-24 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147537A JPH07147537A (ja) | 1995-06-06 |
| JP3240229B2 true JP3240229B2 (ja) | 2001-12-17 |
Family
ID=17793297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29331993A Expired - Fee Related JP3240229B2 (ja) | 1993-11-24 | 1993-11-24 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240229B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1213840A1 (en) * | 2000-12-07 | 2002-06-12 | Nokia Corporation | Radio transceiver having a phase-locked loop circuit |
-
1993
- 1993-11-24 JP JP29331993A patent/JP3240229B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147537A (ja) | 1995-06-06 |
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