JP2919378B2 - Pll回路 - Google Patents
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【0001】
【発明の属する技術分野】本発明はPLL(フェーズロ
ックドループ)回路に関し、特に引き込み時間を改善す
るとともに、ジッタに対しても影響を受けにくいPLL
回路に関する。
ックドループ)回路に関し、特に引き込み時間を改善す
るとともに、ジッタに対しても影響を受けにくいPLL
回路に関する。
【0002】
【従来の技術】一般に、複数のLSIから構成されるシ
ステムにおいて、入力段のLSIは入力バッファを介し
て得られた入力信号をシステムクロックで同期化した
後、内部処理に使用し、また出力段のLSIは最終出力
信号をシステムクロックで同期化した後、出力バッファ
を介して次段のシステムを構成するLSIに送出してい
る。このとき、入力段のLSIと出力段のLSIでは、
LSI内部で構成するシステムクロックラインの違い
(すなわち、バッファ段数や配線負荷など)により、シ
ステムクロックの遅延時間が異なるため、入力段のLS
Iと出力段のLSI間でシステムクロックの位相がずれ
る現象(クロックスキュー)が起こることがある。この
クロックスキューが生じたときには、入力側から出力側
へ正確なデータを転送できないという問題を発生する。
ステムにおいて、入力段のLSIは入力バッファを介し
て得られた入力信号をシステムクロックで同期化した
後、内部処理に使用し、また出力段のLSIは最終出力
信号をシステムクロックで同期化した後、出力バッファ
を介して次段のシステムを構成するLSIに送出してい
る。このとき、入力段のLSIと出力段のLSIでは、
LSI内部で構成するシステムクロックラインの違い
(すなわち、バッファ段数や配線負荷など)により、シ
ステムクロックの遅延時間が異なるため、入力段のLS
Iと出力段のLSI間でシステムクロックの位相がずれ
る現象(クロックスキュー)が起こることがある。この
クロックスキューが生じたときには、入力側から出力側
へ正確なデータを転送できないという問題を発生する。
【0003】このようなクロックスキュー対策として、
すなわちシステム内部のカウンタなどを構成するフリッ
プフロップすべてを同じタイミングで一斉に動かすため
に、PLL回路が必要になる。しかも、PLL回路とし
て、高速なシステムクロックを使用する場合には、クロ
ックスキューを抑えるだけでなく、ジッタそのものを抑
制しなければならない。
すなわちシステム内部のカウンタなどを構成するフリッ
プフロップすべてを同じタイミングで一斉に動かすため
に、PLL回路が必要になる。しかも、PLL回路とし
て、高速なシステムクロックを使用する場合には、クロ
ックスキューを抑えるだけでなく、ジッタそのものを抑
制しなければならない。
【0004】この他にも、このようなPLL回路例とし
ては、特開平4−196715号公報に記載された回路
がある。この文献においては、ディジタルオーディオ機
器としてのCDプレーヤやディジタル・オーディオ・テ
ープレコーダ(DAT)あるいはBSチューナ等の間で
オーディオデータをディジタル処理する際、データとと
もに、システムクロック信号も同時にディジタル・オー
ディオ・インターフェース・フォーマットに載せて伝送
しているので、受信側でこのオーディオ信号をアナログ
再生するときには、PLL回路が必要になる。さらに、
高品位の音響信号として再生する場合には、PLL回路
で再生するクロック信号のジッタを出来る限り抑制し、
正確なクロック信号を得る必要がある。
ては、特開平4−196715号公報に記載された回路
がある。この文献においては、ディジタルオーディオ機
器としてのCDプレーヤやディジタル・オーディオ・テ
ープレコーダ(DAT)あるいはBSチューナ等の間で
オーディオデータをディジタル処理する際、データとと
もに、システムクロック信号も同時にディジタル・オー
ディオ・インターフェース・フォーマットに載せて伝送
しているので、受信側でこのオーディオ信号をアナログ
再生するときには、PLL回路が必要になる。さらに、
高品位の音響信号として再生する場合には、PLL回路
で再生するクロック信号のジッタを出来る限り抑制し、
正確なクロック信号を得る必要がある。
【0005】このように、従来のPLL回路は、システ
ムにおけるクロックスキュを抑える目的や、ディジタル
オーディオ機器において、再生クロック信号のジッタを
出来る限り抑制し、正確なクロック信号を得る目的など
に用いられている。
ムにおけるクロックスキュを抑える目的や、ディジタル
オーディオ機器において、再生クロック信号のジッタを
出来る限り抑制し、正確なクロック信号を得る目的など
に用いられている。
【0006】図10はかかる従来の一例を説明するため
のPLL回路のブロック図である。図10に示すよう
に、従来のPLL回路は、基準クロック信号RCLKと
出力クロック信号CLKを入力し、それらの位相を比較
して位相比較信号UDを出力する位相比較器11aと、
この位相比較信号UDを入力し、その誤差を判定してク
ロックセレクト信号SELを出力する誤差判定回路64
と、低速のクロックSCKおよび高速のクロックFCK
を入力し、誤差判定回路64からのクロックセレクト信
号SELによってクロック選択を行い、その結果をカウ
ント用のクロックCCLKとして出力するクロック選択
回路65と、位相比較器11aからの位相比較信号UD
に基いてクロック選択回路65より得られるカウント用
のクロックCCLKを計数し、その結果をカウント値C
OUとして出力するカウンタ回路13aと、カウント値
COUを制御電圧VCTに変換するD/A変換器14
と、この制御電圧VCTを入力して発振させることによ
り出力クロック信号CLKを得る電圧制御発振器(VC
O)15とを備えている。
のPLL回路のブロック図である。図10に示すよう
に、従来のPLL回路は、基準クロック信号RCLKと
出力クロック信号CLKを入力し、それらの位相を比較
して位相比較信号UDを出力する位相比較器11aと、
この位相比較信号UDを入力し、その誤差を判定してク
ロックセレクト信号SELを出力する誤差判定回路64
と、低速のクロックSCKおよび高速のクロックFCK
を入力し、誤差判定回路64からのクロックセレクト信
号SELによってクロック選択を行い、その結果をカウ
ント用のクロックCCLKとして出力するクロック選択
回路65と、位相比較器11aからの位相比較信号UD
に基いてクロック選択回路65より得られるカウント用
のクロックCCLKを計数し、その結果をカウント値C
OUとして出力するカウンタ回路13aと、カウント値
COUを制御電圧VCTに変換するD/A変換器14
と、この制御電圧VCTを入力して発振させることによ
り出力クロック信号CLKを得る電圧制御発振器(VC
O)15とを備えている。
【0007】このPLL回路の動作において、位相比較
器11aは入力される基準クロック信号RCLKと出力
クロック信号CLKの位相を比較し、位相誤差としての
位相比較信号UDを出力する。また、周波数の異るクロ
ックSCK,FCKを入力するクロック選択回路65
は、位相比較器11aの出力である位相比較信号UDを
判定する誤差判定回路64の判定結果、すなわちセレク
ト信号SELに応じ、位相差が大きい場合はより高速の
クロックFCKを選択し、逆に位相差が小さい場合はよ
り低速のクロックSCKを選択し、カウンタ回路13a
にその選択したクロックを供給する。ついで、カウンタ
回路13aは、位相比較器11aの出力UDが位相遅れ
を示す場合、すなわち入力信号である基準クロック信号
RCLKの位相に対して、出力信号である出力クロック
信号CLKの位相が遅れていることを示す場合には、カ
ウントアップ動作を行い、逆に入力信号の位相が出力信
号の位相よりも進んでいることを示す場合には、カウン
トダウン動作を行う。
器11aは入力される基準クロック信号RCLKと出力
クロック信号CLKの位相を比較し、位相誤差としての
位相比較信号UDを出力する。また、周波数の異るクロ
ックSCK,FCKを入力するクロック選択回路65
は、位相比較器11aの出力である位相比較信号UDを
判定する誤差判定回路64の判定結果、すなわちセレク
ト信号SELに応じ、位相差が大きい場合はより高速の
クロックFCKを選択し、逆に位相差が小さい場合はよ
り低速のクロックSCKを選択し、カウンタ回路13a
にその選択したクロックを供給する。ついで、カウンタ
回路13aは、位相比較器11aの出力UDが位相遅れ
を示す場合、すなわち入力信号である基準クロック信号
RCLKの位相に対して、出力信号である出力クロック
信号CLKの位相が遅れていることを示す場合には、カ
ウントアップ動作を行い、逆に入力信号の位相が出力信
号の位相よりも進んでいることを示す場合には、カウン
トダウン動作を行う。
【0008】さらに、D/A変換器14は、カウンタ回
路13aの出力COUをアナログ信号に変換し、VCO
15に制御電圧として供給する。このVCO15は、D
/A変換器14の出力電圧VCTに応じた周波数のクロ
ック信号CLKを出力する。しかも、このクロック信号
CLKは位相比較器11aに帰還されるので、全体回路
は閉ループを構成し、周波数および位相差に対する自動
制御を行っている。
路13aの出力COUをアナログ信号に変換し、VCO
15に制御電圧として供給する。このVCO15は、D
/A変換器14の出力電圧VCTに応じた周波数のクロ
ック信号CLKを出力する。しかも、このクロック信号
CLKは位相比較器11aに帰還されるので、全体回路
は閉ループを構成し、周波数および位相差に対する自動
制御を行っている。
【0009】図11は図10に示すカウンタの引き込み
過程を説明するためのタイミング図である。図11に示
すように、カウンタ回路13aに4ビットカウンタを用
いたときのPLL回路の引き込み時間、すなわちPLL
の出力クロックの位相が基準クロックの位相と合うまで
の時間を表している。
過程を説明するためのタイミング図である。図11に示
すように、カウンタ回路13aに4ビットカウンタを用
いたときのPLL回路の引き込み時間、すなわちPLL
の出力クロックの位相が基準クロックの位相と合うまで
の時間を表している。
【0010】まず、カウンタ回路13aのカウント値C
OUは0000と最小値をとり、したがってD/A変換
器14から出力される制御電圧VCTも低い状態を示し
ている。この場合、VCO15の出力クロック信号CL
Kの周波数は、基準クロックRCLKの周波数よりも幾
分低い状態にある。例えば、VCO15のカウント値に
対する分解能を1MHz/bitとすると、基準クロッ
クRCLKに対して出力クロック信号CLKは9MHz
から10MHz程度低くなる。この結果、位相比較器1
1aはクロックRCLKの位相に対応するカウント値の
目標値(点線表示)に向ってカウンタ回路13aのカウ
ント値COUが増えるようにUD信号をハイレベルにし
て出力する。そして、カウンタ回路13aはクロック選
択回路65からのCCLK信号の到来のたびにカウント
値を1つずつカウントアップしていく。
OUは0000と最小値をとり、したがってD/A変換
器14から出力される制御電圧VCTも低い状態を示し
ている。この場合、VCO15の出力クロック信号CL
Kの周波数は、基準クロックRCLKの周波数よりも幾
分低い状態にある。例えば、VCO15のカウント値に
対する分解能を1MHz/bitとすると、基準クロッ
クRCLKに対して出力クロック信号CLKは9MHz
から10MHz程度低くなる。この結果、位相比較器1
1aはクロックRCLKの位相に対応するカウント値の
目標値(点線表示)に向ってカウンタ回路13aのカウ
ント値COUが増えるようにUD信号をハイレベルにし
て出力する。そして、カウンタ回路13aはクロック選
択回路65からのCCLK信号の到来のたびにカウント
値を1つずつカウントアップしていく。
【0011】しかる後、カウント値がP点に達し目標値
を超えると、位相比較器11aはUD信号をローレベル
にして出力する。このカウント開始時点よりP点に達す
るまでの時間が引き込み時間となる。かかるUD信号の
状態がハイレベルからローレベルに変化すると、誤差判
定回路64とクロック選択回路65により、カウンタ回
路13aに対するCCLK信号は高速なクロックFCK
から低速なクロックSCKに切り替えられる。このよう
に、ロック状態(PLLの出力クロックと基準クロック
の位相が合っている状態)では、カウンタ回路13aは
目標値を挟んで1001と1010の2つのカウント値
の間を往復する。このカウント値の往復状態はジッタの
要因となる。
を超えると、位相比較器11aはUD信号をローレベル
にして出力する。このカウント開始時点よりP点に達す
るまでの時間が引き込み時間となる。かかるUD信号の
状態がハイレベルからローレベルに変化すると、誤差判
定回路64とクロック選択回路65により、カウンタ回
路13aに対するCCLK信号は高速なクロックFCK
から低速なクロックSCKに切り替えられる。このよう
に、ロック状態(PLLの出力クロックと基準クロック
の位相が合っている状態)では、カウンタ回路13aは
目標値を挟んで1001と1010の2つのカウント値
の間を往復する。このカウント値の往復状態はジッタの
要因となる。
【0012】
【発明が解決しようとする課題】上述した従来のPLL
回路は、システムにおいて高速なクロックを使用すると
き、PLL回路のジッタを出来るだけ抑えることで、ク
ロックスキューを小さくする必要がある。このような
時、従来のPLL回路では、カウンタ回路の出力ビット
数を増やしてD/A変換器の分解能を小さくすることに
より、出力クロック(CLK)の残留ジッタを減少させ
る手法がとられている。
回路は、システムにおいて高速なクロックを使用すると
き、PLL回路のジッタを出来るだけ抑えることで、ク
ロックスキューを小さくする必要がある。このような
時、従来のPLL回路では、カウンタ回路の出力ビット
数を増やしてD/A変換器の分解能を小さくすることに
より、出力クロック(CLK)の残留ジッタを減少させ
る手法がとられている。
【0013】しかし、この手法を採用したPLL回路で
は、カウンタ回路が立ち上がるまでの引き込み時間に長
時間を要するという問題がある。
は、カウンタ回路が立ち上がるまでの引き込み時間に長
時間を要するという問題がある。
【0014】その理由は、カウンタ回路のビット数を増
やすと、PLL回路をロック状態にするカウンタ回路の
カウント値が大きくなり、カウントそのものに時間がか
かってしまうからである。
やすと、PLL回路をロック状態にするカウンタ回路の
カウント値が大きくなり、カウントそのものに時間がか
かってしまうからである。
【0015】例えば、従来のPLL回路の場合、基準ク
ロック(RCLK)の周波数を100MHz、4ビット
カウンタ回路のカウント値に対するVCOの分解能を1
MHz/bitとすると、PLL回路のジッタは100
pS(ピコ秒)となる。例えば、カウンタ値が1ビット
変わると、クロック周波数が100MHzから99MH
zに変化する。このときの位相のずれは、100MHz
のときの1周期が10nS、99MHzのときの1周期
が10.1nSであるので、その差は100pSとな
る。
ロック(RCLK)の周波数を100MHz、4ビット
カウンタ回路のカウント値に対するVCOの分解能を1
MHz/bitとすると、PLL回路のジッタは100
pS(ピコ秒)となる。例えば、カウンタ値が1ビット
変わると、クロック周波数が100MHzから99MH
zに変化する。このときの位相のずれは、100MHz
のときの1周期が10nS、99MHzのときの1周期
が10.1nSであるので、その差は100pSとな
る。
【0016】これに対し、出力ビット数を1ビット増や
し、5ビットのカウンタ回路を使用するとしたとき、カ
ウント値に対するVCOの分解能は500KHz/bi
tとなり、PLL回路のジッタは50pSとなるので、
出力クロック(CLK)の残留ジッタを半分にすること
ができる。しかしながら、カウンタ回路のビット数が4
ビットで且つカウント値が1000でロック状態になる
PLL回路において、カウンタ回路のビット数を1ビッ
ト増やして5ビットにすると、PLL回路がロック状態
になるカウント値は10000となり、4ビットと5ビ
ットのときのPLLがロック状態になるカウント値は2
倍になるので、引き込み時間も2倍になってしまう。
し、5ビットのカウンタ回路を使用するとしたとき、カ
ウント値に対するVCOの分解能は500KHz/bi
tとなり、PLL回路のジッタは50pSとなるので、
出力クロック(CLK)の残留ジッタを半分にすること
ができる。しかしながら、カウンタ回路のビット数が4
ビットで且つカウント値が1000でロック状態になる
PLL回路において、カウンタ回路のビット数を1ビッ
ト増やして5ビットにすると、PLL回路がロック状態
になるカウント値は10000となり、4ビットと5ビ
ットのときのPLLがロック状態になるカウント値は2
倍になるので、引き込み時間も2倍になってしまう。
【0017】また、上述した従来のPLL回路におい
て、カウンタ回路の出力ビット数を増やし、D/A変換
器の分解能を小さくして出力クロック(CLK)の残留
ジッタを減少させると、引き込み時間に長時間かかるこ
とは、前述したとおりである。この引き込み時間の長大
化を防ぐために、PLL回路がロック状態になるまでの
間、カウンタ回路のクロック周波数を高くすることによ
り、高速カウントを行っているが、このクロック周波数
を高くすることにも限界があり、そのため引き込み時間
を短縮することにも制限があるという問題がある。
て、カウンタ回路の出力ビット数を増やし、D/A変換
器の分解能を小さくして出力クロック(CLK)の残留
ジッタを減少させると、引き込み時間に長時間かかるこ
とは、前述したとおりである。この引き込み時間の長大
化を防ぐために、PLL回路がロック状態になるまでの
間、カウンタ回路のクロック周波数を高くすることによ
り、高速カウントを行っているが、このクロック周波数
を高くすることにも限界があり、そのため引き込み時間
を短縮することにも制限があるという問題がある。
【0018】例えば、カウンタ回路の出力ビット数を1
ビット増やす前と比べて、引き込み時間を同じにするた
めには、カウンタ回路のクロック周波数を2倍にしなけ
ればならない。しかしながら、このような手法は、使用
するデバイスに依存したクロック周波数以上に動作周波
数を上げられないため、引き込み時間の改善に制限が生
じてくる。
ビット増やす前と比べて、引き込み時間を同じにするた
めには、カウンタ回路のクロック周波数を2倍にしなけ
ればならない。しかしながら、このような手法は、使用
するデバイスに依存したクロック周波数以上に動作周波
数を上げられないため、引き込み時間の改善に制限が生
じてくる。
【0019】その理由は、カウンタ回路のクロック周波
数を高くしていくと、カウンタ回路の演算処理が終らな
い内に、次のクロックが入力されてしまい、カウンタ回
路を構成する素子、例えば複数のフリップフロップのセ
ットアップ時間を満足させることができず、これらフリ
ップフロップが誤ったデータを読み込み、カウンタ回路
そのものが誤動作してしまうからである。具体的に、カ
ウンタ回路の演算処理時間を8nS、フリップフロップ
のセットアップ時間を2nS必要とするデバイスにおい
ては、カウンタ回路のクロック周波数を100MHz以
上に高くする(高速にする)と、誤動作してしまう。要
するに、カウンタ回路のクロック周波数を100MHz
以上に高速にした場合には、引き込み時間の改善を図る
ことができないという制限がでてくる。
数を高くしていくと、カウンタ回路の演算処理が終らな
い内に、次のクロックが入力されてしまい、カウンタ回
路を構成する素子、例えば複数のフリップフロップのセ
ットアップ時間を満足させることができず、これらフリ
ップフロップが誤ったデータを読み込み、カウンタ回路
そのものが誤動作してしまうからである。具体的に、カ
ウンタ回路の演算処理時間を8nS、フリップフロップ
のセットアップ時間を2nS必要とするデバイスにおい
ては、カウンタ回路のクロック周波数を100MHz以
上に高くする(高速にする)と、誤動作してしまう。要
するに、カウンタ回路のクロック周波数を100MHz
以上に高速にした場合には、引き込み時間の改善を図る
ことができないという制限がでてくる。
【0020】本発明の目的は、かかる出力クロックを安
定に、早く供給するために、カウンタ回路の引き込み時
間を短縮し、ジッタによっても影響を及ぼされないよう
なPLL回路を提供することにある。
定に、早く供給するために、カウンタ回路の引き込み時
間を短縮し、ジッタによっても影響を及ぼされないよう
なPLL回路を提供することにある。
【0021】
【課題を解決するための手段】本発明のPLL回路は、
基準クロック信号および出力クロック信号の位相を比較
して同期したときに位相同期信号を出力し且つ前記位相
の進みあるいは遅れを表わす位相比較信号を出力するた
めに、共にハイレベルをデータ入力し、前記基準クロッ
ク信号および前記出力クロック信号をそれぞれ制御クロ
ックとして入力する2つのフリップフロップと,前記2
つのフリップフロップの各出力に基いて論理ゲート信号
を作成する論理ゲート素子と,前記論理ゲート素子の出
力によりセット/リセットされ、前記位相比較信号およ
び前記位相同期信号を作成する複数のRS−ラッチとで
構成した位相比較器と、前記位相比較器からの前記位相
同期信号および同期タイミングを読み出すための復帰信
号を入力し、カウント値を保持するタイミングを調整す
るための保持信号を出力するタイミング調整回路と、不
揮発性RAMを備え、カウント用クロック信号を計数す
るにあたり、前記復帰信号により前記不揮発性RAMか
らカウント値を読み出してイニシャライズし、前記位相
比較信号により計数を行うとともに、前記保持信号によ
り計数した結果を前記不揮発性RAMに保持するカウン
タ回路と、前記カウンタ回路から出力されるカウント値
をアナログ電圧に変換するD/A変換器と、前記D/A
変換器から出力された前記アナログ電圧を制御電圧とし
て入力し、前記出力クロック信号を出力する電圧制御発
振器とを有して構成される。
基準クロック信号および出力クロック信号の位相を比較
して同期したときに位相同期信号を出力し且つ前記位相
の進みあるいは遅れを表わす位相比較信号を出力するた
めに、共にハイレベルをデータ入力し、前記基準クロッ
ク信号および前記出力クロック信号をそれぞれ制御クロ
ックとして入力する2つのフリップフロップと,前記2
つのフリップフロップの各出力に基いて論理ゲート信号
を作成する論理ゲート素子と,前記論理ゲート素子の出
力によりセット/リセットされ、前記位相比較信号およ
び前記位相同期信号を作成する複数のRS−ラッチとで
構成した位相比較器と、前記位相比較器からの前記位相
同期信号および同期タイミングを読み出すための復帰信
号を入力し、カウント値を保持するタイミングを調整す
るための保持信号を出力するタイミング調整回路と、不
揮発性RAMを備え、カウント用クロック信号を計数す
るにあたり、前記復帰信号により前記不揮発性RAMか
らカウント値を読み出してイニシャライズし、前記位相
比較信号により計数を行うとともに、前記保持信号によ
り計数した結果を前記不揮発性RAMに保持するカウン
タ回路と、前記カウンタ回路から出力されるカウント値
をアナログ電圧に変換するD/A変換器と、前記D/A
変換器から出力された前記アナログ電圧を制御電圧とし
て入力し、前記出力クロック信号を出力する電圧制御発
振器とを有して構成される。
【0022】また、本発明のPLL回路は、基準クロッ
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するために、前記位相比較器からの前記位相同期信
号を入力して所定数をカウントし且つ複数の出力端子を
備えたカウンタ部と,前記カウンタ部の前記複数の出力
の論理をとる論理ゲートと,前記論理ゲートの出力をデ
ータ入力且つ前記位相同期信号をクロック入力とし、保
持信号を出力するとともに、前記復帰信号によってリセ
ットされるフリップフロップと,前記復帰信号および前
記フリップフロップの反転出力に基いて前記カウンタ部
をリセットするRS−ラッチとで構成したタイミング調
整回路と、不揮発性RAMを備え、カウント用クロック
信号を計数するにあたり、前記復帰信号により前記不揮
発性RAMからカウント値を読み出してイニシャライズ
し、前記位相比較信号により計数を行うとともに、前記
保持信号により計数した結果を前記不揮発性RAMに保
持するカウンタ回路と、前記カウンタ回路から出力され
るカウント値をアナログ電圧に変換するD/A変換器
と、前記D/A変換器から出力された前記アナログ電圧
を制御電圧として入力し、前記出力クロック信号を出力
する電圧制御発振器とを有して構成される。
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するために、前記位相比較器からの前記位相同期信
号を入力して所定数をカウントし且つ複数の出力端子を
備えたカウンタ部と,前記カウンタ部の前記複数の出力
の論理をとる論理ゲートと,前記論理ゲートの出力をデ
ータ入力且つ前記位相同期信号をクロック入力とし、保
持信号を出力するとともに、前記復帰信号によってリセ
ットされるフリップフロップと,前記復帰信号および前
記フリップフロップの反転出力に基いて前記カウンタ部
をリセットするRS−ラッチとで構成したタイミング調
整回路と、不揮発性RAMを備え、カウント用クロック
信号を計数するにあたり、前記復帰信号により前記不揮
発性RAMからカウント値を読み出してイニシャライズ
し、前記位相比較信号により計数を行うとともに、前記
保持信号により計数した結果を前記不揮発性RAMに保
持するカウンタ回路と、前記カウンタ回路から出力され
るカウント値をアナログ電圧に変換するD/A変換器
と、前記D/A変換器から出力された前記アナログ電圧
を制御電圧として入力し、前記出力クロック信号を出力
する電圧制御発振器とを有して構成される。
【0023】また、本発明のPLL回路は、基準クロッ
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するタイミング調整回路と、不揮発性RAMを備
え、カウント用クロック信号を計数するにあたり、前記
復帰信号により前記不揮発性RAMからカウント値を読
み出してイニシャライズし、前記位相比較信号により計
数を行うとともに、前記保持信号により計数した結果を
前記不揮発性RAMに保持するカウンタ回路と、前記カ
ウンタ回路から出力されるカウント値をアナログ電圧に
変換するD/A変換器と、前記D/A変換器から出力さ
れた前記アナログ電圧を制御電圧として入力し、前記出
力クロック信号を出力する電圧制御発振器とを有し、前
記タイミング調整回路は、前記位相同期信号をクロック
入力とするカウンタ部と,前記カウンタ部の出力を入力
とするn入力ANDと,前記n入力ANDの出力をデー
タ入力とし、前記位相同期信号をクロック入力且つ前記
復帰信号をリセット入力とするフリップフロップと,前
記フリップフロップの反転出力をリセット入力且つ前記
復帰信号をセット入力とするRS−ラッチと,前記RS
−ラッチの出力および前記復帰信号を入力とする2入力
ANDとを備え、前記2入力ANDの出力に基いて前記
カウンタ部をリセットするとともに、前記フリップフロ
ップの正相出力を前記保持信号として出力するように構
成される。
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するタイミング調整回路と、不揮発性RAMを備
え、カウント用クロック信号を計数するにあたり、前記
復帰信号により前記不揮発性RAMからカウント値を読
み出してイニシャライズし、前記位相比較信号により計
数を行うとともに、前記保持信号により計数した結果を
前記不揮発性RAMに保持するカウンタ回路と、前記カ
ウンタ回路から出力されるカウント値をアナログ電圧に
変換するD/A変換器と、前記D/A変換器から出力さ
れた前記アナログ電圧を制御電圧として入力し、前記出
力クロック信号を出力する電圧制御発振器とを有し、前
記タイミング調整回路は、前記位相同期信号をクロック
入力とするカウンタ部と,前記カウンタ部の出力を入力
とするn入力ANDと,前記n入力ANDの出力をデー
タ入力とし、前記位相同期信号をクロック入力且つ前記
復帰信号をリセット入力とするフリップフロップと,前
記フリップフロップの反転出力をリセット入力且つ前記
復帰信号をセット入力とするRS−ラッチと,前記RS
−ラッチの出力および前記復帰信号を入力とする2入力
ANDとを備え、前記2入力ANDの出力に基いて前記
カウンタ部をリセットするとともに、前記フリップフロ
ップの正相出力を前記保持信号として出力するように構
成される。
【0024】また、本発明のPLL回路は、基準クロッ
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するタイミング調整回路と、不揮発性RAMを備
え、カウント用クロック信号を計数するにあたり、前記
復帰信号により前記不揮発性RAMからカウント値を読
み出してイニシャライズし、前記位相比較信号により計
数を行うとともに、前記保持信号により計数した結果を
前記不揮発性RAMに保持するカウンタ回路と、前記カ
ウンタ回路から出力されるカウント値をアナログ電圧に
変換するD/A変換器と、前記D/A変換器から出力さ
れた前記アナログ電圧を制御電圧として入力し、前記出
力クロック信号を出力する電圧制御発振器とを有し、前
記カウンタ回路は、前記位相比較器から入力された前記
位相比較信号がハイレベルのとき、クロック入力のたび
にカウントアップし、前記位相比較信号がローレベルの
とき、前記クロック入力のたびにカウントダウンすると
ともに、前記保持信号に応じてカウント出力を前記不揮
発性RAMセルに保持する一方、前記復帰信号に応じて
前記不揮発性RAMセルより保持していたデータを読み
出すにあたり、それぞれに不揮発性RAMセルを内蔵し
た第1乃至第3のフリップフロップと、前記位相比較器
からの前記位相比較信号,前記第1のフリップフロップ
の反転出力および前記第2,第3のフリップフロップの
反転出力の組合わせにより、前記第2,第3のフリップ
フロップのデータ入力信号を作成するインバータ,AN
D,NAND,NOR,排他的NORからなる論理ゲー
ト部とを備えて構成される。
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するタイミング調整回路と、不揮発性RAMを備
え、カウント用クロック信号を計数するにあたり、前記
復帰信号により前記不揮発性RAMからカウント値を読
み出してイニシャライズし、前記位相比較信号により計
数を行うとともに、前記保持信号により計数した結果を
前記不揮発性RAMに保持するカウンタ回路と、前記カ
ウンタ回路から出力されるカウント値をアナログ電圧に
変換するD/A変換器と、前記D/A変換器から出力さ
れた前記アナログ電圧を制御電圧として入力し、前記出
力クロック信号を出力する電圧制御発振器とを有し、前
記カウンタ回路は、前記位相比較器から入力された前記
位相比較信号がハイレベルのとき、クロック入力のたび
にカウントアップし、前記位相比較信号がローレベルの
とき、前記クロック入力のたびにカウントダウンすると
ともに、前記保持信号に応じてカウント出力を前記不揮
発性RAMセルに保持する一方、前記復帰信号に応じて
前記不揮発性RAMセルより保持していたデータを読み
出すにあたり、それぞれに不揮発性RAMセルを内蔵し
た第1乃至第3のフリップフロップと、前記位相比較器
からの前記位相比較信号,前記第1のフリップフロップ
の反転出力および前記第2,第3のフリップフロップの
反転出力の組合わせにより、前記第2,第3のフリップ
フロップのデータ入力信号を作成するインバータ,AN
D,NAND,NOR,排他的NORからなる論理ゲー
ト部とを備えて構成される。
【0025】また、本発明のPLL回路における前記カ
ウンタ回路を形成する各フリップフロップは、マスター
ラッチおよびスレーブラッチを形成するための複数のト
ランスファーゲートおよび複数のインバータと、前記保
持信号に応じてカウント出力を保持するとともに、前記
復帰信号に応じて保持していたデータを読み出すための
前記不揮発性RAMセルと、前記カウント用クロックお
よび前記復帰信号の組合わせにより前記複数のトランス
ファーゲートを制御するタイミングを作成する論理ゲー
ト素子とを備えて構成される。
ウンタ回路を形成する各フリップフロップは、マスター
ラッチおよびスレーブラッチを形成するための複数のト
ランスファーゲートおよび複数のインバータと、前記保
持信号に応じてカウント出力を保持するとともに、前記
復帰信号に応じて保持していたデータを読み出すための
前記不揮発性RAMセルと、前記カウント用クロックお
よび前記復帰信号の組合わせにより前記複数のトランス
ファーゲートを制御するタイミングを作成する論理ゲー
ト素子とを備えて構成される。
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0032】図1は本発明の一実施の形態を説明するた
めのPLL回路のブロック図である。図1に示すよう
に、本実施の形態のPLL回路は、基準クロック信号R
CLKおよび出力クロック信号CLKを入力し、両信号
の位相を比較して同期がとれたときにハイ、それ以外で
はロウとなる位相同期信号HOLD、および基準クロッ
ク信号RCLKに対して出力クロック信号CLKの位相
が速い場合はロウ、それ以外はハイとなる位相比較信号
UDを出力する位相比較器11と、この位相比較器11
からの位相同期信号HOLDおよび同期タイミングを読
み出すための復帰信号RCLを入力し、カウント値を保
持するタイミングを調整するための保持信号STRを出
力するタイミング調整回路12と、これら復帰信号RC
L,タイミング調整回路12からの保持信号STRおよ
び位相比較器11からの位相比較信号UDに基いてカウ
ント用クロック信号CCLKを計数するカウンタ回路1
3と、このカウンタ回路13から出力されるカウント値
COUをアナログ電圧に変換するD/A変換器14と、
このD/A変換器14から出力されたアナログ電圧を制
御電圧VCTとして入力し、出力クロック信号CLKを
出力する電圧制御発振器(VCO)15とを有してい
る。
めのPLL回路のブロック図である。図1に示すよう
に、本実施の形態のPLL回路は、基準クロック信号R
CLKおよび出力クロック信号CLKを入力し、両信号
の位相を比較して同期がとれたときにハイ、それ以外で
はロウとなる位相同期信号HOLD、および基準クロッ
ク信号RCLKに対して出力クロック信号CLKの位相
が速い場合はロウ、それ以外はハイとなる位相比較信号
UDを出力する位相比較器11と、この位相比較器11
からの位相同期信号HOLDおよび同期タイミングを読
み出すための復帰信号RCLを入力し、カウント値を保
持するタイミングを調整するための保持信号STRを出
力するタイミング調整回路12と、これら復帰信号RC
L,タイミング調整回路12からの保持信号STRおよ
び位相比較器11からの位相比較信号UDに基いてカウ
ント用クロック信号CCLKを計数するカウンタ回路1
3と、このカウンタ回路13から出力されるカウント値
COUをアナログ電圧に変換するD/A変換器14と、
このD/A変換器14から出力されたアナログ電圧を制
御電圧VCTとして入力し、出力クロック信号CLKを
出力する電圧制御発振器(VCO)15とを有してい
る。
【0033】特に、位相比較器11は入力信号RCLK
および出力信号CLKの位相を比較し、進み/遅れを表
わす位相比較信号UDおよび同期したことを表わす位相
同期信号HOLDを出力し、またタイミング調整回路1
2は位相同期信号HOLDをカウントし、設定回数だけ
入力されたときに、保持信号STRを出力する回路であ
る。さらに、カウンタ回路13は不揮発性RAMを内蔵
し、基準クロック信号RCLKと出力クロック信号CL
Kの位相の同期がとれているときのデータを記憶すると
ともに、電源投入後にそのデータを読み込むようにして
いる。
および出力信号CLKの位相を比較し、進み/遅れを表
わす位相比較信号UDおよび同期したことを表わす位相
同期信号HOLDを出力し、またタイミング調整回路1
2は位相同期信号HOLDをカウントし、設定回数だけ
入力されたときに、保持信号STRを出力する回路であ
る。さらに、カウンタ回路13は不揮発性RAMを内蔵
し、基準クロック信号RCLKと出力クロック信号CL
Kの位相の同期がとれているときのデータを記憶すると
ともに、電源投入後にそのデータを読み込むようにして
いる。
【0034】このカウンタ回路13の出力COUはD/
A変換器14にデジタルコード入力として供給され、そ
こでアナログ電圧信号に変換された後、VCO15に制
御電圧VCTとして供給される。このVCO15は制御
電圧VCTに応じて、出力クロック信号CLKが生成さ
れる。
A変換器14にデジタルコード入力として供給され、そ
こでアナログ電圧信号に変換された後、VCO15に制
御電圧VCTとして供給される。このVCO15は制御
電圧VCTに応じて、出力クロック信号CLKが生成さ
れる。
【0035】図2は図1に示すカウンタの引き込み過程
を説明するためのタイミング図である。図2に示すよう
に、カウンタ回路13において、電源投入時のカウント
値COUは不定となっているが、PLL回路のイニシャ
ライズ用の復帰信号RCLをローレベルにすると、内蔵
された不揮発性RAM(セル)に確保していたカウント
値(目標値)、すなわちPLL回路をロック状態にする
カウント値を引張り出してカウンタ回路13自体に書き
込むことにより、PLL回路をロック状態にする。要す
るに、電源投入からPLL回路がロック状態になるまで
の時間を引き込み時間としており、本実施の形態では、
従来例と比較して大幅に短縮することができる。
を説明するためのタイミング図である。図2に示すよう
に、カウンタ回路13において、電源投入時のカウント
値COUは不定となっているが、PLL回路のイニシャ
ライズ用の復帰信号RCLをローレベルにすると、内蔵
された不揮発性RAM(セル)に確保していたカウント
値(目標値)、すなわちPLL回路をロック状態にする
カウント値を引張り出してカウンタ回路13自体に書き
込むことにより、PLL回路をロック状態にする。要す
るに、電源投入からPLL回路がロック状態になるまで
の時間を引き込み時間としており、本実施の形態では、
従来例と比較して大幅に短縮することができる。
【0036】その後、復帰信号RCLをハイレベルにす
ると、カウント用クロック信号(外部から供給しても、
基準クロックをそのまま用いてもよい。)CCLKの到
来のたびに、目標値を挟んで2つのカウント値COUを
往復しながらロック状態を維持し、保持信号STRに応
じて出力されるカウント値COUを内蔵の不揮発性RA
M(セル)に保持する。
ると、カウント用クロック信号(外部から供給しても、
基準クロックをそのまま用いてもよい。)CCLKの到
来のたびに、目標値を挟んで2つのカウント値COUを
往復しながらロック状態を維持し、保持信号STRに応
じて出力されるカウント値COUを内蔵の不揮発性RA
M(セル)に保持する。
【0037】以下、図1における主要な回路、すなわち
位相比較器11,タイミング調整回路12,カウンタ回
路13の具体例およびそれらの動作を図3乃至図8を参
照して説明する。
位相比較器11,タイミング調整回路12,カウンタ回
路13の具体例およびそれらの動作を図3乃至図8を参
照して説明する。
【0038】図3は図1に示す位相比較器の回路図であ
る。図3に示すように、この位相比較器11は、ハイレ
ベルデータ(D)の他に、基準クロック信号RCLK,
出力クロック信号CLKをそれぞれがクロック(C)入
力するフリップフロップ(FF)16および17と、こ
れらFF16,17の出力(Q)に基いて各種論理信号
およびFF16,17のリセット信号(R)を作成する
ゲート回路部を形成するためのNAND18〜20やイ
ンバータ21,22と、これらゲート回路部の出力,ク
ロックRCLK,CLKによりセット(S),リセット
(R)され、位相比較信号UD,内部出力UP,DNを
出力するためのRS−ラッチ23〜25と、これらRS
−ラッチ24,25の内部出力UP,DNの論理積をと
ることにより、位相同期信号HOLDとして出力するA
ND26とで構成している。
る。図3に示すように、この位相比較器11は、ハイレ
ベルデータ(D)の他に、基準クロック信号RCLK,
出力クロック信号CLKをそれぞれがクロック(C)入
力するフリップフロップ(FF)16および17と、こ
れらFF16,17の出力(Q)に基いて各種論理信号
およびFF16,17のリセット信号(R)を作成する
ゲート回路部を形成するためのNAND18〜20やイ
ンバータ21,22と、これらゲート回路部の出力,ク
ロックRCLK,CLKによりセット(S),リセット
(R)され、位相比較信号UD,内部出力UP,DNを
出力するためのRS−ラッチ23〜25と、これらRS
−ラッチ24,25の内部出力UP,DNの論理積をと
ることにより、位相同期信号HOLDとして出力するA
ND26とで構成している。
【0039】この位相比較器11におけるFF16は、
データをハイレベルにクランプし、クロックに基準クロ
ックRCLKを入力するとともに、リセット端子には2
入力NA19の出力を入力する一方、出力端子Qはそれ
ぞれ2入力NA18,19の一方の入力端子およびイン
バータ22の入力端子に接続する。同様に、FF17
は、データをハイレベルにクランプし、クロックに出力
クロックCLKを入力するとともに、リセット端子には
2入力NA19の出力を入力する一方、出力端子Qは2
入力NAND19の他方の入力端子,2入力NAND2
0の一方の入力端子およびインバータ21の入力端子に
接続する。なお、インバータ21,22の出力はそれぞ
れ2入力NAND18,20の他方の入力端子に接続さ
れる。
データをハイレベルにクランプし、クロックに基準クロ
ックRCLKを入力するとともに、リセット端子には2
入力NA19の出力を入力する一方、出力端子Qはそれ
ぞれ2入力NA18,19の一方の入力端子およびイン
バータ22の入力端子に接続する。同様に、FF17
は、データをハイレベルにクランプし、クロックに出力
クロックCLKを入力するとともに、リセット端子には
2入力NA19の出力を入力する一方、出力端子Qは2
入力NAND19の他方の入力端子,2入力NAND2
0の一方の入力端子およびインバータ21の入力端子に
接続する。なお、インバータ21,22の出力はそれぞ
れ2入力NAND18,20の他方の入力端子に接続さ
れる。
【0040】また、RS−ラッチ23は、2入力NAN
D18の出力NUPをセット入力、2入力NAND20
の出力NDNをリセット入力とし、RS−ラッチ24
は、2入力NAND18の出力NUPをセット入力、基
準クロックRCLKをリセット入力とし、RS−ラッチ
25は、2入力NAND20の出力NDNをセット入
力、出力クロックCLKをリセット入力としている。
D18の出力NUPをセット入力、2入力NAND20
の出力NDNをリセット入力とし、RS−ラッチ24
は、2入力NAND18の出力NUPをセット入力、基
準クロックRCLKをリセット入力とし、RS−ラッチ
25は、2入力NAND20の出力NDNをセット入
力、出力クロックCLKをリセット入力としている。
【0041】図4は図3に示す位相比較器の動作を説明
するためのタイミング図である。図4に示すように、こ
の位相比較器11のFF16,17は、各々RCLK,
CLKの立ち上がりエッジにより、負パルスNUPまた
は負パルスNDNを発生させる。これらNUPおよびN
DNの信号は、2入力NAND18とインバータ21、
および2入力NAND20とインバータ22によってそ
れぞれ排他的に発生される。すなわち、NUPおよびN
DNのどちらか先に発生した方が他の発生を妨げること
になる。なお、ここでは、NUPが先に発生するものと
する。
するためのタイミング図である。図4に示すように、こ
の位相比較器11のFF16,17は、各々RCLK,
CLKの立ち上がりエッジにより、負パルスNUPまた
は負パルスNDNを発生させる。これらNUPおよびN
DNの信号は、2入力NAND18とインバータ21、
および2入力NAND20とインバータ22によってそ
れぞれ排他的に発生される。すなわち、NUPおよびN
DNのどちらか先に発生した方が他の発生を妨げること
になる。なお、ここでは、NUPが先に発生するものと
する。
【0042】かかる負パルスNUPの発生により、RS
−ラッチ23の出力UDの論理レベルをハイレベルに確
定し、負パルスNDNの発生により、RS−ラッチ23
の出力UDの論理レベルをローレベルに確定している。
−ラッチ23の出力UDの論理レベルをハイレベルに確
定し、負パルスNDNの発生により、RS−ラッチ23
の出力UDの論理レベルをローレベルに確定している。
【0043】また、NAND19はRCLKとCLKの
両方の立ち上がりエッジによってFF16,17をリセ
ットするが、もし両方の立ち上がりエッジが同時のとき
には、NUPとNDNの信号が同時にローレベルにな
り、インバータ21,22の遅延分だけ遅れてお互いの
信号が相手の信号をハイレベルに戻す。さらに、負パル
スNUPの発生により、RS−ラット24の出力UPの
論理レベルをハイレベルに確定し、RCLKの立ち下が
りエッジによってローレベルに確定する。同様に、負パ
ルスNDNの発生によってRS−ラット25の出力DN
の論理レベルをハイレベルに確定し、CLKの立ち下が
りエッジによってローレベルに確定する。ついで、AN
D26はUP,DN両信号がハイレベルのときのみ出力
としての位相同期信号HOLDの論理をハイレベルに固
定し、それ以外のときはローレベルに確定する。
両方の立ち上がりエッジによってFF16,17をリセ
ットするが、もし両方の立ち上がりエッジが同時のとき
には、NUPとNDNの信号が同時にローレベルにな
り、インバータ21,22の遅延分だけ遅れてお互いの
信号が相手の信号をハイレベルに戻す。さらに、負パル
スNUPの発生により、RS−ラット24の出力UPの
論理レベルをハイレベルに確定し、RCLKの立ち下が
りエッジによってローレベルに確定する。同様に、負パ
ルスNDNの発生によってRS−ラット25の出力DN
の論理レベルをハイレベルに確定し、CLKの立ち下が
りエッジによってローレベルに確定する。ついで、AN
D26はUP,DN両信号がハイレベルのときのみ出力
としての位相同期信号HOLDの論理をハイレベルに固
定し、それ以外のときはローレベルに確定する。
【0044】要するに、位相比較器11はRCLKとC
LKの位相を比較して、RCLKの方が進み位相である
ときには、ハイレベルの信号UDを出力し、CLKの方
が進み位相であるときには、ローレベルの信号UDを出
力し、双方の位相が同相のときには、ハイレベルの位相
同期信号HOLDを出力している。
LKの位相を比較して、RCLKの方が進み位相である
ときには、ハイレベルの信号UDを出力し、CLKの方
が進み位相であるときには、ローレベルの信号UDを出
力し、双方の位相が同相のときには、ハイレベルの位相
同期信号HOLDを出力している。
【0045】図5(a),(b)はそれぞれ図1に示す
タイミング調整回路図およびその動作を説明するための
信号波形図である。まず、図5(a)に示すように、こ
のタイミング調整回路12は、位相同期信号HOLDを
クロックに入力し、計数して複数のカウント結果を出力
するカウンタ部27と、これら複数のカウント結果の論
理積をとるAND30と、このAND30の出力をデー
タ入力し、位相同期信号HOLDをクロック入力する一
方、リセットRに復帰信号RCLを入力することによ
り、出力Qにタイミング調整回路12としての出力であ
る保持信号STRを出力するFF31と、セット側にR
CLを入力し、リセット側にFF31の出力Q反転を入
力するSR−ラッチ28と、このSR−ラッチ28のQ
出力およびRCLを2入力とし、その論理積出力をカウ
ンタ部27のリセット信号として供給するAND29と
から構成される。
タイミング調整回路図およびその動作を説明するための
信号波形図である。まず、図5(a)に示すように、こ
のタイミング調整回路12は、位相同期信号HOLDを
クロックに入力し、計数して複数のカウント結果を出力
するカウンタ部27と、これら複数のカウント結果の論
理積をとるAND30と、このAND30の出力をデー
タ入力し、位相同期信号HOLDをクロック入力する一
方、リセットRに復帰信号RCLを入力することによ
り、出力Qにタイミング調整回路12としての出力であ
る保持信号STRを出力するFF31と、セット側にR
CLを入力し、リセット側にFF31の出力Q反転を入
力するSR−ラッチ28と、このSR−ラッチ28のQ
出力およびRCLを2入力とし、その論理積出力をカウ
ンタ部27のリセット信号として供給するAND29と
から構成される。
【0046】次に、図5(b)に示すように、このタイ
ミング調整回路12においては、復帰信号RCLがロー
レベルのとき、カウンタ部27とFF31にリセットを
かけ、FF31のQ出力に得られる保持信号STRをロ
ーレベルに確定する。
ミング調整回路12においては、復帰信号RCLがロー
レベルのとき、カウンタ部27とFF31にリセットを
かけ、FF31のQ出力に得られる保持信号STRをロ
ーレベルに確定する。
【0047】しかる後、復帰信号RCLがハイレベルに
なると、PLL回路がロック状態になるので、HOLD
信号が発生し、そのHOLD信号の発生ごとにカウンタ
部27はカウントアップする。このHOLD信号が2n
回発生されると、n入力AND30の出力信号がハイレ
ベルとなり、次の位相同期信号HOLDでFF31に読
み込まれる。この結果、FF31のQ出力であるSTR
信号がハイレベルになる。このことは、前述したとお
り、PLL回路がロック状態になったときのカウンタ回
路13のカウント値COUを内蔵した不揮発性RAMセ
ルに保持することになる。なお、カウンタ部27は設定
した回数だけHOLD信号が発生したときにハイレベル
になる論理であればよい。
なると、PLL回路がロック状態になるので、HOLD
信号が発生し、そのHOLD信号の発生ごとにカウンタ
部27はカウントアップする。このHOLD信号が2n
回発生されると、n入力AND30の出力信号がハイレ
ベルとなり、次の位相同期信号HOLDでFF31に読
み込まれる。この結果、FF31のQ出力であるSTR
信号がハイレベルになる。このことは、前述したとお
り、PLL回路がロック状態になったときのカウンタ回
路13のカウント値COUを内蔵した不揮発性RAMセ
ルに保持することになる。なお、カウンタ部27は設定
した回数だけHOLD信号が発生したときにハイレベル
になる論理であればよい。
【0048】要するに、このタイミング調整回路12
は、位相同期信号HOLDをカウントし、この位相同期
信号HOLDが所定の回数入力されたならば、保持信号
STRを発生させ、PLL回路そのものがロック状態に
なったことを表示する。ここで、カウンタ回路13のビ
ット数は、PLL回路がロック状態になったとみなせる
時間を確保できる値に設定する。具体的には、HOLD
信号が30〜50回発生すれば、PLL回路がロック状
態になったとみなせるため、カウンタ回路13のビット
数は5ビットあるいは6ビットにすれば良い。
は、位相同期信号HOLDをカウントし、この位相同期
信号HOLDが所定の回数入力されたならば、保持信号
STRを発生させ、PLL回路そのものがロック状態に
なったことを表示する。ここで、カウンタ回路13のビ
ット数は、PLL回路がロック状態になったとみなせる
時間を確保できる値に設定する。具体的には、HOLD
信号が30〜50回発生すれば、PLL回路がロック状
態になったとみなせるため、カウンタ回路13のビット
数は5ビットあるいは6ビットにすれば良い。
【0049】図6は図1に示すカウンタの回路図であ
る。図6に示すように、このカウンタ回路13は、それ
ぞれに不揮発性RAMセルを内蔵する第1乃至第3のF
F45〜47と、前述した位相比較器11からの位相比
較信号UDや第1のFF45の反転出力および第2,第
3のFF46,47の反転出力の組合わせにより、第
2,第3のFF46,47のデータ入力信号を作成する
インバータ32〜34とAND35,36,40〜42
とNAND39とNOR37,43と排他的NOR(E
X−NOR)77,83とからなる論理ゲート部とを備
えている。
る。図6に示すように、このカウンタ回路13は、それ
ぞれに不揮発性RAMセルを内蔵する第1乃至第3のF
F45〜47と、前述した位相比較器11からの位相比
較信号UDや第1のFF45の反転出力および第2,第
3のFF46,47の反転出力の組合わせにより、第
2,第3のFF46,47のデータ入力信号を作成する
インバータ32〜34とAND35,36,40〜42
とNAND39とNOR37,43と排他的NOR(E
X−NOR)77,83とからなる論理ゲート部とを備
えている。
【0050】このカウンタ回路13において、第1のF
F45は自己の反転出力をデータ入力に、クロック入力
にはカウント用クロック信号CCLKを供給するととも
に、カウンタ回路のイニシャライズ用信号として復帰信
号RCLおよび保持信号STRを用い、出力端子Qにカ
ウント値COU1を出力するようにしている。同様に、
第2,第3のFF46,47は、自己の反転出力をそれ
ぞれEX−NOR38,44を介してデータ入力に供給
し、クロック入力にはカウント用クロック信号CCLK
を供給するとともに、カウンタ回路のイニシャライズ用
信号として復帰信号RCLおよび保持信号STRを用
い、それぞれの出力端子Qにカウント値COU2,CO
U3を出力するようにしている。これら第1〜第3のF
F45〜47にそれぞれ2つのRCLとSTR信号を用
いるのは、FF45〜47の出力を不揮発性RAMに保
持信号STRで保持し、復帰信号RCLで復帰させるた
めである。
F45は自己の反転出力をデータ入力に、クロック入力
にはカウント用クロック信号CCLKを供給するととも
に、カウンタ回路のイニシャライズ用信号として復帰信
号RCLおよび保持信号STRを用い、出力端子Qにカ
ウント値COU1を出力するようにしている。同様に、
第2,第3のFF46,47は、自己の反転出力をそれ
ぞれEX−NOR38,44を介してデータ入力に供給
し、クロック入力にはカウント用クロック信号CCLK
を供給するとともに、カウンタ回路のイニシャライズ用
信号として復帰信号RCLおよび保持信号STRを用
い、それぞれの出力端子Qにカウント値COU2,CO
U3を出力するようにしている。これら第1〜第3のF
F45〜47にそれぞれ2つのRCLとSTR信号を用
いるのは、FF45〜47の出力を不揮発性RAMに保
持信号STRで保持し、復帰信号RCLで復帰させるた
めである。
【0051】図7(a),(b)はそれぞれ図6におけ
るカウンタ回路の1フリップフロップの回路図およびそ
のフリップフロップにおけるトランスファゲートの論理
説明図である。まず、図7(a)に示すように、カウン
タ回路13において代表して示すフリップフロップ(F
F)45は、それぞれP−MOS,N−MOSを並列に
接続して構成される4つのトランスファーゲート48,
50,52,54と、これらトランスファーゲート4
8,50の出力側に接続されるインバータ49,51お
よびトランスファーゲート52,54の入力側に接続さ
れるインバータ53,55と、インバータ51の出力
(Q出力)を入力し、保持信号STR,復帰信号RCL
の制御のもとに記憶したり、インバータ49に出力する
不揮発性RAMセル(上述したカウンタ回路13に内蔵
した不揮発生RAM)56と、4つのトランスファーゲ
ート48,50,52,54を構成するそれぞれのMO
Sを駆動制御するために、C入力、すなわちカウント用
クロック信号CCLKおよび復帰信号RCLによって各
タイミングC1,C1B(反転),C2,C2B(反転
を作成するNAND57,インバータ58,59,6
1,NOR60からなるタイミングゲート部とを備えて
いる。特に、トランスファーゲート48,50,52,
54とインバータ49,51,53,55とは、後述す
るようにマスターラッチおよびスレーブラッチを構成す
る。
るカウンタ回路の1フリップフロップの回路図およびそ
のフリップフロップにおけるトランスファゲートの論理
説明図である。まず、図7(a)に示すように、カウン
タ回路13において代表して示すフリップフロップ(F
F)45は、それぞれP−MOS,N−MOSを並列に
接続して構成される4つのトランスファーゲート48,
50,52,54と、これらトランスファーゲート4
8,50の出力側に接続されるインバータ49,51お
よびトランスファーゲート52,54の入力側に接続さ
れるインバータ53,55と、インバータ51の出力
(Q出力)を入力し、保持信号STR,復帰信号RCL
の制御のもとに記憶したり、インバータ49に出力する
不揮発性RAMセル(上述したカウンタ回路13に内蔵
した不揮発生RAM)56と、4つのトランスファーゲ
ート48,50,52,54を構成するそれぞれのMO
Sを駆動制御するために、C入力、すなわちカウント用
クロック信号CCLKおよび復帰信号RCLによって各
タイミングC1,C1B(反転),C2,C2B(反転
を作成するNAND57,インバータ58,59,6
1,NOR60からなるタイミングゲート部とを備えて
いる。特に、トランスファーゲート48,50,52,
54とインバータ49,51,53,55とは、後述す
るようにマスターラッチおよびスレーブラッチを構成す
る。
【0052】このFF45において、D入力は前述した
図6からも解るように、出力Q反転である。なお、他の
FF46,47においては、EX−NOR38,44の
出力を供給している。
図6からも解るように、出力Q反転である。なお、他の
FF46,47においては、EX−NOR38,44の
出力を供給している。
【0053】また、図7(b)に示すように、復帰信号
RCLがローレベルのとき、トランスファーゲート4
8,52,54はOFF、トランスファーゲート50は
ONとなり、逆にRCLがハイレベルのとき、トランス
ファーゲートすべてはマスターラッチおよびスレーブラ
ッチを形成し、フリップ/フロップ(F/F)動作を行
う。
RCLがローレベルのとき、トランスファーゲート4
8,52,54はOFF、トランスファーゲート50は
ONとなり、逆にRCLがハイレベルのとき、トランス
ファーゲートすべてはマスターラッチおよびスレーブラ
ッチを形成し、フリップ/フロップ(F/F)動作を行
う。
【0054】図8は図7(a),(b)に示すフリップ
フロップの動作を説明するタイミング図である。図8に
示すように、このFF45は、D入力に対し、Q出力を
得るものであるが、まず保持信号STRがハイのとき、
Q出力のローの値を不揮発性RAMセル56に保持す
る。その後、復帰信号RCLがローレベルのとき、クロ
ック信号Cに関係なく、タイミング信号C1BおよびC
2はハイレベルとなり、図7(b)に示すように、トラ
ンスファゲート48,52,54がOFF状態になる。
これと同時に、タイミング信号C1およびC2Bはロー
レベルとなり、図7(b)に示すように、トランスファ
ゲート50がON状態になる。このため、不揮発性RA
Mセル56に保持していたローのデータが出力される。
すなわち、カウンタ回路13のFF45〜47にはロー
の値が書き込まれたことになる。
フロップの動作を説明するタイミング図である。図8に
示すように、このFF45は、D入力に対し、Q出力を
得るものであるが、まず保持信号STRがハイのとき、
Q出力のローの値を不揮発性RAMセル56に保持す
る。その後、復帰信号RCLがローレベルのとき、クロ
ック信号Cに関係なく、タイミング信号C1BおよびC
2はハイレベルとなり、図7(b)に示すように、トラ
ンスファゲート48,52,54がOFF状態になる。
これと同時に、タイミング信号C1およびC2Bはロー
レベルとなり、図7(b)に示すように、トランスファ
ゲート50がON状態になる。このため、不揮発性RA
Mセル56に保持していたローのデータが出力される。
すなわち、カウンタ回路13のFF45〜47にはロー
の値が書き込まれたことになる。
【0055】次に、復帰信号RCLがハイレベルになる
と、クロック信号Cとタイミング信号C1およびC2は
レベルが等しくなり、同様にクロック信号C反転とタイ
ミング信号C1BおよびC2Bも等しくなる。この結
果、トランスファゲート48,52とインバータ49,
53はマスターラッチを構成し、トランスファゲート5
0,54とインバータ51,55はスレーブラッチを構
成し、両者はFFとして機能する。
と、クロック信号Cとタイミング信号C1およびC2は
レベルが等しくなり、同様にクロック信号C反転とタイ
ミング信号C1BおよびC2Bも等しくなる。この結
果、トランスファゲート48,52とインバータ49,
53はマスターラッチを構成し、トランスファゲート5
0,54とインバータ51,55はスレーブラッチを構
成し、両者はFFとして機能する。
【0056】このようなFFを使用して構成されるカウ
ンタ回路13は、位相比較信号UDに応じてカウントア
ップ、あるいはカウントダウンを行う。すなわち、位相
比較信号UDがハイレベルのときは、クロック入力CC
LKの立ち上がりのたびにカウントアップし、位相比較
信号UDがローレベルのときは、クロック入力CCLK
のたびにカウントダウンする。また、カウンタ回路13
は、保持信号STRに応じて不揮発性RAMセル56に
カウント結果を保持するか、あるいはカウント動作を行
うかの制御を行い、保持信号STRがハイレベルのとき
は、出力COUをカウンタ回路を構成するFF内部の不
揮発性RAMセル56に保持し、保持信号STRがロー
レベルのときは、カウント動作を行う。さらに、カウン
タ回路13は、復帰信号RCLに応じて不揮発性RAM
セル56の保持データを出力COUとして出力するか、
あるいはカウント動作を行うかの制御を行い、復帰信号
RCLがハイレベルのときは、不揮発性RAMセル56
に保持されたデータをカウント出力COUに出力し、復
帰信号RCLがローレベルのときは、カウント動作を行
う。
ンタ回路13は、位相比較信号UDに応じてカウントア
ップ、あるいはカウントダウンを行う。すなわち、位相
比較信号UDがハイレベルのときは、クロック入力CC
LKの立ち上がりのたびにカウントアップし、位相比較
信号UDがローレベルのときは、クロック入力CCLK
のたびにカウントダウンする。また、カウンタ回路13
は、保持信号STRに応じて不揮発性RAMセル56に
カウント結果を保持するか、あるいはカウント動作を行
うかの制御を行い、保持信号STRがハイレベルのとき
は、出力COUをカウンタ回路を構成するFF内部の不
揮発性RAMセル56に保持し、保持信号STRがロー
レベルのときは、カウント動作を行う。さらに、カウン
タ回路13は、復帰信号RCLに応じて不揮発性RAM
セル56の保持データを出力COUとして出力するか、
あるいはカウント動作を行うかの制御を行い、復帰信号
RCLがハイレベルのときは、不揮発性RAMセル56
に保持されたデータをカウント出力COUに出力し、復
帰信号RCLがローレベルのときは、カウント動作を行
う。
【0057】要するに、本実施の形態においては、入力
信号と出力信号の位相を位相比較器で比較し、その比較
誤差が最小となるように電圧制御発振器の出力信号を制
御するものであり、特に位相比較器の位相一致(同期)
出力に基いてタイミング調整回路が入力信号および出力
信号の同期を検出する。また、カウンタ回路では、複数
の不揮発性RAMを内蔵しており、位相比較器からの位
相の進み/遅れを表わすアップ/ダウン信号により、カ
ウントアップ動作もしくはカウントダウン動作を行う一
方、タイミング調整回路からの位相が同相になったこと
を示す保持信号により、カウント用クロックのカウント
値を前記RAMに保持し、しかも復帰信号が入力された
場合には前記RAMに保持していたデータをカウンタ出
力とする。これにより、カウンタ回路の出力をD/A変
換器でアナログ信号に変換し、そのアナログ電圧に応じ
て電圧制御発振器(VCO)の発振周波数を制御するよ
うにしている。
信号と出力信号の位相を位相比較器で比較し、その比較
誤差が最小となるように電圧制御発振器の出力信号を制
御するものであり、特に位相比較器の位相一致(同期)
出力に基いてタイミング調整回路が入力信号および出力
信号の同期を検出する。また、カウンタ回路では、複数
の不揮発性RAMを内蔵しており、位相比較器からの位
相の進み/遅れを表わすアップ/ダウン信号により、カ
ウントアップ動作もしくはカウントダウン動作を行う一
方、タイミング調整回路からの位相が同相になったこと
を示す保持信号により、カウント用クロックのカウント
値を前記RAMに保持し、しかも復帰信号が入力された
場合には前記RAMに保持していたデータをカウンタ出
力とする。これにより、カウンタ回路の出力をD/A変
換器でアナログ信号に変換し、そのアナログ電圧に応じ
て電圧制御発振器(VCO)の発振周波数を制御するよ
うにしている。
【0058】すなわち、入力信号の位相と出力信号の位
相が同相になってPLL回路がロック状態になったこと
をタイミング調整回路で検知すると、そのときのカウン
ト値をカウンタ回路に内蔵の不揮発性RAMに保持し、
電源投入後保持しておいたカウント値をカウンタ回路に
戻している。このことにより、カウンタ値を1ビットず
つカウントアップ又はカウントダウンしてカウンタ値を
設定する必要がなくなるため、引き込み時間を高速にす
ることができる。また、電源投入後直ちにPLL回路を
ロック状態にできるので、PLL回路のジッタを抑える
にあたり、カウンタ回路のビット数を増やしても、不揮
発性RAMから値をカウンタに戻す時間は変わらないの
で、引き込み時間を増やすことはない。
相が同相になってPLL回路がロック状態になったこと
をタイミング調整回路で検知すると、そのときのカウン
ト値をカウンタ回路に内蔵の不揮発性RAMに保持し、
電源投入後保持しておいたカウント値をカウンタ回路に
戻している。このことにより、カウンタ値を1ビットず
つカウントアップ又はカウントダウンしてカウンタ値を
設定する必要がなくなるため、引き込み時間を高速にす
ることができる。また、電源投入後直ちにPLL回路を
ロック状態にできるので、PLL回路のジッタを抑える
にあたり、カウンタ回路のビット数を増やしても、不揮
発性RAMから値をカウンタに戻す時間は変わらないの
で、引き込み時間を増やすことはない。
【0059】図9は本発明の他の実施の形態を説明する
ためのPLL回路のブロック図である。図9に示すよう
に、本実施の形態のPLL回路は、位相比較器11と、
タイミング調整回路12と、カウント用クロックCCL
Kを計数するカウンタ回路63と、このカウンタ回路6
3の出力データCOUを記憶する一方、記憶データをカ
ウンタ回路63へのイニシャライズ用データとして供給
する不揮発性RAM62と、カウンタ回路63の出力C
OUをアナログ変換するD/A変換器14と、このD/
A変換器14のアナログ電圧を制御電圧としてクロック
CLKを発生するVCO15とを有している。なお、図
1の回路および信号と同じ番号あるいは記号を付したも
のは、同一であるので、以下の説明を省略する。
ためのPLL回路のブロック図である。図9に示すよう
に、本実施の形態のPLL回路は、位相比較器11と、
タイミング調整回路12と、カウント用クロックCCL
Kを計数するカウンタ回路63と、このカウンタ回路6
3の出力データCOUを記憶する一方、記憶データをカ
ウンタ回路63へのイニシャライズ用データとして供給
する不揮発性RAM62と、カウンタ回路63の出力C
OUをアナログ変換するD/A変換器14と、このD/
A変換器14のアナログ電圧を制御電圧としてクロック
CLKを発生するVCO15とを有している。なお、図
1の回路および信号と同じ番号あるいは記号を付したも
のは、同一であるので、以下の説明を省略する。
【0060】特に、本実施の形態においては、図1の実
施の形態におけるカウンタ回路13に内蔵した不揮発性
RAMを取り出し、共通化したことにある。すなわち、
カウンタ回路13の機能の1つであるアップダウンカウ
ンタとしての機能と、カウンタ値の保持機能とを分離
し、アップダウンカウンタとしての機能をカウンタ回路
63に、カウント値の保持機能を不揮発性RAM62に
もたせ、それによりハードウェアをより小さくし、レイ
アウトの設計を容易にすることにある。
施の形態におけるカウンタ回路13に内蔵した不揮発性
RAMを取り出し、共通化したことにある。すなわち、
カウンタ回路13の機能の1つであるアップダウンカウ
ンタとしての機能と、カウンタ値の保持機能とを分離
し、アップダウンカウンタとしての機能をカウンタ回路
63に、カウント値の保持機能を不揮発性RAM62に
もたせ、それによりハードウェアをより小さくし、レイ
アウトの設計を容易にすることにある。
【0061】まず、カウンタ回路63は、不揮発性RA
M62のデータ出力DOからのデータを入力するための
複数の入力端子DATAと,復帰信号RCLを入力する
ための入力端子LOADと,位相比較器11からの進み
/遅れを表わす位相比較信号UDを入力するためのアッ
プ/ダウン入力端子UDと,カウント用クロックCCL
Kを入力するための入力端子CCLKとを備えており、
また出力端子COUとしては一実施の形態同様、複数本
備えている。一方、不揮発性RAM62は、入力端子に
復帰信号RCL端子を備えるだけでなく、タイミング調
整回路12からのSTR信号を供給する端子も備えてい
る。
M62のデータ出力DOからのデータを入力するための
複数の入力端子DATAと,復帰信号RCLを入力する
ための入力端子LOADと,位相比較器11からの進み
/遅れを表わす位相比較信号UDを入力するためのアッ
プ/ダウン入力端子UDと,カウント用クロックCCL
Kを入力するための入力端子CCLKとを備えており、
また出力端子COUとしては一実施の形態同様、複数本
備えている。一方、不揮発性RAM62は、入力端子に
復帰信号RCL端子を備えるだけでなく、タイミング調
整回路12からのSTR信号を供給する端子も備えてい
る。
【0062】次に、上述したPLL回路の動作を説明す
る。まず、不揮発性RAM62は、PLL回路がロック
状態を示すSTR信号が発生すると、カウンタ回路63
のカウント値を電源投入前に保持する。ついで、電源投
入後、RCL信号が発生すると、不揮発性RAM62
は、保持していたロック状態のときのカウンタ回路63
のカウント値を出力する。しかる後、カウンタ回路63
は、RCL信号が発生すると、不揮発性RAM62から
DATA信号を読み込んでカウント値をセットすること
により、PLL回路をロック状態にする。このRCL信
号が解除された後は、位相比較器11の出力信号UDに
応じてカウントアップおよびカウントダウンをクロック
入力CCLKの到来のたびに繰り返し、目標値を挟んで
2つのカウント値を往復しながらロック状態を維持す
る。
る。まず、不揮発性RAM62は、PLL回路がロック
状態を示すSTR信号が発生すると、カウンタ回路63
のカウント値を電源投入前に保持する。ついで、電源投
入後、RCL信号が発生すると、不揮発性RAM62
は、保持していたロック状態のときのカウンタ回路63
のカウント値を出力する。しかる後、カウンタ回路63
は、RCL信号が発生すると、不揮発性RAM62から
DATA信号を読み込んでカウント値をセットすること
により、PLL回路をロック状態にする。このRCL信
号が解除された後は、位相比較器11の出力信号UDに
応じてカウントアップおよびカウントダウンをクロック
入力CCLKの到来のたびに繰り返し、目標値を挟んで
2つのカウント値を往復しながらロック状態を維持す
る。
【0063】したがって、本実施の形態は前述した一実
施の形態と比べると、動作機能は同様であるが、レイア
ウト設計が容易になる。
施の形態と比べると、動作機能は同様であるが、レイア
ウト設計が容易になる。
【0064】要するに、本実施の形態においては、不揮
発性RAMをカウンタ回路より分離独立させたことによ
り、共通化でき、ハードウェアを小さくできるという利
点がある。
発性RAMをカウンタ回路より分離独立させたことによ
り、共通化でき、ハードウェアを小さくできるという利
点がある。
【0065】以上2つの実施の形態について説明した
が、PLL回路がロック状態のときのカウント値を不揮
発性RAMに保持しておき、電源投入時に保持しておい
た不揮発性RAMよりデータをカウンタ回路に読み込む
ことにより、PLL回路をイニシャライズしてロック状
態にできるので、引き込み時間に影響を与えず、カウン
タ回路のクロック周波数を低速にしたり、D/A変換器
のビット数を増やしたりすることにより、PLL回路の
ジッタを小さくすることができる。すなわち、カウンタ
回路のクロック周波数を低速にしたり、D/A変換器の
ビット数を増やしたりすることができる。このため、幾
つかのLSIから形成されるシステムにおいて、LSI
間のクロックスキューを抑えて高速なクロックを使用す
ることができる。
が、PLL回路がロック状態のときのカウント値を不揮
発性RAMに保持しておき、電源投入時に保持しておい
た不揮発性RAMよりデータをカウンタ回路に読み込む
ことにより、PLL回路をイニシャライズしてロック状
態にできるので、引き込み時間に影響を与えず、カウン
タ回路のクロック周波数を低速にしたり、D/A変換器
のビット数を増やしたりすることにより、PLL回路の
ジッタを小さくすることができる。すなわち、カウンタ
回路のクロック周波数を低速にしたり、D/A変換器の
ビット数を増やしたりすることができる。このため、幾
つかのLSIから形成されるシステムにおいて、LSI
間のクロックスキューを抑えて高速なクロックを使用す
ることができる。
【0066】また、ディジタルオーディオ機器であるC
DプレーヤやDATあるいはBSチューナ等の間でオー
ディオデータをディジタル転送するする際、データとと
もにクロック信号も同時にディジタルオーディオ・イン
ターフェース・フォーマットにのせて伝送しているの
で、受信側でこのオーディオ信号をアナログ再生すると
きにPLL回路が必要となる。
DプレーヤやDATあるいはBSチューナ等の間でオー
ディオデータをディジタル転送するする際、データとと
もにクロック信号も同時にディジタルオーディオ・イン
ターフェース・フォーマットにのせて伝送しているの
で、受信側でこのオーディオ信号をアナログ再生すると
きにPLL回路が必要となる。
【0067】さらに、高品位の音響信号として再生する
場合には、PLL回路で再生するクロック信号のジッタ
をできるかぎり抑制し、純度の高いクロック信号を得る
必要がある。そのときにも、本実施の形態によれば、ジ
ッタによる再生音の音質劣化を抑制することができ、デ
ィジタルオーディオ機器相互間のディジタル接続におい
ても再生音の音質を極めて良好になし得るPLL回路を
実現することができる。
場合には、PLL回路で再生するクロック信号のジッタ
をできるかぎり抑制し、純度の高いクロック信号を得る
必要がある。そのときにも、本実施の形態によれば、ジ
ッタによる再生音の音質劣化を抑制することができ、デ
ィジタルオーディオ機器相互間のディジタル接続におい
ても再生音の音質を極めて良好になし得るPLL回路を
実現することができる。
【0068】
【発明の効果】以上説明したように、本発明のPLL回
路は、位相比較器,タイミング調整回路および不揮発性
RAMを備えたカウンタ回路を設け、ロック状態のとき
のカウンタ値を不揮発性RAMに保持しておき、電源投
入後にその保持していたカウント値をカウンタ回路に復
帰させることにより、ロック状態を直ちに実現できるの
で、システムにおいて高速なクロックを使用するときで
も、ジッタを抑えてクロックスキューを小さくできると
いう効果がある。すなわち、カウンタ回路の出力ビット
数を増やしてD/A変換器の分解能を小さくし、出力ク
ロックの残留ジッタを減少させても、引き込み時間はカ
ウンタ回路の出力ビット数に依存せず、不揮発性RAM
からデータをカウンタ回路に読み込ませるための時間
(数十nS)だけで済ませることができるためである。
路は、位相比較器,タイミング調整回路および不揮発性
RAMを備えたカウンタ回路を設け、ロック状態のとき
のカウンタ値を不揮発性RAMに保持しておき、電源投
入後にその保持していたカウント値をカウンタ回路に復
帰させることにより、ロック状態を直ちに実現できるの
で、システムにおいて高速なクロックを使用するときで
も、ジッタを抑えてクロックスキューを小さくできると
いう効果がある。すなわち、カウンタ回路の出力ビット
数を増やしてD/A変換器の分解能を小さくし、出力ク
ロックの残留ジッタを減少させても、引き込み時間はカ
ウンタ回路の出力ビット数に依存せず、不揮発性RAM
からデータをカウンタ回路に読み込ませるための時間
(数十nS)だけで済ませることができるためである。
【0069】また、本発明のPLL回路は、ロック状態
のときのカウント値を不揮発性RAMに保持しておき、
電源投入後に保持しておいたカウント値をカウンタ回路
に復帰させることにより、直ちにロック状態を実現でき
るので、カウンタ回路が誤動作しなような十分低速なク
ロック周波数を使用でき、使用するデバイスによって引
き込み時間の改善を制限されないという効果がある。す
なわち、従来のPLL回路にあっては、引き込み時間の
増加を防ぐために、ロック状態になるまでのカウンタ回
路のクロック周波数を高速にする必要があったが、本発
明のPLL回路にあっては、カウンタ回路の出力ビット
数を増やしても、引き込み時間は変わらないため、カウ
ンタ回路のクロック周波数を高速にする必要がなく、カ
ウンタ回路が誤動作しないような十分に低速のクロック
周波数を使用できるので、カウンタ回路の誤動作を防止
でき、使用するデバイスによって引き込み時間の改善を
制限されないからである。
のときのカウント値を不揮発性RAMに保持しておき、
電源投入後に保持しておいたカウント値をカウンタ回路
に復帰させることにより、直ちにロック状態を実現でき
るので、カウンタ回路が誤動作しなような十分低速なク
ロック周波数を使用でき、使用するデバイスによって引
き込み時間の改善を制限されないという効果がある。す
なわち、従来のPLL回路にあっては、引き込み時間の
増加を防ぐために、ロック状態になるまでのカウンタ回
路のクロック周波数を高速にする必要があったが、本発
明のPLL回路にあっては、カウンタ回路の出力ビット
数を増やしても、引き込み時間は変わらないため、カウ
ンタ回路のクロック周波数を高速にする必要がなく、カ
ウンタ回路が誤動作しないような十分に低速のクロック
周波数を使用できるので、カウンタ回路の誤動作を防止
でき、使用するデバイスによって引き込み時間の改善を
制限されないからである。
【図1】本発明の一実施の形態を説明するためのPLL
回路のブロック図である。
回路のブロック図である。
【図2】図1に示すカウンタの引き込み過程を説明する
ためのタイミング図である。
ためのタイミング図である。
【図3】図1に示す位相比較器の回路図である。
【図4】図3に示す位相比較器の動作を説明するための
タイミング図である。
タイミング図である。
【図5】図1に示すタイミング調整回路およびその動作
を説明するための信号波形を表わす図である。
を説明するための信号波形を表わす図である。
【図6】図1に示すカウンタの回路図である。
【図7】図6におけるカウンタ回路の1フリップフロッ
プ回路およびその回路におけるトランスファゲートの動
作論理を表わす図である。
プ回路およびその回路におけるトランスファゲートの動
作論理を表わす図である。
【図8】図7に示すフリップフロップの動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図9】本発明の他の実施の形態を説明するためのPL
L回路のブロック図である。
L回路のブロック図である。
【図10】従来の一例を説明するためのPLL回路のブ
ロック図である。
ロック図である。
【図11】図10に示すカウンタの引き込み過程を説明
するためのタイミング図である。
するためのタイミング図である。
11 位相比較器 12 タイミング調整回路 13,63 カウンタ回路 14 D/A変換器 15 VCO 16,17,31,45〜47 フリップフロップ
(FF) 23〜25,28 RSラッチ 27 カウンタ部 48,50,52,54 トランスファーゲート 56 不揮発性RAMセル 62 不揮発性RAM RCLK 基準クロック信号 CLK 出力クロック信号 UD 位相比較信号 RCL 復帰信号 HOLD 位相同期信号 STR 保持信号 CCLK カウント用クロック信号 COU カウント値(出力) VCT 制御電圧
(FF) 23〜25,28 RSラッチ 27 カウンタ部 48,50,52,54 トランスファーゲート 56 不揮発性RAMセル 62 不揮発性RAM RCLK 基準クロック信号 CLK 出力クロック信号 UD 位相比較信号 RCL 復帰信号 HOLD 位相同期信号 STR 保持信号 CCLK カウント用クロック信号 COU カウント値(出力) VCT 制御電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平9−116426(JP,A) 特開 平7−99446(JP,A) 特開 平5−114857(JP,A) 特開 平7−30413(JP,A) 特開 平1−129614(JP,A) 実開 平6−73928(JP,U) (58)調査した分野(Int.Cl.6,DB名) H03L 7/06 - 7/14
Claims (5)
- 【請求項1】 基準クロック信号および出力クロック信
号の位相を比較して同期したときに位相同期信号を出力
し且つ前記位相の進みあるいは遅れを表わす位相比較信
号を出力するために、共にハイレベルをデータ入力し、
前記基準クロック信号および前記出力クロック信号をそ
れぞれ制御クロックとして入力する2つのフリップフロ
ップと,前記2つのフリップフロップの各出力に基いて
論理ゲート信号を作成する論理ゲート素子と,前記論理
ゲート素子の出力によりセット/リセットされ、前記位
相比較信号および前記位相同期信号を作成する複数のR
S−ラッチとで構成した位相比較器と、前記位相比較器
からの前記位相同期信号および同期タイミングを読み出
すための復帰信号を入力し、カウント値を保持するタイ
ミングを調整するための保持信号を出力するタイミング
調整回路と、不揮発性RAMを備え、カウント用クロッ
ク信号を計数するにあたり、前記復帰信号により前記不
揮発性RAMからカウント値を読み出してイニシャライ
ズし、前記位相比較信号により計数を行うとともに、前
記保持信号により計数した結果を前記不揮発性RAMに
保持するカウンタ回路と、前記カウンタ回路から出力さ
れるカウント値をアナログ電圧に変換するD/A変換器
と、前記D/A変換器から出力された前記アナログ電圧
を制御電圧として入力し、前記出力クロック信号を出力
する電圧制御発振器とを有することを特徴とするPLL
回路。 - 【請求項2】 基準クロック信号および出力クロック信
号の位相を比較して同期したときに位相同期信号を出力
し且つ前記位相の進みあるいは遅れを表わす位相比較信
号を出力する位相比較器と、前記位相比較器からの前記
位相同期信号および同期タイミングを読み出すための復
帰信号を入力し、カウント値を保持するタイミングを調
整するための保持信号を出力するために、前記位相比較
器からの前記位相同期信号を入力して所定数をカウント
し且つ複数の出力端子を備えたカウンタ部と,前記カウ
ンタ部の前記複数の出力の論理をとる論理ゲートと,前
記論理ゲートの出力をデータ入力且つ前記位相同期信号
をクロック入力とし、保持信号を出力するとともに、前
記復帰信号によってリセットされるフリップフロップ
と,前記復帰信号および前記フリップフロップの反転出
力に基いて前記カウンタ部をリセットするRS−ラッチ
とで構成したタイミング調整回路と、不揮発 性RAMを
備え、カウント用クロック信号を計数するにあたり、前
記復帰信号により前記不揮発性RAMからカウント値を
読み出してイニシャライズし、前記位相比較信号により
計数を行うとともに、前記保持信号により計数した結果
を前記不揮発性RAMに保持するカウンタ回路と、前記
カウンタ回路から出力されるカウント値をアナログ電圧
に変換するD/A変換器と、前記D/A変換器から出力
された前記アナログ電圧を制御電圧として入力し、前記
出力クロック信号を出力する電圧制御発振器とを有する
ことを特徴とするPLL回路。 - 【請求項3】 基準クロック信号および出力クロック信
号の位相を比較して同期したときに位相同期信号を出力
し且つ前記位相の進みあるいは遅れを表わす位相比較信
号を出力する位相比較器と、前記位相比較器からの前記
位相同期信号および同期タイミングを読み出すための復
帰信号を入力し、カウント値を保持するタイミングを調
整するための保持信号を出力するタイミング調整回路
と、不揮発性RAMを備え、カウント用クロック信号を
計数するにあたり、前記復帰信号により前記不揮発性R
AMからカウント値を読み出してイニシャライズし、前
記位相比較信号により計数を行うとともに、前記保持信
号により計数した結果を前記不揮発性RAMに保持する
カウンタ回路と、前記カウンタ回路から出力されるカウ
ント値をアナログ電圧に変換するD/A変換器と、前記
D/A変換器から出力された前記アナログ電圧を制御電
圧として入力し、前記出力クロック信号を出力する電圧
制御発振器とを有し、前記タイミング調整回路は、前記
位相同期信号をクロック入力とするカウンタ部と,前記
カウンタ部の出力を入力とするn入力ANDと,前記n
入力ANDの出力をデータ入力とし、前記位相同期信号
をクロック入力且つ前記復帰信号をリセット入力とする
フリップフロップと,前記フリップフロップの反転出力
をリセット入力且つ前記復帰信号をセット入力とするR
S−ラッチと,前記RS−ラッチの出力および前記復帰
信号を入力とする2入力ANDとを備え、前記2入力A
NDの出力に基いて前記カウンタ部をリセットするとと
もに、前記フリップフロップの正相出力を前記保持信号
として出力することを特徴とするPLL回路。 - 【請求項4】 基準クロック信号および出力クロック信
号の位相を比較して同期したときに位相同期信号を出力
し且つ前記位相の進みあるいは遅れを表わす 位相比較信
号を出力する位相比較器と、前記位相比較器からの前記
位相同期信号および同期タイミングを読み出すための復
帰信号を入力し、カウント値を保持するタイミングを調
整するための保持信号を出力するタイミング調整回路
と、不揮発性RAMを備え、カウント用クロック信号を
計数するにあたり、前記復帰信号により前記不揮発性R
AMからカウント値を読み出してイニシャライズし、前
記位相比較信号により計数を行うとともに、前記保持信
号により計数した結果を前記不揮発性RAMに保持する
カウンタ回路と、前記カウンタ回路から出力されるカウ
ント値をアナログ電圧に変換するD/A変換器と、前記
D/A変換器から出力された前記アナログ電圧を制御電
圧として入力し、前記出力クロック信号を出力する電圧
制御発振器とを有し、前記カウンタ回路は、前記位相比
較器から入力された前記位相比較信号がハイレベルのと
き、クロック入力のたびにカウントアップし、前記位相
比較信号がローレベルのとき、前記クロック入力のたび
にカウントダウンするとともに、前記保持信号に応じて
カウント出力を前記不揮発性RAMセルに保持する一
方、前記復帰信号に応じて前記不揮発性RAMセルより
保持していたデータを読み出すにあたり、それぞれに不
揮発性RAMセルを内蔵した第1乃至第3のフリップフ
ロップと、前記位相比較器からの前記位相比較信号,前
記第1のフリップフロップの反転出力および前記第2,
第3のフリップフロップの反転出力の組合わせにより、
前記第2,第3のフリップフロップのデータ入力信号を
作成するインバータ,AND,NAND,NOR,排他
的NORからなる論理ゲート部とを備えたことを特徴と
するPLL回路。 - 【請求項5】 前記カウンタ回路を形成する各フリップ
フロップは、マスターラッチおよびスレーブラッチを形
成するための複数のトランスファーゲートおよび複数の
インバータと、前記保持信号に応じてカウント出力を保
持するとともに、前記復帰信号に応じて保持していたデ
ータを読み出すための前記不揮発性RAMセルと、前記
カウント用クロックおよび前記復帰信号の組合わせによ
り前記複数のトランスファーゲートを制御するタイミン
グを作成する論理ゲート素子とを備えた請求項4記載の
PLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8228915A JP2919378B2 (ja) | 1996-08-29 | 1996-08-29 | Pll回路 |
US08/917,768 US5910741A (en) | 1996-08-29 | 1997-08-27 | PLL circuit with non-volatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8228915A JP2919378B2 (ja) | 1996-08-29 | 1996-08-29 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1075174A JPH1075174A (ja) | 1998-03-17 |
JP2919378B2 true JP2919378B2 (ja) | 1999-07-12 |
Family
ID=16883856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8228915A Expired - Fee Related JP2919378B2 (ja) | 1996-08-29 | 1996-08-29 | Pll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5910741A (ja) |
JP (1) | JP2919378B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6356610B1 (en) * | 1998-06-23 | 2002-03-12 | Vlsi Technology, Inc. | System to avoid unstable data transfer between digital systems |
FR2793091B1 (fr) * | 1999-04-30 | 2001-06-08 | France Telecom | Dispositif d'asservissement de frequence |
US7027548B1 (en) * | 2001-05-30 | 2006-04-11 | Alliance Semiconductor Corporation | Delay settings for a wide-range, high-precision delay-locked loop and a delay locked loop implementation using these settings |
US6768347B2 (en) * | 2002-05-12 | 2004-07-27 | John Khoury | Precise phase detector |
JP4220320B2 (ja) * | 2003-07-10 | 2009-02-04 | 株式会社日立製作所 | 半導体集積回路装置 |
US7046042B1 (en) * | 2003-08-11 | 2006-05-16 | Marvell Semiconductor Israel Ltd. | Phase detector |
US20050275472A1 (en) * | 2004-06-15 | 2005-12-15 | Multilink Technology Corp. | Precise phase detector |
KR100625294B1 (ko) * | 2004-10-30 | 2006-09-18 | 주식회사 하이닉스반도체 | 전원 공급 제어 회로 및 전원 공급 회로의 제어 방법 |
KR100723517B1 (ko) | 2005-12-14 | 2007-05-30 | 삼성전자주식회사 | 카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프 |
WO2008102583A1 (ja) | 2007-02-23 | 2008-08-28 | Nec Corporation | 半導体装置 |
WO2009026513A2 (en) * | 2007-08-23 | 2009-02-26 | Rambus Inc. | Clock generator circuits with non-volatile memory for storing and/or feedback-controlling phase and frequency |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4703520A (en) * | 1986-10-31 | 1987-10-27 | Motorola, Inc. | Radio transceiver having an adaptive reference oscillator |
JPH04196715A (ja) * | 1990-11-27 | 1992-07-16 | Matsushita Electric Ind Co Ltd | Pll回路 |
US5422911A (en) * | 1993-09-17 | 1995-06-06 | Motorola, Inc. | Frequency walled phase lock loop |
JP3364358B2 (ja) * | 1995-04-28 | 2003-01-08 | ローム株式会社 | 発振器の自動調整回路 |
US5757238A (en) * | 1996-08-19 | 1998-05-26 | International Business Machines Corporation | Fast locking variable frequency phase-locked loop |
US5703540A (en) * | 1996-08-27 | 1997-12-30 | Microclock Incorporated | Voltage-controlled crystal oscillator with extended range |
-
1996
- 1996-08-29 JP JP8228915A patent/JP2919378B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-27 US US08/917,768 patent/US5910741A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5910741A (en) | 1999-06-08 |
JPH1075174A (ja) | 1998-03-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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