JP2919378B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JP2919378B2
JP2919378B2 JP8228915A JP22891596A JP2919378B2 JP 2919378 B2 JP2919378 B2 JP 2919378B2 JP 8228915 A JP8228915 A JP 8228915A JP 22891596 A JP22891596 A JP 22891596A JP 2919378 B2 JP2919378 B2 JP 2919378B2
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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    • Y10S331/03—Logic gate active element oscillator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（フェーズロ
ックドループ）回路に関し、特に引き込み時間を改善す
るとともに、ジッタに対しても影響を受けにくいＰＬＬ
回路に関する。
【０００２】
【従来の技術】一般に、複数のＬＳＩから構成されるシ
ステムにおいて、入力段のＬＳＩは入力バッファを介し
て得られた入力信号をシステムクロックで同期化した
後、内部処理に使用し、また出力段のＬＳＩは最終出力
信号をシステムクロックで同期化した後、出力バッファ
を介して次段のシステムを構成するＬＳＩに送出してい
る。このとき、入力段のＬＳＩと出力段のＬＳＩでは、
ＬＳＩ内部で構成するシステムクロックラインの違い
（すなわち、バッファ段数や配線負荷など）により、シ
ステムクロックの遅延時間が異なるため、入力段のＬＳ
Ｉと出力段のＬＳＩ間でシステムクロックの位相がずれ
る現象（クロックスキュー）が起こることがある。この
クロックスキューが生じたときには、入力側から出力側
へ正確なデータを転送できないという問題を発生する。
【０００３】このようなクロックスキュー対策として、
すなわちシステム内部のカウンタなどを構成するフリッ
プフロップすべてを同じタイミングで一斉に動かすため
に、ＰＬＬ回路が必要になる。しかも、ＰＬＬ回路とし
て、高速なシステムクロックを使用する場合には、クロ
ックスキューを抑えるだけでなく、ジッタそのものを抑
制しなければならない。
【０００４】この他にも、このようなＰＬＬ回路例とし
ては、特開平４−１９６７１５号公報に記載された回路
がある。この文献においては、ディジタルオーディオ機
器としてのＣＤプレーヤやディジタル・オーディオ・テ
ープレコーダ（ＤＡＴ）あるいはＢＳチューナ等の間で
オーディオデータをディジタル処理する際、データとと
もに、システムクロック信号も同時にディジタル・オー
ディオ・インターフェース・フォーマットに載せて伝送
しているので、受信側でこのオーディオ信号をアナログ
再生するときには、ＰＬＬ回路が必要になる。さらに、
高品位の音響信号として再生する場合には、ＰＬＬ回路
で再生するクロック信号のジッタを出来る限り抑制し、
正確なクロック信号を得る必要がある。
【０００５】このように、従来のＰＬＬ回路は、システ
ムにおけるクロックスキュを抑える目的や、ディジタル
オーディオ機器において、再生クロック信号のジッタを
出来る限り抑制し、正確なクロック信号を得る目的など
に用いられている。
【０００６】図１０はかかる従来の一例を説明するため
のＰＬＬ回路のブロック図である。図１０に示すよう
に、従来のＰＬＬ回路は、基準クロック信号ＲＣＬＫと
出力クロック信号ＣＬＫを入力し、それらの位相を比較
して位相比較信号ＵＤを出力する位相比較器１１ａと、
この位相比較信号ＵＤを入力し、その誤差を判定してク
ロックセレクト信号ＳＥＬを出力する誤差判定回路６４
と、低速のクロックＳＣＫおよび高速のクロックＦＣＫ
を入力し、誤差判定回路６４からのクロックセレクト信
号ＳＥＬによってクロック選択を行い、その結果をカウ
ント用のクロックＣＣＬＫとして出力するクロック選択
回路６５と、位相比較器１１ａからの位相比較信号ＵＤ
に基いてクロック選択回路６５より得られるカウント用
のクロックＣＣＬＫを計数し、その結果をカウント値Ｃ
ＯＵとして出力するカウンタ回路１３ａと、カウント値
ＣＯＵを制御電圧ＶＣＴに変換するＤ／Ａ変換器１４
と、この制御電圧ＶＣＴを入力して発振させることによ
り出力クロック信号ＣＬＫを得る電圧制御発振器（ＶＣ
Ｏ）１５とを備えている。
【０００７】このＰＬＬ回路の動作において、位相比較
器１１ａは入力される基準クロック信号ＲＣＬＫと出力
クロック信号ＣＬＫの位相を比較し、位相誤差としての
位相比較信号ＵＤを出力する。また、周波数の異るクロ
ックＳＣＫ，ＦＣＫを入力するクロック選択回路６５
は、位相比較器１１ａの出力である位相比較信号ＵＤを
判定する誤差判定回路６４の判定結果、すなわちセレク
ト信号ＳＥＬに応じ、位相差が大きい場合はより高速の
クロックＦＣＫを選択し、逆に位相差が小さい場合はよ
り低速のクロックＳＣＫを選択し、カウンタ回路１３ａ
にその選択したクロックを供給する。ついで、カウンタ
回路１３ａは、位相比較器１１ａの出力ＵＤが位相遅れ
を示す場合、すなわち入力信号である基準クロック信号
ＲＣＬＫの位相に対して、出力信号である出力クロック
信号ＣＬＫの位相が遅れていることを示す場合には、カ
ウントアップ動作を行い、逆に入力信号の位相が出力信
号の位相よりも進んでいることを示す場合には、カウン
トダウン動作を行う。
【０００８】さらに、Ｄ／Ａ変換器１４は、カウンタ回
路１３ａの出力ＣＯＵをアナログ信号に変換し、ＶＣＯ
１５に制御電圧として供給する。このＶＣＯ１５は、Ｄ
／Ａ変換器１４の出力電圧ＶＣＴに応じた周波数のクロ
ック信号ＣＬＫを出力する。しかも、このクロック信号
ＣＬＫは位相比較器１１ａに帰還されるので、全体回路
は閉ループを構成し、周波数および位相差に対する自動
制御を行っている。
【０００９】図１１は図１０に示すカウンタの引き込み
過程を説明するためのタイミング図である。図１１に示
すように、カウンタ回路１３ａに４ビットカウンタを用
いたときのＰＬＬ回路の引き込み時間、すなわちＰＬＬ
の出力クロックの位相が基準クロックの位相と合うまで
の時間を表している。
【００１０】まず、カウンタ回路１３ａのカウント値Ｃ
ＯＵは００００と最小値をとり、したがってＤ／Ａ変換
器１４から出力される制御電圧ＶＣＴも低い状態を示し
ている。この場合、ＶＣＯ１５の出力クロック信号ＣＬ
Ｋの周波数は、基準クロックＲＣＬＫの周波数よりも幾
分低い状態にある。例えば、ＶＣＯ１５のカウント値に
対する分解能を１ＭＨｚ／ｂｉｔとすると、基準クロッ
クＲＣＬＫに対して出力クロック信号ＣＬＫは９ＭＨｚ
から１０ＭＨｚ程度低くなる。この結果、位相比較器１
１ａはクロックＲＣＬＫの位相に対応するカウント値の
目標値（点線表示）に向ってカウンタ回路１３ａのカウ
ント値ＣＯＵが増えるようにＵＤ信号をハイレベルにし
て出力する。そして、カウンタ回路１３ａはクロック選
択回路６５からのＣＣＬＫ信号の到来のたびにカウント
値を１つずつカウントアップしていく。
【００１１】しかる後、カウント値がＰ点に達し目標値
を超えると、位相比較器１１ａはＵＤ信号をローレベル
にして出力する。このカウント開始時点よりＰ点に達す
るまでの時間が引き込み時間となる。かかるＵＤ信号の
状態がハイレベルからローレベルに変化すると、誤差判
定回路６４とクロック選択回路６５により、カウンタ回
路１３ａに対するＣＣＬＫ信号は高速なクロックＦＣＫ
から低速なクロックＳＣＫに切り替えられる。このよう
に、ロック状態（ＰＬＬの出力クロックと基準クロック
の位相が合っている状態）では、カウンタ回路１３ａは
目標値を挟んで１００１と１０１０の２つのカウント値
の間を往復する。このカウント値の往復状態はジッタの
要因となる。
【００１２】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、システムにおいて高速なクロックを使用すると
き、ＰＬＬ回路のジッタを出来るだけ抑えることで、ク
ロックスキューを小さくする必要がある。このような
時、従来のＰＬＬ回路では、カウンタ回路の出力ビット
数を増やしてＤ／Ａ変換器の分解能を小さくすることに
より、出力クロック（ＣＬＫ）の残留ジッタを減少させ
る手法がとられている。
【００１３】しかし、この手法を採用したＰＬＬ回路で
は、カウンタ回路が立ち上がるまでの引き込み時間に長
時間を要するという問題がある。
【００１４】その理由は、カウンタ回路のビット数を増
やすと、ＰＬＬ回路をロック状態にするカウンタ回路の
カウント値が大きくなり、カウントそのものに時間がか
かってしまうからである。
【００１５】例えば、従来のＰＬＬ回路の場合、基準ク
ロック（ＲＣＬＫ）の周波数を１００ＭＨｚ、４ビット
カウンタ回路のカウント値に対するＶＣＯの分解能を１
ＭＨｚ／ｂｉｔとすると、ＰＬＬ回路のジッタは１００
ｐＳ（ピコ秒）となる。例えば、カウンタ値が１ビット
変わると、クロック周波数が１００ＭＨｚから９９ＭＨ
ｚに変化する。このときの位相のずれは、１００ＭＨｚ
のときの１周期が１０ｎＳ、９９ＭＨｚのときの１周期
が１０．１ｎＳであるので、その差は１００ｐＳとな
る。
【００１６】これに対し、出力ビット数を１ビット増や
し、５ビットのカウンタ回路を使用するとしたとき、カ
ウント値に対するＶＣＯの分解能は５００ＫＨｚ／ｂｉ
ｔとなり、ＰＬＬ回路のジッタは５０ｐＳとなるので、
出力クロック（ＣＬＫ）の残留ジッタを半分にすること
ができる。しかしながら、カウンタ回路のビット数が４
ビットで且つカウント値が１０００でロック状態になる
ＰＬＬ回路において、カウンタ回路のビット数を１ビッ
ト増やして５ビットにすると、ＰＬＬ回路がロック状態
になるカウント値は１００００となり、４ビットと５ビ
ットのときのＰＬＬがロック状態になるカウント値は２
倍になるので、引き込み時間も２倍になってしまう。
【００１７】また、上述した従来のＰＬＬ回路におい
て、カウンタ回路の出力ビット数を増やし、Ｄ／Ａ変換
器の分解能を小さくして出力クロック（ＣＬＫ）の残留
ジッタを減少させると、引き込み時間に長時間かかるこ
とは、前述したとおりである。この引き込み時間の長大
化を防ぐために、ＰＬＬ回路がロック状態になるまでの
間、カウンタ回路のクロック周波数を高くすることによ
り、高速カウントを行っているが、このクロック周波数
を高くすることにも限界があり、そのため引き込み時間
を短縮することにも制限があるという問題がある。
【００１８】例えば、カウンタ回路の出力ビット数を１
ビット増やす前と比べて、引き込み時間を同じにするた
めには、カウンタ回路のクロック周波数を２倍にしなけ
ればならない。しかしながら、このような手法は、使用
するデバイスに依存したクロック周波数以上に動作周波
数を上げられないため、引き込み時間の改善に制限が生
じてくる。
【００１９】その理由は、カウンタ回路のクロック周波
数を高くしていくと、カウンタ回路の演算処理が終らな
い内に、次のクロックが入力されてしまい、カウンタ回
路を構成する素子、例えば複数のフリップフロップのセ
ットアップ時間を満足させることができず、これらフリ
ップフロップが誤ったデータを読み込み、カウンタ回路
そのものが誤動作してしまうからである。具体的に、カ
ウンタ回路の演算処理時間を８ｎＳ、フリップフロップ
のセットアップ時間を２ｎＳ必要とするデバイスにおい
ては、カウンタ回路のクロック周波数を１００ＭＨｚ以
上に高くする（高速にする）と、誤動作してしまう。要
するに、カウンタ回路のクロック周波数を１００ＭＨｚ
以上に高速にした場合には、引き込み時間の改善を図る
ことができないという制限がでてくる。
【００２０】本発明の目的は、かかる出力クロックを安
定に、早く供給するために、カウンタ回路の引き込み時
間を短縮し、ジッタによっても影響を及ぼされないよう
なＰＬＬ回路を提供することにある。
【００２１】
【課題を解決するための手段】本発明のＰＬＬ回路は、
基準クロック信号および出力クロック信号の位相を比較
して同期したときに位相同期信号を出力し且つ前記位相
の進みあるいは遅れを表わす位相比較信号を出力するた
めに、共にハイレベルをデータ入力し、前記基準クロッ
ク信号および前記出力クロック信号をそれぞれ制御クロ
ックとして入力する２つのフリップフロップと，前記２
つのフリップフロップの各出力に基いて論理ゲート信号
を作成する論理ゲート素子と，前記論理ゲート素子の出
力によりセット／リセットされ、前記位相比較信号およ
び前記位相同期信号を作成する複数のＲＳ−ラッチとで
構成した位相比較器と、前記位相比較器からの前記位相
同期信号および同期タイミングを読み出すための復帰信
号を入力し、カウント値を保持するタイミングを調整す
るための保持信号を出力するタイミング調整回路と、不
揮発性ＲＡＭを備え、カウント用クロック信号を計数す
るにあたり、前記復帰信号により前記不揮発性ＲＡＭか
らカウント値を読み出してイニシャライズし、前記位相
比較信号により計数を行うとともに、前記保持信号によ
り計数した結果を前記不揮発性ＲＡＭに保持するカウン
タ回路と、前記カウンタ回路から出力されるカウント値
をアナログ電圧に変換するＤ／Ａ変換器と、前記Ｄ／Ａ
変換器から出力された前記アナログ電圧を制御電圧とし
て入力し、前記出力クロック信号を出力する電圧制御発
振器とを有して構成される。
【００２２】また、本発明のＰＬＬ回路は、基準クロッ
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するために、前記位相比較器からの前記位相同期信
号を入力して所定数をカウントし且つ複数の出力端子を
備えたカウンタ部と，前記カウンタ部の前記複数の出力
の論理をとる論理ゲートと，前記論理ゲートの出力をデ
ータ入力且つ前記位相同期信号をクロック入力とし、保
持信号を出力するとともに、前記復帰信号によってリセ
ットされるフリップフロップと，前記復帰信号および前
記フリップフロップの反転出力に基いて前記カウンタ部
をリセットするＲＳ−ラッチとで構成したタイミング調
整回路と、不揮発性ＲＡＭを備え、カウント用クロック
信号を計数するにあたり、前記復帰信号により前記不揮
発性ＲＡＭからカウント値を読み出してイニシャライズ
し、前記位相比較信号により計数を行うとともに、前記
保持信号により計数した結果を前記不揮発性ＲＡＭに保
持するカウンタ回路と、前記カウンタ回路から出力され
るカウント値をアナログ電圧に変換するＤ／Ａ変換器
と、前記Ｄ／Ａ変換器から出力された前記アナログ電圧
を制御電圧として入力し、前記出力クロック信号を出力
する電圧制御発振器とを有して構成される。
【００２３】また、本発明のＰＬＬ回路は、基準クロッ
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するタイミング調整回路と、不揮発性ＲＡＭを備
え、カウント用クロック信号を計数するにあたり、前記
復帰信号により前記不揮発性ＲＡＭからカウント値を読
み出してイニシャライズし、前記位相比較信号により計
数を行うとともに、前記保持信号により計数した結果を
前記不揮発性ＲＡＭに保持するカウンタ回路と、前記カ
ウンタ回路から出力されるカウント値をアナログ電圧に
変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器から出力さ
れた前記アナログ電圧を制御電圧として入力し、前記出
力クロック信号を出力する電圧制御発振器とを有し、前
記タイミング調整回路は、前記位相同期信号をクロック
入力とするカウンタ部と，前記カウンタ部の出力を入力
とするｎ入力ＡＮＤと，前記ｎ入力ＡＮＤの出力をデー
タ入力とし、前記位相同期信号をクロック入力且つ前記
復帰信号をリセット入力とするフリップフロップと，前
記フリップフロップの反転出力をリセット入力且つ前記
復帰信号をセット入力とするＲＳ−ラッチと，前記ＲＳ
−ラッチの出力および前記復帰信号を入力とする２入力
ＡＮＤとを備え、前記２入力ＡＮＤの出力に基いて前記
カウンタ部をリセットするとともに、前記フリップフロ
ップの正相出力を前記保持信号として出力するように構
成される。
【００２４】また、本発明のＰＬＬ回路は、基準クロッ
ク信号および出力クロック信号の位相を比較して同期し
たときに位相同期信号を出力し且つ前記位相の進みある
いは遅れを表わす位相比較信号を出力する位相比較器
と、前記位相比較器からの前記位相同期信号および同期
タイミングを読み出すための復帰信号を入力し、カウン
ト値を保持するタイミングを調整するための保持信号を
出力するタイミング調整回路と、不揮発性ＲＡＭを備
え、カウント用クロック信号を計数するにあたり、前記
復帰信号により前記不揮発性ＲＡＭからカウント値を読
み出してイニシャライズし、前記位相比較信号により計
数を行うとともに、前記保持信号により計数した結果を
前記不揮発性ＲＡＭに保持するカウンタ回路と、前記カ
ウンタ回路から出力されるカウント値をアナログ電圧に
変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器から出力さ
れた前記アナログ電圧を制御電圧として入力し、前記出
力クロック信号を出力する電圧制御発振器とを有し、前
記カウンタ回路は、前記位相比較器から入力された前記
位相比較信号がハイレベルのとき、クロック入力のたび
にカウントアップし、前記位相比較信号がローレベルの
とき、前記クロック入力のたびにカウントダウンすると
ともに、前記保持信号に応じてカウント出力を前記不揮
発性ＲＡＭセルに保持する一方、前記復帰信号に応じて
前記不揮発性ＲＡＭセルより保持していたデータを読み
出すにあたり、それぞれに不揮発性ＲＡＭセルを内蔵し
た第１乃至第３のフリップフロップと、前記位相比較器
からの前記位相比較信号，前記第１のフリップフロップ
の反転出力および前記第２，第３のフリップフロップの
反転出力の組合わせにより、前記第２，第３のフリップ
フロップのデータ入力信号を作成するインバータ，ＡＮ
Ｄ，ＮＡＮＤ，ＮＯＲ，排他的ＮＯＲからなる論理ゲー
ト部とを備えて構成される。
【００２５】また、本発明のＰＬＬ回路における前記カ
ウンタ回路を形成する各フリップフロップは、マスター
ラッチおよびスレーブラッチを形成するための複数のト
ランスファーゲートおよび複数のインバータと、前記保
持信号に応じてカウント出力を保持するとともに、前記
復帰信号に応じて保持していたデータを読み出すための
前記不揮発性ＲＡＭセルと、前記カウント用クロックお
よび前記復帰信号の組合わせにより前記複数のトランス
ファーゲートを制御するタイミングを作成する論理ゲー
ト素子とを備えて構成される。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００３２】図１は本発明の一実施の形態を説明するた
めのＰＬＬ回路のブロック図である。図１に示すよう
に、本実施の形態のＰＬＬ回路は、基準クロック信号Ｒ
ＣＬＫおよび出力クロック信号ＣＬＫを入力し、両信号
の位相を比較して同期がとれたときにハイ、それ以外で
はロウとなる位相同期信号ＨＯＬＤ、および基準クロッ
ク信号ＲＣＬＫに対して出力クロック信号ＣＬＫの位相
が速い場合はロウ、それ以外はハイとなる位相比較信号
ＵＤを出力する位相比較器１１と、この位相比較器１１
からの位相同期信号ＨＯＬＤおよび同期タイミングを読
み出すための復帰信号ＲＣＬを入力し、カウント値を保
持するタイミングを調整するための保持信号ＳＴＲを出
力するタイミング調整回路１２と、これら復帰信号ＲＣ
Ｌ，タイミング調整回路１２からの保持信号ＳＴＲおよ
び位相比較器１１からの位相比較信号ＵＤに基いてカウ
ント用クロック信号ＣＣＬＫを計数するカウンタ回路１
３と、このカウンタ回路１３から出力されるカウント値
ＣＯＵをアナログ電圧に変換するＤ／Ａ変換器１４と、
このＤ／Ａ変換器１４から出力されたアナログ電圧を制
御電圧ＶＣＴとして入力し、出力クロック信号ＣＬＫを
出力する電圧制御発振器（ＶＣＯ）１５とを有してい
る。
【００３３】特に、位相比較器１１は入力信号ＲＣＬＫ
および出力信号ＣＬＫの位相を比較し、進み／遅れを表
わす位相比較信号ＵＤおよび同期したことを表わす位相
同期信号ＨＯＬＤを出力し、またタイミング調整回路１
２は位相同期信号ＨＯＬＤをカウントし、設定回数だけ
入力されたときに、保持信号ＳＴＲを出力する回路であ
る。さらに、カウンタ回路１３は不揮発性ＲＡＭを内蔵
し、基準クロック信号ＲＣＬＫと出力クロック信号ＣＬ
Ｋの位相の同期がとれているときのデータを記憶すると
ともに、電源投入後にそのデータを読み込むようにして
いる。
【００３４】このカウンタ回路１３の出力ＣＯＵはＤ／
Ａ変換器１４にデジタルコード入力として供給され、そ
こでアナログ電圧信号に変換された後、ＶＣＯ１５に制
御電圧ＶＣＴとして供給される。このＶＣＯ１５は制御
電圧ＶＣＴに応じて、出力クロック信号ＣＬＫが生成さ
れる。
【００３５】図２は図１に示すカウンタの引き込み過程
を説明するためのタイミング図である。図２に示すよう
に、カウンタ回路１３において、電源投入時のカウント
値ＣＯＵは不定となっているが、ＰＬＬ回路のイニシャ
ライズ用の復帰信号ＲＣＬをローレベルにすると、内蔵
された不揮発性ＲＡＭ（セル）に確保していたカウント
値（目標値）、すなわちＰＬＬ回路をロック状態にする
カウント値を引張り出してカウンタ回路１３自体に書き
込むことにより、ＰＬＬ回路をロック状態にする。要す
るに、電源投入からＰＬＬ回路がロック状態になるまで
の時間を引き込み時間としており、本実施の形態では、
従来例と比較して大幅に短縮することができる。
【００３６】その後、復帰信号ＲＣＬをハイレベルにす
ると、カウント用クロック信号（外部から供給しても、
基準クロックをそのまま用いてもよい。）ＣＣＬＫの到
来のたびに、目標値を挟んで２つのカウント値ＣＯＵを
往復しながらロック状態を維持し、保持信号ＳＴＲに応
じて出力されるカウント値ＣＯＵを内蔵の不揮発性ＲＡ
Ｍ（セル）に保持する。
【００３７】以下、図１における主要な回路、すなわち
位相比較器１１，タイミング調整回路１２，カウンタ回
路１３の具体例およびそれらの動作を図３乃至図８を参
照して説明する。
【００３８】図３は図１に示す位相比較器の回路図であ
る。図３に示すように、この位相比較器１１は、ハイレ
ベルデータ（Ｄ）の他に、基準クロック信号ＲＣＬＫ，
出力クロック信号ＣＬＫをそれぞれがクロック（Ｃ）入
力するフリップフロップ（ＦＦ）１６および１７と、こ
れらＦＦ１６，１７の出力（Ｑ）に基いて各種論理信号
およびＦＦ１６，１７のリセット信号（Ｒ）を作成する
ゲート回路部を形成するためのＮＡＮＤ１８〜２０やイ
ンバータ２１，２２と、これらゲート回路部の出力，ク
ロックＲＣＬＫ，ＣＬＫによりセット（Ｓ），リセット
（Ｒ）され、位相比較信号ＵＤ，内部出力ＵＰ，ＤＮを
出力するためのＲＳ−ラッチ２３〜２５と、これらＲＳ
−ラッチ２４，２５の内部出力ＵＰ，ＤＮの論理積をと
ることにより、位相同期信号ＨＯＬＤとして出力するＡ
ＮＤ２６とで構成している。
【００３９】この位相比較器１１におけるＦＦ１６は、
データをハイレベルにクランプし、クロックに基準クロ
ックＲＣＬＫを入力するとともに、リセット端子には２
入力ＮＡ１９の出力を入力する一方、出力端子Ｑはそれ
ぞれ２入力ＮＡ１８，１９の一方の入力端子およびイン
バータ２２の入力端子に接続する。同様に、ＦＦ１７
は、データをハイレベルにクランプし、クロックに出力
クロックＣＬＫを入力するとともに、リセット端子には
２入力ＮＡ１９の出力を入力する一方、出力端子Ｑは２
入力ＮＡＮＤ１９の他方の入力端子，２入力ＮＡＮＤ２
０の一方の入力端子およびインバータ２１の入力端子に
接続する。なお、インバータ２１，２２の出力はそれぞ
れ２入力ＮＡＮＤ１８，２０の他方の入力端子に接続さ
れる。
【００４０】また、ＲＳ−ラッチ２３は、２入力ＮＡＮ
Ｄ１８の出力ＮＵＰをセット入力、２入力ＮＡＮＤ２０
の出力ＮＤＮをリセット入力とし、ＲＳ−ラッチ２４
は、２入力ＮＡＮＤ１８の出力ＮＵＰをセット入力、基
準クロックＲＣＬＫをリセット入力とし、ＲＳ−ラッチ
２５は、２入力ＮＡＮＤ２０の出力ＮＤＮをセット入
力、出力クロックＣＬＫをリセット入力としている。
【００４１】図４は図３に示す位相比較器の動作を説明
するためのタイミング図である。図４に示すように、こ
の位相比較器１１のＦＦ１６，１７は、各々ＲＣＬＫ，
ＣＬＫの立ち上がりエッジにより、負パルスＮＵＰまた
は負パルスＮＤＮを発生させる。これらＮＵＰおよびＮ
ＤＮの信号は、２入力ＮＡＮＤ１８とインバータ２１、
および２入力ＮＡＮＤ２０とインバータ２２によってそ
れぞれ排他的に発生される。すなわち、ＮＵＰおよびＮ
ＤＮのどちらか先に発生した方が他の発生を妨げること
になる。なお、ここでは、ＮＵＰが先に発生するものと
する。
【００４２】かかる負パルスＮＵＰの発生により、ＲＳ
−ラッチ２３の出力ＵＤの論理レベルをハイレベルに確
定し、負パルスＮＤＮの発生により、ＲＳ−ラッチ２３
の出力ＵＤの論理レベルをローレベルに確定している。
【００４３】また、ＮＡＮＤ１９はＲＣＬＫとＣＬＫの
両方の立ち上がりエッジによってＦＦ１６，１７をリセ
ットするが、もし両方の立ち上がりエッジが同時のとき
には、ＮＵＰとＮＤＮの信号が同時にローレベルにな
り、インバータ２１，２２の遅延分だけ遅れてお互いの
信号が相手の信号をハイレベルに戻す。さらに、負パル
スＮＵＰの発生により、ＲＳ−ラット２４の出力ＵＰの
論理レベルをハイレベルに確定し、ＲＣＬＫの立ち下が
りエッジによってローレベルに確定する。同様に、負パ
ルスＮＤＮの発生によってＲＳ−ラット２５の出力ＤＮ
の論理レベルをハイレベルに確定し、ＣＬＫの立ち下が
りエッジによってローレベルに確定する。ついで、ＡＮ
Ｄ２６はＵＰ，ＤＮ両信号がハイレベルのときのみ出力
としての位相同期信号ＨＯＬＤの論理をハイレベルに固
定し、それ以外のときはローレベルに確定する。
【００４４】要するに、位相比較器１１はＲＣＬＫとＣ
ＬＫの位相を比較して、ＲＣＬＫの方が進み位相である
ときには、ハイレベルの信号ＵＤを出力し、ＣＬＫの方
が進み位相であるときには、ローレベルの信号ＵＤを出
力し、双方の位相が同相のときには、ハイレベルの位相
同期信号ＨＯＬＤを出力している。
【００４５】図５（ａ），（ｂ）はそれぞれ図１に示す
タイミング調整回路図およびその動作を説明するための
信号波形図である。まず、図５（ａ）に示すように、こ
のタイミング調整回路１２は、位相同期信号ＨＯＬＤを
クロックに入力し、計数して複数のカウント結果を出力
するカウンタ部２７と、これら複数のカウント結果の論
理積をとるＡＮＤ３０と、このＡＮＤ３０の出力をデー
タ入力し、位相同期信号ＨＯＬＤをクロック入力する一
方、リセットＲに復帰信号ＲＣＬを入力することによ
り、出力Ｑにタイミング調整回路１２としての出力であ
る保持信号ＳＴＲを出力するＦＦ３１と、セット側にＲ
ＣＬを入力し、リセット側にＦＦ３１の出力Ｑ反転を入
力するＳＲ−ラッチ２８と、このＳＲ−ラッチ２８のＱ
出力およびＲＣＬを２入力とし、その論理積出力をカウ
ンタ部２７のリセット信号として供給するＡＮＤ２９と
から構成される。
【００４６】次に、図５（ｂ）に示すように、このタイ
ミング調整回路１２においては、復帰信号ＲＣＬがロー
レベルのとき、カウンタ部２７とＦＦ３１にリセットを
かけ、ＦＦ３１のＱ出力に得られる保持信号ＳＴＲをロ
ーレベルに確定する。
【００４７】しかる後、復帰信号ＲＣＬがハイレベルに
なると、ＰＬＬ回路がロック状態になるので、ＨＯＬＤ
信号が発生し、そのＨＯＬＤ信号の発生ごとにカウンタ
部２７はカウントアップする。このＨＯＬＤ信号が２n
回発生されると、ｎ入力ＡＮＤ３０の出力信号がハイレ
ベルとなり、次の位相同期信号ＨＯＬＤでＦＦ３１に読
み込まれる。この結果、ＦＦ３１のＱ出力であるＳＴＲ
信号がハイレベルになる。このことは、前述したとお
り、ＰＬＬ回路がロック状態になったときのカウンタ回
路１３のカウント値ＣＯＵを内蔵した不揮発性ＲＡＭセ
ルに保持することになる。なお、カウンタ部２７は設定
した回数だけＨＯＬＤ信号が発生したときにハイレベル
になる論理であればよい。
【００４８】要するに、このタイミング調整回路１２
は、位相同期信号ＨＯＬＤをカウントし、この位相同期
信号ＨＯＬＤが所定の回数入力されたならば、保持信号
ＳＴＲを発生させ、ＰＬＬ回路そのものがロック状態に
なったことを表示する。ここで、カウンタ回路１３のビ
ット数は、ＰＬＬ回路がロック状態になったとみなせる
時間を確保できる値に設定する。具体的には、ＨＯＬＤ
信号が３０〜５０回発生すれば、ＰＬＬ回路がロック状
態になったとみなせるため、カウンタ回路１３のビット
数は５ビットあるいは６ビットにすれば良い。
【００４９】図６は図１に示すカウンタの回路図であ
る。図６に示すように、このカウンタ回路１３は、それ
ぞれに不揮発性ＲＡＭセルを内蔵する第１乃至第３のＦ
Ｆ４５〜４７と、前述した位相比較器１１からの位相比
較信号ＵＤや第１のＦＦ４５の反転出力および第２，第
３のＦＦ４６，４７の反転出力の組合わせにより、第
２，第３のＦＦ４６，４７のデータ入力信号を作成する
インバータ３２〜３４とＡＮＤ３５，３６，４０〜４２
とＮＡＮＤ３９とＮＯＲ３７，４３と排他的ＮＯＲ（Ｅ
Ｘ−ＮＯＲ）７７，８３とからなる論理ゲート部とを備
えている。
【００５０】このカウンタ回路１３において、第１のＦ
Ｆ４５は自己の反転出力をデータ入力に、クロック入力
にはカウント用クロック信号ＣＣＬＫを供給するととも
に、カウンタ回路のイニシャライズ用信号として復帰信
号ＲＣＬおよび保持信号ＳＴＲを用い、出力端子Ｑにカ
ウント値ＣＯＵ１を出力するようにしている。同様に、
第２，第３のＦＦ４６，４７は、自己の反転出力をそれ
ぞれＥＸ−ＮＯＲ３８，４４を介してデータ入力に供給
し、クロック入力にはカウント用クロック信号ＣＣＬＫ
を供給するとともに、カウンタ回路のイニシャライズ用
信号として復帰信号ＲＣＬおよび保持信号ＳＴＲを用
い、それぞれの出力端子Ｑにカウント値ＣＯＵ２，ＣＯ
Ｕ３を出力するようにしている。これら第１〜第３のＦ
Ｆ４５〜４７にそれぞれ２つのＲＣＬとＳＴＲ信号を用
いるのは、ＦＦ４５〜４７の出力を不揮発性ＲＡＭに保
持信号ＳＴＲで保持し、復帰信号ＲＣＬで復帰させるた
めである。
【００５１】図７（ａ），（ｂ）はそれぞれ図６におけ
るカウンタ回路の１フリップフロップの回路図およびそ
のフリップフロップにおけるトランスファゲートの論理
説明図である。まず、図７（ａ）に示すように、カウン
タ回路１３において代表して示すフリップフロップ（Ｆ
Ｆ）４５は、それぞれＰ−ＭＯＳ，Ｎ−ＭＯＳを並列に
接続して構成される４つのトランスファーゲート４８，
５０，５２，５４と、これらトランスファーゲート４
８，５０の出力側に接続されるインバータ４９，５１お
よびトランスファーゲート５２，５４の入力側に接続さ
れるインバータ５３，５５と、インバータ５１の出力
（Ｑ出力）を入力し、保持信号ＳＴＲ，復帰信号ＲＣＬ
の制御のもとに記憶したり、インバータ４９に出力する
不揮発性ＲＡＭセル（上述したカウンタ回路１３に内蔵
した不揮発生ＲＡＭ）５６と、４つのトランスファーゲ
ート４８，５０，５２，５４を構成するそれぞれのＭＯ
Ｓを駆動制御するために、Ｃ入力、すなわちカウント用
クロック信号ＣＣＬＫおよび復帰信号ＲＣＬによって各
タイミングＣ１，Ｃ１Ｂ（反転），Ｃ２，Ｃ２Ｂ（反転
を作成するＮＡＮＤ５７，インバータ５８，５９，６
１，ＮＯＲ６０からなるタイミングゲート部とを備えて
いる。特に、トランスファーゲート４８，５０，５２，
５４とインバータ４９，５１，５３，５５とは、後述す
るようにマスターラッチおよびスレーブラッチを構成す
る。
【００５２】このＦＦ４５において、Ｄ入力は前述した
図６からも解るように、出力Ｑ反転である。なお、他の
ＦＦ４６，４７においては、ＥＸ−ＮＯＲ３８，４４の
出力を供給している。
【００５３】また、図７（ｂ）に示すように、復帰信号
ＲＣＬがローレベルのとき、トランスファーゲート４
８，５２，５４はＯＦＦ、トランスファーゲート５０は
ＯＮとなり、逆にＲＣＬがハイレベルのとき、トランス
ファーゲートすべてはマスターラッチおよびスレーブラ
ッチを形成し、フリップ／フロップ（Ｆ／Ｆ）動作を行
う。
【００５４】図８は図７（ａ），（ｂ）に示すフリップ
フロップの動作を説明するタイミング図である。図８に
示すように、このＦＦ４５は、Ｄ入力に対し、Ｑ出力を
得るものであるが、まず保持信号ＳＴＲがハイのとき、
Ｑ出力のローの値を不揮発性ＲＡＭセル５６に保持す
る。その後、復帰信号ＲＣＬがローレベルのとき、クロ
ック信号Ｃに関係なく、タイミング信号Ｃ１ＢおよびＣ
２はハイレベルとなり、図７（ｂ）に示すように、トラ
ンスファゲート４８，５２，５４がＯＦＦ状態になる。
これと同時に、タイミング信号Ｃ１およびＣ２Ｂはロー
レベルとなり、図７（ｂ）に示すように、トランスファ
ゲート５０がＯＮ状態になる。このため、不揮発性ＲＡ
Ｍセル５６に保持していたローのデータが出力される。
すなわち、カウンタ回路１３のＦＦ４５〜４７にはロー
の値が書き込まれたことになる。
【００５５】次に、復帰信号ＲＣＬがハイレベルになる
と、クロック信号Ｃとタイミング信号Ｃ１およびＣ２は
レベルが等しくなり、同様にクロック信号Ｃ反転とタイ
ミング信号Ｃ１ＢおよびＣ２Ｂも等しくなる。この結
果、トランスファゲート４８，５２とインバータ４９，
５３はマスターラッチを構成し、トランスファゲート５
０，５４とインバータ５１，５５はスレーブラッチを構
成し、両者はＦＦとして機能する。
【００５６】このようなＦＦを使用して構成されるカウ
ンタ回路１３は、位相比較信号ＵＤに応じてカウントア
ップ、あるいはカウントダウンを行う。すなわち、位相
比較信号ＵＤがハイレベルのときは、クロック入力ＣＣ
ＬＫの立ち上がりのたびにカウントアップし、位相比較
信号ＵＤがローレベルのときは、クロック入力ＣＣＬＫ
のたびにカウントダウンする。また、カウンタ回路１３
は、保持信号ＳＴＲに応じて不揮発性ＲＡＭセル５６に
カウント結果を保持するか、あるいはカウント動作を行
うかの制御を行い、保持信号ＳＴＲがハイレベルのとき
は、出力ＣＯＵをカウンタ回路を構成するＦＦ内部の不
揮発性ＲＡＭセル５６に保持し、保持信号ＳＴＲがロー
レベルのときは、カウント動作を行う。さらに、カウン
タ回路１３は、復帰信号ＲＣＬに応じて不揮発性ＲＡＭ
セル５６の保持データを出力ＣＯＵとして出力するか、
あるいはカウント動作を行うかの制御を行い、復帰信号
ＲＣＬがハイレベルのときは、不揮発性ＲＡＭセル５６
に保持されたデータをカウント出力ＣＯＵに出力し、復
帰信号ＲＣＬがローレベルのときは、カウント動作を行
う。
【００５７】要するに、本実施の形態においては、入力
信号と出力信号の位相を位相比較器で比較し、その比較
誤差が最小となるように電圧制御発振器の出力信号を制
御するものであり、特に位相比較器の位相一致（同期）
出力に基いてタイミング調整回路が入力信号および出力
信号の同期を検出する。また、カウンタ回路では、複数
の不揮発性ＲＡＭを内蔵しており、位相比較器からの位
相の進み／遅れを表わすアップ／ダウン信号により、カ
ウントアップ動作もしくはカウントダウン動作を行う一
方、タイミング調整回路からの位相が同相になったこと
を示す保持信号により、カウント用クロックのカウント
値を前記ＲＡＭに保持し、しかも復帰信号が入力された
場合には前記ＲＡＭに保持していたデータをカウンタ出
力とする。これにより、カウンタ回路の出力をＤ／Ａ変
換器でアナログ信号に変換し、そのアナログ電圧に応じ
て電圧制御発振器（ＶＣＯ）の発振周波数を制御するよ
うにしている。
【００５８】すなわち、入力信号の位相と出力信号の位
相が同相になってＰＬＬ回路がロック状態になったこと
をタイミング調整回路で検知すると、そのときのカウン
ト値をカウンタ回路に内蔵の不揮発性ＲＡＭに保持し、
電源投入後保持しておいたカウント値をカウンタ回路に
戻している。このことにより、カウンタ値を１ビットず
つカウントアップ又はカウントダウンしてカウンタ値を
設定する必要がなくなるため、引き込み時間を高速にす
ることができる。また、電源投入後直ちにＰＬＬ回路を
ロック状態にできるので、ＰＬＬ回路のジッタを抑える
にあたり、カウンタ回路のビット数を増やしても、不揮
発性ＲＡＭから値をカウンタに戻す時間は変わらないの
で、引き込み時間を増やすことはない。
【００５９】図９は本発明の他の実施の形態を説明する
ためのＰＬＬ回路のブロック図である。図９に示すよう
に、本実施の形態のＰＬＬ回路は、位相比較器１１と、
タイミング調整回路１２と、カウント用クロックＣＣＬ
Ｋを計数するカウンタ回路６３と、このカウンタ回路６
３の出力データＣＯＵを記憶する一方、記憶データをカ
ウンタ回路６３へのイニシャライズ用データとして供給
する不揮発性ＲＡＭ６２と、カウンタ回路６３の出力Ｃ
ＯＵをアナログ変換するＤ／Ａ変換器１４と、このＤ／
Ａ変換器１４のアナログ電圧を制御電圧としてクロック
ＣＬＫを発生するＶＣＯ１５とを有している。なお、図
１の回路および信号と同じ番号あるいは記号を付したも
のは、同一であるので、以下の説明を省略する。
【００６０】特に、本実施の形態においては、図１の実
施の形態におけるカウンタ回路１３に内蔵した不揮発性
ＲＡＭを取り出し、共通化したことにある。すなわち、
カウンタ回路１３の機能の１つであるアップダウンカウ
ンタとしての機能と、カウンタ値の保持機能とを分離
し、アップダウンカウンタとしての機能をカウンタ回路
６３に、カウント値の保持機能を不揮発性ＲＡＭ６２に
もたせ、それによりハードウェアをより小さくし、レイ
アウトの設計を容易にすることにある。
【００６１】まず、カウンタ回路６３は、不揮発性ＲＡ
Ｍ６２のデータ出力ＤＯからのデータを入力するための
複数の入力端子ＤＡＴＡと，復帰信号ＲＣＬを入力する
ための入力端子ＬＯＡＤと，位相比較器１１からの進み
／遅れを表わす位相比較信号ＵＤを入力するためのアッ
プ／ダウン入力端子ＵＤと，カウント用クロックＣＣＬ
Ｋを入力するための入力端子ＣＣＬＫとを備えており、
また出力端子ＣＯＵとしては一実施の形態同様、複数本
備えている。一方、不揮発性ＲＡＭ６２は、入力端子に
復帰信号ＲＣＬ端子を備えるだけでなく、タイミング調
整回路１２からのＳＴＲ信号を供給する端子も備えてい
る。
【００６２】次に、上述したＰＬＬ回路の動作を説明す
る。まず、不揮発性ＲＡＭ６２は、ＰＬＬ回路がロック
状態を示すＳＴＲ信号が発生すると、カウンタ回路６３
のカウント値を電源投入前に保持する。ついで、電源投
入後、ＲＣＬ信号が発生すると、不揮発性ＲＡＭ６２
は、保持していたロック状態のときのカウンタ回路６３
のカウント値を出力する。しかる後、カウンタ回路６３
は、ＲＣＬ信号が発生すると、不揮発性ＲＡＭ６２から
ＤＡＴＡ信号を読み込んでカウント値をセットすること
により、ＰＬＬ回路をロック状態にする。このＲＣＬ信
号が解除された後は、位相比較器１１の出力信号ＵＤに
応じてカウントアップおよびカウントダウンをクロック
入力ＣＣＬＫの到来のたびに繰り返し、目標値を挟んで
２つのカウント値を往復しながらロック状態を維持す
る。
【００６３】したがって、本実施の形態は前述した一実
施の形態と比べると、動作機能は同様であるが、レイア
ウト設計が容易になる。
【００６４】要するに、本実施の形態においては、不揮
発性ＲＡＭをカウンタ回路より分離独立させたことによ
り、共通化でき、ハードウェアを小さくできるという利
点がある。
【００６５】以上２つの実施の形態について説明した
が、ＰＬＬ回路がロック状態のときのカウント値を不揮
発性ＲＡＭに保持しておき、電源投入時に保持しておい
た不揮発性ＲＡＭよりデータをカウンタ回路に読み込む
ことにより、ＰＬＬ回路をイニシャライズしてロック状
態にできるので、引き込み時間に影響を与えず、カウン
タ回路のクロック周波数を低速にしたり、Ｄ／Ａ変換器
のビット数を増やしたりすることにより、ＰＬＬ回路の
ジッタを小さくすることができる。すなわち、カウンタ
回路のクロック周波数を低速にしたり、Ｄ／Ａ変換器の
ビット数を増やしたりすることができる。このため、幾
つかのＬＳＩから形成されるシステムにおいて、ＬＳＩ
間のクロックスキューを抑えて高速なクロックを使用す
ることができる。
【００６６】また、ディジタルオーディオ機器であるＣ
ＤプレーヤやＤＡＴあるいはＢＳチューナ等の間でオー
ディオデータをディジタル転送するする際、データとと
もにクロック信号も同時にディジタルオーディオ・イン
ターフェース・フォーマットにのせて伝送しているの
で、受信側でこのオーディオ信号をアナログ再生すると
きにＰＬＬ回路が必要となる。
【００６７】さらに、高品位の音響信号として再生する
場合には、ＰＬＬ回路で再生するクロック信号のジッタ
をできるかぎり抑制し、純度の高いクロック信号を得る
必要がある。そのときにも、本実施の形態によれば、ジ
ッタによる再生音の音質劣化を抑制することができ、デ
ィジタルオーディオ機器相互間のディジタル接続におい
ても再生音の音質を極めて良好になし得るＰＬＬ回路を
実現することができる。
【００６８】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、位相比較器，タイミング調整回路および不揮発性
ＲＡＭを備えたカウンタ回路を設け、ロック状態のとき
のカウンタ値を不揮発性ＲＡＭに保持しておき、電源投
入後にその保持していたカウント値をカウンタ回路に復
帰させることにより、ロック状態を直ちに実現できるの
で、システムにおいて高速なクロックを使用するときで
も、ジッタを抑えてクロックスキューを小さくできると
いう効果がある。すなわち、カウンタ回路の出力ビット
数を増やしてＤ／Ａ変換器の分解能を小さくし、出力ク
ロックの残留ジッタを減少させても、引き込み時間はカ
ウンタ回路の出力ビット数に依存せず、不揮発性ＲＡＭ
からデータをカウンタ回路に読み込ませるための時間
（数十ｎＳ）だけで済ませることができるためである。
【００６９】また、本発明のＰＬＬ回路は、ロック状態
のときのカウント値を不揮発性ＲＡＭに保持しておき、
電源投入後に保持しておいたカウント値をカウンタ回路
に復帰させることにより、直ちにロック状態を実現でき
るので、カウンタ回路が誤動作しなような十分低速なク
ロック周波数を使用でき、使用するデバイスによって引
き込み時間の改善を制限されないという効果がある。す
なわち、従来のＰＬＬ回路にあっては、引き込み時間の
増加を防ぐために、ロック状態になるまでのカウンタ回
路のクロック周波数を高速にする必要があったが、本発
明のＰＬＬ回路にあっては、カウンタ回路の出力ビット
数を増やしても、引き込み時間は変わらないため、カウ
ンタ回路のクロック周波数を高速にする必要がなく、カ
ウンタ回路が誤動作しないような十分に低速のクロック
周波数を使用できるので、カウンタ回路の誤動作を防止
でき、使用するデバイスによって引き込み時間の改善を
制限されないからである。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するためのＰＬＬ
回路のブロック図である。
【図２】図１に示すカウンタの引き込み過程を説明する
ためのタイミング図である。
【図３】図１に示す位相比較器の回路図である。
【図４】図３に示す位相比較器の動作を説明するための
タイミング図である。
【図５】図１に示すタイミング調整回路およびその動作
を説明するための信号波形を表わす図である。
【図６】図１に示すカウンタの回路図である。
【図７】図６におけるカウンタ回路の１フリップフロッ
プ回路およびその回路におけるトランスファゲートの動
作論理を表わす図である。
【図８】図７に示すフリップフロップの動作を説明する
ためのタイミング図である。
【図９】本発明の他の実施の形態を説明するためのＰＬ
Ｌ回路のブロック図である。
【図１０】従来の一例を説明するためのＰＬＬ回路のブ
ロック図である。
【図１１】図１０に示すカウンタの引き込み過程を説明
するためのタイミング図である。
【符号の説明】
１１ 位相比較器 １２ タイミング調整回路 １３，６３ カウンタ回路 １４ Ｄ／Ａ変換器 １５ ＶＣＯ １６，１７，３１，４５〜４７ フリップフロップ
（ＦＦ） ２３〜２５，２８ ＲＳラッチ ２７ カウンタ部 ４８，５０，５２，５４ トランスファーゲート ５６ 不揮発性ＲＡＭセル ６２ 不揮発性ＲＡＭ ＲＣＬＫ 基準クロック信号 ＣＬＫ 出力クロック信号 ＵＤ 位相比較信号 ＲＣＬ 復帰信号 ＨＯＬＤ 位相同期信号 ＳＴＲ 保持信号 ＣＣＬＫ カウント用クロック信号 ＣＯＵ カウント値（出力） ＶＣＴ 制御電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−116426（ＪＰ，Ａ) 特開 平７−99446（ＪＰ，Ａ) 特開 平５−114857（ＪＰ，Ａ) 特開 平７−30413（ＪＰ，Ａ) 特開 平１−129614（ＪＰ，Ａ) 実開 平６−73928（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準クロック信号および出力クロック信
    号の位相を比較して同期したときに位相同期信号を出力
    し且つ前記位相の進みあるいは遅れを表わす位相比較信
    号を出力するために、共にハイレベルをデータ入力し、
    前記基準クロック信号および前記出力クロック信号をそ
    れぞれ制御クロックとして入力する２つのフリップフロ
    ップと，前記２つのフリップフロップの各出力に基いて
    論理ゲート信号を作成する論理ゲート素子と，前記論理
    ゲート素子の出力によりセット／リセットされ、前記位
    相比較信号および前記位相同期信号を作成する複数のＲ
    Ｓ−ラッチとで構成した位相比較器と、前記位相比較器
    からの前記位相同期信号および同期タイミングを読み出
    すための復帰信号を入力し、カウント値を保持するタイ
    ミングを調整するための保持信号を出力するタイミング
    調整回路と、不揮発性ＲＡＭを備え、カウント用クロッ
    ク信号を計数するにあたり、前記復帰信号により前記不
    揮発性ＲＡＭからカウント値を読み出してイニシャライ
    ズし、前記位相比較信号により計数を行うとともに、前
    記保持信号により計数した結果を前記不揮発性ＲＡＭに
    保持するカウンタ回路と、前記カウンタ回路から出力さ
    れるカウント値をアナログ電圧に変換するＤ／Ａ変換器
    と、前記Ｄ／Ａ変換器から出力された前記アナログ電圧
    を制御電圧として入力し、前記出力クロック信号を出力
    する電圧制御発振器とを有することを特徴とするＰＬＬ
    回路。
  2. 【請求項２】 基準クロック信号および出力クロック信
    号の位相を比較して同期したときに位相同期信号を出力
    し且つ前記位相の進みあるいは遅れを表わす位相比較信
    号を出力する位相比較器と、前記位相比較器からの前記
    位相同期信号および同期タイミングを読み出すための復
    帰信号を入力し、カウント値を保持するタイミングを調
    整するための保持信号を出力するために、前記位相比較
    器からの前記位相同期信号を入力して所定数をカウント
    し且つ複数の出力端子を備えたカウンタ部と，前記カウ
    ンタ部の前記複数の出力の論理をとる論理ゲートと，前
    記論理ゲートの出力をデータ入力且つ前記位相同期信号
    をクロック入力とし、保持信号を出力するとともに、前
    記復帰信号によってリセットされるフリップフロップ
    と，前記復帰信号および前記フリップフロップの反転出
    力に基いて前記カウンタ部をリセットするＲＳ−ラッチ
    とで構成したタイミング調整回路と、不揮発 性ＲＡＭを
    備え、カウント用クロック信号を計数するにあたり、前
    記復帰信号により前記不揮発性ＲＡＭからカウント値を
    読み出してイニシャライズし、前記位相比較信号により
    計数を行うとともに、前記保持信号により計数した結果
    を前記不揮発性ＲＡＭに保持するカウンタ回路と、前記
    カウンタ回路から出力されるカウント値をアナログ電圧
    に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器から出力
    された前記アナログ電圧を制御電圧として入力し、前記
    出力クロック信号を出力する電圧制御発振器とを有する
    ことを特徴とするＰＬＬ回路。
  3. 【請求項３】 基準クロック信号および出力クロック信
    号の位相を比較して同期したときに位相同期信号を出力
    し且つ前記位相の進みあるいは遅れを表わす位相比較信
    号を出力する位相比較器と、前記位相比較器からの前記
    位相同期信号および同期タイミングを読み出すための復
    帰信号を入力し、カウント値を保持するタイミングを調
    整するための保持信号を出力するタイミング調整回路
    と、不揮発性ＲＡＭを備え、カウント用クロック信号を
    計数するにあたり、前記復帰信号により前記不揮発性Ｒ
    ＡＭからカウント値を読み出してイニシャライズし、前
    記位相比較信号により計数を行うとともに、前記保持信
    号により計数した結果を前記不揮発性ＲＡＭに保持する
    カウンタ回路と、前記カウンタ回路から出力されるカウ
    ント値をアナログ電圧に変換するＤ／Ａ変換器と、前記
    Ｄ／Ａ変換器から出力された前記アナログ電圧を制御電
    圧として入力し、前記出力クロック信号を出力する電圧
    制御発振器とを有し、前記タイミング調整回路は、前記
    位相同期信号をクロック入力とするカウンタ部と，前記
    カウンタ部の出力を入力とするｎ入力ＡＮＤと，前記ｎ
    入力ＡＮＤの出力をデータ入力とし、前記位相同期信号
    をクロック入力且つ前記復帰信号をリセット入力とする
    フリップフロップと，前記フリップフロップの反転出力
    をリセット入力且つ前記復帰信号をセット入力とするＲ
    Ｓ−ラッチと，前記ＲＳ−ラッチの出力および前記復帰
    信号を入力とする２入力ＡＮＤとを備え、前記２入力Ａ
    ＮＤの出力に基いて前記カウンタ部をリセットするとと
    もに、前記フリップフロップの正相出力を前記保持信号
    として出力することを特徴とするＰＬＬ回路。
  4. 【請求項４】 基準クロック信号および出力クロック信
    号の位相を比較して同期したときに位相同期信号を出力
    し且つ前記位相の進みあるいは遅れを表わす 位相比較信
    号を出力する位相比較器と、前記位相比較器からの前記
    位相同期信号および同期タイミングを読み出すための復
    帰信号を入力し、カウント値を保持するタイミングを調
    整するための保持信号を出力するタイミング調整回路
    と、不揮発性ＲＡＭを備え、カウント用クロック信号を
    計数するにあたり、前記復帰信号により前記不揮発性Ｒ
    ＡＭからカウント値を読み出してイニシャライズし、前
    記位相比較信号により計数を行うとともに、前記保持信
    号により計数した結果を前記不揮発性ＲＡＭに保持する
    カウンタ回路と、前記カウンタ回路から出力されるカウ
    ント値をアナログ電圧に変換するＤ／Ａ変換器と、前記
    Ｄ／Ａ変換器から出力された前記アナログ電圧を制御電
    圧として入力し、前記出力クロック信号を出力する電圧
    制御発振器とを有し、前記カウンタ回路は、前記位相比
    較器から入力された前記位相比較信号がハイレベルのと
    き、クロック入力のたびにカウントアップし、前記位相
    比較信号がローレベルのとき、前記クロック入力のたび
    にカウントダウンするとともに、前記保持信号に応じて
    カウント出力を前記不揮発性ＲＡＭセルに保持する一
    方、前記復帰信号に応じて前記不揮発性ＲＡＭセルより
    保持していたデータを読み出すにあたり、それぞれに不
    揮発性ＲＡＭセルを内蔵した第１乃至第３のフリップフ
    ロップと、前記位相比較器からの前記位相比較信号，前
    記第１のフリップフロップの反転出力および前記第２，
    第３のフリップフロップの反転出力の組合わせにより、
    前記第２，第３のフリップフロップのデータ入力信号を
    作成するインバータ，ＡＮＤ，ＮＡＮＤ，ＮＯＲ，排他
    的ＮＯＲからなる論理ゲート部とを備えたことを特徴と
    するＰＬＬ回路。
  5. 【請求項５】 前記カウンタ回路を形成する各フリップ
    フロップは、マスターラッチおよびスレーブラッチを形
    成するための複数のトランスファーゲートおよび複数の
    インバータと、前記保持信号に応じてカウント出力を保
    持するとともに、前記復帰信号に応じて保持していたデ
    ータを読み出すための前記不揮発性ＲＡＭセルと、前記
    カウント用クロックおよび前記復帰信号の組合わせによ
    り前記複数のトランスファーゲートを制御するタイミン
    グを作成する論理ゲート素子とを備えた請求項４記載の
    ＰＬＬ回路。
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