KR100723517B1 - 카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프 - Google Patents

카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프 Download PDF

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Abstract

카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프가 개시된다. 본 발명에 따른 카운터는 선택부 및 카운팅부를 구비한다. 상기 선택부는 소정의 선택 신호에 응답하여, 클럭 신호 또는 홀드 신호를 선택하여 출력한다. 상기 카운팅부는 상기 클럭 신호를 카운팅하고, 상기 홀드 신호에 응답하여 상기 클럭 신호를 카운팅한 클럭 수를 유지한 후에, 상기 유지한 클럭 수를 출력한다. 본 발명에 따른 카운팅 값을 유지한 후 출력하는 카운터는 전파 지연 시간에 관계없이 안정적으로 카운팅 값을 출력할 수 있는 장점이 있다.

Description

카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프{Counter keeping counting value and Phase Locked Loop having the counter}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 카운팅 값을 유지한 후 출력하는 카운터를 나타내는 도면이다.
도 2는 도 1의 카운터의 동작을 나타내는 타이밍도이다.
도 3은 도 1의 카운터를 구비하는 위상 고정 루프를 나타내는 블록도이다.
도 4는 도 3의 위상 고정 루프의 발진 제어 전압과 발진 주파수의 관계를 나타내는 도면이다.
본 발명은 카운터 및 위상 고정 루프(Phase Locked Loop ; PLL)에 관한 것으로써, 특히 카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프에 관한 것이다.
일반적인 비동기 카운터는 복수개의 플립플롭들을 구비한다. 일반적인 비동 기 카운터는 클럭 신호를 상기 플립플롭들을 통하여 순차적으로 전달하면서 상기 클럭 신호를 카운팅한다.
그런데, 일반적인 비동기 카운터에서는 클럭 신호가 순차적으로 전달되기 때문에 전파 지연 시간이 발생한다. 따라서, 각각의 플립플롭이 클럭 신호를 수신하는 타이밍이 서로 달라진다. 즉, 특정 시간 구간동안에, 일부 플립플롭들은 클럭 신호를 수신하여 카운팅을 하는 반면에, 다른 플립플롭들은 클럭 신호를 아직 수신하지 못한다.
그러므로, 플립플롭들이 상기 특정 시간 구간에서 카운팅 값들을 출력한다면, 클럭 신호의 클럭 수를 정확하게 카운팅할 수 없는 문제가 있다. 즉, 모든 플립플롭들이 클럭 신호를 수신하기 전에 카운팅 값들을 출력한다면, 클럭 신호를 수신하지 못한 플립플롭은 정확한 카운팅 값을 출력할 수 없는 문제가 있다.
특히, 일반적인 비동기 카운터가 고주파의 클럭 신호를 카운팅하는 경우에는, 클럭 신호가 플립플롭들을 통하여 전달되는 전파 지연 시간이 클럭 신호가 입력되는 주기에 비하여 상대적으로 길다. 그러므로, 정확한 카운팅 값을 출력할 수 없는 현상은 더욱 문제시된다.
위상 고정 루프는 원하는 로킹 주파수를 갖는 발진 클럭 신호를 출력하는 회로이다. 위상 고정 루프는 지금 출력되고 있는 발진 클럭 신호의 주파수와 로킹 주파수를 비교하고, 비교 결과에 따라 발진 클럭 신호의 주파수를 가변함으로써, 원하는 로킹 주파수를 갖는 발진 클럭 신호를 출력한다. 위상 고정 루프는 발진 클럭 신호의 발진 주파수가 로킹 주파수와 일치하는지를 판단하기 위해서는 지금 출력되고 있는 발진 클럭 신호의 주파수를 정확하게 알아야 한다. 그런데, 앞서 설명된 바와 같이, 일반적인 비동기 카운터는 고주파의 클럭 신호를 정확히 카운팅 할 수 없다. 그러므로, 위상 고정 루프는 발진 클럭 신호의 정확한 주파수을 구하지 못한다. 그에 따라, 일반적인 비동기 카운터를 구비하는 위상 고정 루프는 원하는 로킹 주파수를 갖는 발진 클럭 신호를 출력할 수 없는 문제가 있다.
삭제
본 발명이 이루고자하는 기술적 과제는 카운팅 값을 유지한 후 출력하는 카운터를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 카운팅 값을 유지한 후 출력하는 카운터를 구비하는 위상 동기 루프를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 카운터는 선택부 및 카운팅부를 구비한다. 상기 선택부는 소정의 선택 신호에 응답하여, 클럭 신호 또는 홀드 신호를 선택하여 출력한다. 상기 카운팅부는 상기 클럭 신호를 카운팅하고, 상기 홀드 신호에 응답하여 상기 클럭 신호를 카운팅한 클럭 수를 유지한 후에, 상기 유지한 클럭 수를 출력한다.
상기 카운팅부는 복수개의 래치 수단들을 구비한다. 상기 복수개의 래치 수단들은 직렬로 서로 연결되며, 상기 클럭 수를 1비트씩 각각 출력하고, 상기 홀드 신호에 응답하여 상기 클럭 수를 1비트씩 각각 유지한 후에, 상기 유지한 클럭 수를 출력한다.
상기 선택부는 상기 클럭 신호를 출력한 후, 상기 홀드 신호를 출력한다.
상기 클럭 신호 및 상기 홀드 신호는 상기 복수개의 래치 수단들을 통하여 순차적으로 전달된다.
상기 카운팅부는 상기 홀드 신호가 입력되기 이전에 입력된 상기 클럭 신호가 상기 모든 복수개의 래치 수단들로 전달되는 전파지연시간이 경과한 다음에, 상기 유지한 클럭 수를 출력할 수 있다.
상기 각각의 래치 수단은 제1 내지 제N 플립플롭일 수 있다.
상기 홀드 신호는 접지 전압일 수 있다.
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삭제
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 위상 고정 루프는 전압 제어 발진기, 카운터 및 주파수 상태 제어부를 구비한다. 상기 전압 제어 발진기는 밴드 선택 신호에 응답하여 밴드를 선택하고, 발진 제어 전압에 대응되는 발진 클럭 신호를 출력한다. 상기 카운터는 상기 발진 클럭 신호를 카운팅하여 발진 주파수를 출력하고, 홀드 신호에 응답하여 상기 발진 주파수를 소정 시간동안 유지한 후에 출력한다. 상기 주파수 상태 제어부는 상기 발진 주파수와 기준 주파수를 비교하여, 상기 밴드 선택 신호를 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 클럭 신호를 카운팅하는 방법은 소정의 선택 신호에 응답하여 클럭 신호 또는 홀드 신호를 선택하여 출력하는 단계, 상기 클럭 신호를 수신하여 상기 클럭 신호를 카운팅하는 단계, 상기 홀드 신호에 응답하여 상기 클럭 신호를 카운팅한 클럭 수를 유지하는 단계 및 상기 유지한 클럭 수를 출력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 카운팅 값을 유지한 후 출력하는 카운터를 나타내는 도면이다.
도 1을 참조하면, 본 발명에 따른 카운터(100)는 선택부(110) 및 카운팅부(120)를 구비한다.
선택부(110)는 소정의 선택 신호(SEL)에 응답하여, 클럭 신호(CLK) 또는 홀드 신호(HOLD)를 선택적으로 출력한다. 선택부(110)는 멀티플렉서일 수 있다.
카운팅부(120)는 클럭 신호(CLK)를 카운팅하고, 홀드 신호(HOLD)에 응답하여 클럭 신호(CLK)를 카운팅한 클럭 수를 유지한다. 카운팅부(120)는 직렬로 서로 연결되는 제1 내지 제N(N은 자연수) 래치 수단들(FF1~FFn)을 구비할 수 있다. 래치 수단들(FF1~FFn)은 클럭 신호(CLK)의 클럭 수(C1~Cn)를 1비트씩 각각 출력한다. 그리고, 홀드 신호(HOLD)에 응답하여 클럭 수(C1~Cn)를 1비트씩 각각 유지한 다음에 출력한다.
좀 더 설명하면, 선택부(110)는 클럭 신호(CLK)를 카운팅부(120)로 출력한 후, 홀드 신호(HOLD)를 카운팅부(120)로 출력한다. 클럭 신호(CLK) 및 홀드 신호(HOLD)는 카운팅부(120)의 복수개의 래치 수단들(FF1~FFn)을 통하여 순차적으로 전달된다. 복수개의 래치 수단들(FF1~FFn)은 홀드 신호(HOLD)보다 먼저 입력된 클럭 신호(CLK)가 모든 복수개의 래치 수단들(FF1~FFn)로 전달되는 전파지연시간이 경과한 다음에, 유지한 클럭 수(C1~Cn)를 출력한다.
삭제
다시 도 1을 참조하면, 각각의 제1 내지 제N 래치 수단(FF1~FFn)은 제1 내지 제N 플립플롭(FF1~FFn)일 수 있다.
또한, 각각의 제1 내지 제N 플립플롭(FF1~FFn)은, 제1 내지 제N D-플립플롭(FF1~FFn)일 수 있다. 제1 내지 제N D-플립플롭들(FF1~FFn)은 각각 D 입력단과 Qb 입력단이 연결된다.
제1 D-플립플롭(FF1)은 선택부(110)가 출력하는 홀드 신호(HOLD)를 C 입력단을 통하여 수신하고, 제2 D-플립플롭(FF2)으로 Qb 출력단을 통하여 홀드 신호(HOLD)를 출력한다. 제k(k는 2이상 N-1이하의 자연수) D-플립플롭(FF2~FFn-1)은 제k-1 D-플립플롭(FFk-1)이 출력하는 홀드 신호(HOLD)를 C 입력단을 통하여 수신하고, 제k+1 D-플립플롭(FFk+1)으로 Qb 출력단을 통하여 홀드 신호(HOLD)를 출력한다. 제N D-플립플롭(FFn)은 제N-1 D-플립플롭(FFn-1)으로부터 홀드 신호(HOLD)를 C 입력단을 통하여 수신한다.
또한, 각각의 제1 내지 제N 플립플롭(FF1~FFn)은 제1 내지 제N T-플립플롭(FF1~FFn)일 수 있다. 제1 T-플립플롭(FF1)은, 선택부(110)가 출력하는 홀드 신호(HOLD)를 T 입력단을 통하여 수신하고, 제2 T-플립플롭(FF2)으로 Qb 출력단을 통하여 홀드 신호(HOLD)를 출력한다.
제k(k는 2이상 N-1이하의 자연수) T-플립플롭(FF2~FFn-1)은, 제k-1 T-플립플롭(FFk-1)이 출력하는 홀드 신호(HOLD)를 T 입력단을 통하여 수신하고, 제k+1 T-플립플롭(FFk+1)으로 Qb 출력단을 통하여 홀드 신호(HOLD)를 출력한다. 제N T-플립플롭(FFn)은, 제N-1 T-플립플롭(FFn-1)으로부터 홀드 신호(HOLD)를 T 입력단을 통하여 수신한다.
도 2는 도 1의 카운터의 동작을 나타내는 타이밍도이다.
도 1 및 도 2를 참조하여, 본 발명에 따른 카운터(100)의 동작이 자세히 설명된다. 설명의 편의를 위하여 이하에서는 도 1의 카운터가 3개의 플립플롭들을 구비하는 것으로 가정하였다. 즉, n = 3이고, 클럭 신호의 클럭 수(C1~C3)는 3비트이다.
선택부(110)는 클럭 신호(CLK)를 출력(카운팅 모드)한 다음에, 홀드 신호(HOLD)를 출력(출력 모드)한다. 카운팅 부(120)의 제1 내지 제3 플립플롭들(FF1~FF3)은 클럭 신호(CLK)를 순차적으로 카운팅한다. 좀 더 설명하면, 제1 플립플롭(FF1)은 클럭 신호(CLK)의 상승 엣지 또는 하강 엣지에 동기되어 저장하고 있던 클럭 수(C1)의 논리 상태를 반전시킨다. 또한, 제2 및 제3 플립플롭(FF2, FF3)은 이전 단의 플립플롭(FF1, FF2)이 저장하고 있던 클럭 수(C1, C2)의 상승 엣지 또는 하강 엣지에 동기되어 저장하고 있던 클럭 수(C2, C3)의 논리 상태를 반전시킨다.
카운팅 모드가 끝나고 출력 모드가 시작되면, 선택부(110)는 클럭 신호(CLK)를 출력하는 것을 중단하고, 일정한 논리 레벨을 가지는 홀드 신호(HOLD)를 출력한다. 홀드 신호(HOLD)는 접지 전압일 수 있다. 제1 내지 제3 플립플롭들(FF1~FF3)은 클럭 신호(CLK)에 대한 카운팅 동작을 순차적으로 수행한 다음, 홀드 신호(HOLD)에 응답하여 카운팅 동작을 순차적으로 중단한다. 그에 따라, 제1 내지 제3 플립플롭들(FF1~FF3)은 저장하고 있던 클럭 수(C1~C3)의 논리 상태를 유지한다.
삭제
도 2에는, 클럭 신호(CLK)의 1~4번째 클럭이 입력된 다음에 홀드 신호(HOLD)가 입력되는 예가 도시되어 있다.
4번째 클럭이 입력될 때까지 제1 내지 제3 플립플롭들(FF1~FF3)은 일반적인 카운팅 동작을 수행한다. 즉, 3번째 클럭의 하강 에지가 입력된 다음에, 제1 플립플롭(FF1)의 저장값은 1이 되고, 제2 플립플롭(FF2)의 저장값은 1이 되고, 제3 플립플롭(FF3)의 저장값은 0이 된다.
4번째 클럭이 입력되면, 제1 내지 제3 플립플롭들(FF1~FF3)은 4번째 클럭의 하강 에지에 응답하여, 4번째 클럭을 순차적으로 카운팅한다. 즉, 제1 플립플롭 (FF1)의 저장값은 1에서 0으로 변경된다. 그에 따라, 제2 플립플롭(FF2)의 저장값은 1에서 0으로 변경되고, 제3 플립플롭(FF3)의 저장값은 0에서 1로 변경된다.
다음으로, 접지 전압인 홀드 신호(HOLD)가 입력되면, 제1 내지 제3 플립플롭들(FF1~FF3)은 저장값들을 그대로 유지한다. 즉, 제1 플립플롭(FF1)의 저장값은 0으로 유지되고, 제2 플립플롭(FF2)의 저장값은 0으로 유지되고, 제3 플립플롭(FF3)의 저장값은 1로 유지된다.
좀 더 설명하면, 도 2에 점선으로 표시된 바와 같이, 제1 내지 제3 플립플롭들(FF1~FF3)로 홀드 신호(HOLD)가 입력되는 동안에는 클럭 신호(CLK)가 입력되지 않는다. 그러므로, 제1 내지 제3 플립플롭들(FF1~FF3)은 순차적으로 전달되는 홀드 신호(HOLD)에 응답하여, 카운팅 동작을 순차적으로 중지하고, 기존의 저장값을 그대로 유지한다. 제1 내지 제3 플립플롭들(FF1~FF3)은 다시 클럭 신호(CLK)가 다시 입력되기 전까지 상기 저장값들을 그대로 유지한다.
일반적인 비동기 카운터에서 도 2의 A-B 시간구간 동안에는 클럭 신호(CLK)의 클럭이 플립플롭들(FF1~FF3)로 전달되고 있다. 그러므로, 일반적인 카운터는 A-B 시간구간에서 클럭 신호(CLK)의 클럭 수(C1~C3)를 출력하는 경우, 정확한 카운팅 값을 출력할 수 없다. 또한, 도 2에 점선으로 도시된 것처럼, A-B 시간구간 이후에는 클럭 신호(CLK)의 다음 클럭이 플립플롭들(FF1~FF3)로 입력된다. 그러므로, 플립플롭들(FF1~FF3)은 상기 다음 클럭을 카운팅하기 시작한다. 따라서, 일반적인 카운터는 A-B 시간구간 이후에도 정확한 카운팅 값을 출력할 수 없다.
그러나, 앞서 설명된 바와 같이, 본 발명에 따른 카운터(100)에서, 복수개의 래치 수단들(FF1~FF3)은 클럭 신호(CLK)의 클럭 수(C1~C3)를 카운팅하는 도중에 홀드 신호(HOLD)를 수신하면, 카운팅을 중단하고 그 때까지의 클럭 수(C1~C3)를 유지한다. 복수개의 래치 수단들(FF1~FF3)은 홀드 신호(HOLD)를 수신하고부터 전파지연시간(A-B 시간구간)이 경과한 다음에, 유지한 클럭 수(C1~C3)를 출력한다. 전파지연시간(A-B 시간구간)은 첫 단의 래치 수단(FF1)으로 입력된 클럭 신호(CLK)가 마지막 단의 래치 수단(FF3)까지 전달되는 데 걸리는 시간을 의미한다. 따라서, 본 발명에 따른 카운터(100)는 클럭 신호의 클럭 수를 카운팅한 값을 안정적으로 출력할 수 있다.
도 3은 도 1의 카운터를 구비하는 위상 고정 루프(300)를 나타내는 블록도이다.
도 3을 참조하면, 본 발명에 따른 위상 고정 루프(300)는 위상 검출기(310), 차지 펌프(320), 제어 전압 출력부(330), 루프 필터(340), 전압 제어 발진기(350), 분주기(360), 카운터(100) 및 주파수 상태 제어부(370)를 구비한다.
위상 검출기(310)는 기준 클럭(REFCLK)의 기준 주파수(fREF)와 분주된 발진 클럭 신호(VCOCLK')의 분주 발진 주파수(fVCOCLK)의 위상을 비교한다. 위상 검출기(310)는 상기 비교 결과를 업 신호(UP) 또는 다운 신호(DOWN)로 출력한다. 예를 들어, 위상 검출기(310)는 분주 발진 주파수(fVCOCLK)가 기준 주파수(fREF)보다 낮으면 업 신호(UP)를 출력할 수 있고, 분주 발진 주파수(fVCOCLK)가 기준 주파수(fREF)보다 높으면 다운 신호(DOWN)를 출력할 수 있다.
차지 펌프(320)는 위상 검출기(310)로부터 출력된 출력되는 업 신호(UP) 또는 다운 신호(DOWN)에 응답하여, 소정의 펄스 신호를 전압(VCP)으로 변환하여 출력한다.
제어 전압 출력부(330)는 차지 펌프(320)의 출력 전압(VCP) 또는 로킹 전압(VLOCK)중에서 하나의 전압을 선택하여 발진 제어 전압(VCTRL)으로 출력한다.
좀 더 설명하면, 주파수 상태 제어부(370) 및 전압 제어 발진기(350)가 밴드 선택 동작을 수행하는 동안(밴드 선택 모드)에는, 제어 전압 출력부(330)는 로킹 전압(VLCOK)을 출력한다. 여기에서 로킹 전압(VLOCK)은 발진 클럭 신호(VCOCLK)의 목표 주파수에 대응되는 전압을 의미한다. 즉, 로킹 전압(VLOCK)은 위상 고정 루프(300)가 로킹(locking)되기 원하는 전압을 의미한다. 일반적으로, 로킹 전압(VLOCK)은 1/2VDD인 것이 보통이다. 따라서, 밴드 선택 모드에서, 제어 전압 출력부(330)는 고정된 로킹 전압(VLOCK)을 발진 제어 전압(VCTRL)으로써 출력한다.
반면에, 주파수 상태 제어부(370) 및 전압 제어 발진기(350)가 밴드 선택 동작을 수행하지 않는 동안(일반 모드)에는, 제어 전압 출력부(330)는 차지 펌프(320)의 출력 전압(VCP)을 출력한다.
루프 필터(340)는 일반적으로 로우 패스 필터(LPF)의 형태의 구조를 가지며, 차지 펌프(320)로부터의 전하를 축적했다 방출하는 역할과 원하지 않는 출력성분을 포함하는 잡음 주파수를 제거하는 역할을 한다.
전압 제어 발진기(350)는 밴드 선택 신호(BS)에 응답하여 밴드를 선택하고, 발진 제어 전압(VCTRL)에 대응되는 발진 클럭 신호(VCOCLK)를 출력한다.
카운터(100)는 발진 클럭 신호(VCOCLK)를 카운팅하여 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)을 출력하고, 홀드 신호(HOLD)에 응답하여 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)을 소정 시간동안 유지한 후에 출력한다. 여기에서 소정 시간은 홀드 신호(HOLD)가 입력되기 이전에 입력된 발진 클럭 신호(VCOCLK)가 카운터(100)로 모두 전송되는 시간(발진 클럭 신호의 전파 지연 시간)을 가리킨다.
즉, 카운터(100)는 발진 클럭 신호(VCOCLK)를 카운팅하는 도중에 홀드 신호(HOLD)를 입력받으면, 카운팅 동작을 중단하고 그 때까지의 발진 클럭 신호(VCOCLK)의 클럭 수(DV_VCOCLK)를 유지한다. 그 다음, 카운터(100)는 홀드 신호(HOLD)를 수신하고부터 전파지연시간이 경과한 다음에, 유지한 발진 클럭 신호(VCOCLK)의 클럭 수(DV_VCOCLK)를 출력한다. 여기에서 발진 클럭 신호(VCOCLK)의 클럭 수(DV_VCOCLK)는 발진 클럭 신호(VCOCLK)의 발진 주파수(fVCOCLK)의 디지털 값을 의미한다.
주파수 상태 제어부(370)는 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)과 로킹 주파수(fLOCK)의 디지털 값(DV_LOCK)을 비교하여, 밴드 선택 신호(BS)를 출력한다. 좀 더 설명하면, 주파수 상태 제어부(370)는 카운터(100)로부터 발진 클럭 신호(VCOCLK)의 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)을 수신한다. 그리고, 주파수 상태 제어부(370)는 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)과 로킹 주파수(fLOCK)의 디지털 값(DV_LOCK)을 비교한다. 비교 결과, 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)이 로킹 주파수(fLOCK)의 디지털 값(DV_LOCK)에 가장 가까운 값을 갖는 밴드를 선택하여, 그에 대응되는 밴드 선택 신호(BS)를 전압 제어 발진기(350)로 출력한다. 전압 제어 발진기(350)가 밴드 선택 신호(BS)에 응답하여 밴드를 선택하는 것은 앞서 설명된 바와 같다.
도 4는 도 3의 위상 고정 루프의 발진 제어 전압과 발진 주파수의 관계를 나타내는 도면이다.
도 4를 참조하여, 밴드 선택 동작이 수행되는 밴드 선택 모드에서 본 발명에 따른 위상 고정 루프(300)가 발진 클럭 신호(VCOCLK)의 발진 주파수(fVCOCLK)를 결정하는 과정이 설명된다.
앞서 설명된 대로, 밴드 선택 모드에서는 발진 제어 전압(VCTRL)이 로킹 전압(VLOCK)으로 고정되어 출력된다. 선택된 밴드의 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)이 로킹 주파수(fLOCK)의 디지털 값(DV_LOCK)보다 큰 경우(예를 들어, BAND3의 f3), 주파수 상태 제어부(370)는 하위 밴드(예를 들어, BAND2)에 대응되는 밴드 선택 신호(BS)를 출력한다. 반대로, 선택된 밴드의 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)이 로킹 주파수(fLOCK)의 디지털 값(DV_LOCK)보다 작은 경우(예를 들어, BAND0의 f0), 주파수 상태 제어부(370)는 상위 밴드(예를 들어, BAND1)에 대응되는 밴드 선택 신호(BS)를 출력한다. 주파수 상태 제어부(370)는 상기 과정을 반복함으로써, 로킹 주파수(fLOCK)의 디지털 값(DV_LOCK)에 가장 가까운 발진 주파수(fVCOCLK)의 디지털 값(DV_VCOCLK)을 갖는 밴드를 선택한다.
삭제
예를 들어, 도 4에서, 로킹 전압(VLOCK)이 고정된 상태(밴드 선택 모드)에서, 로킹 주파수(fLOCK)에 가장 가까운 발진 주파수(fVCOCLK)를 갖는 BAND2가 선택된다. 이 경우, 발진 주파수(fVCOCLK)는 f2가 된다.
본 발명에 따른 클럭 신호를 카운팅하는 방법은 소정의 선택 신호에 응답하여 클럭 신호 또는 홀드 신호를 선택하여 출력하는 단계, 상기 클럭 신호를 수신하여 상기 클럭 신호를 카운팅하는 단계, 상기 홀드 신호에 응답하여 상기 클럭 신호를 카운팅한 클럭 수를 유지하는 단계 및 상기 유지한 클럭 수를 출력하는 단계를 구비한다.
본 발명에 따른 클럭 신호를 카운팅하는 방법은 앞서 설명된 카운팅 값을 유지한 후 출력하는 카운터와 기술적 사상이 동일하며, 카운팅 값을 유지한 후 출력하는 카운터의 동작에 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 클럭 신호를 카운팅하는 방법에 대해서 이해할 수 있을 것이므로, 그에 대한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 카운팅 값을 유지한 후 출력하는 카운터는 전파 지연 시간에 관계없이 안정적으로 카운팅 값을 출력할 수 있는 장점이 있다.

Claims (18)

  1. 소정의 선택 신호에 응답하여, 클럭 신호 또는 홀드 신호를 선택적으로 출력하는 선택부; 및
    상기 클럭 신호를 카운팅하고, 상기 홀드 신호에 응답하여 상기 클럭 신호를 카운팅한 클럭 수를 전파지연시간 동안 유지한 후에, 상기 유지한 클럭 수를 출력하는 카운팅부를 구비하고,
    상기 전파지연시간은, 상기 카운팅부가 상기 클럭 신호를 수신하고부터 상기 클럭 신호에 대한 카운팅을 완료할 때까지의 시간인 것을 특징으로 하는 카운터.
  2. 제1항에 있어서, 상기 카운팅부는,
    직렬로 서로 연결되며, 상기 클럭 수를 1비트씩 각각 출력하고, 상기 홀드 신호에 응답하여 상기 클럭 수를 1비트씩 각각 유지한 후에, 상기 유지한 클럭 수를 각각 출력하는 복수개의 래치 수단들을 구비하는 것을 특징으로 하는 카운터.
  3. 제2항에 있어서, 상기 선택부는,
    상기 클럭 신호를 출력한 후, 상기 홀드 신호를 출력하는 것을 특징으로 하는 카운터.
  4. 제2항에 있어서, 상기 클럭 신호 및 상기 홀드 신호는,
    상기 복수개의 래치 수단들을 통하여 순차적으로 전달되는 것을 특징으로 하는 카운터.
  5. 제2항에 있어서, 상기 카운팅부는,
    상기 홀드 신호가 입력되기 이전에 입력된 상기 클럭 신호가 상기 모든 복수개의 래치 수단들로 전달되는 전파지연시간이 경과한 다음에, 상기 유지한 클럭 수를 출력하는 것을 특징으로 하는 카운터.
  6. 제2항에 있어서, 상기 각각의 래치 수단은,
    제1 내지 제N 플립플롭인 것을 특징으로 하는 카운터.
  7. 제6항에 있어서,
    상기 각각의 제1 내지 제N 플립플롭은, 제1 내지 제N D-플립플롭이고,
    상기 제1 내지 제N D-플립플롭들은 각각 D 입력단과 Qb 입력단이 연결되고,
    상기 제1 D-플립플롭은, 상기 선택부가 출력하는 홀드 신호를 C 입력단을 통하여 수신하고, 제2 D-플립플롭으로 Qb 출력단을 통하여 상기 홀드 신호를 출력하고,
    상기 제k(k는 2이상 N-1이하의 자연수) D-플립플롭은, 상기 제k-1 D-플립플롭이 출력하는 상기 홀드 신호를 C 입력단을 통하여 수신하고, 상기 제k+1 D-플립플롭으로 Qb 출력단을 통하여 상기 홀드 신호를 출력하고,
    상기 제N D-플립플롭은, 상기 제N-1 D-플립플롭으로부터 상기 홀드 신호를 C 입력단을 통하여 수신하는 것을 특징으로 하는 카운터.
  8. 제6항에 있어서,
    상기 각각의 제1 내지 제N 플립플롭은, 제1 내지 제N T-플립플롭이고,
    상기 제1 T-플립플롭은, 상기 선택부가 출력하는 홀드 신호를 T 입력단을 통하여 수신하고, 제2 T-플립플롭으로 Qb 출력단을 통하여 상기 홀드 신호를 출력하고,
    상기 제k(k는 2이상 N-1이하의 자연수) T-플립플롭은, 상기 제k-1 T-플립플롭이 출력하는 상기 홀드 신호를 T 입력단을 통하여 수신하고, 상기 제k+1 T-플립플롭으로 Qb 출력단을 통하여 상기 홀드 신호를 출력하고,
    상기 제N T-플립플롭은, 상기 제N-1 T-플립플롭으로부터 상기 홀드 신호를 T 입력단을 통하여 수신하는 것을 특징으로 하는 카운터.
  9. 제1항 내지 제8항 중 어느 하나의 항에 있어서,
    상기 홀드 신호는 접지 전압인 것을 특징으로 하는 카운터.
  10. 위상 고정 루프(Phase Locked Loop ; PLL)에 있어서,
    밴드 선택 신호에 응답하여 밴드를 선택하고, 발진 제어 전압에 대응되는 발진 클럭 신호를 출력하는 전압 제어 발진기(Voltage Controlled Oscillator ; VCO);
    상기 발진 클럭 신호를 카운팅하여 발진 주파수를 출력하고, 홀드 신호에 응답하여 상기 발진 주파수를 소정 시간동안 유지한 후에 출력하는 카운터; 및
    상기 발진 주파수와 기준 주파수를 비교하여, 상기 밴드 선택 신호를 출력하는 주파수 상태 제어부를 구비하고,
    상기 소정 시간은, 상기 카운터가 상기 발진 클럭 신호를 수신하고부터 상기 발진 클럭 신호에 대한 카운팅을 완료할 때까지의 시간인 것을 특징으로 하는 위상 고정 루프.
  11. 제10항에 있어서, 상기 카운터는,
    소정의 선택 신호에 응답하여, 상기 발진 클럭 신호 또는 상기 홀드 신호를 선택하여 출력하는 선택부; 및
    상기 발진 클럭 신호를 카운팅하여 발진 주파수를 출력하고, 상기 홀드 신호에 응답하여 상기 발진 주파수를 소정 시간동안 유지한 후에 출력하는 카운팅부를 구비하는 것을 특징으로 하는 위상 고정 루프.
  12. 제11항에 있어서, 상기 카운팅부는,
    직렬로 서로 연결되며, 상기 클럭 수를 1비트씩 각각 출력하고, 상기 홀드 신호에 응답하여 상기 클럭 수를 1비트씩 소정 시간동안 각각 유지한 후에 출력하는 복수개의 래치 수단들을 구비하는 것을 특징으로 하는 위상 고정 루프.
  13. 제12항에 있어서, 상기 선택부는,
    상기 클럭 신호를 출력하고 소정 시간 경과 후에, 상기 홀드 신호를 출력하는 것을 특징으로 하는 위상 고정 루프.
  14. 제13항에 있어서, 상기 클럭 신호 및 상기 홀드 신호는,
    상기 복수개의 래치 수단들을 통하여 순차적으로 전달되는 것을 특징으로 하는 위상 고정 루프.
  15. 제12항에 있어서, 상기 카운팅부는,
    상기 홀드 신호가 입력되기 이전에 입력된 상기 클럭 신호가 상기 모든 복수개의 래치 수단들로 전달되는 전파지연시간이 경과한 다음에, 상기 유지한 클럭 수를 출력하는 것을 특징으로 하는 위상 고정 루프.
  16. 제10항 내지 제15항 중 어느 하나의 항에 있어서,
    상기 홀드 신호는 접지 전압인 것을 특징으로 하는 위상 고정 루프.
  17. 소정의 선택 신호에 응답하여, 클럭 신호 또는 홀드 신호를 선택하여 출력하는 단계;
    상기 클럭 신호를 수신하여, 상기 클럭 신호를 카운팅하는 단계;
    상기 홀드 신호에 응답하여, 상기 클럭 신호를 카운팅한 클럭 수를 소정 시간동안 유지하는 단계; 및
    상기 유지한 클럭 수를 출력하는 단계를 구비하고,
    상기 소정 시간은, 상기 클럭 신호를 카운팅하는 단계에서 상기 클럭 신호를 수신하고부터 상기 클럭 신호에 대한 카운팅을 완료할 때까지의 시간인 것을 특징으로 하는 클럭 신호를 카운팅하는 방법.
  18. 제17항에 있어서, 상기 클럭 신호 또는 홀드 신호를 선택하여 출력하는 단계는,
    상기 클럭 신호를 출력한 후, 상기 홀드 신호를 출력하는 것을 특징으로 하는 클럭 신호를 카운팅하는 방법.
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