CN113162608B - 一种应用于逻辑芯片的补偿电路以及一种时序补偿方法 - Google Patents

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Abstract

本申请公开了一种应用于逻辑芯片的补偿电路，包括：与逻辑芯片相连的计数器、时钟触发器、第一多路选择器和振荡环；其中，时钟触发器的输出端与第一多路选择器的输入端相连，第一多路选择器的控制端与计数器的输出端相连，第一多路选择器的输出端与计数器的控制端相连，振荡环的输出端与计数器的输入端相连。显然，由于该补偿电路只需要根据计数器的计数值即可达到对逻辑芯片的采样时序进行补偿的目的，所以，通过此种设置方式就可以显著降低在对逻辑芯片采样时序进行补偿时的复杂度。

Description

一种应用于逻辑芯片的补偿电路以及一种时序补偿方法
技术领域
本发明涉及电力电子技术领域，特别涉及一种应用于逻辑芯片的补偿电路以及一种时序补偿方法。
背景技术
随着电力电子技术的快速发展，各种类型的逻辑芯片应用而生，其中，很多逻辑芯片的数据采集速率也越来越高，这样就会导致逻辑芯片采样时序的窗口越来越窄。
在逻辑芯片的数据采样过程中，逻辑芯片的电压波动或温度波动都有可能会导致原本已经满足数据采样要求的采样时序变得不满足要求。在现有技术中，为了对逻辑芯片的采样时序进行补偿，不仅需要设计复杂的补偿电路，而且，还需要进行繁琐的计算才能对逻辑芯片的采样时序进行补偿。目前，针对这一技术问题，还没有较为有效的解决办法。
发明内容
有鉴于此，本发明的目的在于提供一种应用于逻辑芯片的补偿电路和一种时序补偿方法，以降低在对逻辑芯片采样时序进行补偿过程中的复杂度。
其具体方案如下：
一种应用于逻辑芯片的补偿电路，包括：与逻辑芯片相连的计数器、时钟触发器、第一多路选择器和振荡环；
其中，所述时钟触发器的输出端与所述第一多路选择器的输入端相连，所述第一多路选择器的控制端与所述计数器的输出端相连，所述第一多路选择器的输出端与所述计数器的控制端相连，所述振荡环的输出端与所述计数器的输入端相连。
优选的，还包括：
设置于所述计数器上，用于对所述逻辑芯片进行触发中断的中断电路。
优选的，还包括：
设置于所述计数器上，用于控制所述计数器进行启动或关断的复位开关。
优选的，所述时钟触发器具体为锁相环。
优选的，还包括：
与所述计数器相连，用于对所述计数器的计数值进行存储的存储器。
优选的，所述振荡环具体为压控振荡器。
优选的，所述振荡环包括：第二多路选择器以及由多个相互串联非门组成的延迟单元；
其中，所述延迟单元的输出端与所述计数器的输入端相连，所述第二多路选择器的各输入端分别与各个非门的输出端相连，所述第二多路选择器的输出端与所述延迟单元的输入端相连。
相应的，本发明还公开了一种时序补偿方法，应用于前述所公开的一种应用于逻辑芯片的补偿电路，包括：
获取所述计数器在目标时间段内的目标计数差值；
若所述目标计数差值超过预设范围，则控制所述时钟触发器触发所述振荡环对所述计数器的计数值进行调整，以使所述目标计数差值恢复至所述预设范围。
优选的，所述获取所述计数器在目标时间段内的目标计数差值的过程，包括：
获取所述计数器在当前时刻的第一计数值以及前一时刻的第二计数值，并根据所述第一计数值和所述第二计数值确定所述目标计数差值。
优选的，还包括：
当所述振荡环工作稳定后，则启动所述计数器开始计数。
可见，在本发明所提供的补偿电路中，因为当逻辑芯片的环境温度和电压发生变化后，计数器的计数值会发生变化。当计数器在某一时间段内的计数差值超过预设数值时，则说明逻辑芯片的采样时序已经变得不满足要求，在此情况下，逻辑芯片就会控制时钟触发器触发振荡环对计数器的计数值进行调整，从而达到对逻辑芯片采样时序进行补偿目的。显然，由于该补偿电路只需要根据计数器的计数值即可达到对逻辑芯片的采样时序进行补偿的目的，所以，通过此种设置方式就可以显著降低在对逻辑芯片采样时序进行补偿时的复杂度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例所提供的一种应用于逻辑芯片的补偿电路的结构图；
图2为本发明实施例所提供的另一种应用于逻辑芯片的补偿电路的结构图；
图3为本发明实施例所提供的一种时序补偿方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1，图1为本发明实施例所提供的一种应用于逻辑芯片的补偿电路的结构图，包括：与逻辑芯片相连的计数器、时钟触发器、第一多路选择器和振荡环；
其中，时钟触发器的输出端与第一多路选择器的输入端相连，第一多路选择器的控制端与计数器的输出端相连，第一多路选择器的输出端与计数器的控制端相连，振荡环的输出端与计数器的输入端相连。
在本实施例中，是提供了一种应用于逻辑芯片的补偿电路，通过该补偿电路可以降低在对逻辑芯片采样时序进行补偿过程中的复杂度。具体请参见图1，在该补偿电路中是设置有时钟触发器、第一多路选择器(Multiplexer，MUX)、计数器和振荡环。
需要说明的是，在该补偿电路中，振荡环的振荡频率会影响逻辑芯片的采样时序，并且，计数器的计数值会受到逻辑芯片运行温度和/或运行电压的影响，也即，计数器的计数值可以反映逻辑芯片运行温度和运行电压的变化。
具体的，当补偿电路运行稳定之后，逻辑芯片会实时检测计数器的计数值，如果逻辑芯片检测到计数器在某一时间段内的计数差值超过了预设范围，则说明逻辑芯片的运行温度和/或运行电压已经对逻辑芯片的采样时序产生了影响。在此情况下，逻辑芯片就会控制时钟触发器触发振荡环对计数器的计数值进行调整，也即，通过对振荡环的振荡频率进行调整来对计数器的计数值进行调整，从而达到对逻辑芯片采样时序进行补偿的目的。
显然，利用本申请所提供的补偿电路只需要根据计数器的计数变化就可以完成对逻辑芯片采样时序的补偿，相较于现有技术中，需要设计复杂的补偿电路或者是需要进行繁琐的计算才能对逻辑芯片的采样时序进行补偿而言，利用该补偿电路就可以显著降低在对逻辑芯片采样时序进行补偿过程中的复杂度。
可见，在本实施例所提供的补偿电路中，因为当逻辑芯片的环境温度和电压发生变化后，计数器的计数值会发生变化。当计数器在某一时间段内的计数差值超过预设数值时，则说明逻辑芯片的采样时序已经变得不满足要求，在此情况下，逻辑芯片就会控制时钟触发器触发振荡环对计数器的计数值进行调整，从而达到对逻辑芯片采样时序进行补偿目的。显然，由于该补偿电路只需要根据计数器的计数值即可达到对逻辑芯片的采样时序进行补偿的目的，所以，通过此种设置方式就可以显著降低在对逻辑芯片采样时序进行补偿时的复杂度。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，上述应用于逻辑芯片的补偿电路还包括：
设置于计数器上，用于对逻辑芯片进行触发中断的中断电路。
可以理解的是，如果计数器在某一时间段内的计数差值超过了预设范围，则说明逻辑芯片运行温度和运行电压的变化已经对逻辑芯片的采样时序产生了影响，在此情况下，就可以利用计数器上所设置的中断电路触发逻辑芯片中断，也即，利用中断电路控制逻辑芯片停止进行数据采样。
显然，通过本实施例所提供的技术方案，就可以避免逻辑芯片采样得到错误的数据，由此就可以保证逻辑芯片在数据采样过程中的准确性。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，上述应用于逻辑芯片的补偿电路还包括：
设置于计数器上，用于控制计数器进行启动或关断的复位开关。
在本实施例中，为了方便工作人员对该补偿电路的现场调试，还在计数器上设置了用于控制计数器进行启动或关断的复位开关。能够想到的是，当在计数器上设置了复位开关之后，工作人员就可以根据补偿电路的实际运行情况通过复位开关灵活控制计数器的启停，由此就可以进一步提高工作人员在对补偿电路进行调试过程中的调试体验。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，时钟触发器具体为锁相环。
可以理解的是，因为锁相环不仅具有较高的触发精度，而且，还能够较好的抵抗逻辑芯片温度和电压的波动，所以，当将时钟触发器设置为锁相环时，就可以利用锁相环来为该补偿电路提供高精度的基准时间参考源头，由此就能够进一步提高该补偿电路对逻辑芯片采样时序的补偿精度。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，上述应用于逻辑芯片的补偿电路还包括：
与计数器相连，用于对计数器的计数值进行存储的存储器。
在本实施例中，还可以在该补偿电路中设置存储器，并利用存储器来存储计数器的计数值。可以理解的是，当在该补偿电路中设置了存储器之后，就可以利用存储器中所存储的数据实时查看逻辑芯片的运行状态，由此就能够进一步提高人们在使用该补偿电路时的用户体验。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，振荡环具体为压控振荡器。
具体的，可以将振荡环设置为压控振荡器，因为压控振荡器不仅具有频率稳定性好、控制灵敏度高的特点，而且，压控振荡器还具有较宽的调频范围，所以，当将振荡环设置为压控振荡器时，就可以相对提高该补偿电路在运行过程中的整体可靠性。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图2，图2为本发明实施例所提供的另一种应用于逻辑芯片的补偿电路的结构图。作为一种优选的实施方式，振荡环包括：第二多路选择器以及由多个相互串联非门组成的延迟单元；
其中，延迟单元的输出端与计数器的输入端相连，第二多路选择器的各输入端分别与各个非门的输出端相连，第二多路选择器的输出端与延迟单元的输入端相连。
在实际操作过程中，还可以利用第二多路选择器和简单的逻辑门电路来搭建振荡环，具体请参见图2，在该振荡环中是通过选择振荡环中非门的级联级数来对振荡环的振荡频率进行调整。
可以理解的是，由于通过此种设置方式所搭建的振荡环相比于其它类型的振荡环而言，具有造价成本低廉的优点，所以，通过本实施例所提供的技术方案，就可以进一步降低振荡环所需要的设计成本。
具体的，在实际应用中，可以将前述所公开的补偿电路应用于固态硬盘中，因为目前固态硬盘上NAND(NAND Flash Memory，计算机闪存设备)接口速率非常高，这样就会导致固态硬盘的逻辑采样时序窗口变得十分狭窄，所以，在NAND的工作过程中就会经常遇到由于固态硬盘内部电压波动和/或温度波动导致NAND接口的采样时序变得不满足要求的现象。
在现有技术中，为了对固态硬盘上NAND接口的时序进行补偿，不仅需要设计复杂的补偿电路，而且，还需要进行繁琐的计算才能对NAND接口的时序进行补偿。如果是利用本申请所提供的补偿电路来对固态硬盘上NAND接口的采样时序进行补偿，不仅不需要搭建复杂的逻辑电路，而且，也不需要进行繁琐的计算，只需要根据计数器的计数值来对振荡环的振荡频率进行调整就可以达到对NAND接口采样时序进行补偿的目的，这样就可以显著降低在对固态硬盘上NAND接口采样时序进行补偿过程中的复杂度。
请参见图3，图3为本发明实施例所提供的一种时序补偿方法的流程图，该时序补偿方法应用于前述所公开的逻辑芯片的补偿电路，该时序补偿方法包括：
步骤S11：获取计数器在目标时间段内的目标计数差值；
步骤S12：若目标计数差值超过预设范围，则控制时钟触发器触发振荡环对计数器的计数值进行调整，以使目标计数差值恢复至预设范围。
在本实施例中，为了对逻辑芯片的采样时序进行补偿，首先是获取计数器在目标时间段内的目标计数差值，如果目标计数差值超过了预设范围，则说明逻辑芯片的运行温度和运行电压已经对逻辑芯片的采样时序产生了影响。在此情况下，逻辑芯片就会控制时钟触发器触发振荡环对计数器的计数值进行调整，以使得计数器在目标时间段内的目标计数差值恢复至预设范围，从而达到对逻辑芯片的采样时序进行补偿的目的。
相较于现有技术而言，由于该方法只是根据计数器的计数变化就可以完成对逻辑芯片采样时序的补偿，由此就可以显著降低在对逻辑芯片采样时序进行补偿过程中的复杂度。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，上述步骤S11：获取所述计数器在目标时间段内的目标计数差值的过程，包括：
获取计数器在当前时刻的第一计数值以及前一时刻的第二计数值，并根据第一计数值和第二计数值确定目标计数差值。
具体的，在本实施例中，为了对逻辑芯片的运行状态进行实时监测与调整，是在逻辑芯片运行稳定之后，首先获取计数器在当前时刻的第一计数值和在前一时刻的第二计数值，然后，再计算第一计数值和第二计数值之间的目标差值，如果第一计数值和第二计数值之间的目标差值没有超过预设范围，则说明逻辑芯片运行温度和运行电压的变化没有对逻辑芯片的采样时序产生影响；如果第一计数值和第二计数值之间的目标差值超过了预设范围，则说明逻辑芯片的运行温度和运行电压已经对逻辑芯片的采样时序产生了影响。此时，逻辑芯片就会控制时钟触发器触发振荡环对计数器的计数值进行调整，以使得目标计算差值恢复至预设范围，从而达到对逻辑芯片的采样时序进行补偿的目的。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，前述所公开的时序补偿方法还包括：
当振荡环工作稳定后，则启动计数器开始计数。
在实际操作过程中，还可以根据逻辑芯片的线路拓扑情况，在逻辑芯片进行初始化的过程中，为振荡环提供一个初始振荡频率来补偿逻辑芯片走线之间的延迟差异，并在振荡环工作稳定之后，再启动计数器进行计数，由此就可以进一步提高该补偿电路对在对逻辑芯片采样时序进行补偿过程中的补偿精度。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种应用于逻辑芯片的补偿电路以及一种时序补偿方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种应用于逻辑芯片的补偿电路，其特征在于，包括：与逻辑芯片相连的计数器、时钟触发器、第一多路选择器和振荡环；
其中，所述时钟触发器的输出端与所述第一多路选择器的输入端相连，所述第一多路选择器的控制端与所述计数器的输出端相连，所述第一多路选择器的输出端与所述计数器的控制端相连，所述振荡环的输出端与所述计数器的输入端相连；
所述振荡环包括：第二多路选择器以及由多个相互串联非门组成的延迟单元；
其中，所述延迟单元的输出端与所述计数器的输入端相连，所述第二多路选择器的各输入端分别与各个非门的输出端相连，所述第二多路选择器的输出端与所述延迟单元的输入端相连。
2.根据权利要求1所述的补偿电路，其特征在于，还包括：
设置于所述计数器上，用于对所述逻辑芯片进行触发中断的中断电路。
3.根据权利要求1所述的补偿电路，其特征在于，还包括：
设置于所述计数器上，用于控制所述计数器进行启动或关断的复位开关。
4.根据权利要求1所述的补偿电路，其特征在于，所述时钟触发器具体为锁相环。
5.根据权利要求1所述的补偿电路，其特征在于，还包括：
与所述计数器相连，用于对所述计数器的计数值进行存储的存储器。
6.根据权利要求1至5任一项所述的补偿电路，其特征在于，所述振荡环具体为压控振荡器。
7.一种时序补偿方法，其特征在于，应用于权利要求1至6任一项所述的一种应用于逻辑芯片的补偿电路，包括：
获取所述计数器在目标时间段内的目标计数差值；
若所述目标计数差值超过预设范围，则控制所述时钟触发器触发所述振荡环对所述计数器的计数值进行调整，以使所述目标计数差值恢复至所述预设范围。
8.根据权利要求7所述的一种时序补偿方法，其特征在于，所述获取所述计数器在目标时间段内的目标计数差值的过程，包括：
获取所述计数器在当前时刻的第一计数值以及前一时刻的第二计数值，并根据所述第一计数值和所述第二计数值确定所述目标计数差值。
9.根据权利要求7所述的一种时序补偿方法，其特征在于，还包括：
当所述振荡环工作稳定后，则启动所述计数器开始计数。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485114A (en) * 1992-12-17 1996-01-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit with internal compensation for changes in time delay
US6114915A (en) * 1998-11-05 2000-09-05 Altera Corporation Programmable wide-range frequency synthesizer
JP2009065533A (ja) * 2007-09-07 2009-03-26 Renesas Technology Corp ジッタ検出回路及び半導体装置
JP2010066881A (ja) * 2008-09-09 2010-03-25 Denso Corp クロック信号出力回路及びクロック信号出力回路の発振動作方法
CN101789783A (zh) * 2009-01-22 2010-07-28 中芯国际集成电路制造(上海)有限公司 数字延迟锁相环
CN202364200U (zh) * 2011-11-16 2012-08-01 东南大学 一种基于数字延迟锁相环的数字脉宽调制器
JP2014072857A (ja) * 2012-10-01 2014-04-21 Seiko Npc Corp 温度補償型発振回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914492B2 (en) * 2003-09-25 2005-07-05 Lsi Logic Corporation Digital programmable delay scheme with automatic calibration
KR100723517B1 (ko) * 2005-12-14 2007-05-30 삼성전자주식회사 카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프
FR2898743A1 (fr) * 2006-03-15 2007-09-21 St Microelectronics Sa Compteur avec circuit de correction
US8373482B2 (en) * 2011-01-13 2013-02-12 Texas Instruments Incorporated Temperature sensor programmable ring oscillator, processor, and pulse width modulator

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485114A (en) * 1992-12-17 1996-01-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit with internal compensation for changes in time delay
US6114915A (en) * 1998-11-05 2000-09-05 Altera Corporation Programmable wide-range frequency synthesizer
JP2009065533A (ja) * 2007-09-07 2009-03-26 Renesas Technology Corp ジッタ検出回路及び半導体装置
JP2010066881A (ja) * 2008-09-09 2010-03-25 Denso Corp クロック信号出力回路及びクロック信号出力回路の発振動作方法
CN101789783A (zh) * 2009-01-22 2010-07-28 中芯国际集成电路制造(上海)有限公司 数字延迟锁相环
CN202364200U (zh) * 2011-11-16 2012-08-01 东南大学 一种基于数字延迟锁相环的数字脉宽调制器
JP2014072857A (ja) * 2012-10-01 2014-04-21 Seiko Npc Corp 温度補償型発振回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
谢浪清.基于TTL电路的倒数计数器设计及应用.《国外电子元器件》.2007,8-10. *

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