CN101789783A - 数字延迟锁相环 - Google Patents

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Abstract

本发明提供了一种数字延迟锁相环，包括从模块和主模块，所述从模块包括粗延迟单元、精延迟单元和多路选择器，所述主模块包括：振荡环，用以产生振荡的时钟信号；内部延迟补偿单元，用以补偿所述从模块中的精延迟单元的固有延迟和多路选择器延迟的时间；数字控制单元，用以在若干参考时钟周期内，产生使能信号，对所述振荡环产生振荡的时钟信号进行计数并根据计数得到的值将参考时钟的周期数字化。本发明提供的数字延迟锁相环通过改变在数字控制单元中的计数器，并对振荡信号进行计数并解码，把参考时钟的周期数字化，增加控制单元中的计数器一个位(bit)，工作范围即可增大一倍，从而增大了数字延迟锁相环的工作频率范围。

Description

数字延迟锁相环
技术领域
本发明涉及一种锁相环，尤其涉及一种数字延迟锁相环。
背景技术
锁相环是一种反馈电路，其作用是使电路上的时钟和某一外部时钟的相位同步。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。在数据采集系统中，锁相环是一种非常有用的同步技术，通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟，其广泛应用于广播通信、频率合成、自动控制、时钟同步以及脉宽调整等技术领域。
传统的数字锁相环是利用由两个反相器组成的粗延迟单元(CDU，coarsedelay unit)组成的延迟链，来延迟主模块(Master block)参考时钟(Refclock)，并由此得到参考时钟的周期信息，再把参考时钟表示成数字信号，然后用它来控制得到能延迟需要的延迟时间的延迟电路(slave)。
这种数字锁相环的缺陷在于：其工作频率范围取决于主模块的延迟链长度，因此使得该数字锁相环只能在某一频率范围工作，大大限制了数字锁相环的应用。
此外，该数字锁相环的电路面积和延迟链的长度成等比例关系，即延迟链越长，其电路面积越大，再考虑到工艺、工作温度、电源电压的偏差存在而需增加的补偿电路，该数字锁相环整体电路面积将变得更大，从而增大设计复杂度和制造成本。
发明内容
本发明提供了一种数字延迟锁相环，以增大其工作频率范围，并减少其电路面积。
为解决上述问题，本发明提供了一种数字延迟锁相环，包括从模块和主模块，所述主模块接收参考时钟信号并进行处理，得出控制信号给从模块，所述从模块包括粗延迟单元、精延迟单元和多路选择器，所述主模块包括：
振荡环，用以产生振荡的时钟信号；
内部延迟补偿单元，用以补偿所述从模块中的精延迟单元的固有延迟和多路选择器延迟的时间；
数字控制单元，用以在若干参考时钟周期内，产生使能信号，对所述振荡环产生振荡的时钟信号进行计数并根据计数得到的值将参考时钟的周期数字化。
进一步的，所述振荡环为由若干反相器串联组成的闭环回路。
进一步的，所述参考时钟的周期Tclk表示为：
Tclk＝2αx/β*tcd
其中，a为振荡环中反相器的个数；x为计数得到的值；tcd为单个反相器的延迟时间；β为产生使能信号时所选取的参考时钟的周期个数。
进一步的，所述内部延迟补偿单元包括若干粗延迟单元、若干精延迟单元、延迟源、触发器和若干匹配精延迟单元组成。
进一步的，所述触发器为D触发器。
进一步的，所述数字控制单元包括计数器。
与现有数字延迟锁相环相比，本发明提供的数字延迟锁相环通过改变在数字控制单元中的计数器，并对振荡信号进行计数和解码，把参考时钟的周期数字化，增加控制单元中的计数器一个位(bit)，计数能力增大一倍，工作范围即可增大一倍，从而增大了数字延迟锁相环的工作频率范围。
附图说明
以下结合附图和具体实施例对本发明的数字延迟锁相环作进一步详细的描述。
图1是本发明实施例中数字延迟锁相环中主模块的结构示意图；
图2是本发明实施例中数字延迟锁相环中从模块的结构示意图；
图3是本发明实施例中振荡环结构示意图；
图4是本发明实施例中主单元和从单元工作时序状态图；
图5是本发明实施例内部延迟补偿单元结构示意图。
具体实施方式
为使本发明的技术特征更明显易懂，下面结合附图与实施例，对本发明做进一步的描述。
请参阅图1、图2，图1为本发明实施例中数字延迟锁相环的主模块1结构示意图，图2为本发明实施例中数字延迟锁相环的从模块2结构示意图。其中，所述从模块2包括粗延迟单元20、精延迟单元21和多路选择器22。
所述主模块1对参考时钟进行延迟，产生系列延迟信号，并根据从模块2内的精延迟单元21和多路选择器22两者自身的固有延迟补偿所述延迟信号，从而得到精确的控制延迟信号给从模块2。
所述主模块1包括：
振荡环10，用以产生振荡的时钟信号；
内部延迟补偿单元11，用以补偿所述从模块2的精延迟单元21和多路选择器22本身固有的延迟时间。
数字控制单元12，包括计数器(未标示)，用以在若干参考时钟周期内，产生使能信号，对所述振荡环10产生振荡的时钟信号进行计数并根据计数得到的值将参考时钟的周期数字化。
请参阅图3，图3为本发明实施例中振荡环结构示意图，所述振荡环10是由若干反相器100串联组成的闭环回路，在本实施例中，所述振荡环10是由7个反相器100串联组成的闭环回路，最后一个反相器的输出与第一个反相器的输入相连，形成闭环回路。
请参阅图4，图4为本发明实施例中主模块和从模块工作时序状态示意图，具体实施过程如下：设定参考时钟的周期为Tclk，设置振荡信号的周期为TROSC，振荡信号内的单个反相器100的延迟时间为tcd，振荡环10中反相器100的数量为a，振荡环10的数量可以根据实际电路需要设定，则振荡信号的周期可以标示为TROSC＝2α*tcd，选取一个参数β值，在本实施例中，选β＝128，当数字控制单元12内使能端的使能信号置“1”(enable＝1)，其中“1”表示为高电平信号，则可产生一个长度为β*Tclk的使能信号“1”，当电路处于使能状态时，数字控制单元12内的计数器(未标示)对振荡环10内产生的时钟信号进行计数，直到enable＝0，其中，“0”标示为低电平信号，计数器停止计数，得出计数值，该计数值设为x，则得到关系等式β*Tclk＝x*TROSC，根据计数的结果，数字控制单元12开始进行解码，即将参考时钟的周期Tclk表示为tclk＝x/β*TROSC＝2αx/β*tcd，此时，单个反相器100的延迟时间a、计数器的计数值x、参数β、单个反相器100的延迟时间tcd均为已知，由此参考时钟的周期Tclk可以进行数字化表示，从模块2如果要延迟四分之一个Tclk，将解码的结果乘以0.25即可，也就得到了控制从模块2的控制信号1和控制信号2了。
本实施例中，β值为人为选择，其大小可根据实际电路中从模块的需要选取，通过改变在数字控制单元12中的计数器，即只要数字控制单元12中的数字计数器增大1位，其计数能力即可增大一倍，工作频率范围就可以增大一倍，增大了数字延迟锁相环的工作频率范围。
当然，在不改变计数器的情况下，减小β值，也能实现增大数字延迟锁相环工作频率范围的目的。
而且由于在数字控制单元12中只是增加一个计数器的位数，几乎在面积不变的情况下即可增大数字延迟锁相环的工作频率范围，减轻了电路设计的复杂度和制造成本。
同时内部延迟补偿单元11根据从模块2的精延迟单元21和多路选择器22本身固有延迟时间计算得出的时间，对控制从模块2的控制信号进行补偿。
请参阅图5，图5为本发明实施例内部延迟补偿单元结构示意图。其中，内部延迟补偿单元结构11由2个粗延迟单元20’、2个精延迟单元21’、位于从模块2中的延迟源24，一个D触发器23和2个被设置为“0”的匹配精延迟单元21”组成。其中，延迟源24所产生的延迟等同于精延迟单元21和多路选择器22所产生延迟；精延迟单元21’和匹配精延迟单元21”的结构和功能与精延迟单元21相同；粗延迟单元20’的结构和功能与粗延迟单元20相同。
内部延迟补偿单元结构11的工作过程如下：
当计数器开始对振荡环10计数时，内部延迟补偿单元结构11开始测试从模块2的精延迟单元21和多路选择器22本身固有延迟时间，如果D触发器23的值为“1”时，意味着内部延迟补偿单元结构11的延迟仍然小于精延迟单元21和多路选择器22本身固有延迟时间，控制两个精延迟单元21’的控制字(C1+C 2)自动增加1，当D触发器23的值为“0”，测试完成。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等同物界定。

Claims (6)

1.一种数字延迟锁相环，包括从模块和主模块，所述主模块接收参考时钟信号并进行处理，得出控制信号给从模块，所述从模块包括粗延迟单元、精延迟单元和多路选择器，其特征在于，所述主模块包括：
振荡环，用以产生振荡的时钟信号；
内部延迟补偿单元，用以补偿所述从模块中的精延迟单元的固有延迟和多路选择器延迟的时间；
数字控制单元，用以在若干参考时钟周期内，产生使能信号，对所述振荡环产生振荡的时钟信号进行计数并根据计数得到的值将参考时钟的周期数字化。
2.如权利要求1所述的数字延迟锁相环，其特征在于：所述振荡环为由若干反相器串联组成的闭环回路。
3.如权利要求2所述的数字延迟锁相环，其特征在于：所述参考时钟的周期Tclk表示为：
Tclk＝2αx/β*tcd
其中，a为振荡环中反相器的个数；x为计数得到的值；tcd为单个反相器的延迟时间；β为产生使能信号时所选取的参考时钟的周期个数。
4.如权利要求1所述的数字延迟锁相环，其特征在于：所述内部延迟补偿单元包括若干粗延迟单元、若干精延迟单元、延迟源、触发器和若干匹配精延迟单元。
5.如权利要求4所述的数字延迟锁相环，其特征在于：所述触发器为D触发器。
6.如权利要求1所述的数字延迟锁相环，其特征在于：所述数字控制单元包括计数器，用于对所述振荡环产生振荡的时钟信号进行计数。
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