CN104620532A - 时钟生成装置以及时钟数据恢复装置 - Google Patents

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Abstract

时钟数据恢复装置(1)根据输入信号(Data In)生成恢复时钟(Recovered Clock)和恢复数据(Recovered Data)，其具有信号选择部(10)、相位延迟部(20)、时间测定部(30)、相位选择部(40)、边缘检测部(50)、极性检测部(60)、逻辑反转部(70)和数据输出部(80)。信号选择部(10)、相位延迟部(20)、时间测定部(30)和相位选择部(40)构成时钟生成装置(1A)。相位延迟部(20)具有纵续连接的多个延迟元件(211～21P)。相位选择部(40)选择从延迟元件211～21P中的位于对应于单位间隔时间的位置处的延迟元件输出的信号，并将其作为反馈时钟(Feedback Clock)进行输出。

Description

时钟生成装置以及时钟数据恢复装置
技术领域
本发明涉及生成时钟的时钟生成装置以及具有该时钟生成装置的时钟数据恢复装置。
背景技术
对于重叠有从发送器输出的时钟和数据的数字信号而言，需要在接收器侧恢复时钟和数据。例如在非专利文献1中记载了用于进行这种恢复的时钟数据恢复(CDR:Clock Data Recovery：时钟数据恢复)装置。
非专利文献1所述的时钟数据恢复装置检测输入信号的边缘，根据该边缘的时机恢复时钟，并且在该时钟指示的各时机恢复输入信号的数据。由该时钟数据恢复装置生成恢复时钟的时钟生成装置具有锁相环(PLL:Phase Lock Loop)，该锁相环构成为包括门控电压控制振荡器(GVCO:Gated Voltage Controlled Oscillator)、分频器、相位差检测器、加减计数器和ΔΣ方式的DA转换器。
非专利文献1所述的时钟数据恢复装置是以突发模式工作的装置。即，时钟生成装置在信号输入开始前和信号输入中，从外部输入参照时钟，输出频率与该参照时钟相同的时钟。在开始了信号输入时，时钟生成装置在短时间内使时钟相位与输入信号的相位一致，并输出该时钟。
现有技术文献
非专利文献
非专利文献1：J.Terada,et al.,"A 10.3125Gb/s Burst-Mode CDR Circuit using aΔΣDAC,"ISSCC Dig.Tech.Papers,pp.226-227(2008).
发明内容
发明欲解决的课题
突发模式的时钟数据恢复装置在信号输入开始后能够在短时间内开始时钟和数据的恢复，因而在无信号输入的待机期间与有信号输入的工作期间交替存在的用途(尤其在移动用途)中是有用的。然而，在该时钟数据恢复装置中，时钟生成装置的电路规模较大，此外，还需要用于生成输入到时钟生成装置中的参照时钟的电路，因此制造成本较高。而具有这种时钟生成装置的其他装置也具有同样的问题。
本发明就是为了消除上述问题点而完成的，其目的在于提供一种能够减小电路规模的时钟生成装置以及时钟数据恢复装置。
用于解决课题的手段
本发明的时钟生成装置具有：(1)信号选择部，其输入反馈时钟、在对应于位速率的时机具有边缘的边缘信号以及在包括边缘信号的边缘的时机的一定期间内成为有效电平的边缘检测信号，在边缘检测信号为有效电平时，选择边缘信号并输出，在边缘检测信号为非有效电平时，选择使反馈时钟逻辑反转后的信号并输出；(2)相位延迟部，其包括纵续连接的多个延迟元件，将从信号选择部输出的信号输入到多个延迟元件中的初级延迟元件，从多个延迟元件中分别输出延迟量与各个位置对应的信号；(3)时间测定部，其根据从多个延迟元件分别输出的信号的电平，测定从边缘信号的某个边缘时机起到经过了相当于1位的时间时的边缘时机为止的单位间隔时间；以及(4)相位选择部，其选择从多个延迟元件中的位于与由时间测定部测定的单位间隔时间对应的位置处的延迟元件输出的信号而作为反馈时钟进行输出，并且选择从多个延迟元件中的任意一个延迟元件输出的信号而作为频率与边缘信号的位速率对应的时钟进行输出。
本发明的时钟生成装置优选具有作为所述相位延迟部的相位延迟部D1～DN、作为所述时间测定部的时间测定部M1～MN和作为所述相位选择部的相位选择部S1～SN。N是2以上的整数。此时，各相位延迟部Dn具有纵续连接的多个延迟元件。各相位延迟部Dn的各延迟元件的延迟时间与其他相位延迟部Dn1的各延迟元件的延迟时间彼此不同。n、n1是1以上N以下的整数。各时间测定部Mn根据从相位延迟部Dn的多个延迟元件中分别输出的信号电平测定单位间隔时间。各相位选择部Sn选择从相位延迟部Dn的多个延迟元件中的位于与由时间测定部Mn测定的单位间隔时间对应的位置处的延迟元件输出的信号而作为反馈时钟进行输出。信号选择部输入从相位选择部SN输出的反馈时钟。相位延迟部D1将从信号选择部输出的信号输入初级的延迟元件。相位延迟部D1～DN中的除相位延迟部D1以外的各相位延迟部Dn将从相位选择部Sn-1输出的反馈时钟输入到初级的延迟元件。然后，相位选择部S1～SN中的任意一个相位选择部Sn选择从相位延迟部Dn的多个延迟元件中的任意一个延迟元件输出的信号而作为时钟进行输出。
本发明的时钟生成装置优选在相位延迟部的纵续连接的多个延迟元件中，越位于后级的延迟元件的延迟时间越长。
本发明的时钟数据恢复装置是根据输入信号恢复时钟和数据的装置，其具有：(1)上述本发明的时钟生成装置；(2)边缘检测部，其生成并输出对输入信号赋予延迟得到的延迟输入信号，并且生成在包括延迟输入信号的边缘的时机的一定期间内成为有效电平的边缘检测信号而输出给时钟生成装置；(3)极性检测部，其生成并输出逻辑反转指示信号，该逻辑反转指示信号在边缘检测信号为有效电平的期间内，在反馈时钟和延迟输入信号各自的边缘的极性彼此相同时，成为有效电平；(4)逻辑反转部，其在逻辑反转指示信号为有效电平时，将对延迟输入信号进行逻辑反转后的信号作为边缘信号输出给时钟生成装置，在逻辑反转指示信号为非有效电平时，将延迟输入信号作为边缘信号输出给时钟生成装置；以及(5)数据输出部，其在由从时钟生成装置输出的时钟指示的时机对延迟输入信号的数据进行采样并保持，进行输出。而且，本发明的时钟数据恢复装置将从时钟生成装置输出的时钟作为基于输入信号的恢复时钟进行输出，并且将从数据输出部输出的数据作为基于输入信号的恢复数据进行输出。
发明的效果
根据本发明，可提供一种能够减小电路规模的时钟生成装置以及时钟数据恢复装置。
附图说明
图1是表示第1实施方式的时钟数据恢复装置1的结构的图。
图2是表示时间测定部30的测定许可部32的电路结构例的图。
图3是时间测定部30的测定许可部32的各信号的时序图。
图4是时间测定部30的泡纠错部33的说明图。
图5是表示相位选择部40的电路结构例的图。
图6是边缘检测部50的各信号的时序图。
图7是极性检测部60和逻辑反转部70的各信号的时序图。
图8是逻辑反转部70和信号选择部10的各信号的时序图。
图9是数据输出部80的各信号的时序图。
图10是时钟生成装置1A的相位延迟部20和时间测定部30的各信号的时序图。
图11是表示第1实施方式的时钟数据恢复装置1的工作指令的图。
图12是第1实施方式的时钟数据恢复装置1的各信号的时序图。
图13是表示第2实施方式的时钟数据恢复装置2的结构的图。
图14是表示粗相位发生部11的结构的图。
图15是表示精相位发生部12的结构的图。
图16是表示粗相位发生部11的相位延迟部201的各延迟元件211,q的电路结构例的图。
图17是表示精相位发生部12的相位延迟部202的各延迟元件212,r的电路结构例的图。
图18是第2实施方式的时钟数据恢复装置2的各信号的时序图。
图19是表示在相位延迟部20中纵续连接的多个延迟元件各自的延迟时间的图。
具体实施方式
以下，参照附图详细说明用于实施本发明的方式。另外，在附图说明中对于相同要素赋予同一符号，并省略重复说明。
(第1实施方式)
图1是表示第1实施方式的时钟数据恢复装置1的结构的图。时钟数据恢复装置1根据输入信号(Data In)生成恢复时钟(Recovered Clock)和恢复数据(RecoveredData)，其具有信号选择部10、相位延迟部20、时间测定部30、相位选择部40、边缘检测部50、极性检测部60、逻辑反转部70和数据输出部80。其中，信号选择部10、相位延迟部20、时间测定部30和相位选择部40构成了时钟生成装置1A。
信号选择部10输入从相位选择部40输出的反馈时钟(Feedback Clock)、从逻辑反转部70输出的边缘信号(Edge)和从边缘检测部50输出的边缘检测信号(EdgeDetect)。边缘信号是根据输入信号(Data In)和反馈时钟(Feedback Clock)而生成的，具有与输入信号相同的位速率，且在对应于该位速率的时机具有边缘。边缘检测信号是在包括边缘信号的边缘的时机的一定期间内成为有效电平的信号。
信号选择部10在边缘检测信号为有效电平时，选择边缘信号并输出给相位延迟部20。即，在边缘检测信号为有效电平时，从逻辑反转部70输出的边缘信号经过信号选择部10而被输入到相位延迟部20。
另一方面，信号选择部10在边缘检测信号为非有效电平时，选择使反馈时钟逻辑反转后的信号并输出给相位延迟部20。即，在边缘检测信号为非有效电平时，信号选择部10和相位选择部20构成反馈环，如环形振荡器那样工作，通过对应于相位延迟部20的延迟时间的频率进行时钟振荡。
相位延迟部20具有纵续连接的多个(P个)延迟元件211～21P。相位延迟部20将从信号选择部10输出的信号输入延迟元件211～21P中的初级延迟元件211。相位延迟部20从延迟元件211～21P分别将延迟量对应于各个位置的信号输出给时间测定部30和相位选择部40。延迟元件211～21P各自的延迟时间可为一定。
时间测定部30根据从相位延迟部20的延迟元件211～21P分别输出的信号的电平，测定从边缘信号的某个边缘时机起到经过了相当于1位的时间时的边缘时机为止的单位间隔时间。时间测定部30构成时间数字转换器(TDC：Time-to-DigitalConverter)，其能够将时间测定结果作为数字值进行输出。时间测定部30具有触发器311～31P、测定许可部32、AND电路35和例如泡纠错部33。
触发器311～31P构成锁存部，该锁存部在规定的时机锁存从延迟元件211～21P分别输出的信号的数据。即，P个触发器311～31P中的第p触发器31p在从信号选择部10输出的信号(Edge In)的边缘时机且为测定许可部32许可的时机锁存从对应的延迟元件21p输出的信号的数据。测定许可部32输入从信号选择部10输出的信号(Edge In)输入，并且输入从边缘检测部50输出的边缘检测信号(Edge Detect)，判断是否允许触发器311～31P的锁存工作，在允许该锁存工作时输出成为有效电平的信号(En)。AND电路35在从测定许可部32输出的信号(En)为有效电平时，将从信号选择部10输出的信号(Edge In)提供给触发器311～31P。
泡纠错部33是用于构建关于被触发器311～31P锁存并输出的P位数字数据的泡对策而设置的，对该P位数字数据进行泡纠错。时间测定部30将从泡纠错部33输出的P位数字数据作为单位间隔时间测定结果输出给相位选择部40。
相位选择部40选择从相位延迟部20的延迟元件211～21P中的位于与由时间测定部30测定的单位间隔时间对应的位置处的延迟元件输出的信号，并将该信号作为反馈时钟(Feedback Clock)输出给信号选择部10和极性检测部60。此外，相位选择部40选择从相位延迟部20的延迟元件211～21P中的任意一个延迟元件输出的信号，并将该信号作为频率与边缘信号的位速率对应的恢复时钟(Recovered Clock)输出给数据输出部80。这些恢复时钟和反馈时钟都是基于输入信号而被恢复的时钟，它们频率彼此相同，而相位彼此不同。
边缘检测部50输入输入信号(Data In)，生成对该输入信号赋予延迟得到的延迟输入信号(Delayed Data)，并将该延迟输入信号输出给逻辑反转部70和数据输出部80。此外，边缘检测部50生成边缘检测信号(Edge Detect)，该边缘检测信号在包括延迟输入信号的边缘的时机的一定期间内成为有效电平，并将该边缘检测信号输出给信号选择部10和测定许可部32。边缘检测部50具有纵续连接的延迟元件51～53和XOR电路54。优选延迟元件51～53各自的延迟时间D一定。
XOR电路54输入通过延迟元件51使输入信号延迟了延迟时间D的信号、以及通过延迟元件51～53使输入信号延迟了延迟时间3D的信号，将表示这2个信号的排他逻辑和的信号作为边缘检测信号进行输出。此外，边缘检测部50将通过延迟元件51、52使输入信号延迟了延迟时间2D的信号作为延迟输入信号进行输出。
极性检测部60输入输入信号(Data In)，并且输入从相位选择部40输出的反馈时钟(Feedback Clock)。而且，极性检测部60根据这些信号生成逻辑反转指示信号(INV)，并将该逻辑反转指示信号输出给逻辑反转部70。逻辑反转指示信号在边缘检测信号(Edge Detect)为有效电平的期间内，在反馈时钟(Feedback Clock)和延迟输入信号Delayed Data)各自的边缘的极性彼此相同时，成为有效电平。极性检测部60具有触发器61、62和选择器63。
一个触发器61在输入信号的下降沿的时机锁存反馈时钟的电平。另一个触发器62在输入信号的上升沿的时机锁存使反馈时钟的电平反转后的电平。选择器63在输入信号为低电平时，将从触发器61输出的信号(X)作为逻辑反转指示信号输出，并且在输入信号为高电平时，将从触发器62输出的信号(Y)作为逻辑反转指示信号输出。
逻辑反转部70输入从边缘检测部50输出的延迟输入信号(Delayed Data)，并且输入从极性检测部60输出的逻辑反转指示信号(INV)。逻辑反转部70在逻辑反转指示信号为有效电平时，将使延迟输入信号逻辑反转后的信号作为边缘信号输出给时钟生成装置。另一方面，逻辑反转部70在逻辑反转指示信号为非有效电平时，将延迟输入信号作为边缘信号输出给时钟生成装置。
数据输出部80输入从相位选择部40输出的恢复时钟(Recovered Clock)，并且输入从边缘检测部50输出的延迟输入信号(Delayed Data)。而且，数据输出部80在由恢复时钟指示的时机对延迟输入信号的数据进行采样并保持，并将其作为恢复数据(Recovered Data)输出。数据输出部80具有触发器81、82。触发器81在恢复时钟的下降沿的时机对延迟输入信号的数据进行采样并保持，进行输出。触发器82在恢复时钟的上升沿的时机对延迟输入信号的数据进行采样并保持，进行输出。
图2是表示时间测定部30的测定许可部32的电路结构例的图。测定许可部32用于输出信号(En)，该信号(En)制作指示触发器311～31P的锁存工作的时机的信号(TDC Clk)，测定许可部32具有INV电路321、触发器322、323、AND电路324、延迟元件326、327、EXNOR电路328和OR电路329。该图还示出了AND电路35。
触发器322在边缘检测信号(Edge Detect)的上升沿的时机，锁存通过INV电路321使从信号选择部10输出的信号(Edge In)逻辑反转后的信号(x)。触发器323在边缘检测信号(Edge Detect)的上升沿的时机，锁存从触发器323输出的信号(c)。触发器322、323在从OR电路329输出的信号(Reset)为低电平时被初始化。
AND电路324输入如下信号、即使从触发器323输出的信号(c)逻辑反转后的信号和从触发器324输出的信号(d)，并输出表示这2个信号的逻辑积的信号(En)。AND电路35输出表示从AND电路324输出的信号(En)与从信号选择部10输出的信号(Edge In)的逻辑积的信号(TDC Clk)。
EXNOR电路328输入恢复时钟(Recovered Clock)、以及通过延迟元件326使该恢复时钟延迟后的信号，并输出表示这2个信号的排他逻辑和的反转的信号(a)。OR电路329输入从EXNOR电路328输出的信号(a)、以及通过延迟元件327使恢复时钟延迟后的信号，并将表示它们的逻辑和的信号(Reset)输出给触发器322、323。
图3是时间测定部30的测定许可部32的各信号的时序图。测定许可部32发现从信号选择部10输出的信号(Edge In)的上升沿(电平0→1的迁移)和下降沿(电平1→0的迁移)，输出指示触发器311～31P的锁存工作的时机的信号(TDC Clk)。INV电路321和触发器322、323在边缘检测信号(Edge Detect)的上升沿的时机锁存使信号(EdgeIn)反转后的信号(x)，从而确认信号(EdgeIn)的边缘的极性(是上升沿还是下降沿)。
AND电路324和AND电路35仅在信号(c)、(d)分别为低电平、高电平时使信号(En)信号为高电平，并将信号(Edge In)作为信号(TDC Clk)输出。延迟元件326、327、EXNOR电路328和OR电路329组合反馈时钟(Feedback)与边缘检测信号(Edge Detect)，在边缘的间隔超过1单位间隔时间时重置触发器322、323，从而仅在上升沿和下降沿以1单位间隔时间的间隔到来时，指示触发器311～31P的锁存工作。
图4是时间测定部30的泡纠错部33的说明图。泡纠错部33是为了关于被触发器311～31P锁存并输出的P位数字数据的亚稳态对策而设置的，对该P位的数字数据进行泡纠错，如[11··1100··00]那样使得由值1到值0的迁移仅为1个。
如该图(a)示出的电路结构所示，泡纠错部33具有分别为3输入的P个AND电路341～34P。AND电路341输入从延迟元件211输出的信号，并将其直接输出。AND电路342输入从延迟元件211、212分别输出的信号，并输出表示这2个信号的逻辑积的信号。P个AND电路341～34P中的除AND电路341、342以外的各AND电路34p输入分别从延迟元件21p-2、21p-1、21p输出的信号，并输出表示这3个信号的逻辑积的信号。
如该图(b)示出的输入输出信号的例子所示，泡纠错部33在例如输入了从触发器311～31P输出的P位的数字数据[··11101000··]时，将其转换为P位数字数据[··11100000··]并输出。
图5是表示相位选择部40的电路结构例的图。相位选择部40具有用于选择并输出反馈时钟的反馈时钟选择电路、以及用于选择并输出恢复时钟的恢复时钟选择电路。反馈时钟选择电路和恢复时钟选择电路可以为彼此相同的结构。在该图中，设P＝128，示出了反馈时钟选择电路。
反馈时钟选择电路具有128个INV电路411～41128、128个开关421～42128、8个INV电路431～438和8个开关441～448。其中，按照对8组INV电路41和开关42设置1组INV电路43和开关44的比例设置。
各INV电路41p输入从对应的延迟元件21p输出的信号，并将使其逻辑反转后的信号输出给对应的开关42p。各开关42p在闭合时，将从对应的INV电路41p输出的信号输入到8个INV电路431～438中的任意一个INV电路43p1。各INV电路43p1将使所输入的信号逻辑反转后的信号输出给对应的开关44p1。各开关44p1在闭合时，将从对应的INV电路43p1输出的信号作为反馈时钟进行输出。
反馈时钟选择电路闭合相位延迟部20的延迟元件211～21P中的与位于对应于单位间隔时间的位置处的延迟元件对应的开关42p，并且闭合位于该开关42p的后级的开关44p1，打开其他开关，从而能够选择从位于对应于单位间隔时间的位置处的延迟元件输出的信号，并将该信号作为反馈时钟进行输出。
图6是边缘检测部50的各信号的时序图。延迟输入信号(Delayed Data)是相对于输入信号(Data In)延迟了时间D的信号。边缘检测信号在以延迟输入信号的各边缘的时机为中心的时间2D的期间内成为有效电平。
图7是极性检测部60和逻辑反转部70的各信号的时序图。该图分别示出了输入信号(Data In)、延迟输入信号(Delayed Data)、反馈时钟(Feedback Clock)、从极性检测部60的触发器61输出的信号(X)、从极性检测部60的触发器62输出的信号(Y)和从极性检测部60的选择器63输出的逻辑反转指示信号(INV)。如该图所示，如果反馈时钟和延迟输入信号各自的边缘极性彼此相同，则逻辑反转指示信号成为有效电平。
图8是逻辑反转部70和信号选择部10的各信号的时序图。该图分别示出了边缘检测信号(Edge Detect)、延迟输入信号(Delayed Data)、反馈时钟(Feedback Clock)、逻辑反转指示信号(INV)、从逻辑反转部70输出并被输入给信号选择部10的边缘信号(Edge)和从信号选择部10输出的信号(Edge In)。如该图所示，在边缘检测信号为有效电平的期间(包括延迟输入信号的边缘的时机的一定期间)内，边缘信号和反馈时钟各自的边缘极性彼此相反，而从信号选择部10输出的信号(Edge In)与使反馈时钟逻辑反转后的信号相同，维持时钟振荡。
图9是数据输出部80的各信号的时序图。该图分别示出了延迟输入信号(DelayedData)、反馈时钟(Feedback Clock)、恢复时钟(Recovered Clock)、从触发器81输出的恢复数据(RecoveredData1)和从触发器82输出的恢复数据(Recovered Data2)。如该图所示，反馈时钟和恢复时钟的频率彼此相同，而相位彼此不同。反馈时钟和恢复时钟的频率是延迟输入信号的位速率(即，输入信号的位速率)的2分之1。恢复时钟的相位(即，恢复时钟的边缘的时机)被设定为不存在数据输出部80对延迟输入信号的数据的采样错误。反馈时钟和恢复时钟彼此的相位差例如为π/2。
接着，进一步详细说明时钟生成装置1A。图10是时钟生成装置1A的相位延迟部20和时间测定部30的各信号的时序图。该图表示在作为从信号选择部10输出的信号(Edge In)输入了[010]的3位数据的情况下，从相位延迟部20的延迟元件211～21P和时间测定部30的触发器311～31P分别输出的信号的时序图。
例如，在逻辑反转指示信号(INV)为非有效电平，作为输入信号输入了3位数据[010]时，延迟输入信号(Delayed Data)具有上升沿，此外，在从该上升沿起经过了单位间隔时间的时机具有下降沿。边缘检测信号(Edge Detect)在包括延迟输入信号的这2个边缘各自的时机的一定期间内成为有效电平。因此，通过信号选择部10选择与延迟输入信号同样的3位数据[010]作为边缘信号(Edge)并将其输入给相位延迟部20。
将从信号选择部10输出的信号(Edge In)的上升沿的时机作为基准时机，设各延迟元件21n的延迟时间为τ。此时，在从基准时机起经过了时间mτ(这里为短于单位间隔时间的时间)的时机，从延迟元件211～21P中的初级到第m级的延迟元件211～21m分别输出的信号为高电平，从其后级的延迟元件21m-1～21P分别输出的信号为低电平。
在从基准时机起经过了单位间隔时间的时机(即，从信号选择部10输出的信号(Edge In)的下降沿的时机)，如果从延迟元件211～21P中的初级到第m级的延迟元件211～21m分别输出的信号为高电平，从其后级的延迟元件21m-1～21P分别输出的信号为低电平，则可知单位间隔时间在mτ以上且小于(m+1)τ。
在从信号选择部10输出的信号(Edge In)的下降沿的时机，各触发器31p锁存从对应的延迟元件21p输出的信号的数据。于是，从触发器311～31P中的初级到第m级的触发器311～31m分别输出的信号为高电平，从其后级的触发器31m-1～31P分别输出的信号为低电平。
被P个触发器311～31P锁存并输出的P位数字数据的从第1位到第p位都为值1，剩余的(P-p)位为值0，如[11··1100··00]所示。时间测定部30根据该P位数字数据求出单位间隔时间。而且，相位选择部40选择从P个延迟元件211～21P中位于对应于单位间隔时间的位置处的延迟元件输出的信号，并将其作为反馈时钟(Feedback Clock)输出，并且一并输出恢复时钟(Recovered Clock)。
图11是表示第1实施方式的时钟数据恢复装置1的工作指令的图。该图示出了输入到时钟数据恢复装置1中的输入信号(Data In)的波形、时钟数据恢复装置1的状态和时钟数据恢复装置1的消耗功率。如该图所示，被输入输入信号(Data In)的工作期间与无信号输入的待机期间交替存在。输入信号包括正常数据(Normal data)、附加于该正常数据之前的前导码(Preamble)、附加于正常数据之后的休止数据(StopData)。
在无信号输入的待机期间内，输入信号仍为值0，时钟数据恢复装置1为掉电模式而几乎不存在消耗功率。而待机期间结束后首先输入[10]作为输入信号的前导码数据。由此，时钟数据恢复装置1可如上获得对应于前导码数据的单位间隔时间的频率的恢复时钟(Recovered Clock)和反馈时钟(Feedback Clock)的振荡，成为能够恢复时钟和数据的锁定(Lock)状态。而且，根据在前导码后接着输入的正常数据可获得恢复时钟和恢复数据。附加于正常数据之后的休止数据是例如一定位数以上的值1连续起来的数据。输入了该休止数据后，时钟数据恢复装置1识别出工作期间结束而成为待机期间，变为掉电模式而几乎不存在消耗功率。
图12是第1实施方式的时钟数据恢复装置1的各信号的时序图。该图分别示出输入信号(Data In)、逻辑反转指示信号(INV)、延迟输入信号(Delayed Data)、边缘检测信号(Edge Detect)、边缘信号(Edge)、反馈时钟(Feedback Clock)、恢复时钟(Recovered Clock)、指示锁存工作的时机的信号(TDC Clk)和由时间测定部30测定并提供给相位选择部40的表示单位间隔时间的信号(Phase Select)。此外，该图还示出作为输入信号输入了前导码和正常数据的期间。
时钟数据恢复装置1基于被输入前导码的2位数据[10]而成为锁定状态，能够根据在前导码后接续的正常数据获得恢复时钟和恢复数据。如使用图8所说明的那样，在输入信号中存在边缘时，时钟数据恢复装置1将该边缘输入给相位延迟部20，从而能够使恢复时钟(Recovered Clock)的相位与输入信号的相位一致。
此外，时钟数据恢复装置1在正常数据(Normal Data)发送时，在从信号选择部10输出的信号(Edge In)中存在3位数据[010]时，通过时间测定部30测定单位间隔时间，能够根据该测定的单位间隔时间调整时钟振荡的频率。由此，在工作过程中由于温度、电压等的变动而使得相位延迟部20的各延迟元件的特性发生变化，或输入信号的位速率逐渐产生变动的情况下，也能够正常进行时钟和数据的恢复工作。
如上所述，第1实施方式的时钟数据恢复装置1和时钟生成装置1A不需要PLL，此外，还不需要用于生成参照时钟的电路，因此能够减小电路规模，降低制造成本。此外，本实施方式的时钟数据恢复装置1和时钟生成装置1A能够降低无信号输入的待机期间的消耗功率。此外，本实施方式的时钟数据恢复装置1在信号输入开始后能够在短时间内开始时钟和数据的恢复。
(第2实施方式)
图13是表示第2实施方式的时钟数据恢复装置2的结构的图。与图1所示的第1实施方式的时钟数据恢复装置1的结构比较可知，第2实施方式的时钟数据恢复装置2具有边缘检测部50、极性检测部60、逻辑反转部70和数据输出部80，这点与第1实施方式相同，而不同之处在于具有时钟生成装置2A以代替时钟生成装置1A。时钟生成装置2A具有与第1实施方式同样的信号选择部10、粗调整反馈时钟的相位的粗相位发生部11和微调反馈时钟的相位的精相位发生部12。
图14是表示粗相位发生部11的结构的图。粗相位发生部11具有相位延迟部201、时间测定部301和相位选择部401。相位延迟部201与第1实施方式的相位延迟部20同样具有纵续连接的多个(Q个)延迟元件211,1～211,Q。其中，初级延迟元件211,1输入从信号选择部10输出的信号(Edge In)。时间测定部301与第1实施方式的时间测定部30同样地，根据从相位延迟部201的延迟元件211,1～211,Q分别输出的信号的电平测定单位间隔时间。相位选择部401与第1实施方式的相位选择部40同样地，选择从相位延迟部201的延迟元件211,1～211,Q中的位于与由时间测定部301测定的单位间隔时间对应的位置处的延迟元件输出的信号，并将其作为反馈时钟(FeedbackClock 1)输出给精相位发生部12。
图15是表示精相位发生部12的结构的图。精相位发生部12具有相位延迟部202、时间测定部302和相位选择部402。相位延迟部202与第1实施方式的相位延迟部20同样地具有纵续连接的多个(R个)延迟元件212,1～212,R。其中，初级延迟元件212,1输入从粗相位发生部11的相位选择部401输出的反馈时钟(Feedback Clock 1)。时间测定部302与第1实施方式的时间测定部30同样地，根据从相位延迟部202的延迟元件212,1～212,R分别输出的信号的电平测定单位间隔时间。相位选择部402与第1实施方式的相位选择部40同样地，选择从相位延迟部202的延迟元件212,1～212,R中的位于与由时间测定部302测定的单位间隔时间对应的位置处的延迟元件输出的信号，并将其作为反馈时钟(Feedback Clock)输出给信号选择部10和极性检测部60。
信号选择部10输入从精相位发生部12的相位选择部402输出的反馈时钟。粗相位发生部11的相位延迟部201将从信号选择部10输出的信号输入初级延迟元件211,1。精相位发生部12的相位延迟部202将从粗相位发生部11的相位选择部401输出的反馈时钟输入初级延迟元件212,1。由此构成针对反馈时钟的反馈路径。
反馈时钟的周期对应于被粗相位发生部11的相位延迟部201粗调整后的延迟时间与被精相位发生部12的相位延迟部202微调后的延迟时间之和。粗相位发生部11的相位延迟部201的各延迟元件的延迟时间比精相位发生部12的相位延迟部202的各延迟元件的延迟时间长。由此，粗相位发生部11能够粗调整反馈时钟的相位，精相位发生部12能够微调反馈时钟的相位。粗相位发生部11的相位延迟部201的延迟时间被设定为略短于单位间隔时间(短相当于几个的延迟元件的延迟时间的量)，可以将它们之差微调为精相位发生部12的相位延迟部202的延迟时间。
粗相位发生部11的相位选择部401选择从相位延迟部201的延迟元件211,1～211,Q中的某个延迟元件输出的信号，并将该信号作为对应于边缘信号的位速率的频率的恢复时钟(Recovered Clock)输出给数据输出部80。
图16是表示粗相位发生部11的相位延迟部201的各延迟元件211,q的电路结构例的图。图17是表示精相位发生部12的相位延迟部202的各延迟元件212,r的电路结构例的图。在这些图中，以各延迟元件输入输出差动信号的方式示出了电路结构。
图16所示的粗相位发生部11的相位延迟部201的各延迟元件211,q具有输入差动信号的2个输入端子INP、INN、输出差动信号的2个输出端子OUTP、OUTN和INV电路211～214。INV电路211使输入给输入端子INP的信号逻辑反转后输出给输出端子OUTN。INV电路212使输入给输入端子INN的信号逻辑反转后输出给输出端子OUTP。INV电路213的输入端与输出端子OUTP连接，INV电路213的输出端与输出端子OUTN连接。INV电路214的输入端与输出端子OUTN连接，INV电路214的输出端与输出端子OUTP连接。图17所示的精相位发生部12的相位延迟部202构成为纵续连接有图16所示的单位电路，并设有连结这些单位电路的输入输出端子的电阻器串。
例如，能够使粗相位发生部11的各延迟元件211,q的延迟时间约为35ps，能够使精相位发生部12的各延迟元件212,r的延迟时间约为6ps。此外，能够使粗相位发生部11的延迟元件的个数Q为18，能够使精相位发生部12的延迟元件的个数R为12。
图18是第2实施方式的时钟数据恢复装置2的各信号的时序图。该图示出了输入信号(Data In)、延迟输入信号(Delayed Data)、边缘信号(Edge)、从精相位发生部12的相位选择部402输出的反馈时钟(Feedback Clock)、恢复时钟(RecoveredClock)、指示粗相位发生部11的时间测定部301的锁存工作的时机的信号(CoarseTDC Clk)、由粗相位发生部11的时间测定部301测定并被提供给相位选择部401的表示单位间隔时间的信号(Coarse Phase Select)、指示精相位发生部12的时间测定部302的锁存工作的时机的信号(Fine TDC Clk)和由精相位发生部12的时间测定部302测定并被提供给相位选择部402的表示单位间隔时间的信号(Fine Phase Select)。此外，该图还示出了作为输入信号输入前导码和正常数据的期间。
时钟数据恢复装置2基于被输入前导码的4位数据[1010]而成为锁定状态，能够根据在前导码后接续的正常数据获得恢复时钟和恢复数据。此时，通过前导码的第1下降沿设定粗相位发生部11的相位延迟部201的延迟量，通过前导码的第2下降沿设定精相位发生部12的相位延迟部202的延迟量。在输入信号中存在边缘时，时钟数据恢复装置2将该边缘输入相位延迟部201、202，从而能够使恢复时钟(RecoveredClock)的相位与输入信号的相位一致。
此外，时钟数据恢复装置2在正常数据(Normal Data)中存在3位数据[010]时，通过时间测定部301、302测定单位间隔时间，能够根据该测定的单位间隔时间调整时钟振荡的频率。由此，在工作过程中由于温度、电压等的变动而相位延迟部201、202的各延迟元件的特性发生变化，或输入信号的位速率逐渐发生变动的情况下，也能够正常进行时钟和数据的恢复工作。
如上所述，第2实施方式的时钟数据恢复装置2和时钟生成装置2A也不需要PLL，此外，同样不需要用于生成参照时钟的电路，因此能够减小电路规模，降低制造成本。此外，本实施方式的时钟数据恢复装置2和时钟生成装置2A也能够降低无信号输入的待机期间的消耗功率。此外，本实施方式的时钟数据恢复装置2在信号输入开始后能够在短时间内开始时钟和数据的恢复。
第2实施方式的时钟生成装置2A相比第1实施方式的时钟生成装置1A而言，具有以下的优点。
在第1实施方式的时钟生成装置1A中，在边缘检测信号(Edge Detect)为非有效电平时以环形振荡器的方式进行工作，因此优选在相位延迟部20中由反馈时钟接收的全延迟时间等于输入信号(Data In)的单位间隔时间。为了实现该情况，优选相位延迟部20的各延迟元件21的延迟量较小。因此，相位延迟部20的延迟元件21的个数P具有增大倾向。例如，如果使工作频率为2分之1，则相位延迟部20的延迟元件21的个数P成为2倍，时间测定部30的触发器31的个数P也为2倍。此外，如果使工作频率为4分之1，则相位延迟部20的延迟元件21的个数P成为4倍，时间测定部30的触发器31的个数P也为4倍。如上，在第1实施方式的时钟生成装置1A欲精确设定以环形振荡器的方式工作时的时钟振荡频率的情况下，不仅电路面积会增大，消耗功率也会增大，使得工作频率的宽量程化受到限制。
与此相对，在第2实施方式的时钟生成装置2A中，能够在具有相位延迟部201、时间测定部301和相位选择部401的粗相位发生部11中将延迟时间设定为与输入信号(Data In)的单位间隔时间大致相等，并且能够在具有相位延迟部202、时间测定部302和相位选择部402的精相位发生部12中微调延迟量。因此，第2实施方式的时钟生成装置2A能够避免相位延迟部201、202的延迟元件的个数(Q+R)和时间测定部301、302的触发器的个数(Q+R)的增加，既能够避免电路面积的增大和消耗功率的增大，又能够同时实现时钟振荡频率的精确性和工作频率的宽量程化。
另外，以上说明的第2实施方式是由粗相位发生部11(相位延迟部201、时间测定部301、相位选择部401)和精相位发生部12(相位延迟部202、时间测定部302、相位选择部402)构成的2级结构，也可以为3级以上的结构。
(其他实施方式)
本发明不限于上述实施方式，可以进行各种变形。例如，在相位延迟部20、201、202中，既可以如图19(a)所示构成为纵续连接的多个延迟元件的延迟时间一定，也可以如该图(b)所示，优选在纵续连接的多个延迟元件中，越位于后级的延迟元件的延迟时间越长。后者的情况下，优选将各延迟元件的延迟时间设定为相对于该位置而言在对数函数的意义上较长。工作频率越慢则需要使用更多的延迟元件，而且精度也越差，因此如果越向后级越增加延迟时间，则能够避免相位延迟部20的延迟元件的个数和时间测定部30的触发器的个数的增加，既能够避免电路面积的增大和消耗功率的增大，又能够同时实现时钟振荡频率的精确性和工作频率的宽量程化。
产业上的利用可能性
本发明可适用于在时钟生成装置和时钟数据恢复装置中减小电路规模的用途。
标号说明
1、2：时钟数据恢复装置；1A、2A：时钟生成装置；10：信号选择部；11：粗相位发生部；12：精相位发生部；20、201、202：相位延迟部；211～21P、211,1～211,Q、212,1～212,R：延迟元件；30、301、302：时间测定部；311～31P：触发器；32：测定许可部；33：泡纠错部；40、401、402：相位选择部；50：边缘检测部；51～53：延迟元件；54：XOR电路；60：极性检测部；61、62：触发器；63：选择器；70：逻辑反转部；80：数据输出部；81、82：触发器。

Claims (4)

1.一种时钟生成装置，其特征在于，具有：
信号选择部，其输入反馈时钟、在对应于位速率的时机具有边缘的边缘信号以及在包括所述边缘信号的边缘的时机的一定期间内成为有效电平的边缘检测信号，在所述边缘检测信号为有效电平时，选择所述边缘信号并输出，在所述边缘检测信号为非有效电平时，选择使所述反馈时钟逻辑反转后的信号并输出；
相位延迟部，其包括纵续连接的多个延迟元件，将从所述信号选择部输出的信号输入到所述多个延迟元件中的初级延迟元件，从所述多个延迟元件中分别输出延迟量与各个位置对应的信号；
时间测定部，其根据从所述多个延迟元件分别输出的信号的电平，测定从所述边缘信号的某个边缘时机起到经过了相当于1位的时间时的边缘时机为止的单位间隔时间；以及
相位选择部，其选择从所述多个延迟元件中的位于与由所述时间测定部测定的所述单位间隔时间对应的位置处的延迟元件输出的信号而作为所述反馈时钟进行输出，并且选择从所述多个延迟元件中的任意一个延迟元件输出的信号而作为频率与所述边缘信号的位速率对应的时钟进行输出。
2.根据权利要求1所述的时钟生成装置，其特征在于，
该时钟生成装置具有作为所述相位延迟部的相位延迟部(D1～DN)、作为所述时间测定部的时间测定部(M1～MN)、作为所述相位选择部的相位选择部(S1～SN)，
各相位延迟部(Dn)具有纵续连接的多个延迟元件，
各相位延迟部(Dn)的各延迟元件的延迟时间与其他相位延迟部(Dn1)的各延迟元件的延迟时间彼此不同，
各时间测定部(Mn)根据从相位延迟部(Dn)的多个延迟元件分别输出的信号的电平测定所述单位间隔时间，
各相位选择部(Sn)选择从相位延迟部(Dn)的多个延迟元件中的位于与由时间测定部(Mn)测定的所述单位间隔时间对应的位置处的延迟元件输出的信号，作为所述反馈时钟进行输出，
所述信号选择部输入从相位选择部(SN)输出的所述反馈时钟，
相位延迟部(D1)将从所述信号选择部输出的信号输入给初级延迟元件，
相位延迟部(D1～DN)中的除相位延迟部(D1)以外的各相位延迟部(Dn)将从相位选择部(Sn-1)输出的所述反馈时钟输入给初级延迟元件，
相位选择部(S1～SN)中的任意一个相位选择部(Sn)选择从相位延迟部(Dn)的多个延迟元件中的任意一个延迟元件输出的信号，作为所述时钟进行输出(其中，N是2以上的整数，n、n1是1以上且N以下的整数)。
3.根据权利要求1所述的时钟生成装置，其特征在于，
在所述相位延迟部的纵续连接的多个延迟元件中，越位于后级的延迟元件的延迟时间越长。
4.一种根据输入信号对时钟和数据进行恢复的装置，其特征在于，具有：
权利要求1至3中的任意一项所述的时钟生成装置；
边缘检测部，其生成并输出对所述输入信号赋予延迟得到的延迟输入信号，并且生成在包括所述延迟输入信号的边缘的时机的一定期间内成为有效电平的边缘检测信号，输出给所述时钟生成装置；
极性检测部，其生成并输出逻辑反转指示信号，该逻辑反转指示信号在所述边缘检测信号为有效电平的期间内，在所述反馈时钟和所述延迟输入信号各自的边缘极性彼此相同时，成为有效电平；
逻辑反转部，其在所述逻辑反转指示信号为有效电平时，将使所述延迟输入信号逻辑反转后的信号作为所述边缘信号输出给所述时钟生成装置，在所述逻辑反转指示信号为非有效电平时，将所述延迟输入信号作为所述边缘信号输出给所述时钟生成装置；以及
数据输出部，其在由从所述时钟生成装置输出的所述时钟指示的时机对所述延迟输入信号的数据进行采样并保持，进行输出，
将从所述时钟生成装置输出的所述时钟作为基于所述输入信号的恢复时钟进行输出，将从所述数据输出部输出的数据作为基于所述输入信号的恢复数据进行输出。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109565436A (zh) * 2016-09-28 2019-04-02 华为技术有限公司 Pam-4传输系统中的时钟和数据恢复

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9479187B2 (en) * 2014-12-12 2016-10-25 Intel Corporation Predictive time-to-digital converter and method for providing a digital representation of a time interval
JP6604859B2 (ja) 2016-01-21 2019-11-13 ザインエレクトロニクス株式会社 クロック生成装置およびクロックデータ復元装置
US10305495B2 (en) * 2016-10-06 2019-05-28 Analog Devices, Inc. Phase control of clock signal based on feedback
KR102653891B1 (ko) * 2016-11-30 2024-04-02 삼성전자주식회사 지연 클록 신호의 위상을 보간하기 위한 위상 보간기 및 이를 포함하고, 위상이 보간된 클록 신호를 이용하여 데이터 샘플링을 수행하는 장치
KR101985082B1 (ko) * 2017-07-17 2019-05-31 숭실대학교산학협력단 위상 고정 루프 회로를 이용하지 않는 순수 디지털 클록 데이터 복원 장치
US10879887B2 (en) * 2018-03-26 2020-12-29 Semiconductor Components Industries, Llc Smart turn-off for gate driver circuit
CN108616270B (zh) * 2018-05-16 2021-10-15 珠海市杰理科技股份有限公司 恢复电路和接收设备
US10379570B1 (en) * 2018-05-25 2019-08-13 Xilinx, Inc. Clock divide-by-three circuit
US10965442B2 (en) * 2018-10-02 2021-03-30 Qualcomm Incorporated Low-power, low-latency time-to-digital-converter-based serial link

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008245273A (ja) * 2007-02-28 2008-10-09 Matsushita Electric Ind Co Ltd シンボル同期回路
US20090243677A1 (en) * 2008-03-25 2009-10-01 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction
JP2011082954A (ja) * 2009-09-11 2011-04-21 Sony Corp 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008245273A (ja) * 2007-02-28 2008-10-09 Matsushita Electric Ind Co Ltd シンボル同期回路
US20090243677A1 (en) * 2008-03-25 2009-10-01 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction
JP2011082954A (ja) * 2009-09-11 2011-04-21 Sony Corp 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109565436A (zh) * 2016-09-28 2019-04-02 华为技术有限公司 Pam-4传输系统中的时钟和数据恢复

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Publication number Publication date
US20150263850A1 (en) 2015-09-17
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JP2014060520A (ja) 2014-04-03
WO2014041924A1 (ja) 2014-03-20
US9166770B2 (en) 2015-10-20
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