KR101985082B1 - 위상 고정 루프 회로를 이용하지 않는 순수 디지털 클록 데이터 복원 장치 - Google Patents

위상 고정 루프 회로를 이용하지 않는 순수 디지털 클록 데이터 복원 장치 Download PDF

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Abstract

본 발명은 위상 고정 루프 회로를 이용하지 않는 순수 디지털 클록 데이터 복원 장치에 관한 것이다.
본 발명에 따르면, 디지털 클록 데이터 복원 장치는 기 설정된 기준 클록을 통해 입력 데이터의 위상 변화를 검출하여 위상 변화 신호를 생성하고 상기 입력 데이터와 상기 기준 클록을 이용하여 동기화 데이터를 생성하는 위상 검출부, 상기 위상 변화 신호 사이의 시간 차를 이용하여 복원 클록의 주기를 산출하고, 상기 산출된 복원 클록의 주기에 따라 복원 클록을 생성하는 클록 생성부, 상기 복원 클록의 위상 및 듀티 사이클을 변환하여 데이터 클록 및 반전송 클록을 생성하는 정렬 카운터부, 그리고 상기 동기화 데이터를 상기 데이터 클록에 따라 저장하고 시프트시켜 시프트 데이터를 생성하고, 상기 시프트 데이터를 이용하여 복호 데이터, 잠금 신호 및 동기화 신호를 생성하는 데이터 복호부를 포함한다.
이와 같이 본 발명에 따르면, 위상 고정 루프 회로를 이용하지 않고서도 순수 디지털 회로를 통해 입력 데이터로부터 클록 정보를 복원할 수 있다. 이를 통해 CDR의 면적을 감소시키고 다른 제조 공정이나 통신 규격에 대한 적응성을 높일 수 있을 뿐만 아니라 입력 지터에 대한 높은 저항성을 가질 수 있다.

Description

위상 고정 루프 회로를 이용하지 않는 순수 디지털 클록 데이터 복원 장치{ALL DIGITAL CLOCK DATA RECOVERY APPRATUS WITHOUT PHASE LOCKED LOOP CIRCUITS}
본 발명은 위상 고정 루프 회로를 이용하지 않는 순수 디지털 클록 데이터 복원 장치에 관한 것으로서, 더욱 상세하게는 HDL과 자동 P&R 방식만을 이용하여 구현한 순수 디지털 논리 회로를 통해 클록 복원 및 데이터 복호를 수행함과 동시에 높은 입력 지터 저항성을 가지며 공정 기술에 독립적 설계가 가능한 순수 디지털 클록 데이터 복원 장치에 관한 것이다.
반도체 칩에서 발생하는 신호를 외부로 전송하기 위해서는 연결 통로가 필요하며 유선 또는 무선 채널이 이용된다. 유선의 경우 연결선의 길이가 길어지면 이웃한 선들의 간섭으로 인한 왜곡이 심해 병렬 전송이 어렵고 무선의 경우 주어진 주파수 대역에서 채널의 수가 유한하다는 한계가 있다. 이에 여러 장치가 주파수 대역을 공유하기 위해서 유무선 모두 직렬 통신이 일반적으로 이용된다.
직렬 통신은 클록 정보를 데이터에 포함시켜 전송하는 전송로 부호화 (Line coding) 방식이 많이 사용된다. 대부분의 전송로 부호 형식은 숨겨져 있는 클록 정보를 복원하기 위해, 클록 데이터 복원(Clock Data Recovery, CDR) 회로가 필요하다. CDR은 클록의 에지를 찾아 동기화시키고 데이터 전송 과정에서 발생한 지터(jitter)로 인해 클록의 위상이 일정하지 않으므로 위상을 추적하는 기능을 가진다.
기존의 CDR 회로들은 위상 고정 루프(Phase Locked Loop, PLL) 회로를 이용하여 위상 추적 동작을 하는데, 이들은 독립적인 PLL 회로를 사용하여, 입력 데이터에 숨어있는 클록을 찾고, 이 클록을 이용하여 데이터를 복원한다. PLL은 위상 추적 기능이 뛰어나 지터의 영향을 받은 데이터에서 클록 복원과 설계가 용이하여 널리 이용되는 방식이다.
그러나 아날로그 방식의 CDR 회로들은 수동 소자로 인해 넓은 면적을 차지하고, 다른 반도체 공정에 이식하기가 어려우며, 전송 규격 방식 또는 동작 주파수가 달라지면 적용하기 어렵다는 문제점이 있다.
이러한 문제를 해결하기 위해 PLL을 제외한 나머지 회로만 디지털 회로 구성하거나 DPLL (Digital PLL)을 이용하기도 하였으나, 발진을 위한 VCO(Voltage Controlled Oscillator)는 여전히 아날로그 회로를 이용하였다. 디지털 방식의 설계를 위해 위상/주파수 탐지기(Phase/Frequency Detector. PFD)와 VCO를 대신하는 DCO(Digitally Controlled Oscillator)를 도입하였으나, 디지털 방식으로 설계하여도 셀 라이브러리의 셀을 직접 불러와 수동 레이아웃 방식으로 구성하므로 여전히 공정 기술에 의존적이다.
또한 외부에서 입력 신호에 비해 훨씬 높은 주파수의 클록을 입력받아 오버샘플링(over-sampling) 방식으로 동작하는 순수 디지털 방식의 CDR은 입력 지터가 큰 경우 제대로 동작하기 어려운 단점이 있어 이러한 문제점을 해결하지 못하고 있다.
본 발명의 배경이 되는 기술은 한국등록특허 제 10-1593678호(2016.02.16. 공고)에 개시되어 있다.
본 발명이 이루고자 하는 기술적 과제는 HDL과 자동 P&R 방식만을 이용하여 구현한 순수 디지털 논리 회로를 통해 클록 복원 및 데이터 복호를 수행함과 동시에 높은 입력 지터 저항성을 가지며 공정 기술에 독립적 설계가 가능한 순수 디지털 클록 데이터 복원 장치를 제공하기 위한 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 실시예에 따르면 디지털 클록 데이터 복원 장치는 기 설정된 기준 클록을 통해 입력 데이터의 위상 변화를 검출하여 위상 변화 신호를 생성하고 상기 입력 데이터를 상기 기준 클록을 이용하여 동기화 데이터를 생성하는 위상 검출부, 상기 위상 변화 신호 사이의 시간 차를 이용하여 복원 클록의 주기를 산출하고, 상기 산출된 복원 클록의 주기에 따라 복원 클록을 생성하는 클록 생성부, 상기 복원 클록의 위상 및 듀티 사이클을 변환하여 데이터 클록 및 반전송 클록을 생성하는 정렬 카운터부, 그리고 상기 동기화 데이터를 상기 데이터 클록에 따라 저장하고 시프트시켜 시프트 데이터를 생성하고, 상기 시프트 데이터를 이용하여 복호 데이터, 잠금 신호 및 동기화 신호를 생성하는 데이터 복호부를 포함한다.
상기 클록 생성부는, 상기 위상 변화 신호에 따라 기 저장된 기본값을 다운 카운트 처리한 카운트 값을 이용하여 상기 위상 변화 신호 사이의 시간차를 검출하고, 상기 위상 변화 신호 사이의 시간차를 이용하여 상기 기 저장된 기본값을 재설정한 후, 상기 위상 변화 신호가 입력되거나 재설정된 기본값이 다운 카운트 처리되어 0이 되면 클록 카운터 신호를 생성하는 데이터 주기 카운터, 그리고 상기 클록 카운터 신호가 입력되면 펄스를 발생시켜 상기 복원 클록을 생성하는 데이터 클록 생성기를 포함할 수 있다.
상기 데이터 주기 카운터는, 상기 위상 변화 신호의 시간차의 평균을 산출한 후, 산출된 평균값에 기 설정된 값을 곱한 값보다 작은 위상 변화 신호의 시간차에 대한 평균을 재산출하며, 재산출된 평균값을 상기 기본값으로 재설정할 수 있다.
상기 데이터 복호부는, 상기 동기화 데이터를 데이터 클록에 따라 저장하고 시프트시켜 기 설정된 비트 수만큼의 시프트 데이터를 생성하는 데이터 시프트 레지스터, 상기 시프트 데이터를 이용하여 상기 입력 데이터의 블록 또는 프레임의 헤더 정보를 검출하고, 상기 검출된 헤더 정보와 기 저장된 헤더 코드가 일치하면 헤더 검출 신호를 생성하는 특성 검출기, 상기 헤더 검출 신호를 수신하면 동기화 신호 및 잠금 신호를 생성하는 블록 프레임 동기화기, 그리고 상기 시프트 데이터를 이용하여 기 설정된 전송로 부호 형식에 따라 상기 입력 데이터를 복호하여 복호 데이터를 생성하는 데이터 복호기를 포함할 수 있다.
상기 정렬 카운터부는, 상기 복원 클록의 위상을 180도 이동시켜 상기 데이터 클록을 생성하고, 상기 복원 클록의 듀티 사이클을 50%로 변환시켜 상기 반전송 클록을 생성할 수 있다.
상기 데이터 정렬 카운터부는, 상기 펄스가 기 설정된 시간 이내에 연속하여 두 번 발생하면 늦게 발생한 펄스에 따라 상기 복원 클록을 생성할 수 있다.
이와 같이 본 발명에 따르면, 위상 고정 루프 회로를 이용하지 않고서도 순수 디지털 회로를 통해 입력 데이터로부터 클록 정보를 복원할 수 있다. 이를 통해 CDR의 면적을 감소시키고 다른 제조 공정이나 통신 규격에 대한 적응성을 높일 수 있을 뿐만 아니라 입력 지터에 대한 높은 저항성을 가질 수 있다.
도 1은 본 발명의 실시예에 따른 디지털 클록 데이터 복원 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 위상 검출부의 블록도이다.
도 3은 본 발명의 실시예에 따른 클록 생성부의 블록도이다.
도 4는 본 발명의 실시예에 따른 데이터 복호부의 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 발명의 실시예에 따른 디지털 클록 데이터 복원 장치(100)는 위상 고정 루프(Phase Locked Loop, PLL)를 이용하지 않고 순수한 디지털 로직 회로만을 이용하여 클록 데이터 복원 기능과 전송로 부호의 복호를 동시에 수행한다.
또한 본 발명의 실시예에 따른 디지털 클록 데이터 복원 장치는 입력 신호의 프리앰블 혹은 헤더 정보를 이용하여 데이터 복호를 수행한다.
그럼 도 1을 통해 본 발명의 실시예에 따른 디지털 클록 데이터 복원 장치의 구성에 대해 살펴보도록 한다.
도 1은 본 발명의 실시예에 따른 디지털 클록 데이터 복원 장치의 블록도이다.
도 1에 나타난 바와 같이, 본 발명의 실시예에 따른 디지털 클록 데이터 복원 장치(100)는 위상 검출부(110), 클록 생성부(120), 정렬 카운터부(130) 및 데이터 복호부(140)를 포함한다.
우선 위상 검출부(110)는 기준 클록을 통해 입력 데이터(Line Coded Data)의 위상 변화 신호(change) 및 동기화 데이터(data_sync)를 생성한다.
구체적으로 위상 검출부(110)는 기 설정된 기준 클록(clk_ref)을 이용하여 입력 데이터(Line Coded Data)의 위상 변화, 즉 상승 에지 또는 하강 에지를 검출한다. 이때 위상 검출부(110)는 복수의 D-플립플롭(D-FlipFlop)으로 구성된 동기화 시프트 레지스터(synchronization shift register)와 하나의 XOR 게이트를 이용하여 기준 클록에 따라 입력 데이터(Line Coded Data)의 위상 변화를 검출한다. 여기서 동기화 시프트 레지스터는 비동기 신호인 입력 데이터(Line Coded Data)와 기준 클록(clk_ref)을 동기화시키는 역할을 한다. 그러면 위상 검출부(110)는 검출된 위상 변화에 따라 위상 변화 신호(change)를 생성하여 출력한다.
그리고 위상 검출부(110)는 입력 데이터(Line Coded Data)를 기준 클록과 동기시켜 동기화 데이터(data_sync)를 생성한다. 구체적으로 입력 데이터(Line Coded Data)는 동기화 시프트 레지스터를 통과하면서 기준 클록(clk_ref)과 위상의 동기화가 이루어진다.
다음으로 클록 생성부(120)는 입력 데이터(Line Coded Data)를 복원하는데 이용되는 복원 클록(clk_rec)을 생성한다. 종래에는 PLL 회로를 이용하여 복원 클록(clk_rec)을 생성하고 있으나, 본 발명의 실시예에 따른 클록 생성부(120)는 순수 디지털 논리 회로로 설계된다.
구체적으로 클록 생성부(120)는 연속된 위상 변화 신호(change) 사이의 시간 차 또는 다운 카운터의 카운트 종료(Terminal Count, TC) 신호를 이용하여 복원 클록(clk_rec)의 주기를 산출한다. 그리고 클록 생성부(120)는 산출된 복원 클록(clk_rec)의 주기에 따라 복원 클록(clk_rec)을 생성하는데, 이 과정에서 입력 데이터(Line Coded Data)의 지터(jitter)가 제거된다
다음으로 정렬 카운터부(130)는 복원 클록(clk_rec)의 위상 및 듀티 사이클(duty cycle)을 변환하여 데이터 클록(data_clk) 및 반전송(Half Rate) 클록(hr_clk)을 생성한다. 이때, 정렬 카운터부(130)는 데이터 복호부(140)로부터 헤더 검출 신호(detected)를 입력받으면, 복원 클록(clk_rec)을 이용하여 데이터 클록(data_clk) 및 반전송 클록(hr_clk)을 생성한다.
구체적으로 정렬 카운터부(130)는 안정적인 입력 데이터 샘플링을 위해 복원 클록(clk_rec)의 위상을 180도 이동시켜 데이터 클록(data_clk)을 생성한다. 그리고 정렬 카운터부(130)는 복원 클록(clk_rec)의 주파수를 반으로 줄이고 듀티 사이클을 50%로 변환시켜 반전송 클록(hr_clk)을 생성한다.
이때 반전송 클록은 호스트가 클록의 상승 에지와 하강 에지에서 모두 데이터를 샘플링 할 필요가 있을 때 이용된다. 즉 반전송 클록(hr_clk)을 이용하여 클록의 상승 에지에서 제1 데이터를 샘플링하고 하강 에지에서 제2 데이터를 샘플링하면 1주기에 2개의 데이터를 샘플링 할 수 있다.
한편 정렬 카운터부(130)는 데이터 복호부(140)로 데이터 클록(data_clk)을 출력하고, 호스트(host)로 데이터 클록(data_clk) 및 반전송 클록(hr_clk)을 전송한다.
다음으로 데이터 복호부(140)는 동기화 데이터(data_sync)를 데이터 클록(data_clk)에 따라 저장하고 시프트시켜 시프트 데이터(data_shift)를 생성하고, 시프트 데이터(data_shift)를 이용하여 복호 데이터(decoded_data), 잠금 신호(lock) 및 동기화 신호를 생성한다.
도 2는 본 발명의 실시예에 따른 위상 검출부의 블록도이다.
도 2에 나타난 바와 같이, 본 발명의 실시예에 따른 위상 검출부(110)는 제1 내지 제4 플립플롭(111 내지 114) 및 XOR 게이트(115)를 포함한다. 이때 제1 내지 제4 플립플롭(111 내지 114)은 D-플립플롭으로서, 서로 직렬 연결되며, 4단의 1비트 시프트 레지스터로 동작할 수 있다.
먼저 제1 플립플롭(111)은 입력 데이터(Line Coded Data)와 기준 클록(clk_ref)을 통해 제1 출력 신호를 생성한다. 제2 플립플롭(112)은 제1 출력 신호와 기준 클록(clk_ref)을 통해 제2 출력 신호를 생성한다. 제3 플립플롭(113)은 제2 출력 신호와 기준 클록(clk_ref)을 통해 제3 출력신호를 생성한다. 그리고 제4 플립플롭(114)은 제3 출력 신호를 입력받아 기준 클록(clk_ref)을 통해 동기화 데이터(data_sync)를 생성한다.
그리고 XOR 게이트(115)는 제2 출력 신호와 제3 출력 신호를 통해 입력 데이터(Line Coded Data)의 위상 변화를 검출하여 위상 변화 신호(change)를 생성한다. XOR 게이트(115)는 배타적 OR 게이트로서, 2개의 입력이 서로 다른 상태이면 '1'이 출력되고, 2개의 입력이 같으면 '0'이 출력되는 논리 회로를 나타낸다. 위상 변화 신호는 입력 데이터의 위상 변화, 즉 상승 에지 또는 하강 에지가 발생했을 때 기준 클록의 1사이클 동안 '1'을 유지하는 신호이다.
예를 들어, 1비트의 제2 플립플롭(112)과 제3 플립플롭(113)이 각각 '0' 또는 '1'을 출력하면 XOR 게이트(115)는 위상이 변하지 않은 것으로 판단하며, '0'이 출력된다. 반대로, 제2 플립플롭(112)과 제3 플립플롭(113)이 서로 다른 값([0,1] 또는 [1,0])을 출력하면 XOR 게이트(115)는 위상이 변한 것으로 판단하며, '1', 즉 위상 변화 신호(change)를 출력한다.
본 발명의 실시예에 따르면 위상 검출부에 입력되는 기준 클록(clk_ref)과 입력 데이터(Line Coded Data)는 비동기 관계이므로, 플립플롭의 셋업 타임(setup time) 또는 홀드 타임(hold time) 위반 문제가 발생함으로써 플립플롭의 출력 변화 시간이 비정상적으로 길어질 수 있다. 이에 따라 논리값 판단이 안되는 준안정 상태(metastable)가 발생할 수 있다.
하지만 본 발명의 실시예에 따른 위상 검출부(110)는 4단의 시프트 레지스터를 통해 기준 클록(clk_ref)과 입력 데이터(Line Coded Data)를 동기시키므로, 제1 플립플롭(111)에서 준안정 상태가 발생하더라도 제2 및 제3 플립플롭(112, 113)에서 준안정 상태의 발생을 막을 수 있다.
도 3은 본 발명의 실시예에 따른 클록 생성부의 블록도이다.
도 3에 나타난 바와 같이, 본 발명의 실시예에 따른 클록 생성부(120)는 데이터 주기 카운터(121) 및 데이터 클록 생성기(122)를 포함한다.
우선 데이터 주기 카운터(Data Period Counter, 121)는 위상 변화 신호(change)를 수신한 후, 이를 이용하여 클록 카운터 신호(clk_counter)를 생성한다.
구체적으로 데이터 주기 카운터(121)는 위상 변화 신호(change)에 따라 기 저장된 기본값을 다운 카운트 처리한 카운트 값을 이용하여 위상 변화 신호(change) 사이의 시간차를 검출한다. 이때 기본값은 입력 신호의 종류 등을 고려하여 사용자에 의해 설계변경 가능하다.
예를 들어, 기본값이 30으로 저장된 경우, 데이터 주기 카운터(121)는 기준 클록에 따라 다운 카운트를 진행하고, 위상 변화 신호(change)가 수신되거나 다운 카운트가 종료되어 카운트 종료 신호(TC)가 발생하면 클록 카운터 신호(clk_counter)를 발생시킨다.
데이터 주기 카운터(121)는 다운 카운트의 완료, 즉 다운 카운터 값이 0이 될 때까지 위상 변화 신호가 입력되지 않으면 기준 클록의 주기가 1ns일 때 30ns가 지난 뒤에 클록 카운터 신호를 발생시킨다. 반면에 다운 카운터 값이 0이 되기 전에 위상 변화 신호가 입력되면, 예를 들어 다운 카운터 값이 5일 때 위상 변화 신호가 입력되면 데이터 주기 카운터는 25ns가 지난 뒤에 클록 카운터 신호를 발생시킨다.
동기화 과정에서는 데이터 주기 카운터(121)는 위상 변화 신호(change)에 의해 클록 카운터 신호가 발생하면 클록 카운터 신호가 발생한 시점의 기준 클록 주기의 수를 위상 변화 신호의 시간차로 저장한다. 예를 들어 상기 예에서 25ns가 지난 뒤에 클록 카운트 신호가 발생하면 25를 저장한다. 이러한 과정을 기 설정한 수만큼 반복한다.
구체적으로 데이터 주기 카운터(121)는 수신한 위상 변화 신호(change)의 시간차의 평균을 산출한 후, 산출된 평균값에 기 설정된 값을 곱한 값보다 큰 위상 변화 시간차를 제외하고, 나머지 위상 변화 신호(change)의 시간차에 대한 평균을 재산출하며, 재산출된 평균값을 기본값으로 재설정한다.
예를 들어 30개의 시간차 정보가 검출된 경우, 우선 데이터 주기 카운터(121)는 30개의 시간차에 대한 평균값을 산출한다. 그리고 데이터 주기 카운터(121)는 30개의 시간차 정보 중 산출된 평균값의 1.5(기 설정된 값)배보다 크거나 같은 값은 제거한다. 이 후 25개의 시간차 정보가 남았다면, 데이터 주기 카운터(121)는 25개의 시간차에 대한 평균을 재산출하고 재산출된 평균값을 기본값으로 재설정한다.
동기화가 완료되어 잠금 신호가 생성된 후, 데이터 주기 카운터(121)는 재설정된 기본값으로부터 시작하여 위상 변화 신호(change)가 입력되거나 다운 카운터 값이 0이 될 때 클록 카운터 신호(clk_counter)를 생성한다.
다운 카운터 값이 0이 되었을 때 클록 카운터 신호를 생성하는 것은 입력 신호에서 같은 값이 연속으로 나타날 때 두 개의 값을 복원하기 위한 것이다. 같은 값이 연속하여 입력되면 두 입력값 사이에 위상 변화 신호가 발생하지 않는데, 클록 카운터 신호가 발생하지 않으면 두 개의 입력에 대해 하나의 값만을 복원하는 오류가 발생하므로 다운 카운터 값이 0이 되었을 때 클록 카운터 신호를 생성하여 오류를 방지할 수 있다.
구체적으로 데이터 주기 카운터(121)는 재설정된 기본값으로 초기화되면 클록 카운터 신호(clk_counter)를 생성한다. 즉 데이터 주기 카운터(121)는 기본값이 다운 카운트 되어 0이 되거나 위상 변화 신호가 입력되면 기본값으로 초기화되면서 클록 카운터 신호(clk_counter)를 생성한다.
다음으로 데이터 클록 생성기(122)는 클록 카운터 신호(clk_counter)가 입력되면 펄스(pulse)를 발생시켜 복원 클록(clk_rec)을 생성한다. 즉 데이터 클록 생성기(122)는 클록 카운터 신호(clk_counter)가 입력될 때마다 펄스를 발생시키는 방식으로 복원 클록(clk_rec)을 생성한다. 여기서 펄스의 폭은 최소 기준 클록의 1 주기이고, 기준 클록 주기의 0.5배 단위로 증가시킬 수 있다. 이때 펄스의 폭은 복원 클록 주기보다 작아야 한다.
한편 데이터 클록 생성기(122)는 펄스가 기 설정된 시간 이내에 연속하여 두 번 발생하면 늦게 발생한 펄스에 따라 복원 클록(clk_rec)을 생성한다.
이는 입력 지터에 의해 발생할 수 있는 오류를 제거하기 위함이다. 구체적으로 데이터 주기 카운터(121)의 다운 카운터 값이 0이 되어 초기화된 후 다시 다운 카운트를 실행하는 경우, 입력 지터에 의해 입력값의 위상 변화 신호(change)가 늦게 발생하여 데이터 주기 카운터(121)에 입력될 수 있다.
이 경우 데이터 주기 카운터가 초기화될 때 발생한 후 뒤늦게 발생한 위상 변화 신호에 의해, 클록 카운터 신호(clk_counter)가 연속하여 두 번 생성될 수 있다. 이때 먼저 발생한 클록 카운터 신호(clk_counter)는 잘못된 값이므로 제거해야 한다. 이는 정렬 카운터부(130)에서 180도 위상 변화를 위해 복원 클록을 0.5주기 동안 유보시켰다가 내 보내는 동작을 이용하여 데이터 클록을 보내기 전에 새로운 복원 클록이 들어오면 이전 복원 클록을 무시하고 나중에 들어온 복원 클록을 이용하는 방식으로 실행 가능하다.
따라서 본 발명의 실시예에 따른 데이터 클록 생성기(122)는 늦게 발생한 펄스에 따라 복원 클록(clk_rec)을 생성함으로써 지터에 의한 복원 오류를 방지한다.
도 4는 본 발명의 실시예에 따른 데이터 복호부의 블록도이다.
도 4에 나타난 바와 같이, 본 발명의 실시예에 따른 데이터 복호부(140)는 데이터 시프트 레지스터(141), 특성 검출기(142), 블록 프레임 동기화기(143) 및 데이터 복호기(144)를 포함한다.
먼저 데이터 시프트 레지스터(141)는 데이터 복호부(140)에 입력된 동기화 데이터(data_sync)를 데이터 클록(data_clk)에 따라 저장하고 시프트시켜 기 설정된 비트 수만큼의 시프트 데이터(data_shift)를 생성한다.
다음으로 특성 검출기(142)는 시프트 데이터(data_shift)를 이용하여 입력 데이터(Line Coded Data)의 블록 또는 프레임의 헤더 정보를 검출하고, 검출된 헤더 정보와 기 저장된 헤더 코드가 일치하면 헤더 검출 신호(detected)를 생성한다.
그리고 블록 프레임 동기화기(142)는 헤더 검출 신호(detected)를 수신하면 동기화 신호(block_sync, frame_sync) 및 잠금 신호(lock)를 생성한다. 동기화 신호는 블록 또는 프레임의 헤더 값이 일치할 때 생성되는 블록 동기화 신호(block_sync) 및 프레임의 헤더 값이 일치할 때 생성되는 프레임 동기화 신호(frame_sync)를 포함한다. 그리고 잠금 신호(lock)는 입력 데이터(Line Coded Data)와 데이터 클록(data_clk)이 동기화 되었음을 나타내는 신호로서, 데이터 포맷을 정상적으로 읽기 시작했음을 나타낸다.
한편 다양한 샘플링 주파수를 가지는 전송 규격의 경우, 데이터 복호 중 샘플링 주파수가 변경될 수 있다. 이 경우 본 발명의 실시예에 따른 데이터 복호기(144)는 헤더 정보의 불일치를 판단하여 호스트에 전송한다(잠금 신호(lock)를 '0'으로 출력).
다음으로 데이터 복호기(144)는 시프트 데이터(data_shift)를 이용하여 기 설정된 전송로 부호 형식에 따라 입력 데이터(Line Coded Data)를 복조하여 복호 데이터(decoded_data)를 생성한다.
이때 전송로 부호 형식은 블록 다중 채널(Block Multiplexed Channel, BMC) 전송로 부호 형식을 포함한다.
본 발명의 실시예에 따르면, 위상 고정 루프 회로를 이용하지 않고서도 순수 디지털 회로를 통해 입력 데이터로부터 클록 정보를 복원할 수 있다. 이를 통해 CDR의 면적을 감소시키고 다른 제조 공정이나 통신 규격에 대한 적응성을 높일 수 있을 뿐만 아니라 입력 지터에 대한 높은 저항성을 가질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100 : 디지털 클록 데이터 복원 장치 110 : 위상 검출부
111 : 제1 플립플롭 112 : 제2 플립플롭
113 : 제3 플립플롭 114 : 제4 플립플롭
115 : XOR 게이트 120 : 클록 생성부
121 : 데이터 주기 카운터 122 : 데이터 클록 생성기
130 : 정렬 카운터부 140 : 데이터 복호부
141 : 데이터 시프트 레지스터 142 : 특성 검출기
143 : 블록 프레임 동기화기 144 : 데이터 복호기

Claims (6)

  1. 기 설정된 기준 클록을 통해 입력 데이터의 위상 변화를 검출하여 위상 변화 신호를 생성하고 상기 입력 데이터와 상기 기준 클록을 이용하여 동기화 데이터를 생성하는 위상 검출부,
    상기 위상 변화 신호 사이의 시간 차를 이용하여 복원 클록의 주기를 산출하고, 상기 산출된 복원 클록의 주기에 따라 복원 클록을 생성하는 클록 생성부,
    상기 복원 클록의 위상 및 듀티 사이클을 변환하여 데이터 클록 및 반전송 클록을 생성하는 정렬 카운터부, 그리고
    상기 동기화 데이터를 상기 데이터 클록에 따라 저장하고 시프트시켜 시프트 데이터를 생성하고, 상기 시프트 데이터를 이용하여 복호 데이터, 잠금 신호 및 동기화 신호를 생성하는 데이터 복호부를 포함하며,
    상기 클록 생성부는,
    상기 위상 변화 신호에 따라 기 저장된 기본값을 다운 카운트 처리한 카운트 값을 이용하여 상기 위상 변화 신호 사이의 시간차를 검출하고, 상기 위상 변화 신호 사이의 시간차를 이용하여 상기 기 저장된 기본값을 재설정한 후, 상기 위상 변화 신호가 입력되는 경우이거나 재설정된 기본값이 다운 카운트 처리되어 0이 되는 경우에, 클록 카운터 신호를 생성하는 데이터 주기 카운터, 그리고
    상기 클록 카운터 신호가 입력되면 펄스를 발생시켜 상기 복원 클록을 생성하되, 상기 펄스가 기 설정된 시간 이내에 연속하여 두 번 발생하면 늦게 발생한 펄스에 따라 상기 복원 클록을 생성하는 데이터 클록 생성기를 포함하며,
    상기 데이터 복호부는,
    상기 동기화 데이터를 데이터 클록에 따라 저장하고 시프트시켜 기 설정된 비트 수만큼의 시프트 데이터를 생성하는 데이터 시프트 레지스터,
    상기 시프트 데이터를 이용하여 상기 입력 데이터의 블록 또는 프레임의 헤더 정보를 검출하고, 상기 검출된 헤더 정보와 기 저장된 헤더 코드가 일치하면 헤더 검출 신호를 생성하는 특성 검출기,
    상기 헤더 검출 신호를 수신하면 동기화 신호 및 잠금 신호를 생성하는 블록 프레임 동기화기, 그리고
    상기 시프트 데이터를 이용하여 기 설정된 전송로 부호 형식에 따라 상기 입력 데이터를 복호하여 복호 데이터를 생성하는 데이터 복호기를 포함하는 디지털 클록 데이터 복원 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 데이터 주기 카운터는,
    상기 위상 변화 신호의 시간차의 평균을 산출한 후, 산출된 평균값에 기 설정된 값을 곱한 값보다 작은 위상 변화 신호의 시간차에 대한 평균을 재산출하며, 재산출된 평균값을 상기 기본값으로 재설정하는 디지털 클록 데이터 복원 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 정렬 카운터부는,
    상기 복원 클록의 위상을 180도 이동시켜 상기 데이터 클록을 생성하고, 상기 복원 클록의 듀티 사이클을 50%로 변환시켜 상기 반전송 클록을 생성하는 디지털 클록 데이터 복원 장치.
  6. 삭제
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