CN101694998B - 一种锁定系统及方法 - Google Patents

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Abstract

本发明公开了一种锁定系统及方法，涉及通信领域。本发明系统包括数字鉴相及转换单元、数字环路滤波单元和数字压控振荡单元，其中：数字鉴相及转换单元，将经过分频的外部标准源输入信号Fi和本地的恒温晶体振荡器的反馈输出信号F0进行鉴相及转换处理，生成时钟信号clk和用于表示信号Fi和信号F0之间的频率大小关系的信号sign；数字环路滤波单元，将信号clk和信号sign进行滤波处理，生成用于表示信号F0的频率大于信号Fi的频率的信号ahead和用于表示信号F0的频率小于信号Fi的频率的信号lag；数字压控振荡单元，将信号ahead和信号lag进行压控振荡处理，实现信号F0与信号Fi的锁定。本发明技术方案实现了快速高精度的锁定。

Description

一种锁定系统及方法
技术领域
本发明涉及通信、导航和频谱测量等领域，尤其涉及一种锁定系统及方法。
背景技术
随着电子技术的飞速发展，通信、导航、航天、测控、高精密测量和移动电话等领域对频率源的短期稳定度、长期稳定度和老化率等一些指标的要求越来越高。现代通信技术快速发展的今天，各种通信系统对时间频率的同步要求也越来越高。现在很多高稳定度、高准确度和良好老化率的频率输出都利用高精密的锁相环实现，利用高精密锁相环可以实现本地输出频率和标称频率的快速高精度锁定，锁相可以使一个频率指标相对于标准源较低的本地源的各项频率指标得到明显的改善。锁相环的锁定快慢及其精度是我们衡量锁相环指标的基础：首先锁相环的锁定精度必须足够高，锁相精度越高，被锁源与标准源之间频率锁定时的频率差异越小，越容易实现系统之间的同步。其次锁相环必须可以实现快速锁定，锁相环锁定速度越快，被锁源就可以和标准源越快的实现锁定，越快的实现通信系统频率源之间的频率同步，就可以越快的跟踪被锁源来实现同步。
锁相环电路可以改善本地源输出频率的短期稳定度，频率输出精度，特别是其长期稳定度的改善尤其明显。在导航等领域，锁相环可以使本地的恒温晶体振荡器保持良好的短期稳定度，而且由于本地恒温晶体振荡器时刻与导航系统中原子钟保持同步，所以本地恒温晶体振荡器的长期稳定度可以基本保持在导航系统中原子钟的水平。这样既可以保持恒温晶体振荡器的良好短期稳定度，而且恒温晶体振荡器由于锁定可以获得更好的接近于原子钟水平的长期稳定度。由于与原子钟的锁定，所以其短期稳定度也可以得到一定程度的改善。
传统的PLL(锁相环)都是用分频器将fin和fout信号经复杂的频率变换线路，变换成相同的较低频信号后再进行鉴相，其原理如图1所示。
目前锁相环主要分为两种：模拟锁相环和数字锁相环，模拟锁相环是最早获得广泛应用的锁相环，模拟锁相环具有锁相精度高的特点。模拟锁相环电路的低通滤波器和压控振荡器都是模拟电路，存在电荷漂移、元器件易老化、参数不稳定等缺点。
在数字锁相环未出现之前，模拟锁相环由于其高的锁相精度被广泛应用于各个领域。现在数字电路高速发展，越来越多的领域都在使用数字化电路，可以说数字电路几乎无处不在。在一些数字电路中立用模拟锁相环锁定一些数字信号需要对模拟电路进行相应数字变换处理，这样会增加锁相环电路的复杂度，所以模拟锁相环在一些数字电路中的应用便受到了限制。
数字锁相环则可以直接应用在现代的数字电路中，不用先将数字信号模拟化后再利用模拟锁相环来锁定，但是传统的数字锁相环也存在如下一些问题：
1.锁定时间长，传统数字锁相环是采用先分频，然后利用相位误差经过滤波器后的信号来控制恒温晶体振荡器的。从锁相环的环路公式可以看出，传统锁相环的锁相过程是一个振荡收敛过程，由于存在收敛的反复过程，所以锁定时间比较长。
2.锁相精度相对不够高，对于利用DDS(Direct Digital Synthesizer，数字频率合成器)等实现的全数字锁相环，其锁相精度受到DDS分辨率的影响，因此锁相精度不够高。
综上所述，锁相环越来越广泛的应用于像SDH(Synchronous DigitalHierarchy，同步数字体系)通讯，导航和高精度测量等领域。特别是在像SDH通讯等需要本地源频率输出快速的与标准源频率输出保持一致的高精密通信领域，其不仅要求可以实现本地源和标准源快速锁定，而且要求可以实现高精密快速的锁定。
发明内容
本发明所要解决的技术问题是，提供一种锁定系统及方法，使锁相的锁定速度大幅提高，而且锁相精度也明显提高。
为了解决上述问题，本发明公开了一种锁定系统，包括依次连接的数字鉴相及转换单元、数字环路滤波单元以及数字压控振荡单元，其中：
所述数字鉴相及转换单元，用于将经过分频的外部标准源输入信号Fi和本地的恒温晶体振荡器的反馈输出信号F0进行鉴相及转换处理，以生成时钟信号clk以及用于表示所述信号Fi和信号F0之间的频率大小关系的信号sign；
所述数字环路滤波单元，用于将所述信号clk和信号sign进行滤波处理，生成用于表示信号F0的频率大于信号Fi的频率的信号ahead和用于表示信号F0的频率小于信号Fi的频率的信号lag；
所述数字压控振荡单元，用于将滤波处理后生成的信号ahead和信号lag进行压控振荡处理，以实现所述信号F0与所述信号Fi的锁定。
进一步地，上述系统中，所述数字鉴相及转换单元，进一步包括数字参差鉴相器和转换模块，其中：
所述数字参差鉴相器，用于对所述信号Fi和信号F0进行鉴相处理，生成用于表示所述信号Fi和信号F0之间的相位关系的脉冲信号error；
所述转换模块，用于根据计数信号count计算所述脉冲信号error的脉宽，生成所述信号Fi和信号F0之间的频率大小关系的信号sign，以及表示相邻脉宽是否相等的信号equ nequ，再将所述信号equ nequ与所述信号Fi进行与处理，生成时钟信号clk；
其中，所述计数信号count采用时间间隔计算方式实现，所述信号sign通过所述脉冲信号error中相邻脉宽的大小关系以表示所述信号Fi和信号F0之间的频率大小关系。
其中，所述数字压控振荡单元包括数模(DA)转换器和数字压控振荡器，
所述DA转换器，用于接收所述数字环路滤波单元输出的信号ahead和lag，进行模数转换后传送给所述数字压控振荡器；
所述数字压控振荡器，用于对所述DA转换器传送的信号进行压控振荡处理。
或者，所述数字压控振荡单元包括脉冲宽度调制(PWM)模块和数字压控振荡器，
所述PWM模块，用于生成周期不变且高电平脉宽可调的PWM波，并按照所生成的PWM波对所述数字环路滤波单元输出的信号ahead和lag进行脉冲宽度调制，并将脉冲宽度调制后的信号传送给所述数字压控振荡器；
所述数字压控振荡器，用于对所述PWM模块传送的信号进行压控振荡处理。
所述PWM模块由所述锁定系统内现场可变成门阵列或者可编程逻辑器件的处理器经过定时设置实现。
本发明还公开了一种锁定方法，包括：
锁定系统先将经过分频的外部标准源输入信号Fi和本地的恒温晶体振荡器的反馈输出信号F0进行鉴相及转换处理，以生成时钟信号clk以及用于表示所述信号Fi和信号F0之间的频率大小关系的信号sign，再将所述信号clk和信号sign进行滤波处理，并将滤波处理后生成的用于表示信号F0的频率大于信号Fi的频率的信号ahead和用于表示信号F0的频率小于信号Fi的频率的信号lag进行压控振荡处理，以实现所述信号F0与所述信号Fi的锁定。
进一步地，上述方法中，所述锁定系统将经过分频的信号Fi和信号F0进行鉴相及转换处理，以生成时钟信号clk以及用于表示所述信号Fi和信号F0之间的频率大小关系的信号sign的过程如下：
所述锁定系统对所述信号Fi和信号F0先进行鉴相处理，生成用于表示所述信号Fi和信号F0之间的相位关系的脉冲信号error，再根据计数信号count计算所述脉冲信号error的脉宽，生成所述信号Fi和信号F0之间的频率大小关系的信号sign，以及表示相邻脉宽是否相等的信号equ nequ，再将所述信号equ nequ与所述信号Fi进行与处理，生成时钟信号clk；
其中，所述计数信号count采用时间间隔计算方式实现，所述信号sign通过所述脉冲信号error中相邻脉宽的大小关系以表示所述信号Fi和信号F0之间的频率大小关系。
其中，所述锁定系统将滤波处理后生成的信号ahead和lag，进行模数转换后再进行压控振荡处理。
或者，所述锁定系统将滤波处理后生成的信号ahead和lag，通过脉冲宽度调制(PWM)波进行脉冲宽度调制后再进行压控振荡处理。
所述PWM波为所述锁定系统内现场可变成门阵列或者可编程逻辑器件的处理器经过定时设置生成的周期不变、高电平脉宽可调的PWM波。
本发明技术方案避免了传统锁相环在锁定过程中的振荡收敛过程，从而可以实现快速高精度的锁定。另外，本发明技术方案减小了电路面积，降低了电路成本。
附图说明
图1为传统锁相环的原理示意图；
图2为实施例1提出的锁相环的原理示意图；
图3为实施例1中DA转换器和CPLD连接的原理方框图；
图4为实施例1中数字参差鉴相器的接口示意图；
图5为实施例1中数字参差鉴相器输出信号的仿真波形图；
图6为实施例1中数字鉴相及转换单元中转换模块的部分电路图；
图7为实施例1中数字鉴相及转换单元输出信号的仿真波形图；
图8为实施例1中DLF的原理示意图；
图9为图8所示DLF的输出信号的仿真波形图；
图10为实施例1中DCO的原理示意图。
具体实施方式
本发明的主要构思是，可以采用数字鉴相及转换单元、数字环路滤波单元以及数字压控振荡单元实现全数字化锁相环，从而实现快速的锁定，其中，数字鉴相及转换单元可以直接判断出本地输出信号的频率与标称频率的大小关系，避免传统锁相环在锁定过程中的振荡收敛过程，并且数字鉴相及转换单元中改进的数字电路，可以集成到FPGA(现场可变成门阵列)或者CPLD(复杂可编程逻辑器件)中。另外，为了实现高精度的锁相环，数字压控振荡单元可以先通过DA(数模转换器)或者脉冲宽度调制(PWM)模块对数字信号进行模数转换，再进行压控振荡处理。
下面结合附图及具体实施例对本发明技术方案进行详细说明。
实施例1
一种快速高精密锁定系统，其结构如图2所示，至少包括依次连接的数字鉴相及转换单元、数字环路滤波单元以及数字压控振荡单元。
下面介绍各部分的具体功能。
数字鉴相及转换单元，用于将经过分频的外部标准源输入信号Fi和经过分频的本地恒温晶体振荡器的反馈输出信号F0进行鉴相及转换处理，以生成时钟信号clk以及用于表示信号Fi和信号F0之间的频率大小关系的信号sign；
在本实施例中，数字鉴相及转换单元进一步可以包括数字参差鉴相器(DPD)和转换模块；
其中，PDP，可以对输入信号Fi和F0进行鉴相，以显示出信号Fi和信号F0之间的相位关系，即信号F0的相位相对于信号Fi的相位是滞后还是超前，以及滞后或者超前的时间，如图5所示，具体地，将信号F0和Fi分别接到如图4所示的数字参差鉴相器的clr和set端口，其输出信号为两输入信号的脉宽误差信号error，该信号error即表示信号Fi和信号F0之间的相位关系。
转换模块：可以对PDP的输出信号进一步逻辑判断，以得到锁相环的两输入信号F0和Fi的频率大小关系。该模块可以利用PDP产生的error信号和TDC(时间间隔计算方式)产生的计数信号count输出代表相邻脉宽是否相等的信号equ_nequ和两相邻脉宽大小关系的信号sign(即用于表示所述信号Fi和信号F0之间的频率大小关系的信号)。equ_nequ和Fi通过与门便可以得到控制DLF的时钟信号clk，clk信号就是随机徘徊滤波器的输入时钟信号。这样clk信号就在equ_nequ不为0(锁定系统两输入信号频率不等时)的时候根据sign信号来对随机徘徊滤波器的内部计数单元进行响应的加减计数；其中，图6所示即为转换模块中用于生成信号sign和信号equ_nequ的电路示意图，从而对相邻的error的脉宽进行比较而生成信号sign。在这里用一个高速时钟对DPD产生的error信号进行采样计数，越宽的error信号(即脉宽越大)将会得到越大的计数值，相反，越小的error信号(即脉宽越小)将会得到越小的计数值，如图5所示，而计数信号count(即error信号的脉宽计数值)可以采用TDC(时间间隔计算)方式实现。本实施例中，图6所示电路的输出信号的仿真波形如图7所示。
数字环路滤波单元，可由数字环路滤波器(DLF)实现，主要对数字鉴相及转换单元输出的信号进行过滤处理，即去除一些偶然因素，以达到数字滤波的目的，即数字环路滤波单元根据时钟信号clk可以实现在Fi和F0两频率信号不相等的时候控制环路滤波器进行工作，进而产生控制数字压控振荡单元的信号ahead和lag；
在本实施例中，DLF采用随机徘徊滤波器，其结构如图8所示，包括加或减计数器(U/D_CNT)以及比较器(CMP)，时钟信号采用鉴相器单元的输出clk，加/减计数方向由触发型鉴相器的输出sign决定，当sign为高电平时，计数器采用加累加，反之，则减累加。计数器初始值d[3:0]由比较器装载，当计数器输出q[3..0]达到m+k或者m-k时，比较器产生装载信号ld(低电平有效)，将m装载至计数器初始值d[3..0]，同时输出超前滞后控制信号ahead(q[3..0]＝m+k)，lag(q[3..0]＝m-k)，其中k为滤波系数。随机徘徊滤波器在环路中具有重要作用，可以滤除传输中产生的毛刺引起错误的边沿检测脉冲和超前滞后脉冲。此外，k值的选择越大，其滤波效果越好，但会降低整个环路的锁定速度，所以应当选择比较合适的k值，该值既不能太大又不能太小，需要通过实验的验证来确定。其中，DLF的仿真波形如图9所示，当仿真波形图中选择k＝3时，由图可以看出，即可实现上述的滤波功能。
数字压控振荡单元，用于将滤波处理后生成的信号ahead和信号lag进行逻辑处理，以实现所述信号F0与所述信号Fi的锁定，具体地，数字压控振荡单元可以进一步包括模数(DA)转换器和数字压控振荡器(DCO)，如图10所示；
其中，模数(DA)转换器，主要对数字环路滤波单元输出的增减信号，该增减信号可以控制DA转换器的电压输出信号进行相应得增大或减小，即，当ahead信号有效时，说明F0小于Fi。此时相位控制器通过增大int d的值改变DA转换器输入值，那么DA转换器的电压也会相应增大，从而使恒温晶体振荡器的输出频率减小，调整F0接近Fi；同理，当lag信号和响应时钟信号有效时，DA转换器输入值减小；
本实施例中选用的DA转换器是AD9777，是一种转换速率可达400MSPS的高速数模转换器，其具有速度快、功耗小等诸多优点。图3所示为AD9777与CPLD接口的电路原理，其中，EPM240T100C5的DLF单元中输出AD9777需要的转换控制信号ahead和lag，AD9777根据控制信号进行DA转换器输出电压的增减。而DA转换时间由时钟CLK控制，CLK利用TDC(时间间隔计数)原理对误差信号计数的高速采样时钟，时钟CLK频率选为10MHz，该系统中时钟CLK控制DA转换器转换速度。
因为DA转换器的输出电压范围与压控晶体振荡器所需的压控范围不同，所以在DA转换器后还可以接一个运算放大器。运算放大器可以保证将DA转换器的输出电压变换到数字压控振荡器所需的压控范围。
数字压控振荡器，主要对DA转换器的电压输出进行压控振荡处理，这样DA转换器的电压输出的增减反映到晶体振荡器就成为了恒温晶体振荡器输出频率的增减。经过环路的反馈控制作用，恒温晶体振荡器最终可以达到和标准频率源的锁定；
下面再介绍上述锁定系统的工作原理：
本地输出频率表示为F0，而标称频率表示为Fi。数字鉴相及转换单元比较两输入信号Fi和F0的上升沿，得到超前或者滞后信号sign和对数字环路滤波单元的脉冲控制信号clk；数字环路滤波单元利用sign和clk信号对误差信号进行平滑滤波，并生成控制数字压控振荡单元中的DA转换器的输入增加的信号ahead以及输入减小的信号lag；从而增加或者减少DA转换器的输入以控制DCO压控端电压信号的增加或者减小，达到增加或减小F0频率的目的。经过整个环路的反馈调节可以最终达到Fi和F0锁定。
实施例2
本实施例与实施例1的不同之处，仅在于数字压控振荡单元包括PWM模块，利用PWM波来实现实施案例1中DA转换器实现的功能。
其中，PWM模块可以利用锁定系统的FPGA(或者CPLD)内置的处理器内核来实现，即使FPGA(或者CPLD)内置的处理器内核通过定时作用输出一个周期不变、高电平脉宽可调(即高电平占空比可调)的PWM波。FPGA(或者CPLD)内置的处理器内核收到数字环路滤波单元输出的增减信号，根据这个增减信号相应的增加和减少PWM波的高电平宽度(即根据增减信号进行相应的增加或者减小PWM波高电平的占空比)，由FPGA输出的PWM波再通过RC低通滤波器后接入到数字压控振荡器的压控输入端，通过PWM波高电平脉宽的改变便可以改变低通滤波器的输出电压，数字压控振荡单元的压控端也相应的变化，达到改变恒温晶体振荡器的目的，让恒温晶体振荡器的频率输出和标准源最终实现锁定。
利用实施案例2来实现该锁定系统可以减小系统所占用的体积，节省相对比较昂贵的高精密DA转换器。由于实施案例2利用了FPGA中的嵌入式内核，所以可以将锁相环中的鉴相器、数字环路滤波器和PWM波逻辑电路部分全集成到FPGA中，这样就可以实现节省系统外围电路复杂度，减小电路面积，同时也达到了降低成本的目的。
从上述实施例可以看出，本发明技术方案对参差鉴相器进行了改进，改进的参差鉴相器可以对两个输入信号的频率大小关系直接判断，避免了传统锁相环在锁定过程中的振荡收敛过程，从而可以实现快速的锁定。并且在实施例1中利用了高精度的DA转换器连接到恒温晶体振荡器，可以实现高精度的锁定；在实施例2中利用了FPGA中的配置处理器来输出PWM波，然后让PWM波通过低通滤波器，低通滤波器输出电压加到恒温晶体振荡器输入端实现高精密的锁定，这样，直接利用了FPGA中的资源，可以减小电路面积，降低电路成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种变化和更改。凡在本发明的精神和原则之内，所做的任何修改，等同替换，改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种锁定系统，其特征在于，包括依次连接的数字鉴相及转换单元、数字环路滤波单元以及数字压控振荡单元，其中： 
所述数字鉴相及转换单元，用于将经过分频的外部标准源输入信号Fi和本地的恒温晶体振荡器的反馈输出信号F0进行鉴相及转换处理，以生成时钟信号clk以及用于表示所述信号Fi和信号F0之间的频率大小关系的信号sign； 
所述数字环路滤波单元，用于将所述信号clk和信号sign进行滤波处理，生成用于表示信号F0的频率小于信号Fi的频率的信号ahead和用于表示信号F0的频率大于信号Fi的频率的信号lag； 
所述数字压控振荡单元，用于将滤波处理后生成的信号ahead和信号lag进行压控振荡处理，以实现所述信号F0与所述信号Fi的锁定； 
所述数字鉴相及转换单元，进一步包括数字参差鉴相器和转换模块，其中： 
所述数字参差鉴相器，用于对所述信号Fi和信号F0进行鉴相处理，生成用于表示所述信号Fi和信号F0之间的相位关系的脉冲信号error； 
所述转换模块，用于根据计数信号count计算所述脉冲信号error的脉宽，生成所述信号Fi和信号F0之间的频率大小关系的信号sign，以及表示相邻脉宽是否相等的信号equ_nequ，再将所述信号equ_nequ与所述信号Fi进行与处理，生成时钟信号clk； 
其中，所述计数信号count采用时间间隔计算方式实现，所述信号sign通过所述脉冲信号error中相邻脉宽的大小关系以表示所述信号Fi和信号F0之间的频率大小关系。 
2.如权利要求1所述的系统，其特征在于，所述数字压控振荡单元包括数模(DA)转换器和数字压控振荡器， 
所述数模(DA)转换器，用于接收所述数字环路滤波单元输出的信号ahead和lag，进行模数转换后传送给所述数字压控振荡器； 
所述数字压控振荡器，用于对所述数模(DA)转换器传送的信号进行压 控振荡处理。 
3.如权利要求1所述的系统，其特征在于，所述数字压控振荡单元包括脉冲宽度调制(PWM)模块和数字压控振荡器， 
所述脉冲宽度调制(PWM)模块，用于生成周期不变且高电平脉宽可调的脉冲宽度调制(PWM)波，并按照所生成的脉冲宽度调制(PWM)波对所述数字环路滤波单元输出的信号ahead和lag进行脉冲宽度调制，并将脉冲宽度调制后的信号传送给所述数字压控振荡器； 
所述数字压控振荡器，用于对所述脉冲宽度调制(PWM)模块传送的信号进行压控振荡处理。 
4.如权利要求3所述的系统，其特征在于， 
所述脉冲宽度调制(PWM)模块由所述锁定系统内现场可编程门阵列或者可编程逻辑器件的处理器经过定时设置实现。 
5.一种锁定方法，其特征在于，该方法包括： 
锁定系统先将经过分频的外部标准源输入信号Fi和本地的恒温晶体振荡器的反馈输出信号F0进行鉴相及转换处理，以生成时钟信号clk以及用于表示所述信号Fi和信号F0之间的频率大小关系的信号sign，再将所述信号clk和信号sign进行滤波处理，并将滤波处理后生成的用于表示信号F0的频率小于信号Fi的频率的信号ahead和用于表示信号F0的频率大于信号Fi的频率的信号lag进行压控振荡处理，以实现所述信号F0与所述信号Fi的锁定； 
所述锁定系统将经过分频的信号Fi和信号F0进行鉴相及转换处理，以生成时钟信号clk以及用于表示所述信号Fi和信号F0之间的频率大小关系的信号sign的过程如下： 
所述锁定系统对所述信号Fi和信号F0先进行鉴相处理，生成用于表示所述信号Fi和信号F0之间的相位关系的脉冲信号error，再根据计数信号count计算所述脉冲信号error的脉宽，生成所述信号Fi和信号F0之间的频率大小关系的信号sign，以及表示相邻脉宽是否相等的信号equ_nequ，再将所述信号equ_nequ与所述信号Fi进行与处理，生成时钟信号clk； 
其中，所述计数信号count采用时间间隔计算方式实现，所述信号sign通过所述脉冲信号error中相邻脉宽的大小关系以表示所述信号Fi和信号F0之间的频率大小关系。 
6.如权利要求5所述的方法，其特征在于， 
所述锁定系统将滤波处理后生成的信号ahead和lag，进行模数转换后再进行压控振荡处理。 
7.如权利要求5所述的方法，其特征在于， 
所述锁定系统将滤波处理后生成的信号ahead和lag，通过脉冲宽度调制(PWM)波进行脉冲宽度调制后再进行压控振荡处理。 
8.如权利要求7所述的方法，其特征在于， 
所述脉冲宽度调制(PWM)波为所述锁定系统内现场可编程门阵列或者可编程逻辑器件的处理器经过定时设置生成的周期不变、高电平脉宽可调的脉冲宽度调制(PWM)波。 
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