CN101567689A - 一种基于等效鉴相频率的锁相环 - Google Patents

Abstract

本发明涉及一种锁相环，特别是一种基于等效鉴相频率的锁相环，其特征是，它至少包括：被测信号分频器和参考信号分频器：用于分别对被测信号和参考信号分频，使分频得到的被测信号和参考信号的等效鉴相频率为5MHz；鉴相处理模块，完成被测信号经分频器后的信号和参考信号经分频器后的信号的鉴相，输出产生控制压控振荡器的控制电压；压控振荡器，用于所述控制电压输的振荡信号。所述的被测信号分频器和参考信号分频器分频值是由外部的单片机控制的，单片机将需要的分频值以8位数据的形式输入到分频器内。所述的压控振荡器为5MHz的压控晶体振荡器，输入端与放大整形模块输出端电连接，输出端与被测信号分频器输入端电连接。

Description

一种基于等效鉴相频率的锁相环

技术领域

本发明涉及一种锁相环，特别是一种基于等效鉴相频率的锁相环。

背景技术

目前国内外所使用的锁相环技术具有这样的特点：利用参考信号控制环路振荡信号的频率和相位，使振荡信号跟踪参考信号的频率和相位，当两者的频率完全相等时，就可以认为是锁定状态。这种锁相环电路可以分为三种，即模拟锁相环(APLL)、数字锁相环(DPLL)以及有记忆能力(微机控制的)软件锁相环。锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成。传统的模拟锁相环(APLL)有较短的锁定时间保证参考时钟源和输出时钟的稳态相差，但其中心频点受压控振荡器(VCO)的限制，范围较小、环路带宽较宽，当参考源出现瞬断或者参考时钟源切换时，压控振荡器(VCO)输出时钟频率会出现较大的相位瞬变；采用数字电路实现滤波算法的数字锁相环(DPLL)，可以方便的通过软件调整环路的滤波特性实现平滑源切换，但数字锁相环(DPLL)环路的锁定时间较长，且稳态相差比较难控制；就硬件锁相环(模拟锁相环和数字锁相环)而言，都存在不是任何情况下环路都能锁定的缺点。如果压控振荡器(VCO)固有振荡频率与参考信号频率相差太大，则环路失锁；只有当参考信号与压控振荡器(VCO)的中心频率相差不太大时，环路才能锁定。因此，必须根据参考信号的频率选择对应的标准信号频率，而且标准信号必须是低噪声的可控频率源(这也是系统造价高的原因)。由于可控频率源的可拉动频率范围有限，必然使得锁相环的锁定频率范围过窄。如果要提高锁相环的可锁定频率范围，就需要宽范围的可锁定源。传统的方法用了很多倍频器和混频器来拓展锁定的频率范围，这就造成了锁相设备复杂、造价高，可靠性也不高。

发明内容

本发明的目的是提供一种能够提高锁相环的可锁定频率范围的基于等效鉴相频率的锁相环。

本发明的目的是这样实现的，一种基于等效鉴相频率的锁相环，其特征是，它至少包括：

被测信号分频器和参考信号分频器，用于分别对被测信号和参考信号分频，使分频得到的被测信号和参考信号的等效鉴相频率为5MHz；

鉴相处理模块，完成被测信号经分频器后的信号和参考信号经分频器后的信号的鉴相，输出产生控制压控振荡器的控制电压；

压控振荡器，用于输出所述控制电压的振荡信号。

所述的鉴相处理模块包括：鉴相器，将分频后的被测信号和参考信号送入参差鉴相器后，鉴相器对被测信号和参考信号进行比相，将被测信号和参考信号分别接入鉴相器的“set”端和“clr”端，鉴相器将“set”端和“clr”端的上升沿间的时间间隔转化为输出端的正脉宽的长度；

电荷泵，鉴相后得到的正脉冲信号进行低通滤波，去掉高频干扰和过冲形成的毛刺；

低通滤波器、相减器、放大器，用于将鉴相器输出的两路信号的相位差，经过低通滤波器、相减器、放大器转化为直流电压来控制压控振荡器(VCO)的频率；低通滤波器由一个二阶电路实现，其截止频率为1Hz；相减器将鉴相低通输出的电压减去U_m，再经放大器将电压放大K(K＝max(A，B))倍，输出等效鉴相的结果信号。

所述的被测信号和参考信号输入鉴相器的两个信号频率可以为不同频信号，参考信号输入信号f_m和被测信号输出信号f_out经被测信号分频器和参考信号分频器分频得到：f₁＝A*f_maxc，f₂＝B*f_maxc，f₁上升沿使参差鉴相器输出置“1”，f₂上升沿使输出清零；A、B为互素的正整数。

所述的鉴相器为参差鉴相器。

所述的被测信号分频器和参考信号分频器分频值是由外部的单片机控制的，单片机将需要的分频值以8位数据的形式输入到分频器内。

所述的压控振荡器(VCO)为5MHz的压控晶体振荡器，输入端与放大整形模块输出端电连接，输出端与被测信号分频器输入端电连接。

本发明的工作原理是：设两个信号的频率为f₁和f₂，f₁＝Af_maxc，f₂＝Bf_maxc，其中A和B是两个互素的正整数，f_maxc是两个频率信号的最大公因子频率，最大公因子频率的周期 $T_{\min c}=\frac{1}{f_{\max c}}$ 称为两个频率的最小公倍数周期；f₁和f₂的鉴相输出经低通滤波后的电压满周期的变化对应的两个信号的相对相位漂移量，称为等效鉴相周期 $T_{\mathrm{equ}}=\frac{1}{{\mathrm{ABf}}_{\max c}},$ 它是两个频率信号间出现相邻的相位重合状况所发生的相位移；对应的等效鉴相频率是f_equ＝ABf_maxc，由公式f_equ＝ABf_maxc可以看出，等效鉴相频率远远高于其中任何一个信号的频率值，因而以它为基础的鉴相和锁相能获得很高的精度。

本发明与现有技术相比具有以下优点：

传统的锁相环(PLL)都是用频率处理器件，如变频器，将f_m和f_out信号变换成相同的较低频信号后再进行鉴相。但这样存在一个缺陷，那就是线路复杂且不易提高锁相精度。本发明利用两路信号相互之间的频率关系，从等效鉴相频率的概念出发，实现了一种新的锁相环电路的设计。与传统的锁相环最大的不同是，在基于等效鉴相频率的锁相环中，输入鉴相器的两个信号是不同频的。这样可以大大简化线路，并且可以减小倍频线路带来的相位噪声，而且成本将更加低廉。与传统种类的锁相环电路相比，本发明具有更高的锁相精度和更简单的线路。这种方法如果能利用现代的微电子和半导体技术结合，有可能为新一代的锁相环集成电路设计带来巨大的变化。也可以在频率合成器的设计方面发挥巨大的作用，具有造价低、性能好等方面的明显优势。本发明中的锁相环利用等效鉴相频率的原理，实现了不同频率信号间的鉴相锁相，从而省去了传统锁相环中的高指标的频率合成器，只用一个高稳定度的压控振荡器(VCO)作参考源，就可以完成其与任意频率信号间的鉴相锁相，大大简化了电路，降低了成本。

附图说明

图1是本发明实施例原理框图；

图2是鉴相处理模块原理框图；

图3为鉴相低通输出的波形图；

图4为参差鉴相器的仿真波形；

图5为较高指标频率源改善的实验原理框图。

表1为较低指标的源与参考源互锁后频率稳定度的改善情况；

表2为较高指标的源的频率稳定度改善后的指标。

具体实施方式

如图1所示，是基于等效鉴相频率的锁相环的原理框图，基于等效鉴相频率的锁相环的具体设计分为以下几个模块：

1)被测信号分频器和参考信号分频器

输入信号经被测信号分频器和参考信号分频器后进入参差鉴相器，被测信号分频器和参考信号分频器的分频值是由外部的单片机控制的，单片机将需要的分频值以8位数据的形式输入到分频器内。分频器的设计是在CPLD(复杂可编程逻辑器件)中完成的。此处需要考虑如何根据f_m和f_out的频率值来选择分频器1和分频器2的分频值，从而确定A和B的值。虽然A*B的值越大，等效鉴相频率f_equ越高，鉴相灵敏度也越高，但同时会使鉴相器的线性度受损，也会减小锁相环(PLL)的跟踪范围，而且低通滤波器输出电压U_LPF的峰峰值也随之变小。如果U_LPF的峰峰值太小，它的放大就会有困难，并且放大器的放大倍数越大，其引入的噪声也将越大。为了兼顾鉴相灵敏度越高、鉴相器的线性度、锁相环(PLL)的跟踪范围和U_LPF的峰峰值，要合理得选择分频器1和分频器2的分频值，才能发挥出不同频鉴相锁相环(PLL)的优势。根据我们的实验，选择分频器1和分频器2的分频值使等效鉴相频率f_equ在5MHz左右效果比较好，可以使锁相环(PLL)有最大的跟踪范围，并使参差鉴相器保持良好的线性度。

2)鉴相处理模块

鉴相处理模块完成两个不同频信号的鉴相，如图2所示。鉴相处理模块的输入信号是输入信号f_m经分频器1分频的信号f₁和压控振荡器(VCO)输出信号f_out经过分频器2分频的信号f₂，输出产生控制压控振荡器(VCO)的控制电压。

3)压控振荡器(VCO)

压控振荡器是锁相环中关键部件，其振荡频率的变化与控制电压成正比。压控振荡器是系统闭环中的受控元件，本系统中使用高稳定度的压控晶体振荡器，与外界信号进行相位比对。当相位差的信息改变时，信号调理模块会将这种变化的信息对应的电压反馈到压控振荡器(VCO)，即标准源，微调其输出频率以实现锁定。这样，锁定后的输出信号就是稳定的频率信号。

与传统的锁相环最大的不同是，在基于等效鉴相频率的锁相环中，输入鉴相器的两个信号是不同频的。图1中的f₁、f₂分别是输入信号f_m和输出信号f_out经过分频得到的(其中f₁＝A*f_maxc，f₂＝B*f_maxc)，f₁上升沿使参差鉴相器输出置“1”，而f₂上升沿使输出清零。用“鉴相处理模块”的输出U_OD控制压控振荡器(VCO)的压控端，产生负反馈从而锁定f_out。根据我们的实验，分频器1，2的分频值使f_equ在5MHz左右时鉴相灵敏度很高，当f_in和f_out锁定后处于等效相位正交状态时，锁相环有最大的跟踪范围，并且参差鉴相器能够保持良好的线性度。

如图2所示，鉴相处理模块由如下几个部分组成：

A、参差鉴相器。参差鉴相器又称序列鉴相器，它的输出信号能够表达频率及相位相对超前或者滞后信息，然后送到电荷泵。该系统中的参差鉴相器在CPLD器件中实现，基于等效鉴相原理，当两个信号进行比相时，其前沿分别代表各自的相位。比较这两个脉冲序列的频率和相位即可得到与相位差有关的输出。参差鉴相器将“set”端和“clr”端的上升沿间的时间间隔转化为输出端的正脉宽的长度。其工作波形如图4所示，第一行波形是f₁的波形，将其送给参差鉴相器的“set”端，f₁的上升沿使参差鉴相器输出置“1”；第二行波形是f₂的波形，将其送给参差鉴相器的“clr”端，f₂的上升沿使参差鉴相器输出置“0”；第三行波形是参差鉴相器的输出信号波形，从“Q”端输出，输出信号表示f₁和f₂的相位差。

B、电荷泵。基于等效鉴相频率的锁相环在对鉴相器输出信号积分的基础上提取压控振荡器(VCO)控制电压，它对信号电平的稳定性要求很高。由于鉴相器和其他电路模块共用一个电源，其他模块工作时产生的噪声会叠加在电源上，使得鉴相器的电源电压存在随机扰动。虽然这样的扰动不会影响鉴相器的输出逻辑状态，但是会影响输出的逻辑电平的值，从而使后续低通滤波器的输出的电压值受到干扰，这样会直接影响压控振荡器(VCO)输出频率的稳定度指标。为了能够抑制这个干扰，在电路设计中我们使用了电荷泵。

在本系统中，电荷泵用来改善由鉴相器输出的信号的质量。其工作原理为，当输入信号电平大于某一值，其输出为高电平，且此高电平的电压稳定；当输入信号低于某一值，其输出为电压值稳定的低电平。当本系统中鉴相器的上升沿出现时，从其输出上升至某一电平值到到达平稳的高电平的时间内，经过电荷泵的整形，其输出总为平稳的高电平。经整形后的信号，其正脉冲的宽度才能有效的反应两个信号相位差的信息。对电荷泵输出信号积分，可以消除其他电路模块的干扰，和由器件本身的特性引起的上升沿过冲太大的影响。

C、低通滤波器、相减器、放大器。鉴相器输出波形的占空比，表征两路信号的相位差，要将此相位差信息经过低通滤波器、相减器、放大器转化为合适的直流电压量来控制压控振荡器(VCO)的频率从而实现锁定。此处的低通滤波器由一个二阶电路实现，其截止频率为1Hz，实现的是紧锁。相减器将鉴相低通输出的电压减去U′_m，再经放大器将电压放大K(K＝max(A，B))倍，最终输出的是等效鉴相的结果。

本发明依据等效鉴相频率的概念，将两个不同频率的信号f₁＝Af_maxc和f₂＝Bf_maxc送入参差鉴相器，参差鉴相器将两个信号的相位差转化成输出正脉冲的宽度，低通滤波器再将此输出信号进行低通平均。如果两个信号频率始终准确地保持在f₁∶f₂＝A∶B，A、B为互素的正整数，则鉴相输出波形不变。但是往往这个比例都有点不准确，也就是说存在微差，所以产生相位漂移，使得参差鉴相器输出的正脉冲宽度的变化趋势符合周期性特征，由前面的论述可知这个变化周期对应的相位漂移量是等效鉴相周期T_equ。低通滤波后输出的波形也发生变化。

设低通滤波器的输出U_LPF是对每个T_minc中的f_out的波形进行电压平均的结果(可以证明当两个频率信号等效相位重合时U_LPF的值最小，称它为U_m)，如图3所示。每个T_minc中含有B个正脉冲，而每个正脉冲的脉宽最大变化量为T_equ，低通输出的锯齿波峰峰值V_PPLPF可以表示为：

V_PPLPF＝V_PPS(B*T_equ)/T_minc＝V_PPS{B*[1/(A*B*f_maxc)]}(1/f_maxc)＝V_PPS/A

其中V_PPS是将f_A和f_B分频成同频后再进行鉴相输出的锯齿波的峰峰值。所以不同频鉴相输出的锯齿波的峰峰值V_PPD＝V_PPLPF＝V_PPS/A(当然这里是由于A＞B，才有V_PPD＝V_PPS/A；同理当A＜B时，应该是V_PPD＝V_PPS/B)。

将U_LPF减去U_m，再放大K倍(K′＝(A，B))，则其最终输出电压U_OD与分频成同频再鉴相输出电压的U_OS的峰峰值相同，即V_PPD′＝V_PPS(其中V_PPD′是U_OD的峰峰值)。这样的鉴相输出电压U_OD就相当于两个频率为f_equ＝ABf_maxc的信号进行同频鉴相的结果相同。所以不同频鉴相的灵敏度是分频成同频后的A*B倍，而由此构成的锁相环的锁相灵敏度也提高了A*B倍。

下面通过表1和表2给出本发明锁定实验结果说明。

表1是对指标较差的频率源的改善实验：

	高稳晶振	VCXO未锁定	VCXO锁定后
				频率值(MHz)	9.999999843±1	8.4466266±2	8.44799986±1
1秒级稳定度	2.3×10-11	1.7×10-8	1.2×10-10
				10秒级稳定度	1.0×10-11	2.9×10-8	6.3×10-11

表1

用10MHz的OCXO(恒温振荡器)锁定一只指标较差的标称值为8.448MHz的VCXO(压控振荡器)(压控范围为±1.4KHz)，实现精确锁定。对锁定后的8.448MHz的VCXO进行稳定度测量，结果如表1所示。表1中的频率值是hp5370B以OCXO8607-BM为外频标直接测量得到。从表中数据可以看出，用10MHz秒级稳定度为2.3×10^-11的OCXO作为该锁相环的参考信号f_in，对标称值为8.448MHz秒稳为1.7×10^-8的压控晶振实现了精确锁定，秒级稳定度提高2个数量级以上，10秒级稳定度提高更多，使10秒级稳定度达到6.3×10^-11，接近输入的频率标准1.0×10^-11的指标。

表2是对较高指标频率源的改善实验：

输入的参考信号	5MHz	12.8MHz	16.384MHz	38.88MHz
					A	1	4	16	9
B	2	5	5	5
					等效鉴相频率	10MHz	8MHz	1.28MHz	3.6MHz
fout秒级稳定度	5.1×10-12	5.3×10-12	6.0×10-12	5.6×10-12

表2

实验原理框图如图5所示，用OCXO8607-BM输出的秒级稳定度为1.3×10^-13的5MHz信号作为频率合成器hp8662A的外频标，产生5MHz、12.8MHz、16.384MHz和38.88MHz的高指标的信号(经测定，此时由hp8662A输出的信号秒级稳定度为1.1×10^-12)，分别作为该锁相模块的参考信号f_in，对一只10MHz的压控OCXO(秒级稳定度为3.7×10^-11，压控范围±3Hz)进行锁定。

表2的数据表明，锁定后该10MHz的晶体振荡器的秒级稳定度都进入了10^-12量级。可以看出，用这样的方法使被锁定的振荡器的指标都得到了很大的提高，如果能进一步降低电子线路的噪声，并选用更为高速的器件，就允许两信号在更高的等效鉴相频率下进行鉴相，从而获得更高的指标，使输出信号的指标更接近输入参考信号的指标。

实验中用到两组OCXO8607-BM和hp8662A，一组用于产生锁相环的输入信号f_in，另一组用于频率稳定度测量。

Claims (6)

1、一种基于等效鉴相频率的锁相环，其特征是，它至少包括：

被测信号分频器和参考信号分频器，用于分别对被测信号和参考信号分频，使分频得到的被测信号和参考信号的等效鉴相频率为5MHz；

鉴相处理模块，完成被测信号经分频器后的信号和参考信号经分频器后的信号的鉴相，输出产生控制压控振荡器的控制电压；

压控振荡器，用于输出所述控制电压的振荡信号。

2、根据权利要求1所述的一种基于等效鉴相频率的锁相环，其特征是：所述的鉴相处理模块包括：鉴相器，它将分频后的被测信号和参考信号送入参差鉴相器后，鉴相器对被测信号和参考信号进行比相，将被测信号和参考信号分别接入鉴相器的“set”端和“clr”端，鉴相器将“set”端和“clr”端的上升沿间的时间间隔转化为输出端的正脉宽的长度；

电荷泵：鉴相后得到的正脉冲信号进行低通滤波，去掉高频干扰和过冲形成的毛刺；

低通滤波器、相减器、放大器：用于将鉴相器输出的两路信号的相位差，经过低通滤波器、相减器、放大器转化为直流电压来控制压控振荡器的频率；低通滤波器由一个二阶电路实现，其截止频率为1Hz，相减器将鉴相低通输出的电压减去U_m，再经放大器将电压放大K(K＝max(A，B))倍，输出的等效鉴相的结果信号。

3、根据权利要求1所述的一种基于等效鉴相频率的锁相环，其特征是：所述的被测信号和参考信号输入鉴相器的两个信号频率可以为不同频信号，参考信号输入信号f_in和被测信号输出信号f_out经被测信号分频器和参考信号分频器分频得到：f₁＝A*f_max c，f₂＝B*f_max c，f₁上升沿使参差鉴相器输出置“1”，f₂上升沿使输出清零；A、B为互素的正整数。

4、根据权利要求2所述的一种基于等效鉴相频率的锁相环，其特征是：所述的鉴相器为参差鉴相器。

5、根据权利要求1所述的一种基于等效鉴相频率的锁相环，其特征是：所述的被测信号分频器和参考信号分频器分频值是由外部的单片机控制的，单片机将需要的分频值以8位数据的形式输入到分频器内。

6、根据权利要求1所述的一种基于等效鉴相频率的锁相环，其特征：所述的压控振荡器为5MHz的压控晶体振荡器，输入端与放大整形模块输出端电连接，输出端与被测信号分频器输入端电连接。

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