JP2019504520A - 超低位相雑音周波数シンセサイザ - Google Patents

Abstract

フラクショナルＮ ＰＬＬ（位相同期回路）、サンプリング基準ＰＬＬ、およびＤＤＳ（ダイレクトデジタルシンセサイザ）を使用した超低位相雑音周波数シンセサイザを提供するシステムの提供。現代における先端的な通信システムは、システムが設定された周波数帯域での動作を可能にするため、送信機および受信機の他の部分に周波数出力信号を提供する周波数シンセサイザから成る。周波数シンセサイザの動作は、通信回線の動作を決定する。今日の先端的な通信システムは、エラーに対してより低い位相偏差の完全な提供が不可能な単一ループ周波数シンセサイザから成る（２５６ＱＡＭの場合、エラーなしの実際の位相偏差は０．４−０．５°である）。提案された本システムは、はるかに低いレベルの位相偏差エラーを提供することにより、高い変調スキームおよび高データレートをもたらし、現世代の現況技術の通信システムにおける欠点を克服する。

Description

発明の詳細な説明

［関連出願の相互参照］
本出願は、２０１５年６月１８日に出願された米国仮特許出願第６２ ／ １８１，２２１号の利益を主張する２０１６年８月５日に出願された米国特許出願第１５ ／ ２２９，９１５号に対する優先権を主張し、上記各出願の開示はその全体が参考として本明細書に組み込まれる。
［技術分野］

本開示の実施形態は、一般に超低位相雑音周波数シンセサイザを提供するシステムに関連し、特にフラクショナルＮ ＰＬＬ（位相同期回路）、サンプリング基準ＰＬＬ、およびＤＤＳ（ダイレクトデジタルシンセサイザ）の組み合わせを用いた超低位相雑音周波数シンセサイザを提供するシステムに関する。
［背景技術］

無線通信技術は、現在、世界中の何百万人もの人々の相互通信をシームレスに行うよう完全に改革した。１８００年代後半の未発達段階から今日まで、無線通信の概念は、我々の想像をはるかに超えて成熟した。無線通信技術分野に関連する全ての技術進歩において、依然として不変であるのは電波の適用だけである。一方で、電波は、数メートル以内における人々の間の通信を実現することに有利である。深宇宙における無線通信でも同様に、電波は、互いに数百キロメートル離れた人々の間で明瞭な通信を実現することにも有利である。

無線通信技術は、双方向無線通信、衛星通信、赤外線通信、移動体通信、マイクロ波通信、無線データ通信、Wi-Fi、Bluetooth（登録商標）技術などのような複数の異なる形式に分けられる。上記に開示された各無線通信技術は個々劇的に進化し、はるかに高度で最先端の技術となっている。本特許出願では、具体的には移動体通信に関連するシステムを提供する。

移動通信技術の進化は、１９７０年代から２０１６年代の初期１Ｇ（第１世代）から今日の高速４Ｇ（第４世代）技術に至るまで、多様な形状や規模で人々の生活を豊かにしてきた。このような移動通信技術の進化が我々の生活にもたらした最大の影響は、膨大なデータ速度の増加であり、これにより数百万人の人々の間でシームレスな通信が可能となった。１Ｇ技術が１０Ｋｂｐｓのデータレートで簡単な音声通信を提供する通信システムを可能にした場合、２０１６年の最先端の移動通信技術であるＬＴＥ−アドバンスト（ロングタームエボリューション）の理論上のダウンロードデータレートは、１ Ｇｂｐｓとして提案されている。１０Ｋｂｐｓから１Ｇｂｐｓへのデータ速度におけるこの量子の飛躍は、人々の生活に多大な影響を与えた。

スマートフォンのような、今日の市場における最先端の通信システムの可用性がなければ、これらの高速データレートへのアクセスは全く不可能となる。スマートフォンなどの最先端のシステム中に存在する最も重要なハードウェア要素の１つに、周波数シンセサイザが挙げられる。周波数シンセサイザは、高度移動通信システム（ＬＴＥ、ＬＴＥ−アドバンスト）、衛星通信システム、レーダ通信システムなど、ほぼすべての通信システムにおける主要な構成ブロックである。

例示的な周波数シンセサイザは、設定された周波数帯域でのシステムの動作が可能となるように、送信機および受信機の他の部分に周波数出力信号を提供する。周波数シンセサイザの動作は、通信回線の動作を決定する。シンセサイザの主な特長は、ａ）出力周波数範囲、ｂ）出力周波数分解能、ｃ）チャネル間のスイッチング速度、ｄ）スペクトル純度：位相雑音、スプリアス、高調波などが挙げられる。上記の機能すべての内、位相雑音が最も重要となる。位相雑音のレベルは、システムハードウェアに実装可能な変調方式を決定することにより、関連するデータレートおよびシステムの通信範囲を決定する。

通信システムがより高いデータレートを提供する場合、本システムはより効率的であり、ネットワークからデータをダウンロードおよびアップロードする際に要する時間を短縮する。データ転送速度を高めることにより、伝送速度を速めることが可能となり、バッテリ時間を節約することができる。最先端の通信システムに実装される高次変調方式は、これらのシステムが無線チャネルにより多くの情報を追加することを可能にする。しかし、変調方式は位相雑音によって制限される。従って、現況技術の通信システムにおいてより高い変調方式を実装するには、位相雑音を低減する必要がある。

最新の通信システムの多くは、異なる位相および振幅の組み合わせに基づく高度な変調方式を使用する。多くのスマートフォンまたはタブレットで実行されている現在における最先端の変調方式は、２５６ ＱＡＭ（２５６ 直交振幅変調）である。本変調方式における誤差（Δθ）の最小位相偏差は、理論的に３．７°である。実際には、安全を期すには可能な限り低い数値で作業することが所望される。１０％という比率は安全であると考えられるため、現世代における周波数シンセサイザは０．４°〜０．５°で動作する。現世代における単一ループ周波数シンセサイザは、本質的には、位相雑音に起因した低位相誤差を生じさせない。

現代の最先端技術の通信システムは、典型的にはフロントエンドモジュールおよびシステムオンチップ（ＳｏＣ）を含む。周波数シンセサイザはＳｏＣの一部であり、ほとんどの場合はＣＭＯＳで実装される。フロントエンドモジュールには、受信用の低雑音アンプ、送信用のパワーアンプ、および一部のスイッチマトリックスが通常内蔵される。ＳｏＣには、周波数シンセサイザと共にすべての信号処理要素が含まれる。現在、ＳｏＣのＷｉ−Ｆｉおよび／またはＬＴＥシンセサイザは、システムの実行に対する制限を設けている。その結果、数十億ドル規模の市場が技術的に停滞している。

さらに、多くの通信システムにおいて、デジタルプリディストーション（ＤＰＤ）は、送信信号を予め歪ませ、直線性を改善させることを目的とするアルゴリズムである。実際には、送信機が完全に直線形ではなく、信号を歪ませていることを意味する。そして、基本的には、システムが影響を及ぼすことをも可能な限り防止する。従って、アルゴリズムを使用し逆特性を用いて信号を歪ませることにより、補正を行う手法が存在する。この手法を効率的に行うため、ＤＰＤアルゴリズムは、送信データに関する振幅および位相データを必要とする。

従来の無線システムは、伝送経路のわずかな非線形性を捕捉するため、無線の受信経路または特別なダウンコンバージョン機能に続き、高分解能アナログ／デジタル変換器を利用する。上記の機構における主な問題は、受信経路または特別なダウンコンバージョン経路の非線形性と位相雑音が信号に追加されることであり、ＤＰＤアルゴリズムは、ダウンコンバージョン中に生成され加えられる非線形性ならびに位相雑音を、送信経路で実際に生成された補正の必要があるものから分離することはできない。

伝送経路の非線形性は、低周波増幅器、ミキサ、アップコンバータ、ドライバ増幅器などの任意の構成要素からもたらされ得る。具体的には、伝送経路における非線形歪みの主な原因は電力増幅器（ＰＡ）であり、より明瞭な信号を得るために線形を予め歪ませることが、ＤＰＤアルゴリズムの主な目的である。上述の通り、受信経路の非線形性はすべて、伝送経路に加えられ、２つを区別することは不可能である。

従って、位相雑音の低減、サンプリングＰＬＬにおけるロック問題の解決、受信信号のＤＰＤ歪みを最小化することによる従来技術の問題を克服し、より高い変調スキームおよび高いデータレートを可能にする低位相雑音周波数シンセサイザが必要とされている。本開示の目標は、現在の設計１０％、すなわち０．０４°の範囲内に必要とされる誤差（Δθ）に対しはるかに低いレベルの位相偏差を可能にし、従って、より高次の変調方式を可能とし、効率的なＤＰＤアルゴリズムを可能とする。
［発明の概要］

本開示は、例示的な目的のため最先端の無線通信システム（スマートフォン）に関し示される。また、消費者に対しシームレスな相互通信を可能にする、任意の最先端の無線通信システムへの適用が可能であると想定されている。

本開示の第１の実施形態によれば、１つの超低位相雑音周波数シンセサイザを含むシステムが提供される。該システムは、フロントエンドモジュール、ディスプレイ画面、および１つのシステムオンチップ（ＳｏＣ）モジュールで構成される。超低位相雑音周波数シンセサイザは、ＳｏＣモジュールの一部である。該超低位相雑音周波数シンセサイザは、１つのメインＰＬＬ（位相ロックループ）と１つの基準サンプリングＰＬＬで構成される。メインＰＬＬは、高周波ＤＤＳ（ダイレクトデジタルシンセサイザ）、デジタル位相周波数検出器、メインＶＣＯ（電圧制御発振器）、周波数分周器、およびダウンコンバートミキサを各１つずつ備える。基準サンプリングＰＬＬは、１つのＴＣＸＯ（温度補償水晶発振器）、１つのサンプリング位相検出器、および１つの基準ＶＣＯで構成される。本実施形態は、ａ）周波数逓倍数を低減するための二重ループ手法の使用、ｂ）雑音寄与を微量にする基準ＰＬＬとしてのサンプリングＰＬＬの使用、ｃ）メインＰＬＬに高周波数入力を提供するためのＤＤＳ、およびｄ）メインＰＬＬ内の高周波数デジタル位相周波数検出器を使用する技術的アプローチに基づく、システム出力の複数の改善を提供する。

本開示の第２の実施形態によれば、１つの超低位相雑音周波数シンセサイザを含むシステムが提供される。該システムは、フロントエンドモジュール、ディスプレイ画面、および１つのシステムオンチップ（ＳｏＣ）モジュールで構成される。超低位相雑音周波数シンセサイザは、ＳｏＣモジュールの一部である。該超低位相雑音周波数シンセサイザは、１つのメインＰＬＬ（位相ロックループ）と１つの基準サンプリングＰＬＬで構成される。また、該超低位相雑音周波数シンセサイザは、メインＰＬＬおよび基準サンプリングＰＬＬ双方に入力クロック信号を提供する、単一のＴＣＸＯ（温度補償水晶発振器）を備える。メインＰＬＬは更に、１つのフラクショナルＮシンセサイザチップ、１つの第一のＶＣＯ（電圧制御発振器）、および１つのダウンコンバートミキサを備える。フラクショナルＮシンセサイザチップは、１つのデジタル位相検出器および、１つのソフトウェア制御可能な可変周波数分周器を含む。基準サンプリングＰＬＬは、１つのサンプリングＰＬＬおよび、１つの基準ＶＣＯを含む。本実施形態は、ａ）周波数逓倍数を低減するための二重ループ手法の使用、ｂ）雑音寄与を微量にする基準ＰＬＬとしてのサンプリングＰＬＬの使用、ｃ）高周波の入力をメインＰＬＬに提供する、前記実施形態におけるＤＤＳクロックの代替となる高周波のＴＣＸＯクロックの使用、およびｄ）メインＰＬＬに高周波フラクショナルＮシンセサイザチップを使用する技術的アプローチに基づく、システム出力の複数の改善を提供する。

本開示の第３の実施形態によれば、１つの超低位相雑音周波数シンセサイザを含むシステムが提供される。該システムは、フロントエンドモジュール、ディスプレイ画面、および１つのシステムオンチップ（ＳｏＣ）モジュールで構成される。超低位相雑音周波数シンセサイザは、ＳｏＣモジュールの一部である。該システムは、超低位相雑音周波数シンセサイザの最も重要な構成ブロックの１つである１つのサンプリングＰＬＬ（位相同期回路）を備える。該サンプリングＰＬＬは、それぞれ１つのＴＣＸＯ（温度補償水晶発振器）、コム発生器、サンプリング位相検出器、ＤＣスイッチ、ループフィルタ、ＶＣＯ（電圧制御発振器）および、デジタルシンセサイザで構成される。本実施形態では、ループフィルタは単なるループフィルタである。デジタルシンセサイザは、ループがロックされている際は位相検出器として機能し、ループ開放時は周波数検出器として機能し、２つの周波数間の任意の距離からループを強制的にロックする機能を有する。該ループは、デジタルシンセサイザによりロックされる。ループがロックされると、ロックインジケータは同じ制御電圧を維持した状態でＰＬＬをサンプリングＰＬＬに切り替え、ループをロックした状態に保つ。

上記は、本開示の実施形態のいくつかの態様における理解を提供するための、簡略化された要約である。本概要は、本開示および種々の実施形態における、広範かつ網羅的な概観ではない。該要約は、以下に提示されるより詳細な説明の導入として、本開示の実施形態における選択された概念を簡略化した形で提示する。理解されるように、本開示の他の実施形態は、単独でまたは組み合わせて、上記または以下で詳細に記述される特長の１つまたは複数を利用することが可能である。
［図面の簡単な説明］

本発明の上記および更なる特長ならびに利点は、特に添付の図面と併せて以下の実施形態の詳細な説明を検討することにより、明らかになるであろう。

図１は、負帰還システムの一般的なブロック図を示す。

図２は、標準的な位相同期回路（ＰＬＬ）の一般的なブロック図を示す。

図３は、デジタル位相／周波数検出器の簡略図を示す。

図４は、一般的なＰＬＬに適用される能動フィルタの一例を示す。

図５は、サンプルホールド機構の原理を示す。

図６は、位相検出器として働くデュアルショットキーダイオードに給電するコム発生器としてのステップリカバリダイオードの概略図である。

図７は、ＲＦプリアンプと、位相検出器に続く２つのＤＣバッファとを有するコム発生器およびサンプリング位相検出器の、完成された例示的な回路図を示す。

図８は、通信機器で使用される６４ＱＡＭ変調方式を示す図である。

図９は、ＰＬＬにロックされていない周波数領域（スペクトル分析器）における例示的な自走電圧制御発振器（ＶＣＯ）の位相雑音プロットを示す。

図１０は、ＰＬＬにロックされることにより補償された周波数領域（スペクトル分析器）における例示的な電圧制御発振器（VCO）の位相雑音プロットを示す。

図１１は、（ａ）例示的なＰＬＬにおける位相雑音のシミュレーション、および（ｂ）実際の測定値における２つのプロットを示す。

図１２は、ループ帯域幅内の位相検出器乗算数２０ ＊ ＬＯＧ（Ｎ）の影響を明確に示す、閉ループＰＬＬの位相雑音プロットを示す図である。

図１３は、キャリアからのΔｆオフセット周波数において、１Ｈｚ帯域幅における位相雑音の測定項のプロットを示す。

図１４は、例示的な二重ループＰＬＬの一般的なブロック図を示す。

図１５は、例示的なデュアルサンプリングＰＬＬの一般的なブロック図を示す。

図１６は、インパルスまたは「コム」ジェネレータにおける正弦波からパルスへの信号の波形の変化方法を示す。

図１７は、周波数領域におけるコムジェネレータの出力例を示す。

図１８は、第１の実施形態で提案された、超低位相雑音周波数シンセサイザのブロック図を示す。

図１９は、第２の実施形態で提案された、超低位相雑音周波数シンセサイザのブロック図を示す。

図２０は、第３の実施形態で提案された、サンプリングＰＬＬシステムのブロック図を示す。

図２１は、本開示の第１の実施形態によるＤＤＳチップにより提供される、位相雑音のシミュレーションプロットを示す。

図２２は、本開示の第１の実施形態によるメインＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。

図２３は、本開示の第１の実施形態による、１００ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。

図２４は、本開示の第１の実施形態による、２５０ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。

図２５は、本開示の第２の実施形態によるメインＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。

図２６は、本開示の第２の実施形態による、１００ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。

図２７は、本開示の第２の実施形態による、２５０ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される位相雑音のシミュレーションプロットを示す。

図２８は、第１の実施形態の動作方法のステップを描写する、フローチャートを示す。

図２９は、第２の実施形態の動作方法ステップを描写する、フローチャートを示す。

図３０は、第３の実施形態の動作方法ステップを描写する、フローチャートを示す。

理解を容易にするために、図に共通する同様の要素を示すために、可能であれば同様の参照番号が使用される。
［発明を実施するための形態］

本出願を介した使用において、「あり得る」という用語は、強制的な意味（すなわち、絶対的を意味する）ではなく許容的な意味（すなわち、可能性を有することを意味する）として使用される。同様に、「含む」、「含んでいる」、および「含まれる」という用語は、含まれるが限定するものではないことを意味する。

「少なくとも１つの」、「１つ以上の」、および「および／または」という語句は、接続語かつ離接語として使用に制限のない表現である。例えば、「Ａ、Ｂ、およびＣのうち少なくとも１つ」、「Ａ、Ｂ、またはＣのうち少なくとも１つ」、「Ａ、Ｂ、およびＣのうち１つ以上」、「Ａ、Ｂ、またはＣのうち１つ以上」および「Ａ、Ｂおよび／またはＣ」は、Ａ単独、Ｂ単独、Ｃ単独、ＡおよびＢが一緒、ＡおよびＣが一緒、ＢおよびＣが一緒、またはＡ、ＢおよびＣが一緒ということを意味する。

用語「ａ」または「ａｎ」は、その要素の１つまたは複数を指す。従って、「１つの」、「１つ以上の」および「少なくとも１つの」という用語は、本明細書では互換的に使用することができる。また、「から成る」、「含む」および「有する」という用語は、互換的に使用することができる。

本明細書で使用される「自動」という用語およびその変化例は、プロセスまたは操作が実行されたときに人的な入力なしに行われる、任意のプロセスまたは操作を指す。しかしながら、プロセスまたは操作の実行以前に入力が受信された場合は、プロセスまたは操作の実行に人的または人的ではない入力が使用されても、プロセスまたは操作は自動的に行うことが可能となる。このような入力がプロセスや操作方法に影響を及ぼす場合、人的な入力は重要であるとみなされる。プロセスまたは操作の実行に同意する人的な入力は、「人的」とはみなされない。

図１は、負帰還システム１００の一般的なブロック図を示す。

負帰還システム１００は、入力Ｒおよび出力Ｃ、加算器／比較器１０２、順方向経路関数Ｇ１０４および帰還経路関数Ｈ１０６を有する。加算器／比較器１０２は、関数Ｈ１０６を介して帰還された出力ＣのサンプルＢと入力Ｒとを比較し、入力Ｒと帰還サンプルＢとの間の差に対する誤差信号Ｅを生成する。この誤差信号Ｅは、順方向経路の主要素Ｇ関数１０４に供給される。出力信号Ｃが上方に漂動する傾向がある場合、エラー信号Ｅはそれを下方に押し戻す。また、逆も同様である。従って、負帰還システム１００は、出力信号Ｃを安定させる。周波数、出力電力、および他の多くの機能を安定化するために、負帰還システム１００は多くのシステムにおいて適用される。

図２は、標準的な位相同期回路（ＰＬＬ）２００の一般的なブロック図を示す。

ＰＬＬ２００は、基準クロック２０２、デジタル位相／周波数検出器（ＰＦＤ）２０４、ループフィルタ２０６、電圧制御発振器（ＶＣＯ）２０８、および周波数分周器２１０を含む周波数帰還システムである。

ＶＣＯ２０８は順方向経路の主出力ブロックであり、同調回路により設定された周波数を生成するように整調される。ＶＣＯ２０８は、予め設定された周波数範囲における制御電圧Ｖｔによる変更が可能な、周波数出力Ｆｏｕｔを有する。

位相検出器２０４は、分周器Ｎ２１０により分周された出力Ｆｏｕｔからの入力クロックであるＦｃｌｏｃｋおよび帰還サンプルの両方に対応する比較器である。位相検出器２０４は、２つの入力周波数ＦｃｌｏｃｋおよびＦｏｕｔ ／ Ｎを比較する。２つの入力周波数が等しくない場合、装置２０４は周波数弁別器として動作し、２つの入力間における周波数差の極性に応じ、負または正の電圧を生成する。２つの入力周波数がデバイスにより生成される場合、２つの等しい周波数間の位相差に対する誤差電圧Ｖｔを算出する。

ループフィルタ２０６は、位相検出器２０４により生成された誤差信号をフィルタリングおよび積分し、ＶＣＯ２０８に供給する。該ループフィルタ２０６は、通常、抵抗器およびコンデンサのような受動部品を基盤としているが、場合によっては、演算増幅器および受動部品のような能動素子の組合せでもある。

一般的に、基準クロック２０２は低周波の水晶発振器における信号源であり、Ｆｃｌｏｃｋを位相検出器２０４に供給し、出力信号Ｆｏｕｔは「ロック」される。基準クロック２０２は、ある周波数、例えば標準周波数１０ＭＨｚに設定される。ロックにおける「機構」は、基準クロック２０２の品質の一部を主出力信号Ｆｏｕｔに転送する。主な特徴は、
ａ）温度に対する周波数安定性 − 一般に０．１〜５ｐｐｍ（百万分の１）の範囲内であり、
ｂ）精度 − 非常に高い精度に調整することができ、
ｃ）非常に低い位相雑音 − 位相雑音は、出力検出器２０４に印加される出力周波数とクロック周波数との間の比である２０ ＊ ＬＯＧ（Ｎ）の比により乗算された出力信号に転送されることである。

周波数分周器２１０はゲートおよびフリップフロップのようなデジタル装置を基盤とし、入力周波数Ｆｏｕｔを数Ｎで除算してＦｏｕｔ ／ Ｎを生成し、位相検出器２０４の他の入力に供給する。数Ｎはソフトウェア制御可能である。制御信号は、基本的には、分割数Ｎを変更するためにソフトウェア制御を周波数分割器２１０に送るマイクロコントローラやＰＣなどから送られる。分周数Ｎは、分周器２１０の出力周波数を基準クロック２０２のクロック周波数に対し等しくすることを目標とする。

標準的な位相同期回路（ＰＬＬ）２００の、全ての動作手順は以下の通りである。入力クロック信号Ｆｃｌｏｃｋが適用されると、通常は基準クロック２０２により、位相検出器２０４は入力信号Ｆｃｌｏｃｋの位相およびＮで割ったＶＣＯ２０８の位相を併せて比較し、２つの信号の差に関連する誤差電圧Ｖｔを生成する。次に、誤差電圧Ｖｔがフィルタリングされ、ＶＣＯ２０８の制御部に適用される。これにより、ＶＣＯ２０８周波数において、２つの信号間の周波数差を減少させる方向へと変化させる。２つの信号の周波数が十分に近くなると、システムは帰還特性により、入力信号をロックする。ロックされた状態におけるＶＣＯ２０８の周波数をＮで割った値は、ＶＣＯ２０８の周波数をシフトさせるための訂正エラー電圧Ｖｔの生成が必要な有限の位相差を除き、入力信号Ｆｃｌｏｃｋと同一である。従って、システムはロック状態に保たれる。

いかなる場合、例えば出力周波数Ｆｏｕｔが１ステップのみジャンプした場合においても、分割数Ｎは変更される。一例として、基準クロック２０２が周波数１ＭＨｚを生成する場合、分割数Ｎが１ずつ変化する度に、出力周波数Ｆｏｕｔは１ＭＨｚずつ変化する。

すべての負帰還システムと同様に、ＰＬＬ２００は、構成要素パラメータおよびループフィルタ２０６により設定されたループ帯域幅を有する。換言すれば、ＰＬＬ２００は、出力周波数Ｆｏｕｔが基本的にＮを乗算したＦｃｌｏｃｋとして、狭周波数帯を内蔵する自動化された帯域通過フィルタを備えた、洗練された周波数逓倍器である。ループ帯域幅はまた、異なる周波数間におけるＰＬＬ２００の出力周波数がいかに速く変化し得るかに関し、直接的に関与する。ＰＬＬ２００は、非常に低いが非常に明瞭かつ安定した単一のクロック基準信号にＶＣＯ２０８がロックされ、帰還ループ内の分周器２１０を制御することにより、出力周波数を同等のステップにより変更することができる装置である。

図３は、デジタル位相／周波数検出器２０４の簡略図を示す。

位相検出器または位相比較器は、２つの信号入力間における位相差を表す電圧信号を生成する周波数ミキサ、アナログ乗算器または論理回路である。これは位相同期回路（ＰＬＬ）の必須要素である。付加的に周波数を検出する特異性のある要素は、位相周波数検出器（ＰＦＤ）と呼ばれる。位相周波数検出器は、２つの信号におけるゼロクロシングの速度または頻度を比較判断する、非同期性の順次論理回路である。ＰＬＬアプリケーションで使用される場合、オフ周波数の場合でもロックを達成できる。このような検出器は、比較される２つの信号が異なる位相だけでなく、異なる周波数においても出力を生成するという利点を有する。

位相検出器２０４は、２つの入力周波数ＦｃｌｏｃｋおよびＦｏｕｔ ／ Ｎを比較する。２つの入力周波数が異なる場合は周波数検出器として作用し、１または０を生成し、対応するＶＣＯ２０８を基準の方向に送る電圧制御Ｖｔを生成する。換言すれば、ＶＣＯ２０８が基準より上にある場合、電圧制御Ｖｔは高く、ＶＣＯ２０８を下方に押し戻す。また。逆も同様である。２つの入力周波数が同一であり周波数ロックが達成されると、位相検出器２０４は位相検出器として働き、２つの位相を比較し、誤差電圧を生成し続け出力装置の周波数および位相を制御する。

図４は、一般的なＰＬＬ４００に適用される能動フィルタの一例を示す。

ループフィルタの種類、すなわち受動フィルタまたは能動フィルタは、特定の要件に基づき選択することができる。受動ループフィルタは抵抗器およびコンデンサのみを基準にしており、能動ループフィルタは帰還システムのアンプおよびコンデンサ抵抗ネットワークを基準にしている。受動フィルタは、基準ＰＬＬが単一周波数であり、その単一周波数に留まるために単一の電圧しか必要としない場合に好ましい。他の理由として、能動デバイスがシステムに追加の雑音を加える傾向があるので、単純さ、コスト、および最も有利には雑音の付加がないことが挙げられる。しかしながら、能動フィルタは、入力信号における増幅の可能性故に、より多くの受容を見出す。増幅は、能動フィルタに使用される演算増幅器によりもたらされ得る。

図２のループフィルタ２０６は、帰還ループ内の演算増幅器４０２およびコンデンサ抵抗ネットワーク４０４を含む能動フィルタである。場合によっては、ＰＬＬ２００の位相検出器２０４は５ボルトまでの電圧を生成することができるが、対応するＶＣＯ２０８は５ボルトを超える電圧、その全範囲に達するためには例えば最大１８ボルトまでの電圧を必要とする。よって能動フィルタ２０６は、フィルタリングだけでなく、より高い電圧に移行する機能も提供する。

図５は、サンプルホールド機構５００の原理を示す。

第１のサンプルホールド回路５０２は、スイッチＳおよびホールドコンデンサＣＨを含む。スイッチＳの操作は、サンプル制御部により制御される。スイッチＳが閉じられると入力周波数の電圧サンプルがサンプリングされ、スイッチが開くと、電圧サンプルはホールドコンデンサＣＨに保持される。

第２のサンプルホールド回路５０４は、スイッチＳとホールドコンデンサＣＨに加えて、アイソレーションのためのユニティゲインを有する２つのバッファＡ１およびＡ２を含む。バッファＡ２は、好ましくは電子バッファであるので、ホールドコンデンサＣＨは、連続するサンプル間で寄生的な放電を行わない。換言すれば、ホールドコンデンサＣＨは、サンプル間の電圧を保持する。

図６は、コム発生器及びサンプリング位相検出器の実用的な導入における実施例を示す。回路図には、コム発生器としてのステップリカバリダイオード（ＳＲＤ）が示されており、位相検出器として機能するデュアルショットキーダイオードに給電する。

実装回路６００は、コム発生器としてのステップリカバリダイオード（ＳＲＤ）６０２および、位相検出器としての二重ショットキーダイオード６０４ならびに６０６を含む。

本実施例における回路６００への入力は、１００ＭＨｚの正弦波のクロック入力である。ＳＲＤ６０２は、１００ＭＨｚの正弦波入力を同周波数の非常に狭いパルス列に変換する特別なデバイスであるため、コム発生器として機能する。２つのショットキーダイオード６０４および６０６は、スイッチの役割を果たし、サンプリングスイッチとして機能する。サンプリングされるＲＦ電圧（対応するＶＣＯからの出力）は、２つのダイオード６０４と６０６の間の位置に接続される。ＳＲＤ６０２は、正および負のパルス出力をもたらす。正および負のパルスは、スイッチの役割を果たすダイオード６０４および６０６に対する制御信号として作用する。サンプリングされた電圧出力は、デュアルショットキーダイオード６０４および６０６を介しＲＦ入力をサンプリングすることにより生成される、誤差ＤＣ電圧である。ＲＦ信号の出力は、ＳＲＤ６０２から来る狭パルスによりダイオード６０４および６０６を開放する度に、サンプリングされる。電圧サンプルは、ダイオード６０４および６０６に続くコンデンサＣに保持される。

図７は、クロックプリアンプと、位相検出器に続く２つのＤＣバッファとを備えたコム発生器および、サンプリング位相検出器の概略図７００を示す。

電圧サンプルは、２つの非常に小さなコンデンサ（基本的に電圧バッファの入力容量であり、外付けコンデンサは不要）上に保持し、コンデンサ全体が寄生的な放電を行わないようにする。これらのコンデンサは、サンプル間の放電を防ぐため、２つの超低入力バイアス電流バッファによりバッファされる。２つの電圧が合計されると、ループフィルタに供給され、これにより周波数を制御するためのクリーンなＶｔがＶＣＯに供給される。

本サンプリング位相検出器の実行により、ミキサと非常に類似するアナログ位相検出器を生成する。アナログサンプリング位相検出器は、所定の定義された固定空間または固定距離を有し、位相／周波数デジタル検出器のような周波数差からロックしない。また、いくつかの固定範囲を有し、その固定範囲内でのみ、ＶＣＯ自体が基準にロックする。サンプリングＰＬＬでは、ＶＣＯは基準をロックせず、基準のＮ倍波をロックする。換言すれば、１００メガヘルツクロックの９０倍波に９ＧＨｚをロックすることを可能とする。これは入力周波数がすべてのサイクルではなく、１００サイクルごとにサンプリングされるように行われる。

本タイプの製品には、ＰＬＬをロックすることに有用な「検索機構」を含めることができる。最も一般的には、ループフィルタ自身に対する正帰還と関連する。ループがロックされていない間は、ループフィルタは、ＶＣＯを周波数範囲に対し往復駆動する非常に低い周波数の発振器として機能する。クロックの高調波に十分に近づくと、ループがロックされてその状態を保持する。本機構の優位な特性は、ループがロックされると自動的にオフになることである。これは、負帰還システムとしてのループの性質故に生じる。

しかし、この種の検索機構は多くの問題を抱えている。また、そこ稼動は温度変化の影響を受けるため、該製品を生産、調整、販売することは困難である。

図８は、通信機器で使用される６４ＱＡＭ変調方式８００を示す。

種々のスマートフォンまたはタブレットを含む通信機器は、直交振幅変調（ＱＡＭ）と呼ばれる変調方式を使用する。ＱＡＭの数値は、常に１ｘ１のサイズである２次元チャート上のポイント数を定義する。ポイントの増加に伴い、ポイントの密度は高まる。ポイントの位置を正確にし、モデムが容易に決断することができるように、信号はクリーンでなければならない。位相雑音は、データスループットを制限するボトルネックの１つである。システムレベルにおいて、位相雑音は統計的パラメータであり、同電力で角度が変化する場合にベクトルが動作するよう、変調ポイントを曲線に沿い移動させる。曲線上における特定の変調ポイントの変動が多い場合、モデムはポイントが属する位置を判断することが困難になり、エラーにフラグを立てる。

ＱＡＭにおいて、デルタφまたはデルタ位相は、データを正しく復調することが可能な角度における最大誤差である。ポイントがデルタφの位相だけ移動すると、それは異なるポイントとして理解され、変調方式は時に多くの誤差を有するであろう。データを理解するために、２５６ＱＡＭは約３度の位相誤差を許容し、６４ＱＡＭは約７度の位相誤差を許容する。２つの別々の信号間でより良い角度を得ることにより、Ｈｚあたりの情報量をはるかに増やし、変調方式のデータレートをはるかに上げることを可能とする。これは多くの点で非常に有利であり、バッテリ寿命を延長することもある。

提案された超低位相雑音周波数シンセサイザを用い、改善された位相雑音を度単位に変換すると０．０４度より優位になる。これは、基本的に変調方式に変換すると、はるかに高い変調範囲を容易にすることができる。換言すれば、グラフ８００上のポイントは、より高い変調レベルにはるかに多くのポイントが存在するので、非常に密度が高まる可能性がある。ポイントは混雑し得るが、位相雑音が非常に良好であれば、位相雑音に問題がない場合においても、位相雑音を区別することは容易である。より良好な位相雑音を用いることで、１Ｈｚにおいてより多くの情報を伝送することが可能となるであろう。同一のチャンネルでは、より多くの情報を符号化およびデコードすることができる。基本的には、より良好なデータレートを得ることができることを意味する。

図９は、ＰＬＬにロックされていない周波数領域（スペクトル分析器）における例示的な自走電圧制御発振器（ＶＣＯ）の位相雑音プロット９００を示す。

前述の通り、位相雑音は、システムの性能に大きな影響を与える可能性があるため、多くのＲＦおよび無線通信システムに対する重要要素である。位相雑音は、時間領域の不安定性によって引き起こされる、波形の位相における急速で短期間のランダムな変動に対する周波数領域表現であり、「ジッタ」とも称される。

例えば、スケールが振幅対周波数である周波数領域では、１００ＭＨｚの周波数は、正確に１００ＭＨｚに留まる単一の線のように見えることが理想的である。しかし現実的には、実験室の現代的な装置では、振幅と周波数は１本の線のようには見えないが、下降に伴い広がるスカート９０２において、１本の線のように見えるようになる。位相雑音プロット９００は、正確に所望された周波数ｆ０を中心に左右のスカート９０２のように見える。スカート９０２の性質、高さ、幅は、位相雑音がシステムまたはシステムの性能にどのように影響を与えるかを決定づける。従って、システムの性能を向上させるには、可能な限り位相雑音を最小にすることが望ましい。

位相雑音は、短期間の周波数安定性を表す別の用語である。周波数源により生成された信号は、実際的に必ずしも「クリーン」ではない。その周波数は必ずしも所望の値で安定するとは限らない。これは、周波数シフトである「位相雑音」、すなわち、主周波数の異なるレートおよび異なる振幅で小さな周波数シフトを有する。これは、異なるレートおよび振幅における中心周波数ｆ０を中心に変化する。時間領域では、位相雑音はジッタと呼ばれることもある。長期間の周波数安定性は、時間の経過または温度とともに変化する中心周波数ドリフトである。

図１０は、ＰＬＬにロックされた周波数領域（スペクトル分析器）における例示的な自走電圧制御発振器（ＶＣＯ）の位相雑音プロット１０００を示す。

上方線１００４は、自走ＶＣＯ位相雑音であり、ＰＬＬがＰＬＬにロックされる以前のものであり、下方線１００２は形成されたＶＣＯ位相雑音である。ＰＬＬでは、ＶＣＯを基準周波数にロックする原理を用い、ループ帯域幅に関連した量で、ＶＣＯの位相雑音を減衰させる。ループ帯域幅外では、ＶＣＯ雑音はＰＬＬなしの位相雑音とほぼ同一の状態であるが、内部ループ帯域幅はメインキャリアからもたらされるオフセット周波数の減少に伴い更に減衰する。ループ帯域幅を超える程の非常に高い周波数において、位相検出器の補正信号が非常に速い変化または外乱に対するＶＣＯへの到達に十分な速度ではないので、ロックにはほとんど影響を及ぼすことはない。しかし、ループ帯域幅内または低周波数において、補正されたＶＣＯの位相雑音は、自走ＶＣＯの位相雑音よりもはるかに低くなる。周波数ｆ０の中心に近いすべての周波数は、検出および補正が容易である。

図１１は、（ａ）例示的なＰＬＬにおける位相雑音のシミュレーション、および（ｂ）実際の測定値における２つのプロット１、１００を示す。

図１１（ａ）は、例示的なＰＬＬの位相雑音のシミュレーショングラフを示す。シミュレーショングラフは、位相雑音に寄与するすべてのコンポーネントの寄与を含む例示的なＰＬＬの全体的な位相雑音を示す。シミュレーショングラフは、位相雑音の第１、第２及び第３の領域１１０２，１１０４及び１１０６を示す。キャリアに非常に近い第１の領域１１０２は、基本的に、温度制御水晶発振器（ＴＣＸＯまたは他の基準クロック装置）などの基準クロックから生じる急峻な線を描く。第１の領域はＴＣＸＯのノイズに２０ｌｏｇＮを乗じたものを示し、Ｎは出力周波数とクロック周波数の比である。第２の領域１１０４は、基本的にデジタル位相検出器のノイズフロアに２０ｌｏｇＮの同じ比率を乗じたフラット位相雑音を示す。第３の領域１１０６は、ループ帯域幅及びロック現象の影響を受けない固有のＶＣＯ位相雑音である急峻な線を描く。破線１１０８は、ループ帯域幅内のＶＣＯの「補正された」位相雑音を示す。平坦な領域の下側において、補正されたＶＣＯの位相雑音は、位相検出器のノイズフロアの下にその比で乗算されているため、全体の結果には影響しない。例示的なＰＬＬにおける位相雑音の実際の測定が、図１１（ｂ）に示されているので２つの曲線の類似性を明確に見ることができる。

図１２は、閉ループＰＬＬの位相雑音プロット１２００を示し、ループ帯域幅内の位相検出器乗算数２０ ＊ ＬＯＧ（Ｎ）の影響を明確に示している。位相雑音プロット８００は、搬送周波数ｆ０の両側の位相雑音を示す。なお、左側は右側の鏡像である。キャリア両側の位相雑音は、バンドパスフィルタを通過しているように見える。

図示されているように、ループ帯域幅内の帯域内位相雑音は、フラットな形状であり、位相検出器および／または基準クロックノイズに２０ｌｏｇＮを掛けたものと等しい。ループ帯域幅の時点で位相雑音は上昇し、再び下降する。これは、自走ＶＣＯの位相雑音および位相検出器の組み合わせ、３ｄＢを付加することによりもたらされる。上側の直線１２０２は、Ｎ１における位相検出器により寄与される位相雑音を示し、下側の直線１２０４は、Ｎ２における位相検出器により寄与される位相雑音を示す。２つの異なる「Ｎ」数により、平坦領域に位相雑音に差があることが分かる。位相検出器は、Ｎの値がより高い場合に、より高い帯域内位相雑音に寄与する。

従って、低位相雑音を達成するためには、ａ）可能な限り最小の固有位相雑音を有する位相検出器および基準クロックのような構成要素を選択すること、およびｂ）可能な限り比数Ｎを低い数値にすることが必須である。

図１３は、キャリアからのΔｆオフセット周波数において、１Ｈｚ帯域幅における位相雑音の測定項のプロット１３００を示す。

位相雑音の表現は、通常、キャリアｃ電力レベルＰｓに対するｄＢｃ、すなわちｄＢであり、換言すると、１Ｈｚの帯域幅において、１Ｈｚ当たりの搬送波との比較における高低差による。この用語は、基本的にはキャリアからもたらされるΔｆにおける位相雑音ｄＢｃ ｐｅｒ Ｈｅｒｔｚ（ｄＢｃ ／ Ｈｚ）に使用される。

測定方法の一例として、ＡＦが１０ＫＨｚと仮定すると、スペクトラム分析器により位相雑音パワーレベルＰｓｓが−７０ｄＢｍのレベルで測定される。また、キャリアパワーレベルＰｓが１０ｄＢｍのレベルで測定された場合、キャリアからの１０ＫＨｚでのＰｓ １０ｄＢｍとＰｓｓＢ −７０ｄＢｍとの比は８０ｄＢなので、キャリアからの１０ＫＨｚの位相雑音は−８０ｄＢｃ ／ Ｈｚである。

多くのシステムにおいて、性能を評価するための重要なパラメータは、キャリアからの単一の周波数オフセットで測定された位相雑音ではなく、１つのオフセット周波数から別の周波数への積分された位相雑音である。以下に、積分位相雑音を定義するための、４つの異なる式と項目を示す。

例えば、最初の式において位相雑音をｄＢｃで定義する。第２の式によって度単位に変換することができる（学習変調スキームに関して）。さらなる方程式を用い、位相雑音は、Ｈｚおよび時間領域の位相ジッタ秒で変換することも可能となる。

図１４は、例示的な二重ループＰＬＬの一般的なブロック図１４００を示す。二重ループ設計の主な目的は、数Ｎを減少させることである。

二重ループＰＬＬ１４００は、メインＰＬＬ１４０２と称される上部ＰＬＬ１４０２と、基準ＰＬＬ１４０４と呼ばれる下部ＰＬＬ１４０４とを含む。マスタークロックとして動作するＴＣＸＯ１４０６は、ＰＬＬ１４０２および基準ＰＬＬ１４０４を含む。

基準ＰＬＬ１４０４は、第１の位相検出器１４１４と、基準周波数で動作する単一周波数の第１のＶＣＯ１４１６とを含む。基準周波数Ｆｒは、ダウンコンバートミキサ１４１２の第１の入力に供給される。

メインＰＬＬ１４０２は、出力周波数範囲Ｆ１〜Ｆ２を生成する第２の位相検出器１４０８および、第２のＶＣＯ１４１０を含む。出力周波数範囲Ｆ１〜Ｆ２のサンプルは、ダウンコンバートミキサ１４１２の第２の入力に供給され、単一基準周波数Ｆｒと混合される。ダウンコンバートミキサ１４１２からの出力ははるかに低い周波数（Ｆ１−Ｆ２）−Ｆｒ．にある。
低下した周波数は、値Ｎ１の分周器１４１８を介し第２の位相検出器１４０８に伝送される。

従って：ａ）ダウンコンバートミキサ１４１２を使用しない場合：Ｆ１−Ｆ２＝ ＮｘＦｃｂ）ダウンコンバートミキサ１４１２を使用する場合：（Ｆ１−Ｆ２）−Ｆｒ＝ Ｎ１ｘＦｃ となる。その結果、数Ｎが減少し下記の数式となる：Ｎ１／Ｎ ＝ （（Ｆ１−Ｆ２） − Ｆｒ）／（Ｆ１−Ｆ２）．

数Ｎ１は、基本的には、分周器１４１８がミキサ１４１２の出力を分周し、第２の位相検出器１４０８に供給するために使用する分周数である。ミキサ１４１２からの出力が元の周波数範囲よりはるかに低い周波数にあるので、Ｎ１の値は最小値として設定される。

例を挙げると、ａ）Ｆｃ ＝ １ＭＨｚ、ｂ）Ｆ１−Ｆ２ ＝ １０，０００−１１，０００ＭＨｚとする。次に、Ｎ ＝ １０，０００〜１１，０００とする。ここで、Ｆｒ ＝ ９０００ＭＨｚの場合、（（Ｆ１−Ｆ２）−Ｆｒ）＝ １０００−２０００ＭＨｚとなる。次に、Ｎ １ ＝ １，０００−２，０００とする。従って、Ｎの値は１１０００から２０００に減少する。ｄＢでは、１５ｄＢの比率である。これは、位相雑音が１５ｄＢの倍数で減少することを意味する。

本実施例における二重ループ設計の欠点は、メインＰＬＬの数Ｎを好適に減らす一方、デジタル位相／周波数検出器を含む基準ＰＬＬが全体的な出力位相雑音に寄与する主要な要因になることである。

図１５は、例示的なサンプリングＰＬＬの一般的なブロック図１５００を示す。

サンプリングＰＬＬ１５００は、ＴＣＸＯ１５０２、コム発生器１５０４、サンプリング位相検出器１５０６、ループフィルタ１５０８、およびＶＣＯ１５１０を含む。該サンプリングＰＬＬ１５００において、デジタル位相／周波数検出器および分周器は含まれない。従って、乗算してシステムの性能に影響を与える可能性のあるデジタルノイズフロアは生成されない。

ＴＣＸＯ１５０２は、クロック信号Ｆｃｌｏｃｋをコム発生器１５０４に供給する。コム発生器１５０４は、周波数Ｆｃｌｏｃｋを用いて、入力正弦波信号を入力正弦波信号と同じ周波数の非常に狭いパルスの出力信号に変更する装置である。

コム発生器１５０４から出力されたパルスは、サンプリング位相検出器１５０６への制御信号として使用される。サンプリング位相検出器１５０６は、ＶＣＯ１５１０からの周波数ＦｏｕｔのＲＦ信号を受信する。また、サンプリング位相検出器１５０６は、スイッチとして働く２つのダイオードをも含み、コム発生器１５０４からの狭パルスに基づきダイオードを開閉することによりＲＦ信号をサンプリングするために働く。生成されたサンプリング電圧Ｖｔは、コンデンサに「保持」され、次のサンプリング周期までバッファリングされる。電圧サンプルは常に同一レベルにある。従って、サンプリング電圧検出器１５０６によりＤＣ電圧Ｖｔが生成される。ループフィルタ１５０８はＤＣ電圧Ｖｔを純化およびフィルタリングし、ＶＣＯ１５１０に供給してＶＣＯ周波数Ｆｏｕｔ−Ｆｏｕｔ ＝ Ｆｃｌｏｃｋ ＊ Ｎを制御する。ここで、Ｎは「コム」発生器におけるＮスペクトル高調波線である。

図１６は、インパルスまたはコム発生器１５０４が正弦波１６０２から狭パルス１６０４への信号の波形の変化方法を示す。周波数源１６０６は、周波数Ｆ１および時間周期Ｔ１の入力正弦波１６０２を生成する。

コム発生器１５０４は、入力正弦波１６０２に対し同期間Ｔ１を有する一連の非常に狭いパルス１６０４へと変換し、パルス領域を時間領域のパルス幅ｔｐへと変換する。例えば、入力正弦波１６０２の周波数が１００ＭＨｚである場合、インパルス列発生器１５０４は、同じ周波数における一連の非常に急峻な狭パルス１６０４を生成する。

図１７は、周波数領域におけるコム発生器１５０４の例示的な出力１７００を示す。

周波数領域（スペクトラムアナライザ画面）において、コム発生器１５０４の出力１７００は、「コム」、すなわち非常に高い周波数まで伸びる線の列が櫛のような形に見える。理論的には、クロックパルスの帯域幅が微小である場合、ラインの行は無限大と等しい振幅で現れる。出力１７００は一連した線のように見え、線の間隔は初期周波数と同じである。一例では、初期周波数が１ＧＨｚであれば、ラインのスペクトルは１ＧＨｚ離れている。

図１８は、第１の実施形態において提案された、超低位相雑音周波数シンセサイザのブロック図１８００を示す。

超低位相雑音周波数シンセサイザ１８００は、２つの位相ロックループ（ＰＬＬ）を含む。一方はメインＰＬＬ１８１０であり、他方はサンプリングＰＬＬ１８１８である。メインＰＬＬ１８１０は、可変周波数範囲の少なくとも１つのクロック信号Ｆｃ２を生成するための、高周波低雑音のダイレクトデジタルシンセサイザ（ＤＤＳ）１８０２を備える。高周波低雑音ＤＤＳ１８０２は、少なくとも１つのソフトウェア制御可能命令および１つのＤＤＳクロック信号からの入力を受信することにより、可変周波数範囲における少なくとも１つのクロック信号Ｆｃ２を生成する。少なくとも１つのクロック信号Ｆｃ２の周波数は、少なくとも１つのＤＤＳクロック信号の周波数よりも常に低い。少なくとも１つのＤＤＳクロック信号は、第１固定分周器１８１４により生成される。高周波低ノイズＤＤＳ１８０２は、生成された可変周波数範囲の少なくとも１つのクロック信号Ｆｃ２を、デジタル位相周波数検出器１８０４へと転送する。

デジタル位相周波数検出器１８０４は、２方向から来る２つの信号を比較し、少なくとも１つの信号を生成する。１つの信号は、高周波低雑音ＤＤＳ１８０２により生成された可変周波数範囲における、少なくとも１つのクロック信号Ｆｃ２である。第２の信号は、第２の固定周波数分割器１８１２により生成された周波数Ｆｉｆ ／ ２における、少なくとも１つの信号である。デジタル位相周波数検出器１８０４は、これら２つの信号を比較し、少なくとも１つの第１制御電圧Ｖを生成し、第１の電圧制御発振器（ＶＣＯ）１８０６へと転送する。第１の電圧制御発振器（ＶＣＯ）１８０６は、受信した少なくとも１つの第１の制御電圧Ｖｔ１から周波数Ｆｏｕｔにおける、少なくとも１つの出力信号を生成する。メインＰＬＬ１８１０は、ダウンコンバートミキサ１８１６をさらに含む。

サンプリングＰＬＬ１８１８の主な役割は、少なくとも１つの出力信号Ｆｏｕｔに存在する位相雑音を低減する際にメインＰＬＬ１８１０を補助することである。サンプリングＰＬＬ１８１８は、温度補償水晶発振器（ＴＣＸＯ）１８２４を含み、固定単一周波数Ｆｃ１のクロック信号、少なくとも１つの第２の制御電圧Ｖｔ２および基準電圧制御発振器（ＶＣＯ）１８２０を生成するサンプリング位相検出器１８２２（これはコム発生器およびサンプリング位相検出器を含む）を含む。

注目すべき重要点は、サンプリング基準ＰＬＬ１８１８は、他の二重ループ設計とは異なり、サンプリング位相検出器１８２２を使用することである。サンプリングＰＬＬ１８１８は、デジタル位相周波数検出器１８０４、または第１の固定周波数分割器Ｎ １ １８１４のような種類のデジタル装置を使用しない。同時に、サンプリングＰＬＬ１８１８中に存在する温度補償水晶発振器（ＴＣＸＯ）１８２４も、非常に低雑音の発生装置である。上記の理由により、サンプリングＰＬＬ１８１８からメインＰＬＬ１８１０への位相雑音の寄与はごくわずかとなる。基準電圧制御発振器（ＶＣＯ）１８２０は、少なくとも１つの基準信号Ｆｒを生成し、それをダウンコンバートミキサ１８１６に向けて転送する。サンプリングＰＬＬ１８１８は、様々な周波数シンセサイザの一部であるとともに、同じ機器内のアップおよびダウン変換プロセスのすべてのシステムのスタンドアロン周波数源として、関連するすべての通信および同様のシステムにおいて主要な役割を果たす。

受信された周波数の少なくとも１つの基準信号Ｆｒおよび少なくとも１つの周波数出力信号Ｆｏｕｔに基づき、ダウンコンバートミキサ１８１６は、周波数Ｆ、ｆの少なくとも１つの中間信号を生成し、第２の固定周波数分割器１８１２に向けて転送する。第２の固定周波数分割器１８１２は、到来する少なくとも１つの周波数信号Ｆｉｆを所定の係数で除算することにより、周波数の少なくとも１つの信号Ｆｉｆ１２を生成する。第２の固定周波数分割器１８１２は、生成された少なくとも１つの周波数の信号Ｆｉｆ１２をデジタル位相周波数検出器１８０４へと転送する。第１のＶＣＯ１８０６は、少なくとも１つの出力信号Ｆｏｕｔを第３の固定周波数分割器１８０８に転送し、少なくとも１つの最終出力信号Ｆｏｕｔｆｉｎａｌを生成する。

分周器１８１２は任意であり、メインＰＬＬはＦｉｆの除算なしに動作し得ることが重要となる。

上記の開示を一例と共に説明すると、例えばＴＣＸＯ１８２４が固定単一周波数Ｆｃ１２５０ＭＨｚにおける少なくとも１つの第１クロック信号を生成するとする。サンプリング位相検出器１８２２は、固定単一周波数Ｆｃ１２５０ＭＨｚの少なくとも１つの第１クロック信号をサンプリングすることによって第２制御電圧Ｖｔ２を生成し、固定単一周波数Ｆｃ１２５０ＭＨｚの少なくとも１つの第１のクロック信号のサンプリングされた値を基準電圧制御発振器（ＶＣＯ）１８２０へと転送する。基準電圧制御発振器（ＶＣＯ）１８２０は、少なくとも１つの基準信号Ｆｒを生成し、ダウンコンバートミキサ１８１６に向けて転送する。一例では、基準ＶＣＯ１８２０は、１１７５ＧＨｚと１２．７５ＧＨｚのサンプリング周波数を有する２つの基準信号を生成する。

実地例において、第１の分周器１８１４は、生成された２つの基準信号１１．１ＧＨｚと１２．７５ＧＨｚとを所定の係数４で除算し、少なくとも１つのＤＤＳクロック信号を生成する。高周波低ノイズＤＤＳ１８０２は、少なくとも１つのＤＤＳクロック信号を受信し、かつ少なくとも１つのソフトウェア制御可能命令に基づき、０．５２５ＧＨｚから１ＧＨｚまでの可変周波数範囲における少なくとも１つのクロック信号Ｆｃ２を生成する。

実施例において、第１のＶＣＯ１８０６は、９．８ＧＨｚから１１．７ＧＨｚまでの範囲における周波数Ｆｏｕｔの少なくとも１つの出力信号を生成する。ダウンコンバートミキサ１８１６は、周波数９．７５ＧＨｚ〜１１．７ＧＨｚの少なくとも１つの出力信号を、周波数１１．７５ＧＨｚまたは１２．７５ＧＨｚの２つの基準信号Ｆｒと混合し、１．０５ＧＨｚ〜２ＧＨｚの周波数範囲を有する少なくとも１つの中間信号Ｆを生成する 。少なくとも１つのクロック信号Ｆｃ２が０．５２５ＧＨｚから１ＧＨｚの範囲であるので、第２の固定周波数分割器１８１２は、少なくとも１つの中間信号Ｆｉｆを所定の係数２で除算し、少なくとも１つの周波数信号Ｆｉｆ ／ ２は０．５２５ＧＨｚから１ＧＨｚの範囲である。

第３の固定分周器１８０８は、４．９ＧＨｚから５．８５ＧＨｚまでの少なくとも１つの最終出力信号Ｆｏｕｔｆｉｎａｌを生成するため、９．８ＧＨｚから１ １．７ＧＨｚの範囲の少なくとも１つの出力信号Ｆｏｕｔを所定の係数２で除算する。４．９ＧＨｚ〜５．８ＧＨｚの周波数範囲は、基本的にはスマートフォン（Ｗｉ−Ｆｉ ５ＧＨｚ帯）の標準設計からもたらされる。より高い出力周波数９．８ＧＨｚ〜１１．７ＧＨｚに対し、周波数シンセサイザ１８００のチップ設計を実施することがより容易かつ比較的安価であり、故に少なくとも１つの出力信号Ｆｏｕｔを２で除算し、４．９ＧＨｚ〜５．８ＧＨｚの範囲で少なくとも１つの最終出力信号Ｆｏｕｔｆｉｎａｌを生成する。

ダウンコンバートミキサ１８１６は、少なくとも１つの出力信号Ｆｏｕｔの周波数を低下させ、第２のクロック信号と帰還信号の周波数の比を減少させる。少なくとも１つの出力信号Ｆｏｕｔを直接的にデジタル位相周波数検出器１８０４に供給するのではなく、はるかに低い周波数の少なくとも１つの信号を生成するよう混合され、第２の固定周波数分割器１８１２の値をはるかに低下させる。

超低位相雑音周波数シンセサイザ１８００に存在する主要位相雑音は、高周波ＤＤＳ１８０２と第２の固定分周器１８１２に存在する雑音との積によるものであるため、第２の固定分周器１８１２の値が少なくなるに伴い、超低位相雑音周波数シンセサイザ１８００において生成される位相雑音は、より少なくなる。従って、第２の固定分周器１８１２が２に等しいときには、ＤＤＳ信号ノイズに２を掛け、超低雑音を達成する。

周波数の比が減少すると、最終出力信号Ｆｏｕｔｆｉｎａｌの位相雑音が減少する。比較周波数ははるかに低く、故にメインＰＬＬ１８１０の内部で雑音が乗算される数Ｎは非常に小さくなる。一例では、第２の固定周波数分周器の比＝ ２は、単一のＰＬＬ設計と比較し、最終出力信号Ｆｏｕｔｆｉｎａｌの位相雑音を２０〜４０ｄＢだけ低減し、より高いデータ転送速度での変調方式を改善し得る。例えば、標準ＰＬＬシンセサイザを使用したキャリアからの１００ＫＨｚΔｆにおける位相雑音は、約−１０６ｄＢｃ ／ Ｈｚである。提案された周波数シンセサイザ１８００において、キャリアからの１００ＫＨｚのΔｆでの位相雑音は−１３０ｄＢｃ ／ Ｈｚの範囲にあり、２４ｄＢの大幅な改善をもたらす。

このように、位相雑音における２４ｄＢの大幅な改善は、より複雑な変調方式の実現を可能にする。例えば、現在の２５６ＱＡＭの代替として、位相雑音が２０ｄＢ以上の要因により低減され得る場合、４０９６ＱＡＭの変調方式が許容され得る。換言すれば、同じ帯域幅では、はるかに高いデータレートを有する変調方式を使用することが可能となり、従ってチャネルの効率が向上する。

実用的な態様において説明すると、超低位相雑音周波数シンセサイザ１７００は、Ｗｉ−Ｆｉシステムにおける１０％のコスト削減、１０％のバッテリ寿命の改善、および２０〜５０％のＷｉ−Ｆｉデータレートの可能性を提供し、ＰＡ、ＬＮＡ、スイッチおよび他の関連技術を有するスマートフォンまたは他の集積回路の設計者および製造業者、モジュールメーカーおよびベンダーにより使用される、携帯電話およびモバイルアプリケーション、または他の無線通信システムにおける大きな市場の可能性を秘めている。

要約すると、超低位相雑音周波数シンセサイザ１８００における位相雑音を低減する際に達成される劇的な改善は、ａ）逓倍数Ｎ２を低減するためのデュアルＰＬＬアプローチの使用、ｂ）サンプリングＰＬＬ１８１８の使用、ｃ）メインＰＬＬ１８１０への低雑音かつ高周波数入力を提供するためのＤＤＳ１８０２の使用、およびｄ）メインＰＬＬ１８１０への高周波数デジタル位相周波数検出器１８０４の使用に基づく。

本実施形態では、超低位相雑音周波数シンセサイザ１８００は、モジュールの形態で実装される。本実施形態の別の形態では、超低位相雑音周波数シンセサイザ１８００の設計は、大型モジュールの一部としてだけでなく、フロントエンドモジュールの一部となり得る独立した別個のチップとしても実装することができる。該シンセサイザは、例えばＳｉＧｅまたはＧａＡｓのような高度な技術で実施することができるが、これらに限定されない。

超低位相雑音周波数シンセサイザ１８００の他の実用的な１つの態様として、デジタルプリディストーション機構に起因する非線形性を除去するために使用され得ることが挙げられる。超低位相雑音周波数シンセサイザ１８００は、送信信号をダウンコンバートするために、高リニアリティミキサと共に使用される。解決策として提案された機構は、受信経路の使用ではなく、受信経路自体により生成されるすべての非線形性の除去を意図する。これは、信号サンプリングのための機構、超低位相雑音周波数シンセサイザ１８００、ミキサ、Ａ ／ Ｄ変換器、受信経路用のＬＮＡを有する電力増幅器を収容するフロントエンドモジュール内で行われる。上記の方法により、ＤＰＤデータ抽出全体が同じ部分内で発生し、電力増幅器自体と他の歪みの最小値が送信信号に加えられる。接続されたＳＯＣは、送信信号の非線形性と、受信経路の使用または他のダウンコンバージョンに関する、はるかに小さい、むしろ極微量の非線形性の部分とを含むデジタルデータの提供を可能とする。

図１９は、第２の実施形態において示唆される、超低位相雑音周波数シンセサイザのブロック図１９００を示す。

低位相雑音周波数シンセサイザ１９００は、２つの位相ロックループ（ＰＬＬ）を含む。一方はメインＰＬＬ１９１２であり、他方はサンプリングＰＬＬ１９１８である。本実施形態では、超低位相雑音周波数シンセサイザ１９００は、メインＰＬＬ１９１２およびサンプリング基準ＰＬＬ１９１８双方に入力クロック信号を提供する、単一のＴＣＸＯ（温度補償水晶発振器）１９０２を備える。

メインＰＬＬ１９１２は、分数Ｎシンセサイザチップ１９０４、一次電圧制御発振器（ＶＣＯ）１９１０および、ダウンコンバートミキサ１９１６を含む。フラクショナルＮシンセサイザチップ１９０４は、高周波デジタル位相検出器１９０６および、ソフトウェア制御可能な可変周波数分周器Ｎ１９０８を含む。

ＴＣＸＯ１９０２は、生成された固定周波数Ｆｃの少なくとも１つのクロック信号を、フラクショナルＮシンセサイザチップ１９０４内に位置する高周波デジタル位相検出器１９０６へと転送する。一方で、高周波数デジタル位相検出器１９０６は、固定周波数Ｆｃの少なくとも１つのクロック信号を受信する。一方、高周波数デジタル位相検出器１９０６は、ソフトウェア制御可能な可変周波数分周器Ｎ１９０８により生成された周波数Ｆｉｆ ／ Ｎの少なくとも１つの信号を受信する。高周波デジタル位相検出器１９０６は、これらの２つの信号を比較し、少なくとも１つの第１の制御電圧Ｖｎを生成する。次いで、生成された少なくとも１つの第１の制御電圧Ｖｔ１を、第１のＶＣＯ１９１０へと送る。第１のＶＣＯ１９１０は、受信した少なくとも１つの第１の制御電圧Ｖｔ１から、周波数Ｆｏｕｔの少なくとも１つの出力信号を生成する。

サンプリングＰＬＬ１９１８の主な役割は、メインＰＬＬ１９１２が少なくとも１つの出力信号Ｆｏｕｔに存在する位相雑音の低減に対する補助である。サンプリングＰＬＬ１９１８は、サンプリング位相検出器１９２２および基準電圧制御発振器（ＶＣＯ）１９２０を含む。

ここで注目すべき重要なことの１つは、サンプリング位相検出器１９２２の適用である。サンプリングＰＬＬ１９１８は、デジタル位相検出器１９０６またはソフトウェア制御可能な可変周波数分周器Ｎ１９０８のような種類のデジタル装置を使用しない。これらの理由により、サンプリングＰＬＬ１９１８からメインＰＬＬ１９１２への位相雑音の寄与はごくわずかとなる。

サンプリング位相検出器１９２２は、ＴＣＸＯ１９０２によって生成された同じ固定周波数Ｆｃの少なくとも１つのクロック信号を受信し、少なくとも１つの第２の制御電圧Ｖｔ２を生成し、それを基準ＶＣＯ１９２０へと転送する。基準ＶＣＯ１９２０は、少なくとも１つの基準信号Ｆｒを生成し、それをダウンコンバートミキサ１９１６に向けて転送する。

受信された周波数Ｆｒにおける少なくとも１つの基準信号および周波数Ｆｏｕｔにおける少なくとも１つの出力信号に基づき、ダウンコンバートミキサ１９１６は、周波数Ｆｉｆにおける少なくとも１つの中間信号を生成し、分数Ｎシンセサイザチップ１９０４内に位置するソフトウェア制御可能な可変分周器Ｎ１９０８に向けて転送する。ソフトウェア制御可能な可変周波数分周器Ｎ１９０８は、周波数Ｆｉｆ ／ ２の少なくとも１つの中間信号を少なくとも１つのＮの可変値で除算することにより周波数Ｆｉｆ ／ Ｎの少なくとも１つの信号を生成する。フラクショナルＮシンセサイザチップ１９０４は、適切なソフトウェア命令を実行することによりＮの値を変化させる。ソフトウェアで制御可能な可変分周器Ｎ１９０８は、生成された周波数Ｆｉｆ ／ Ｎの少なくとも１つの信号を、デジタル位相検出器１９０６へと転送する。

第１のＶＣＯ１９１０は、少なくとも１つの出力信号Ｆｏｕｔを第１の固定周波数分割器１９１４に向けて転送し、少なくとも１つの出力信号Ｆｏｕｔを所定の係数で除算することにより少なくとも１つの最終出力信号Ｆｏｕｔｆｉｎａｌを生成する。

第２の実施形態を例に挙げて説明すると、例えばＴＣＸＯ１９０２が固定周波数Ｆｃ１００ＭＨｚの少なくとも１つのクロック信号を生成するとする。メインＰＬＬ１９１２およびサンプリングＰＬＬ１９１８の両方が単一のＴＣＸＯ１９０２により供給される。サンプリングの原理および、非常に低い雑音の発生装置の役割を果たす入力クロックＴＣＸＯ１９０２の存在により、サンプリングＰＬＬ１９１８の位相雑音は一般に非常に低い。

サンプリング位相検出器１９２２は、固定周波数Ｆｃ１００ＭＨｚの少なくとも１つのクロック信号に基づき第２の制御電圧Ｖｔ２を生成し、第２の制御電圧Ｖｔ２を基準ＶＣＯ１９２０に向けて転送する。基準ＶＣＯ１９２０は、少なくとも１つの基準信号Ｆｒを生成し、それをダウンコンバートミキサ１９１６に向けて転送する。一例では、基準ＶＣＯ１９２０は、１．１１ＧＨｚおよび１２．７５ＧＨｚの周波数の２つの基準信号を生成する。

実施例において、第１のＶＣＯ１９１０は、９．８ＧＨｚから１１．７ＧＨｚまでの範囲における周波数Ｆｏｕｔの少なくとも１つの出力信号を生成する。ダウンコンバートミキサ１９１６は、周波数が１１．７５ＧＨｚかつ１２．７５ＧＨｚの２つの基準信号および、９．８ＧＨｚから１１７ＧＨｚの範囲における周波数Ｆｏｕｔの少なくとも１つの出力信号を混合し、少なくとも１つの周波数の中間信号を生成する。

フラクショナルＮシンセサイザチップ１８０４は、固定周波数Ｆｃの少なくとも１つのクロック信号に基づき、周波数Ｆｆ ＝ Ｆｉｆ ／ Ｎの少なくとも１つのフィードバック信号を生成するように、ソフトウェア制御可能な可変分周器Ｎ１８０８の値を決定する。

４．９ＧＨｚ〜５．８ＧＨｚの周波数範囲は、基本的にはスマートフォン（Ｗｉ−Ｆｉ ５ＧＨｚ帯）の標準設計からもたらされる。低位相雑音周波数シンセサイザ１９００のチップ設計をより高い出力周波数９．８ＧＨｚ〜１１．７ＧＨｚに対して実施することは、より簡単で比較的安価であり、故に出力周波数を２で除算し４．９ＧＨｚ〜５．８ＧＨｚの範囲で出力周波数を得る。

ダウンコンバートミキサ１９１６は、出力信号Ｆｏｕｔの周波数を低下させ、第２のクロック信号およびフィードバック信号の周波数の比を減少させる。出力周波数Ｆｏｕｔをデジタル位相検出器１９０６に直接供給する代わりに、混合しはるかに低い周波数、従ってＮの値をはるかに低くする。周波数Ｆｃの少なくとも１つのクロック信号と周波数Ｆｆの少なくとも１つのフィードバック信号との比が減少すると、最終出力信号Ｆｏｕｔｆｉｎａｌの位相雑音が減少する。フィードバック周波数が下がる故に、メインＰＬＬ１９１２内でノイズが乗算される数Ｎも低下する。出力周波数Ｆｏｕｔが１１ＧＨｚの範囲にあり、１００ＭＨｚのクロックと比較されなければならない場合、１１ＧＨｚと１００ＭＨｚの比Ｎは約１００であるが、出力周波数Ｆｏｕｔが混在する場合 ダウンコンバートミキサ１９１６によって１ＧＨｚに変換される場合、１ＧＨｚと１００ＭＨｚの比Ｎは、１００となる代わりに１０のみとなり得、それにより低位相雑音周波数シンセサイザ１９００の位相雑音を大幅に低減する。

低位相雑音周波数シンセサイザ１９００の位相雑音の改善は、ａ）倍数Ｎを減少させるためのデュアルＰＬＬの使用、ｂ）雑音寄与を無視し得るように、基準ＰＬＬとしてのサンプリングＰＬＬ１９１８の使用、ｃ）高周波の低ノイズＴＣＸＯクロック１９０２を使用し、メインＰＬＬ１９１２への高周波入力の提供に基づく。

第２の実施形態では、超低位相雑音周波数シンセサイザ１９００は、モジュールの形態で実装される。本実施形態の別の形態では、超低位相雑音周波数シンセサイザ１９００の設計は、大型モジュールの一部としてだけでなく、フロントエンドモジュールの一部となり得る独立した別個のチップとしても実装することができる。超低位相雑音周波数シンセサイザ１９００は、例えばＳｉＧｅ又はＧａＡｓのような高度な技術で実施することもできる。

図２０は、第３の実施形態で示唆されるサンプリング位相同期回路（ＰＬＬ）システムのブロック図２０００を示す。

サンプリングＰＬＬシステム２０００は、温度補償水晶発振器（ＴＣＸＯ）２００２、コム発生器２００４、サンプリング位相検出器２００６、双方向ＤＣスイッチ２００８、同期回路２０１０、電圧制御発振器（ＶＣＯ）２０１２、およびデジタル位相周波数検出器２０１４を含む。ＴＣＸＯ ２００２は、周波数Ｆｃｚの少なくとも１つのクロック信号を生成するよう構成され、信号はコム発生器２００４およびデジタル位相周波数検出器２０１４の双方に印加される。サンプリングＰＬＬシステム２０００は、２つのＰＬＬ回路を含む。一方はサンプリングＰＬＬ回路２０１６であり、他方はデジタルＰＬＬ回路２０１８である。

本実施形態における動作の原理は、以下の通りである：最初に、双方向ＤＣスイッチ２００８は、デジタル位相周波数検出器２０１４を用い閉じられた状態である。これにより、デジタルＰＬＬループ２０１８のみが動作した状態にあり、ＶＣＯ ２０１２は、基準クロックＴＣＸＯ ２００２により生成された周波数Ｆｃの少なくとも１つのクロック信号にロックされる。デジタル位相周波数検出器２０１４はまた、少なくとも１つのロック検出信号Ｖｉｄを生成する。

ＶＣＯ ２０１２が基準クロックＴＣＸＯ ２００２によって生成された周波数Ｆｃの少なくとも１つのクロック信号にロックされると、デジタル位相周波数検出器２０１４によって生成された少なくとも１つのロック検出信号Ｖｉｄは、双方向ＤＣスイッチ２００８をサンプリングＰＬＬ回路２０１６へと変更する。これにより、サンプリングＰＬＬ回路２０１６は閉じられ、デジタルＰＬＬ回路２０１８が開放される。ＶＣＯ２０１２は既に正しい周波数でロックされているので、サンプリングＰＬＬ回路２０１６は閉じた状態が保たれる。ここで注目すべき重要事項は、ループフィルタ２０１０がサンプリングＰＬＬ回路２０１６とデジタルＰＬＬ回路２０１８の両方に共通であることである。ループフィルタ２０１０は、ＶＣＯ２０１２に印加される右同調電圧Ｖｔに充電される複数の抵抗及びコンデンサから構成されているので、サンプリングＰＬＬ回路２０１６が閉じられ、デジタルＰＬＬ回路２０１８が開放される際に、ループフィルタ２０１０内に存在する複数の抵抗器およびコンデンサは、そのステップにおいてそれらの同調電圧を変化させない。換言すれば、デジタルＰＬＬ回路２０１８は、ＴＣＸＯ ２００２によって生成された正確な周波数でＶＣＯ ２０１２をロックするために使用され、サンプリングＰＬＬ回路２０１６は、低位相雑音を得るために使用される。

双方向ＤＣスイッチ２００８は、デジタル位相周波数検出器２０１４によって生成されたロック検出信号Ｖｉｄの状態に基づき、サンプリング位相検出器２００６とデジタル位相周波数検出器２０１４との間で切替可能に構成される。例えば、双方向ＤＣスイッチ２００８は、ロック検出信号Ｖｉｄがローレベルの際にデジタル位相周波数検出器２０１４に接続され、ロック検出信号Ｖｉｄがハイレベルの際にサンプリング位相検出器２００６に接続されるように構成される。

第３の実施形態では、ロック検出信号Ｖｗが低い場合に、双方向ＤＣスイッチ２００８、ループフィルタ２０１０、ＶＣＯ２０１２およびデジタル位相周波数検出器２０１４は、デジタルＰＬＬ回路２０１８を形成する。一方、ロック検出信号Ｖｉｄがハイレベルの際、コム発生器２００４、サンプリング位相検出器２００６、双方向ＤＣスイッチ２００８、ループフィルタ２０１０、およびＶＣＯ ２０１２はサンプリングＰＬＬ回路２０１６を形成する。

前述の様に、最初はロック検出信号Ｖｄがロック解除状態におけるためにローレベルである故に、双方向ＤＣスイッチ２００８は、デジタル位相周波数検出器２０１４に接続されている。デジタルＰＬＬ回路２０１８において、デジタル位相周波数検出器２０１４は、周波数Ｆｃの少なくとも１つのクロック信号と、周波数Ｆｒの少なくとも１つの出力信号との比較に基づき、第１のＤＣ出力信号Ｖｔｄを生成し、ループフィルタ２０１０フィルタ 第１のＤＣ出力信号Ｖｔｄを生成して制御電圧Ｖｔを生成し、ＶＣＯ２０１２は、制御電圧Ｖｔに基づき出力信号周波数を生成する。実施例では、ＶＣＯ２０１２は、デジタル制御ループ２０１８へのソフトウェア制御により選択された周波数Ｆｒｏｆ１．１７５ＧＨｚ、または１２．７５ＧＨｚの出力信号のいずれかを生成するように構成される。

デジタルＰＬＬループ２０１８が出力周波数Ｆｒでロックされるとすぐに、ロック検出信号Ｖｉｄがハイレベルになり、双方向ＤＣスイッチ２００８はデジタル位相周波数検出器２０１４から切断され、サンプリング位相検出器２００６に接続し、サンプリングＰＬＬ回路２０１６を形成する。

一度ロックされると、デジタル位相周波数検出器２０１４からのロック検出器信号Ｖｉｄは、双方向ＤＣスイッチ２００８を制御し、サンプリングＰＬＬ２０１６に切替える。ループフィルタ２０１０は、ＶＣＯ２０１２の正しい同調電圧Ｖｔに既に充電されている複数のコンデンサおよび抵抗を含み、複数のコンデンサおよび抵抗の電圧は「ジャンプ」による変化が不可能なので、ＶＣＯ２０１２は同じ制御電圧Ｖｔｄを受け続けることが可能となる。サンプリングＰＬＬシステム２０００は、同じ周波数でロックされた状態であるが、この場合はサンプリング位相機構を介する。

サンプリングＰＬＬループ２０１６において、コム発生器２００４は、周波数Ｆｃの少なくとも１つのクロック信号を受信し、少なくとも１つのコム信号Ｆｃｏｍｂを生成する。少なくとも１つのコム信号Ｆｃｏｍｂは、基本的に、複数の狭パルスであり、ＴＣＸＯ２００２により生成された少なくとも１つのクロック信号の周波数である同一の周波数Ｆｃで繰り返される。少なくとも１つのコム信号Ｆｃｏｍｂを受信した後のサンプリング位相検出器２００６は、少なくとも１つのコム信号Ｆｃｏｍｂに基づき第２のＤＣ出力信号Ｖｔｓを生成する。ループフィルタ２０１０は、第２のＤＣ出力信号Ｖｔｓに制御電圧Ｖｔｂを生成し、制御電圧Ｖｔに基づく出力周波数Ｆｒによりロックされた状態を保つ。

デジタル位相周波数検出器２０１４によるロックを実行した際に、第１のＤＣ出力信号Ｖｔｄは第２のＤＣ出力信号Ｖｔｓと等しくなる。更に、ループフィルタ２０１０は、サンプリングＰＬＬ回路２０１６およびデジタルＰＬＬ回路２０１８に共通であり、デジタルＰＬＬ回路２０１８からサンプリングＰＬＬ回路２０１６へ、およびその逆に切り替わる間に、同様の制御電圧Ｖｔｓを維持する。

別の特徴として、サンプリングＰＬＬ回路２０１０がクロック信号の位相によりロックを失った場合であっても、アクティブであるロック検出信号Ｖｉｄがローレベルになり、デジタル位相周波数検出器２０１４を使用し、双方向ＤＣスイッチ２００８をデジタルＰＬＬ回路２０１８のクロック信号への再ロックを可能にすることが挙げられる。

本実施形態では、サンプリングＰＬＬシステム２０００は、アナログ機能を置き換えるデジタル回路を有する独立したチップ形態により実装される。サンプリングＰＬＬシステム２０００は、システムオンチップ（ＳｏＣ）上のブロックとして、またはモジュールの一部として実装されてもよい。サンプリングＰＬＬシステム２０００は、超低位相雑音周波数シンセサイザ１８００および２０００でも使用することができる。

本実施形態では、デジタルＰＬＬ回線２０１８は、デジタルＰＬＬ回線２０１８が正しい周波数でロックするようにソフトウェア制御されるので、常に正しい周波数でロックする。デジタル位相周波数検出器２０１４は、最初にＶＣＯ ２０１２と基準クロックＦｃとの距離に関わらず、常に任意の距離からロックすることができる。従って、サンプリングＰＬＬシステム２０００におけるデジタルＰＬＬ回線２０１８の使用は、サンプリングＰＬＬ回線２０１６がロック範囲外へロックすることが不可能な問題を克服する。デジタルＰＬＬ回路２０１８を使用して、ＶＣＯ ２０１２を正しい周波数でロックし、サンプリングＰＬＬ回路２０１６に切り替え、低ノイズを得る。また、システムが広帯域ＲＦ ＶＣＯ ２０１２で動作し、正しい周波数でロックされることを保証する。これは、信頼性の低い検索機構を排除し、確かなロック検出表示を提供することにより、すべての条件および温度条件におけるロックを保証する。デジタル位相周波数検出器２０１４は、任意の所望の周波数でＶＣＯ ２０１２をロックすることが可能となるので、サンプリングＰＬＬ回路２０１６において広帯域ＶＣＯ ２０１２を使用することを可能にする。サンプリングＰＬＬシステム２０００は、他の製品と比較し大幅な改善をもたらし、超低雑音シンセサイザの最も重要なビルディングブロックの１つとして非常に有用である。

サンプリングＰＬＬ回路２０１６では、デジタルノイズフロアは存在せず、基準クロックＦｃは２０ｌｏｇＮのみ出力周波数に変換される唯一の要因であるため、全体の位相雑音を決定する。

サンプリングＰＬＬシステムの利点２０００は：ａ）サンプリングＰＬＬ２０１６が広帯域ＲＦ ＶＣＯで動作することを可能にし、正しい周波数でロックすることを保証すること、ｂ）信頼性の低い検索機構を排除し、すべてのオフセットおよび温度条件下でロックを保証すること、ｃ）確実なロック検出指示の提供、ｄ）サンプリングＰＬＬ２０１６の信頼できる改善された動作および性能、ｅ）超低ノイズ、ｆ）高い信頼性、ｇ）大幅なパフォーマンスの向上、ｈ）容易な製造および使用、ｉ）広帯域ＲＦ範囲で動作可能であること、およびｊ）チップ形態で実施可能であることが挙げられる。

図２１は、本発明の第１の実施形態によるＤＤＳチップにより寄与された位相雑音シミュレーションプロット２１００を示す。

二次元位相雑音シミュレーションプロット２１００は、周波数（Ｈｚ）２１０４を開示する位相雑音（ｄＢｃ ／ Ｈｚ）２１０２および、横座標（横軸）を開示する縦座標（縦軸）からなる。位相雑音シミュレーションプロット２１００は、単一のＤＤＳチップにより生成された１３９６ＭＨｚ、２１０６ＭＨｚ、６９６ＭＨｚ、２１０８ＭＨｚ、４２７ＭＨｚ、２１１０ＭＨｚおよび１７１ＭＨｚ ２１ １２の４つの入力周波数に対応する４つの位相雑音プロットを開示する。

図１８において上に開示した本開示の第１の実施形態では、ＤＤＳ１８０２素子は、０．５２５ＧＨｚ〜１ＧＨｚの可変周波数範囲の少なくとも１つのクロック信号Ｆｃ２を生成する。本開示の第１の実施形態において、適用可能な０．５２５ＧＨｚ〜１ＧＨｚにおける可変周波数範囲をＤＤＳ位相雑音シミュレーションプロット２１００と相関させると、想定される最悪の場合であっても、本開示は、１３９６ＭＨｚ２１０６と、−１１２ｄＢｃ ／ Ｈｚと−１１０ｄＢｃ ／ Ｈｚとの間にある６９６ＭＨｚ２１０８の間に留まり、依然として極わずかな程度である。

図２２は、本開示の第１の実施形態によるメインＰＬＬ１８１０により、寄与された位相雑音シミュレーションプロット２２００を示す。

二次元位相雑音シミュレーションプロット２２００は、周波数（Ｈｚ）２２０４を開示する位相雑音（ｄＢｃ ／ Ｈｚ）２２０２および、横座標（横軸）を開示する縦座標（縦軸）からなる。位相雑音シミュレーションプロット２２００は、図１８の本開示の第１の実施形態に開示されるようなメインＰＬＬ１８１０により寄与された位相雑音を開示する。１８．位相雑音シミュレーションプロット２２００は、複数のコントリビュータを有することが明確である。位相雑音シミュレーションプロット２２００における位相雑音の２つの最も重要なコントリビュータは、図１８で説明したような第１のＶＣＯ１８０６およびＤＤＳ１８０２である。１８．

位相雑音プロット２２０８は、位相雑音シミュレーションプロット２２００における第１のＶＣＯ１８０６の寄与である。第１のＶＣＯ１８０６がメインＰＬＬ１８１０に属しているので、メインＰＬＬ１８１０は第１のＶＣＯ１８０６からもたらされる位相雑音２２０８をある程度まで減衰させる。この減衰は、位相雑音シミュレーションプロット２２００において明瞭に可視できる。

位相雑音シミュレーションプロット２２００における他の主要なコントリビュータは、本開示の第１の実施形態に存在するＤＤＳ１８０２からもたらされる位相雑音である。位相雑音プロット２２１２は、メインＰＬＬ１８１０へのＤＤＳ１８０２からの寄与である。位相雑音プロット２２１２は、位相雑音シミュレーションプロット２２００においてＸＴＡＬと称される。本位相雑音プロット２２１２は、１０００ＭＨｚの出力周波数の最悪点におけるメインＰＬＬ１８１０のＤＤＳ１８０２からの寄与である。

メインＰＬＬ１８１０は、第１のＶＣＯ１８０６が生成した９．８ＧＨｚ〜１１．７ＧＨｚの出力周波数をダウンコンバートミキサ１８１６へと転送する。ダウンコンバートミキサ１８１６は、ＶＣＯ１８０６から印加される出力周波数９．８ＧＨｚ〜１．７ＧＨｚを、１１．７５ＧＨｚと１２．７５ＧＨｚのサンプリング基準周波数と混合し、１．０５ＧＨｚ〜２ＧＨｚの減衰中間周波数を生成する。減衰手順自体は、第１のＶＣＯ１８０６およびＤＤＳ１８０２から生じる位相雑音の寄与を低減させる。さらに、位相検出器雑音フロアプロット２２１４は極わずかとなることが言える。

図２３は、本開示の第１の実施形態に従って、ＴＣＸＯクロックが１００ＭＨｚの入力周波数を生成する場合に、基準サンプリングＰＬＬにより寄与される位相雑音シミュレーションプロット２３００を示す。

二次元位相雑音シミュレーションプロット２３００は、周波数（Ｈｚ）２３０４を開示する位相雑音（ｄＢｃ ／ Ｈｚ）２３０２および、横座標（横軸）を開示する縦座標（縦軸）からなる。位相雑音シミュレーションプロット２３００は、図１８の本開示の第１の実施形態に開示されるような基準サンプルＰＬＬ１８１８により寄与された位相雑音を開示する。位相雑音シミュレーションプロット２３００は、複数のコントリビュータを有することが明確である。位相雑音シミュレーションプロット２３００における位相雑音の２つの最も重要なコントリビュータは、図１８で説明したような基準ＶＣＯ１８２０およびＴＣＸＯ１８２４である。１８．

位相雑音プロット２３０８は、位相雑音シミュレーションプロット２３００における基準ＶＣＯ１８２０の寄与である。基準サンプリングＰＬＬ１８１８は、第１のＶＣＯ１８０６から印加される位相雑音プロット２３０８をある程度減衰させる。この減衰は、位相雑音シミュレーションプロット２３００において明瞭に可視できる。

位相雑音シミュレーションプロット２３００における他の主要なコントリビュータは、本開示の第１の実施形態に存在するＴＣＸＯ１８２４からもたらされる位相雑音である。位相雑音プロット２３１０は、基準サンプルＰＬＬ１８１８へのＴＣＸＯ１８２４からの寄与である。位相雑音プロット２３１０は、位相雑音シミュレーションプロット２３００においてＸＴＡＬと称される。本位相雑音プロット２３１０は、１００ ＭＨｚの出力周波数の最悪点における基準サンプルＰＬＬ１８１８のＴＣＸＯ１８２４からの寄与である。

基準サンプリングＰＬＬ１８１８は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数をダウンコンバートミキサ１８１６に向けて転送する。ダウンコンバートミキサ１８１６は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数を、９．８ＧＨｚ〜１．７ＧＨｚの入力周波数と混合し、１．０５ＧＨｚ〜２ＧＨｚの減衰中間周波数を生成する。減衰手順自体は、基準ＶＣＯ１８２０およびＴＣＸＯ１８２４から生じる位相雑音の寄与を低減させる。

図２４は、本開示の第１の実施形態に従って、ＴＣＸＯクロックが２５０ ＭＨｚの入力周波数を生成する場合に、基準サンプリングＰＬＬにより寄与される位相雑音シミュレーションプロット２４００を示す。

二次元位相雑音シミュレーションプロット２４００は、周波数（Ｈｚ）２４０４を開示する位相雑音（ｄＢｃ ／ Ｈｚ）２４０２および、横座標（横軸）を開示する縦座標（縦軸）からなる。位相雑音シミュレーションプロット２４００は、図１８の本開示の第１の実施形態に開示されるような基準サンプルＰＬＬ１８１８により寄与された位相雑音を開示する。位相雑音シミュレーションプロット２４００は、複数のコントリビュータを有することが明確である。位相雑音シミュレーションプロット２４００における位相雑音の２つの最も重要なコントリビュータは、図１８で説明したような基準ＶＣＯ１８２０およびＴＣＸＯ１８２４である。１８．

位相雑音プロット２４０８は、位相雑音シミュレーションプロット２４００における基準ＶＣＯ１８２０の寄与である。基準サンプリングＰＬＬ１８１８は、第１のＶＣＯ１８０６から印加される位相雑音プロット２４０８をある程度減衰させる。この減衰は、位相雑音シミュレーションプロット２４００において明瞭に可視できる。

位相雑音シミュレーションプロット２４００における他の主要なコントリビュータは、本発明の第１の実施形態に存在するＴＣＸＯ１８２４からもたらされる位相雑音である。位相雑音プロット２４１０は、基準サンプルＰＬＬ１８１８へのＴＣＸＯ１８２４からの寄与である。位相雑音プロット２４１０は、位相雑音シミュレーションプロット２４００においてＸＴＡＬと称される。本位相雑音プロット２４１０は、２５０ ＭＨｚの出力周波数の最悪点における基準サンプルＰＬＬ１８１８のＴＣＸＯ１８２４からの寄与である。

基準サンプリングＰＬＬ１８１８は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数をダウンコンバートミキサ１８１６に向けて転送する。ダウンコンバートミキサ１８１６は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数を、９．８ＧＨｚ〜１．７ＧＨｚの入力周波数と混合し、１．０５ＧＨｚ〜２ＧＨｚの減衰中間周波数を生成する。減衰手順自体は、基準ＶＣＯ１８２０およびＴＣＸＯ１８２４から生じる位相雑音の寄与を低減させる。

図２５は、本開示の第２の実施形態によるメインＰＬＬにより寄与された位相雑音シミュレーションプロット２５００を示す。

二次元位相雑音シミュレーションプロット２５００は、周波数（Ｈｚ）２５０４を開示する位相雑音（ｄＢｃ ／ Ｈｚ）２５０２および、横座標（横軸）を開示する縦座標（縦軸）からなる。位相雑音シミュレーションプロット２４００における位相雑音の２つの最も重要なコントリビュータは、図１９で説明したような基準ＶＣＯ１８２０およびＴＣＸＯ１８２４である。１９．位相雑音シミュレーションプロット２５００と図２２，２３および２４の上記プロットとの主な違いは、本開示の第２の実施形態に存在するＤＤＳが存在しないことである。位相雑音シミュレーションプロット２５００における位相雑音の最も重要なコントリビュータは、図１９で説明したＴＣＸＯ１９０２である。１９．

位相雑音プロット２５１２は、ＴＣＸＯ１９０２のメインＰＬＬ１９１０への寄与である。位相雑音プロット２５１２は、位相雑音シミュレーションプロット２５００においてＸＴＡＬと称される。本発明の第２の実施形態ではＤＤＳが存在しないため、位相検出器プロット２５１０が主な要因となる。

メインＰＬＬ１９１２は、第１のＶＣＯ１９１０が生成した９．８ＧＨｚ〜１１．７ＧＨｚの出力周波数をダウンコンバートミキサ１９１６へと転送する。ダウンコンバートミキサ１９１６は、入力ＶＣＯ１９１０からの入力ＶＣＯ１９１０の出力周波数９．８ＧＨｚ〜１．７ＧＨｚと、サンプリング基準周波数１１．７５ＧＨｚと１２．７５ＧＨｚとを混合し、１．０５ＧＨｚ〜２ＧＨｚの減衰中間周波数を生成する。減衰手順自体は、ＴＣＸＯ１９０２から生じる位相雑音の寄与を低減させる。

図２６は、本開示の第２の実施形態による、１００ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより寄与された位相雑音シミュレーションプロット２６００を示す。

二次元位相雑音シミュレーションプロット２６００は、周波数（Ｈｚ）２６０４を開示する位相雑音（ｄＢｃ ／ Ｈｚ）２６０２および、横座標（横軸）を開示する縦座標（縦軸）からなる。位相雑音シミュレーションプロット２６００は、図１９の本開示の第２の実施形態に開示されるように、基準サンプリングＰＬＬ１９１８により寄与される位相雑音を開示する。

位相雑音シミュレーションプロット２６００における主要なコントリビュータは、本開示の第２の実施形態に存在するＴＣＸＯ１９０２からもたらされる位相雑音である。位相雑音プロット２６１０は、基準サンプルＰＬＬ１９１８へのＴＣＸＯ１９０２からの寄与である。位相雑音プロット２６１０は、位相雑音シミュレーションプロット２６００においてＸＴＡＬと称される。本位相雑音プロット２６１０は、ＴＣＸＯ１９０２が１００ＭＨｚの入力周波数を生成する際の基準サンプリングＰＬＬ１９１８におけるＴＣＸＯ１９０２からの寄与である。

基準サンプリングＰＬＬ１９１８は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数をダウンコンバートミキサ１８１６に向けて転送する。ダウンコンバートミキサ１９１６は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数を、９．８ＧＨｚ〜１．７ＧＨｚの入力周波数と混合し、１．０５ＧＨｚ〜２ＧＨｚの減衰中間周波数を生成する。

図２７は、本開示の第２の実施形態による、２５０ ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより寄与された位相雑音シミュレーションプロット２７００を示す。

二次元位相雑音シミュレーションプロット２７００は、周波数（Ｈｚ）２６０４を開示する位相雑音（ｄＢｃ ／ Ｈｚ）２６０２および、横座標（横軸）を開示する縦座標（縦軸）からなる。位相雑音シミュレーションプロット２７００は、図１９の本開示の第２の実施形態に開示されるように、基準サンプリングＰＬＬ１９１８により寄与される位相雑音を開示する。

位相雑音シミュレーションプロット２７００における主要なコントリビュータは、本開示の第２の実施形態に存在するＴＣＸＯ１９０２からもたらされる位相雑音である。位相雑音プロット２７１０は、基準サンプルＰＬＬ１９１８へのＴＣＸＯ１９０２からの寄与である。位相雑音プロット２７１０は、位相雑音シミュレーションプロット２７００においてＸＴＡＬと称される。本位相雑音プロット２７１０は、ＴＣＸＯ１９０２が２５０ ＭＨｚの入力周波数を生成する際の基準サンプリングＰＬＬ１９１８におけるＴＣＸＯ１９０２からの寄与である。

基準サンプリングＰＬＬ１９１８は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数をダウンコンバートミキサ１８１６に向けて転送する。ダウンコンバートミキサ１９１６は、１１．７５ＧＨｚと１２．７５ＧＨｚの生成されたサンプリング基準周波数を、９．８ＧＨｚ〜１．７ＧＨｚの入力周波数と混合し、１．０５ＧＨｚ〜２ＧＨｚの減衰中間周波数を生成する。

図２８は、本開示による第１の実施形態の動作方法を描写する、フローチャート２８００を示す。

ステップ２８０２において、基準サンプルＰＬＬは、ＴＣＸＯからクロック信号を受信し、サンプリング周波数を生成してデジタルノイズフロアを除去し、サンプリング周波数をダウンコンバートミキサに向けて転送する。

ステップ２８０４において、メインＰＬＬは、低雑音周波数発生器ＤＤＳからクロック信号を受信し、出力周波数を生成し、それらをダウンコンバートミキサに向けて転送する。

ステップ２８０６において、メインＰＬＬの一部であるダウンコンバートミキサは、メインＰＬＬおよび基準サンプルＰＬＬの両方からの周波数を受信し、それらを混合して乗算数Ｎを低減し、高いデータレート、高い変調スキームおよび低位相を達成する。

図２９は、本開示による第１の実施形態の動作方法を描写する、フローチャート２９００を示す。

ステップ２９０２において、基準サンプルＰＬＬは、ＴＣＸＯからクロック信号を受信し、サンプリング周波数を生成してデジタルノイズフロアを除去し、サンプリング周波数をダウンコンバートミキサに向けて転送する。

ステップ２９０４において、メインＰＬＬは、同一のＴＣＸＯからクロック信号を受信し、出力周波数を生成し、ダウンコンバートミキサに向けて転送する。

ステップ２９０６において、メインＰＬＬの一部であるダウンコンバートミキサは、メインＰＬＬおよび基準サンプルＰＬＬの両方からの周波数を受信し、それらを混合して乗算数Ｎを低減し、高いデータレート、高い変調スキームおよび低位相を達成する。

図３０は、本開示による第１の実施形態の動作方法を描写する、フローチャート３０００を示す。

ステップ３００２において、ＴＣＸＯは１００ＭＨｚから２５０ＭＨｚまでの低ノイズ周波数範囲におけるクロック信号を生成する。

ステップ３００４において、サンプリング位相検出器がクロック信号を受信し、デジタルノイズフロアを除去する。

ステップ３００６で、デジタルＰＬＬにサンプリングＰＬＬを追加して、超低位相雑音周波数シンセサイザの性能および信頼性を改善し、高いデータレート、高い変調スキームおよび低い位相偏差を達成する。

本発明を詳細に説明してきたが、本発明の趣旨および範囲内における変更は、当業者には容易に明らかであろう。このような変更はまた、本開示の一部として考慮される。前述したことを考慮すると、当該技術分野において関連する知見、参考文献または上述の情報および関連する背景情報は、参考として本明細書に組み込まれるものとし、さらなる説明は不要とみなされる。加えて、本発明の態様および様々な実施形態の一部は、全体的にまたは部分的に組み合わせまたは交換され得ることと理解すべきである。更に、当業者であれば、前述の説明は単なる例示であり、本発明を限定するものではないことを理解するであろう。

本開示の前述の考察は、例示および説明のために提示されたものである。本開示は、本明細書に開示された１つまたは複数の形態に限定されるものではない。前述の詳細な説明では、例えば、本開示の種々の特徴は、本開示を合理化する目的で、１つまたは複数の実施形態、構成または態様にまとめられている。実施形態、構成、または態様の特徴は、上述した以外の代替の実施形態、構成または態様において組み合わせてよい。本開示の方法は、本開示が各請求項に明示的に記載されているより多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の態様は、単一の前述の実施形態、構成または態様のすべての特徴よりも少ないものである。従って、以下の特許請求の範囲はこの詳細な説明に組み込まれ、各請求項は本開示の別個の実施形態として独立し立証される。

さらに、本開示の説明は、１つまたは複数の実施形態、構成または態様、ならびに特定の変形形態および変更形態の記載を含むが、他の変形形態、組み合わせおよび変更形態も本開示の範囲内にある。本開示を理解した上で、当業者の技術および知識の範囲内である可能性がある。代替、交換可能および／または同等の構造、機能、範囲またはステップを含む、許容される範囲で代替実施形態、構成または態様を含む権利を得ることが意図されている。このような範囲、またはステップは、本明細書において開示され、特許可能な主題を公に捧げることを意図しない。

図１は、負帰還システムの一般的なブロック図を示す。 図２は、標準的な位相同期回路（ＰＬＬ）の一般的なブロック図を示す。 図３は、デジタル位相／周波数検出器の簡略図を示す。 図４は、一般的なＰＬＬに適用される能動フィルタの一例を示す。 図５は、サンプルホールド機構の原理を示す。 図６は、位相検出器として働くデュアルショットキーダイオードに給電するコム発生器としてのステップリカバリダイオードの概略図である。 図７は、ＲＦプリアンプと、位相検出器に続く２つのＤＣバッファとを有するコム発生器およびサンプリング位相検出器の、完成された例示的な回路図を示す。 図８は、通信機器で使用される６４ＱＡＭ変調方式を示す図である。 図９は、ＰＬＬにロックされていない周波数領域（スペクトル分析器）における例示的な自走電圧制御発振器（ＶＣＯ）の位相雑音プロットを示す。 図１０は、ＰＬＬにロックされることにより補償された周波数領域（スペクトル分析器）における例示的な電圧制御発振器（VCO）の位相雑音プロットを示す。 図１１は、（ａ）例示的なＰＬＬにおける位相雑音のシミュレーション、および（ｂ）実際の測定値における２つのプロットを示す。 図１２は、ループ帯域幅内の位相検出器乗算数２０ ＊ ＬＯＧ（Ｎ）の影響を明確に示す、閉ループＰＬＬの位相雑音プロットを示す図である。 図１３は、キャリアからのΔｆオフセット周波数において、１Ｈｚ帯域幅における位相雑音の測定項のプロットを示す。 図１４は、例示的な二重ループＰＬＬの一般的なブロック図を示す。 図１５は、例示的なデュアルサンプリングＰＬＬの一般的なブロック図を示す。 図１６は、インパルスまたは「コム」ジェネレータにおける正弦波からパルスへの信号の波形の変化方法を示す。 図１７は、周波数領域におけるコムジェネレータの出力例を示す。 図１８は、第１の実施形態で提案された、超低位相雑音周波数シンセサイザのブロック図を示す。 図１９は、第２の実施形態で提案された、超低位相雑音周波数シンセサイザのブロック図を示す。 図２０は、第３の実施形態で提案された、サンプリングＰＬＬシステムのブロック図を示す。 図２１は、本開示の第１の実施形態によるＤＤＳチップにより提供される、位相雑音のシミュレーションプロットを示す。 図２２は、本開示の第１の実施形態によるメインＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。 図２３は、本開示の第１の実施形態による、１００ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。 図２４は、本開示の第１の実施形態による、２５０ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。 図２５は、本開示の第２の実施形態によるメインＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。 図２６は、本開示の第２の実施形態による、１００ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される、位相雑音のシミュレーションプロットを示す。 図２７は、本開示の第２の実施形態による、２５０ＭＨｚの入力周波数を生成するＴＣＸＯクロックを有する基準サンプリングＰＬＬにより提供される位相雑音のシミュレーションプロットを示す。 図２８は、第１の実施形態の動作方法のステップを描写する、フローチャートを示す。 図２９は、第２の実施形態の動作方法ステップを描写する、フローチャートを示す。 図３０は、第３の実施形態の動作方法ステップを描写する、フローチャートを示す。

Claims (50)

1. 少なくとも１つの超低位相雑音周波数シンセサイザを含むシステムであって、前記超低位相雑音周波数シンセサイザは、
   （ｉ）少なくとも１つの第１のクロック周波数において、少なくとも１つの第１のクロック信号を生成するよう構成されたクロックデバイスと、
   （ｉｉ）少なくとも１つのサンプリング位相同期回路（ＰＬＬ）とを含み、前記サンプリングＰＬＬは、
   （ａ）少なくとも１つの第１のアナログ制御電圧を生成するために、１つの第１のクロック信号および単一基準周波数を受信するように構成された少なくとも１つのサンプリング位相検出器、および
   （ｂ）前記単一基準周波数を生成するために前記アナログ制御電圧を受信するように構成された少なくとも１つの基準電圧制御発振器（ＶＣＯ）を含み、
   （ＩＩＩ）前記基準周波数を受信し、該基準周波数を第１の所定の係数で除算して少なくとも１つのダイレクトデジタルシンセサイザ（ＤＤＳ）クロック信号を生成するよう構成された、少なくとも１つの第１の固定周波数分周器と、
   （ｉｖ）少なくとも１つの前記ＤＤＳクロック信号を受信し、第２のクロック周波数の少なくとも１つの第２のクロック信号を生成するよう構成された、少なくとも１つの高周波ＤＤＳと、
   （ｖ）少なくとも１つのメイン位相同期回路（ＰＬＬ）とを含み、前記メインＰＬＬは、
   （ａ）少なくとも１つの第２のアナログ制御電圧およびデジタル制御電圧を生成するために、前記第２のクロック周波数および少なくとも１つの帰還周波数を受信し比較するように構成された少なくとも１つの高周波デジタル位相／周波数検出器と、（ｂ）少なくとも１つの第１のアナログ制御電圧または少なくとも１つの第２のアナログ制御電圧を受け取り、少なくとも１つの出力周波数の少なくとも１つの出力信号を生成するように構成された少なくとも１つのメインＶＣＯであって、前記少なくとも１つの第１のアナログ制御電圧または前記少なくとも１つの第２のアナログ制御電圧のいずれが前記少なくとも１つのメインＶＣＯによって受信されるかを制御し、
   （ｃ）少なくとも１つの出力周波数と基準周波数とを混合して少なくとも１つの中間周波数を生成するように構成された、少なくとも１つのダウンコンバートミキサと、
   （ｄ）前記少なくとも１つの帰還周波数を生成するために、前記中間周波数を第２の所定のファクタで受信し、分割するように構成された少なくとも１つの第２の固定周波数分割器とを含む。
2. 前記超低位相雑音周波数シンセサイザは、前記メインＰＬＬにより生成された前記出力信号を、第３の所定の基準信号により受信し、分割するように構成された第３の固定周波数分割器をさらに備える、少なくとも１つの最終出力周波数における少なくとも１つの最終出力信号を生成する、請求項１に記載のシステム。
3. 少なくとも１つの前記最終出力周波数は、４．９ＧＨｚと５．８５ＧＨｚとの間である、請求項２に記載のシステム。
4. 前記第３の所定の係数が２である、請求項２に記載のシステム。
5. 前記クロックデバイスは、温度補償水晶発振器（ＴＣＸＯ）を備える、請求項１に記載のシステム。
6. 少なくとも１つの前記第１のクロック周波数は、１０ＭＨｚと２５０ＭＨｚとの間であることを特徴とする、請求項５に記載のシステム。
7. 前記単一基準周波数は、１１．７５ＧＨｚと１２．７５ＧＨｚのうちの１つである、請求項１に記載のシステム。
8. 前記第１の所定の係数は４である、請求項１に記載のシステム。
9. 少なくとも１つの前記第２のクロック周波数は、０．５２５ＧＨｚと１ＧＨｚとの間であることを特徴とする、請求項１に記載のシステム。
10. 少なくとも１つの前記出力周波数は、９．８ＧＨｚおよび１１．７ＧＨｚのうちの１つである、請求項１に記載のシステム。
11. 少なくとも１つの前記中間周波数は、１．０５ＧＨｚと２ＧＨｚとの間であることを特徴とする、請求項１に記載のシステム。
12. 前記第２の所定の係数は２であり、前記少なくとも１つのフィードバック周波数は、０．５２５ＧＨｚから１ＧＨｚの間である、請求項１に記載のシステム。
13. 少なくとも１つの前記高周波ＤＤＳは、少なくとも１つの前記超低位相雑音周波数シンセサイザにおける低位相雑音源である、請求項１に記載のシステム。
14. 少なくとも１つの前記ダウンコンバートミキサは、少なくとも１つの前記出力信号の出力周波数を低下させ、少なくとも１つの前記第２のクロック信号および前記帰還信号の周波数比を減少させる、請求項１に記載のシステム。
15. 少なくとも１つの前記第２のクロック信号の周波数および、前記帰還信号の周波数の比が減少し、結果的に前記出力信号に存在する位相雑音が減少する、請求項１４に記載のシステム。
16. 前記２の比は、前記少なくとも１つの超低位相雑音周波数シンセサイザにより出力される最終出力信号の位相雑音を２０ｄＢのファクタだけ減少させる、請求項１４に記載のシステム。
17. 少なくとも１つの前記超低位相雑音周波数シンセサイザは、送信機出力信号におけるデジタルプリディストーション（ＤＰＤ）起因の非線形を補償するために送信機側で使用される、請求項１に記載のシステム。
18. 前記システムが、レーダ通信システム、衛星通信システム、ＬＴＥ（ロングタームエボリューション）通信システム、および軍事通信システムのうちの１つを含む、請求項１に記載のシステム。
19. 少なくとも１つの前記超低位相雑音周波数シンセサイザは、独立したチップの形態で実装される、請求項１に記載のシステム。
20. 少なくとも１つの前記超低位相雑音周波数シンセサイザは、誤差（Δθ）の位相偏差を０．０４°未満に低減させる、請求項１に記載のシステム。
21. 少なくとも１つの超低位相雑音周波数シンセサイザを含むシステムであって、前記超低位相雑音周波数シンセサイザは、
    （ｉ）少なくとも１つのクロック周波数において、少なくとも１つのクロック信号を生成するように構成されたクロックデバイスと、
    （ｉｉ）少なくとも１つのサンプリング位相同期回路（ＰＬＬ）とを含み、前記サンプリングＰＬＬは、
    （ａ）少なくとも１つの第１のアナログ制御電圧を生成するために、１つの第１のクロック信号および単一基準周波数を受信するように構成された少なくとも１つのサンプリング位相検出器、および（ｂ）前記少なくとも１つの第１のアナログ制御電圧または少なくとも１つの第２のアナログ制御電圧を受信し、前記単一基準周波数を生成するように構成された少なくとも１つの基準電圧制御発振器（ＶＣＯ）により少なくとも１つの第１のアナログ制御電圧または少なくとも１つの第２のアナログ制御電圧が、少なくとも１つの基準ＶＣＯによって受信され、
    （ｉｉｉ）少なくとも１つのメイン位相同期回路（ＰＬＬ）とを含み、前記メインＰＬＬは、
    （ａ）少なくとも１つのフラクショナルＮシンセサイザであって、前記フラクショナルＮシンセサイザは、
    （１）少なくとも１つの第２のアナログ制御電圧およびデジタル制御電圧を生成するために、前記第２のクロック周波数および少なくとも１つの帰還周波数を受信し比較するように構成された少なくとも１つの高周波デジタル位相／周波数検出器と、
    （２）少なくとも１つの中間周波数信号を所定の係数Ｎで除算し、少なくとも１つの帰還周波数の帰還信号を生成するように構成された、少なくとも１つの可変分周器と、
    （ｂ）少なくとも１つの第３のアナログ制御電圧を受け取り、少なくとも１つの出力周波数の少なくとも１つの出力信号を生成するように構成された少なくとも１つの主ＶＣＯと、
    （ｃ）少なくとも１つの出力周波数と単一基準周波数とを混合して、少なくとも１つの中間周波数の少なくとも１つの中間信号を生成するように構成された少なくとも１つのダウンコンバートミキサとを含む。
22. 前記超低位相雑音周波数シンセサイザは、前記メインＰＬＬによって生成された前記出力信号を、所定の基準信号によって受信し、分割するように構成された固定周波数分割器をさらに備える、少なくとも１つの最終出力周波数における少なくとも１つの最終出力信号を生成する、請求項２１に記載のシステム。
23. 前記最終出力周波数は、４．９ＧＨｚ〜５．８５ＧＨｚの範囲である、請求項２２に記載のシステム。
24. 所定の係数は２である、請求項２２に記載のシステム。
25. 前記クロックデバイスは、温度補償水晶発振器（ＴＣＸＯ）を備える、請求項２１に記載のシステム。
26. 前記クロック周波数は、１０ＭＨｚと２５０ＭＨｚとの間であることを特徴とする、請求項２５に記載のシステム。
27. 前記温度補償水晶発振器（ＴＣＸＯ）は、前記サンプリングＰＬＬおよび前記メインＰＬＬの両方への低位相雑音周波数入力として動作する、請求項２５に記載のシステム。
28. 前記単一基準周波数は、１１．７５ＧＨｚと１２．７５ＧＨｚのうちの１つである、請求項２１に記載のシステム。
29. 少なくとも１つの前記出力周波数は、９．８ＧＨｚおよび１１．７ＧＨｚのうちの１つである、請求項２１に記載のシステム。
30. 少なくとも１つの前記中間周波数は、１．０５ＧＨｚと２ＧＨｚとの間であることを特徴とする、請求項２１に記載のシステム。
31. 少なくとも１つの前記ダウンコンバートミキサは、少なくとも１つの前記出力信号の出力周波数を低下させ、少なくとも１つの前記２のクロック信号および前記帰還信号の周波数比を減少させる、請求項２１に記載のシステム。
32. 少なくとも１つの前記クロック信号の周波数および、前記帰還信号の周波数の比が減少し、結果的に前記出力信号に存在する位相雑音が減少する、請求項３１に記載の無線システム。
33. 少なくとも１つの前記超低位相雑音周波数シンセサイザが、送信機出力信号におけるデジタルプリディストーション（ＤＰＤ）起因の非線形を補償するために送信機側で使用される、請求項２１に記載のシステム。
34. 前記システムが、レーダ通信システム、衛星通信システム、ＬＴＥ（ロングタームエボリューション）通信システム、および軍事通信システムのうちの１つを含む、請求項１に記載のシステム。
35. 独立したチップの形態で実装される、前記超低位相雑音周波数シンセサイザである、請求項２１に記載のシステム。
36. 前記超低位相雑音周波数シンセサイザは、システムオンチップ（ＳｏＣ）内で実施される、請求項２１に記載のシステム。
37. 少なくとも２１つの前記超低位相雑音周波数シンセサイザは、誤差（Δθ）の位相偏差を０．０４°未満に低減させる、請求項２１に記載のシステム。
38. サンプリング位相同期回路（ＰＬＬ）システムを含むシステムであって、前記サンプリングＰＬＬシステムは、
    （ｉ）クロック周波数でクロック信号を生成するように構成されたクロック装置と、
    （ｉｉ）クロック装置と通信し、クロック信号のクロック周波数における正弦波を複数の非常に狭いパルスに変換するコム発生器と、
    （ｉｉｉ）前記コムジェネレータと通信するサンプリング位相検出器であって、少なくとも１つの前記クロック周波数において、前記複数の非常に狭いパルスを受信し、第１のアナログ制御電圧を生成する前記サンプリング位相検出器と、
    （ｉｖ）クロック装置と通信するデジタル位相／周波数検出器であって、クロック信号を受信し、第２のアナログ制御電圧を生成する前記デジタル位相／周波数検出器と、（ｖ）前記デジタル位相／周波数検出器および前記サンプリング位相検出器と通信する双方向ＤＣスイッチと、
    （ｖｉ）前記双方向ＤＣスイッチと通信するループフィルタと、
    （ｖｉｉ）少なくとも１つの前記ループフィルタと通信し、単一基準周波数を生成するように構成された電圧制御発振器（ＶＣＯ）とを含み、
    前記サンプリング位相同期回路（ＰＬＬ）システムは、
    （ａ）前記デジタル位相／周波数検出器、前記双方向ＤＣスイッチ、前記ループフィルタ、および前記ＶＣＯは、デジタル位相同期回路（ＰＬＬ）として動作し、
    （ｂ）前記コム発生器、前記サンプリング位相検出器、前記双方向ＤＣスイッチ、前記ループフィルタ、前記ＶＣＯはサンプリングＰＬＬとして動作し、（ｃ）前記デジタル位相／周波数検出器は、（１）クロック信号と単一基準周波数との比較に基づき第２のアナログ制御電圧を生成し、（２）前記デジタルＰＬＬが前記クロック周波数でロックされているときにハイレベルであり、ロックされていないときにローレベルであるロック検出信号として、ハイまたはローのいずれかのレベルのデジタル制御電圧を生成し、
    （ｄ）前記双方向ＤＣスイッチは、前記デジタル位相／周波数検出器から前記デジタル制御電圧を受け取り、該デジタル制御電圧に基づき前記デジタル位相／周波数検出器と前記サンプリング位相検出器との間を切り換え、該双方向ＤＣスイッチは、（１）前記デジタル制御電圧が低い場合に前記デジタル位相／周波数検出器からの前記第２のアナログ制御電圧、および（２）前記デジタル制御電圧が高い場合に前記サンプリング位相検出器から前記第１のアナログ制御電圧を出力し、
    （ｅ）前記ループフィルタは、（１）前記デジタル制御電圧が低い場合は前記第２のアナログ制御電圧、（２）前記デジタル制御電圧が高い場合は前記第２の第１のアナログ制御電圧を受信およびフィルタリングすることにより、第３のアナログ制御電圧を生成し、
    （ｆ）前記ＶＣＯは、前記デジタルＰＬＬまたは前記サンプリングＰＬＬのいずれかを前記クロック周波数でロックするために、前記第３のアナログ制御電圧に基づき前記単一基準周波数を生成する、システム。
39. 前記クロックデバイスは、温度補償水晶発振器（ＴＣＸＯ）を備える、請求項３８に記載のシステム。
40. 前記クロック周波数は、１０ＭＨｚと２５０ＭＨｚとの間であることを特徴とする請求項３９に記載のシステム。
41. １１．７５ＧＨｚと１２．７５ＧＨｚの前記単一基準周波数が使用される、請求項３８に記載のシステム。
42. 前記デジタル位相／周波数検出器が初期ロックを実行し、前記デジタルＰＬＬが前記ＶＣＯを前記クロック周波数にロックすると、前記サンプリングＰＬＬが前記クロック周波数でロックし、前記デジタルＰＬＬがロックを解除する、請求項３８に記載のシステム。
43. 前記デジタル位相／周波数検出器による前記初期ロックの実行中に、前記第１のアナログ制御電圧は前記第２のアナログ制御電圧と等しい状態を保つ、請求項４２に記載のシステム。
44. 前記デジタル制御電圧は、前記デジタルＰＬＬ、前記サンプリングＰＬＬ、またはそれらの組み合わせを選択することにより前記双方向ＤＣスイッチを制御する、請求項３８に記載のシステム。
45. 前記サンプリングＰＬＬがロック状態を解除した場合に、前記デジタル制御電圧がローレベルになり、前記双方向ＤＣスイッチを前記デジタル位相／周波数検出器に接続し、前記デジタルＰＬＬのクロック信号による再ロックを可能にする、請求項３８に記載のシステム。
46. 前記ループフィルタは、前記サンプリングＰＬＬと前記デジタルＰＬＬの両方に共通であり、前記デジタルＰＬＬから前記サンプリングＰＬＬへの切り替え中に同様の制御電圧が維持される、請求項３８に記載のシステム。
47. 前記ＶＣＯは、無線周波数（ＲＦ）広帯域または狭帯域デバイスである、請求項３８に記載のシステム。
48. 前記ループフィルタは、正確な積分回路であることを特徴とする請求項３８に記載のシステム。
49. 前記サンプリングＰＬＬは、デジタル回路を有する独立したチップ形態で実装されることを特徴とする、請求項３８に記載のシステム。
50. 前記サンプリングＰＬＬは、モジュール、集積回路、またはそれらの組み合わせとして実装される、請求項３８に記載のシステム。