CN107925413A

CN107925413A - 超低相位噪声频率合成器

Info

Publication number: CN107925413A
Application number: CN201680040744.3A
Authority: CN
Inventors: 亚库蒂尔·约瑟夫斯伯格; 塔勒·I·拉韦恩
Original assignee: Individual
Current assignee: Individual
Priority date: 2016-08-05
Filing date: 2016-08-09
Publication date: 2018-04-17
Also published as: JP2019504520A

Abstract

一种系统，所述系统使用分数N锁相环(PLL)、样本基准PLL和DDS(数字直接合成器)来提供超低相位噪声频率合成器。现代先进的通信系统包括频率合成器，所述频率合成器向发射机和接收机的其它部分提供频率输出信号，以使该系统能够以设定的频带运行。频率合成器的性能决定了通信链路的性能。今天，先进的通信系统包括单环路频率合成器，所述频率合成器不能完全提供用于误差(对于256QAM，为了无误差，实际相位偏差为0.4‑0.5°)的较低相位偏差，这使用户能够接收高数据速率。所提出的系统通过提供低得多的相位偏差误差水平来克服当前现有技术通信系统的缺陷，这将导致高得多的调制方案和高数据速率。

Description

超低相位噪声频率合成器

相关申请的交叉引用

本申请要求于2016年8月5日提交的美国专利申请第15/229,915号的优先权，其要求于2015年6月18日提交的美国临时专利申请第62/181,221号的权益，上述申请中的每个在此通过引用而整体并入本文中。

技术领域

本公开的实施例总体上涉及一种提供超低相位噪声频率合成器的系统，并且具体涉及基于使用分数N PLL(锁相环)、样本基准PLL和DDS(数字直接合成器)的组合来提供超低相位噪声频率合成器的系统。

背景技术

无线通信技术已经彻底改变了当今世界上数百万人民以无缝方式彼此通信的方式。从19世纪末期婴儿早期至今，无线通信的概念已经成熟，超越了我们最疯狂的想象。在与无线通信技术领域有关的所有技术进展中，唯一保持不变的是无线电波的应用。一方面，无线电波可以帮助我们实现位于几米附近的人们之间的沟通。在深空无线电通信方面，以同样的方式，这些相同的无线电波也可以帮助我们在距离数百万公里的人们之间实现清晰的通信。

无线通信技术已经分成多种不同的格式，如双向无线电通信、卫星通信、红外通信、移动通信、微波通信、无线数据通信、Wi-Fi和蓝牙技术等。以上公开的无线通信技术中的每一个都已经取得巨大发展，并且变成更加复杂的现有技术。在这个专利申请中，我们将专门处理与移动通信相关的系统。

移动通信技术从其1970年最初的1G(1代)到今天的高速4G(4代)技术的演变已经以不同形式和规模丰富了人们的生活。移动通信技术的这些逐渐演进给我们的生活带来的最大影响是数据速度的巨大增长，该数据速度使数百万人之间的无缝通信成为可能。在使用1G技术的通信系统仅以10Kbps的数据速率为我们提供简单的语音通信的情况下，在2016年的最高级移动通信技术为LTE-Advanced(长期演进)，其理论下载数据速率已经为1Gbps。数据速率从10Kbps到1Gbps的这种“量子跳跃”给普通民众的生活带来了巨大的影响。

如果不能在当今市场上获得先进的现有技术通信系统(如智能电话)，则完全不可能获取那些高速数据速率。智能手机等那些现有技术系统中的最重要硬件元件之一是频率合成器。频率合成器是几乎所有通信系统(例如高级移动通信系统(LTE，LTE-Advanced)、卫星通信系统和雷达通信系统等)中的主要构件。

示例性频率合成器向发射机和接收机的其他部分提供频率输出信号，以使系统能够在设定的频带上操作。频率合成器的性能决定了通信链路的性能。每个合成器的主要特点是：a)输出频率范围，b)输出频率分辨率，c)信道之间的切换速度和d)频谱纯度：相位噪声、杂散和谐波等。在上述所有特性中，相位噪声是最重要的。相位噪声的电平决定了系统硬件可以实现的调制方案，从而其决定了系统的相关数据速率和通信范围。

如果通信系统提供更高的数据速率，则系统更有效率，并且从网络下载和上传数据需要更少的时间。更高的数据传输速率甚至可以延长电池时间，因为传输可以更快地关闭。在现有技术的通信系统中实现的更高阶调制方案使得这些系统能够在无线信道中推送更多信息。然而，调制方案受到相位噪声的限制。因此为了在现有技术的通信系统中实现那些更高的调制方案，我们需要降低相位噪声。

大多数现代通信系统使用基于不同相位和幅度之组合的复杂调制方案。目前在大多数智能手机或平板电脑上运行的最先进调制方案是256QAM(256正交幅度调制)。在这种调制方案中，针对误差最小相位偏差理论上是3.7°。实际上，为了安全起见，希望能够以较低的数量工作。由于10％被认为是安全的，因此当前一代的频率合成器使用0.4°-0.5°工作。目前这一代的单环路频率合成器固有地无法因相位噪声而得到低得多的相位误差。

当今一代的先进现有技术通信系统通常包括前端模块和片上系统(SoC)。频率合成器是SoC的一部分并且主要以CMOS实现。前端模块通常包含用于接收器的低噪声放大器、用于发射器的功率放大器以及一些开关矩阵。SoC包括所有的信号处理元件和频率合成器。目前，SoC中的Wi-Fi和/或LTE合成器为系统性能设定了限制。结果，数十亿美元的市场仍处于技术停滞状态。

此外，在许多通信系统中，数字预失真(DPD)是旨在使传输信号预失真以改善线性度的算法。实际上，这意味着发射机不是完全线性的，且会使信号失真。这基本上也阻止了系统最为高效。因此，一种方法能够通过使用某些算法以相反方式使信号预先失真而对其校正。为了有效地做到这一点，DPD算法需要关于传输数据的幅度和相位数据。

传统无线电系统要么利用无线电的接收路径，要么采用特定的下变频(down-conversion)机构，然后采用高分辨率模数转换器来捕获发射路径的小非线性。上述机构的主要问题在于接收路径或专用下变频路径的非线性和相位噪声被叠加到信号，并且DPD算法不能从传输路径中实际创建并需要校正的那些中分离下变频期间生成和添加的非线性和相位噪声。

发射路径非线性可以来自低频放大器、混频器、上变频器、驱动器放大器等任何组件。具体而言，功率放大器(PA)是发射路径中非线性失真的主要来源，而DPD算法的主要目标是使其预失真以实现更纯净的信号。如上所述，所有的接收路径非线性被添加到发送路径，而无法区分这两者。

因此，需要一种能够克服现有技术问题的低相位噪声频率合成器，通过降低相位噪声来实现更高的调制方案和高数据速率，解决采样PLL中的锁定问题并且使接收信号的DPD失真最小化。本公开的目的是为了针对误差(其应当出于当前设计10％的范围内，或0.04°)使相位偏差水平能够低得多，并且因此能够实现更高阶的调制方案和实现有效的DPD算法。

发明内容

仅仅出于示例性的目的，参考现有技术的无线通信系统(智能电话)来讨论本公开。预期本公开适用于使得消费者能够以无缝方式彼此通信的任何现有技术的无线通信系统。

根据本公开的第一实施例，提供了一种包括一个超低相位噪声频率合成器的系统。该系统由前端模块、显示屏和一个片上系统(SoC)模块组成。超低相位噪声频率合成器是SoC模块的一部分。超低相位噪声频率合成器包括一个主PLL(锁相环)和一个基准采样PLL。主PLL包括一个高频DDS(数字直接合成器)、一个数字相位频率检测器、一个主VCO(压控振荡器)、一个分频器和一个下变频混频器。基准采样PLL包括一个TCXO(温度补偿晶体振荡器)、一个采样鉴相器和一个基准VCO。该实施例提供了基于以下技术方法的系统输出的多个改进：a)使用双环路方法来减少倍频数量，b)使用采样PLL作为基准PLL以使其噪声贡献可忽略，c)使用的DDS为主PLL提供高频输入，以及d)在主PLL中使用高频数字相位频率检测器。

根据本公开的第二实施例，提供了一种包括一个超低相位噪声频率合成器的系统。该系统由前端模块、显示屏和一个片上系统(SoC)模块组成。超低相位噪声频率合成器是SoC模块的一部分。超低相位噪声频率合成器包括一个主PLL(锁相环)和一个基准采样PLL。超低相位噪声频率合成器包括一个单独的TCXO(温度补偿晶体振荡器)，所述TCXO向主PLL和基准采样PLL两者提供输入时钟信号。主PLL还包括一个分数N合成器芯片、一个主VCO(压控振荡器)和一个下变频混频器。分数N合成器芯片包括一个数字鉴相器和一个软件可控可变分频器。基准采样PLL包括一个采样PLL和一个基准VCO。本实施例提供了基于以下技术方法的系统输出的多个改进：a)使用双环路方法来减少倍频数，b)使用采样PLL使其噪声贡献可以忽略，c)取代前面实施例中那样的DDS时钟，使用高频TCXO时钟向主PLL提供高频输入，以及d)在主PLL中使用高频分数N合成器芯片。

根据本公开的第三实施例，提供了一种包括一个超低相位噪声频率合成器的系统。该系统由前端模块、显示屏和一个片上系统(SoC)模块组成。超低相位噪声频率合成器是SoC模块的一部分。该系统包括一个采样PLL(锁相环)，这是一个超低相位噪声频率合成器的最重要构件之一。采样PLL包括一个TCXO(温度补偿晶体振荡器)、一个梳状波发生器(Comb Generator)、一个采样鉴相器、一个DC开关、一个环路滤波器、一个VCO(压控振荡器)和一个数字合成器组成。在这个实施例中，环路滤波器只是一个环路滤波器。数字合成器在环路锁定时起鉴相器的作用，而在环路打开时起频率检测器的作用，强制环路从两个频率之间的任何距离起进行锁定。环路将由数字合成器锁定。一旦锁定，锁定指示器将PLL切换到采样PLL，同时保持相同的控制电压，从而保持环路锁定。

以上是提供对本公开的实施例的一些方面的理解的简化概述。该发明内容既不是本公开及其各种实施例的广泛综述也不是穷尽综述。该发明内容作为以下详述内容的简化形式，介绍了本公开实施例的选定概念。可以理解的是，本公开的其他实施例可以单独或组合地使用上面阐述的或下面详细描述的一个或多个特征。

附图说明

参考以下对本发明实施例的详细描述，尤其是结合附图考虑时，本发明实施例的以上和更进一步的特征和优点将变得显而易见，并且其中：

图1示出了负反馈系统的总体框图；

图2示出了标准锁相环(PLL)的总体框图；

图3示出了数字鉴相器/频率检测器的简化图；

图4示出了应用于通用PLL的有源滤波器的示例；

图5示出了采样保持机构的原理；

图6示出了阶跃恢复二极管的示意图，其作为梳状波发生器，向起鉴相器作用的双肖特基二极管进行馈送；

图7以完整示例图示出了梳状波发生器和采样鉴相器，其具有RF前置放大器和跟随该鉴相器的两个DC缓冲器；

图8示出了在通信设备中使用的64QAM调制方案；

图9示出频域(频谱分析仪)中的示例性自由运行压控振荡器(VCO)的相位噪声曲线图，未锁定在PLL中；

图10示出了在频域(频谱分析仪)中的示例性压控振荡器(VCO)的相位噪声曲线图，通过锁定在PLL中得以补偿；

图11示出了两个曲线图：(a)示例PLL的相位噪声的模拟，以及(b)是实际测量；

图12示出了闭环PLL的相位噪声曲线图，清楚地示出了环路带宽内鉴相器乘法数20*LOG(N)的影响；

图13示出了在距离载波的Δf偏移频率处的1Hz带宽中的相位噪声的测量项的曲线图；

图14示出了示例性双环PLL的一般框图；

图15示出了示例性双采样PLL的一般框图；

图16示出了脉冲或“梳状波”发生器如何将信号波形从正弦波变为脉冲；

图17示出了频域中的梳状波发生器的示例性输出；

图18示出了第一实施例中提出的超低相位噪声频率合成器的框图；

图19示出了第二实施例中提出的超低相位噪声频率合成器的框图；

图20示出了第三实施例中提出的采样PLL系统的框图；

图21示出了根据本公开的第一实施例的由DDS芯片贡献的相位噪声模拟曲线图；

图22示出了根据本公开的第一实施例的由主PLL贡献的相位噪声模拟曲线图；

图23示出了根据本公开的第一实施例的由具有生成100MHz输入频率的TCXO时钟的基准采样PLL所贡献的相位噪声模拟曲线图；

图24示出了根据本公开的第一实施例的由具有生成250MHz输入频率的TCXO时钟的基准采样PLL所贡献的相位噪声模拟曲线图；

图25示出了根据本公开的第二实施例的由主PLL贡献的相位噪声模拟曲线图；

图26示出了根据本公开的第二实施例的由具有生成100MHz输入频率的TCXO时钟的基准采样PLL所贡献的相位噪声模拟曲线图；

图27示出了根据本公开的第二实施例的由具有生成250MHz输入频率的TCXO时钟的基准采样PLL所贡献的相位噪声模拟曲线图；

图28示出描述第一实施例的操作方法步骤的流程图；

图29示出描述第二实施例的操作方法步骤的流程图；和

图30示出描述第三实施例的操作方法步骤的流程图。

为了便于理解，在可能的情况下，使用相同附图标记来表示各附图中共同的相似元件。

具体实施方式

如在整篇本申请中所使用的那样，词语“可以”系容许含义(即，意味着有可能的)而不是强制性含义(即，意味着必须的)。类似地，词语“包括”、“包括”和“包括”意味着包括但不限于。

短语“至少一个”、“一个或多个”以及“和/或”系开放式表达，它们涵盖操作中的关联与分离两者。例如，表述“A、B和C中的至少一个”、“A、B或C中的至少一个”、“A、B和C中的一个或更多个”、“A、B或C”和“A、B和/或C”中的每个分别指单独A、单独B、单独C、A和B一起、A和C一起、B和C一起或A、B和C一起。

术语“一种”或“一个”实体指的是该实体中的一个或多个。这样，术语“一”(或“一”)、“一个或多个”以及“至少一个”在本文中可以交换地使用。还应该注意，术语“包括”、“包含”和“具有”可以交换地使用。

如本文中所使用的那样，术语“自动的”及其变型是指当执行过程或操作时在没有实质性人工输入的情况下完成的任何过程或操作。然而，如果在执行该过程或操作之前接收到该输入，则该过程或操作可以是自动的，即使该过程或操作的执行使用了实质性或非实质性的人工输入。如果这样的输入影响该过程或操作的执行方式，则该人工输入被认为是实质性的。准予执行该过程或操作的人工输入不被视为“实质性的”。

图1示出了负反馈系统100的总体框图。

负反馈系统100具有输入R和输出C、加法器/比较器102、正向路径功能G 104和反馈路径功能H 106。加法器/比较器102将该输入R与通过功能H 106反馈的输出C的样本B相比较，以生成误差信号E，所述误差信号E关系到输入R与反馈样本B之间的差。该误差信号E被馈送到正向路径中的主元件G功能104。如果输出信号C趋于向上漂移，则误差信号E将其向下推回，反之亦然。因此，负反馈系统100使输出信号C稳定。负反馈系统100在许多系统中用于稳定频率、输出功率和许多其他功能。

图2示出了标准锁相环(PLL)200的总体框图。

PLL 200是频率反馈系统，所述频率反馈系统包括基准时钟202、数字鉴相器/频率检测器(PFD)204、回路滤波器206、压控振荡器(VCO)208和分频器210。

VCO 208是正向路径中的主输出块，并被调谐为生成由调谐电路所设置的频率。VCO 208具有频率输出F_out，该频率输出F_out可以通过控制电压V_t在预设频率范围内改变。

鉴相器204是比较器，其针对时钟输入F_clock与来自由分频器N 210分频的输出F_out的反馈样本两者。鉴相器204比较两个输入频率F_clock和F_out/N。当两个输入频率不相等时，装置204起鉴频器的作用并根据两个输入之频率差的极性来生成负电压或正电压。当两个输入频率相等时，该装置相对于两个相等频率之间的相位差生成误差电压V_t。

回路滤波器206对由鉴相器204生成的误差信号进行滤波和积分，并将其馈送到VCO 208。回路滤波器206通常基于诸如电阻器和电容器的无源部件，但是在一些情况下它也是诸如运算放大器的有源部件和无源部件的组合。

基准时钟202通常是低频晶体振荡器信号源，所述低频晶体振荡器信号源将F_clock馈送到鉴相器204，并且输出信号F_out被“锁定”到所述低频晶体振荡器信号源。基准时钟202被设置为某个频率，例如标准频率10MHz。锁定“机制”将基准时钟202的一些特性传递给主输出信号F_out。其主要特征通常是：a)关于温度的频率稳定性-通常在0.1-5ppm(百万分之几)的范围内；b)精度-可以调谐到非常高的精度；c)非常低的相位噪声-它的相位噪声被转换成输出信号乘以20*LOG(N)的比值，其中N是施加到鉴相器204的输出频率与时钟频率之间的比值。

分频器210基于诸如门电路和触发器的数字设备，通过该数字设备，输入频率F_out除以数量N，生成被馈送到鉴相器204的另一个输入的F_out/N。该数量N是软件可控的。控制信号通常来自微控制器或来自PC或从基本上将软件控制发送到分频器210以改变分频数目N的任何地方。分频数目N的目标是使分频器210的输出频率能够等于基准时钟202的时钟频率。

标准锁相环(PLL)200的整个操作过程如下：如果施加时钟信号F_clock(通常通过基准时钟202输入),则鉴相器204将输入信号F_clock的相位和频率与除以N的VCO 208的相位和频率相比较，并生成与两个信号之差有关的误差电压V_t。误差电压V_t然后被过滤并施加到VCO 208的控制，由此在降低两个信号之间的频率差的方向上改变VCO 208的频率。当两个信号的频率变得足够接近时，该系统的反馈特性使得该系统与输入信号锁定。一旦处于锁定状态，除以N的VCO 208的频率与输入信号F_clock相同，除了有限的相位差之外，所述有限的相位差是生成校正误差电压V_t以将VCO 208频率移向输入信号频率F_clock所需的，从而保持该系统锁定。

任何时候，分频数量N被改变，例如改变1，则输出频率F_out恰好跳过一个步长。在一个示例中，如果基准时钟202生成频率1MHz，则每当分频数量N以1的步长改变时，输出频率F_out以1MHz的相等步长改变。

像所有负反馈系统一样，PLL 200具有由组件参数和回路滤波器206设定的回路带宽。换句话说，PLL 200是内置有自动调谐式窄带带通滤波器的复杂倍频器，因为输出频率F_out基本上是F_clock乘以数量N。对于PLL 200的输出频率在不同频率之间可能变化多快而言，系由回路带宽直接负责。PLL 200是一装置，其中VCO 208被锁定到单个时钟基准信号，所述单个时钟基准信号非常低但也非常干净和非常稳定，并且通过控制反馈回路中的分频器210可以按等效步长来改变输出频率。

图3示出了数字鉴相器/频率检测器204的简化图。

鉴相器或相位比较器是生成电压信号的混频器、模拟乘法器或逻辑电路，所述电压信号表示两个信号输入之间的相位差。它是锁相环(PLL)的基本元件。额外检测频率的专用变型被称为相位频率检测器(PFD)。相位频率检测器是异步时序逻辑电路，所述异步时序逻辑电路确定两个信号中的哪一个具有更早或更频繁的过零点。在PLL应用中使用时，即使在其脱离频率时也可以实现锁定。这样的检测器具有即使当被比较的两个信号不仅在相位上而且在频率上不同时也生成输出的优点。

相位/频率检测器204比较两个输入频率F_clock和F_out/N。当两个输入频率不相等时，它起到频率检测器的作用，并生成1或0以生成电压控制V_t，其向着基准推动相应VCO 208。换言之，如果VCO 208高于基准，则电压控制V_t是高的，以将VCO 208向下推，反之亦然。当两个输入频率相同并且实现频率锁定时，鉴相器204起鉴相器的作用并比较两个相位，并且继续生成误差电压，以控制输出装置的频率和相位。

图4示出了施加至通用PLL 400的有源滤波器的示例。

回路滤波器即无源滤波器或有源滤波器的类型可以根据具体要求来选择。无源回路滤波器仅基于电阻器和电容器，而有源回路滤波器则基于反馈系统中的放大器和电容-电阻网络。在基准PLL是单频并且只需要单个电压以保持所述单频的情况下，优选无源滤波器。其他原因是简单、成本，最有利的是不增加噪声，因为有源装置倾向于在系统中添加额外的噪声。然而，有源滤波器由于可放大输入信号而更受青睐。通过在有源滤波器中使用的运算放大器可以实现放大。

图2的回路滤波器206是有源滤波器，所述有源滤波器包括在反馈回路中的运算放大器402和电容器-电阻器网络404。在一些情况下，PLL 200的鉴相器204可以生成高达5伏的电压，但是相应的VCO 208可能需要高于5伏的电压，例如高达18伏，以达到其整个范围，因此有源滤波器206不仅有利于滤波，而且还提供了达到更高电压的能力。

图5示出了采样保持机构500的原理。

第一采样保持电路502包括开关S和保持电容器C_H。开关S的操作由采样控制进行控制。当开关S闭合时，输入频率的电压样本被采样，当开关打开时，电压样本被保持在保持电容器C_H上。

除了开关S和保持电容器C_H之外，第二采样保持电路504包括具有单位增益的两个缓冲器A1和A2，用于隔离目的。缓冲器A2优选是电子缓冲器，使得保持电容器C_H不会在相继采样之间寄生放电。换句话说，保持电容器C_H在采样之间保持电压。

图6示出了梳状波发生器和采样鉴相器的实际实现方式的示例。该示意图显示了作为梳状波发生器的阶跃恢复二极管(SRD)，其向起鉴相器作用的双肖特基二极管进行供应。

实现电路600包括作为梳状波发生器的阶跃恢复二极管(SRD)602和作为鉴相器的双肖特基二极管604和606。

在这个示例中，电路600的输入是100MHz正弦波的时钟输入。SRD 602是一特殊装置，它把100MHz正弦波输入变成非常窄的相同频率的脉冲序列，因此它起着梳状波发生器的作用。两个肖特基二极管604，606起开关的作用，并起采样开关的作用。待采样的RF电压(从相应VCO输出)连接到两个二极管604和606之间的点。SRD 602生成正负脉冲的输出。正负脉冲起到二极管604和606控制信号的作用，所述二极管类似开关地工作。采样电压输出是误差DC电压，所述误差DC电压通过经双肖特基二极管604和606输入的RF进行采样而生成。每当通过来自SRD 602的窄脉冲打开二极管604和606，RF信号的输出就得以采样。电压采样保持在跟随有二极管604和606的电容器C上。

图700示出了梳状波发生器和采样鉴相器，具有时钟前置放大器和两个DC缓冲器并跟随有鉴相器。

电压样本在双二极管对的两侧被保持在两个非常小的电容器上(基本上是电压缓冲器的输入电容，不需要外部电容器)，从而使整个电容器在采样之间不能寄生放电。这些电容器被一对超低输入偏置电流缓冲器缓冲，以防止在采样之间放电。将两个电压相加、馈送到回路滤波器，由此干净的V_t被馈送到VCO，以控制频率。

采样鉴相器的这种实现方式创建了与混频器非常相似的模拟鉴相器。模拟采样鉴相器具有一定限定的锁定空间或锁定距离，它不会像相位/频率数字检测器那样从任何频率差进行锁定。它具有一定的锁定范围，且只有在这个锁定范围内，VCO才能把自己锁定在基准上。在采样PLL中，VCO不锁定在基准上，而是锁定在基准的N次谐波上。换句话说，可以在100兆赫时钟的90次谐波上锁定9GHz。这是因为输入频率是每100个周期而不是每个周期采样一次。

这种类型的产品可以包含某“搜索机制”，以帮助锁定PLL。最常见的一个涉及回路滤波器本身上的正反馈。虽然回路没有锁定，但是回路滤波器起非常低频率的振荡器的作用，所述振荡器在该频率范围内来回驱动VCO。当它足够靠近时钟的谐波时，它会锁定并保持锁定状态。这种机制的一个优异特性是当该回路锁定时它会自动关闭。这是因为作为负反馈系统的回路性质而发生的。

然而，这种类型的搜索机制存在许多问题，其操作受到温度变化的影响，其使得该产品难以成功生产、调整和销售。

图800示出了在通信设备中使用的64QAM调制方案。

包括不同智能电话或平板电脑的通信设备使用被称为正交幅度调制(QAM)的调制方案。QAM的数量限定了总是1x1大小的2维图表上的点数。点越多，点的密度越大。对于这些点恰好在它们本应所在的位置以使调制解调器可以容易地决定的情况而言，信号肯定非常干净。相位噪声是限制数据吞吐量的瓶颈之一。在系统层面，相位噪声是统计参数，其沿着一条曲线移动调制点，就像一个向量，若其动力不变但角度改变，则其将移动。如果某个调制点在这条曲线上移动得太多，调制解调器将很难确定这个点属于哪个位置，并且会标记错误。

在QAM中，或Δ相位是允许正确解调数据的最大度数误差。如果这个点移动了的相位，那么它将被理解为不同的点，并且最后，这个调制方案当然会有很多的误差。256QAM允许约3度的相位误差，以便理解该数据，并且64QAM允许约7度的相位误差。通过在两个分离信号之间获得更好的角度，可以实现每Hz更好更多的信息，并且调制方案中的数据速率更高，这在很多方面可能是非常有益的，甚至延长电池时间。

利用我们提出的超低相位噪声频率合成器，改进相位噪声(转换为度数)优于0.04度，当基本转换为调制方案时，其可以有利于高得多的调制范围。换句话说，图表800上的点可以更拥挤，因为在更高的调制级中会有更多的点。这些点可以更加拥挤，但是如果相位噪声好得多，则可以容易地区分它们，而没有相位噪声的问题。有了更好的相位噪声，每Hz就可推送更多信息。在同一个信道上，可以获得更多编码和解码的信息。基本上，这意味着可以获得更好的数据速率。

图9示出频域(频谱分析仪)中的示例性自由运行压控振荡器(VCO)的相位噪声曲线图900，其未锁定在PLL中。

如前所述，相位噪声是许多RF和无线电通信系统中的关键因素，因为它可以显着影响系统性能。相位噪声是由时域不稳定性(也称为“抖动”)引起的波形相位中的快速、短期、随机波动的频域表示。

例如，在频域中，标度为幅度VS频率，理想情况下，100MHz的频率可能看起来像停留在精确100MHz上的单条线。然而，实际上在实验室中使用现代设备的情况下，幅度VS频率看起来可能不是单条线，而是看起来像是带有“裙摆”902的单条线，当往下移动时，它变得越来越宽。相位噪声曲线图900在确切的期望频率f₀的左侧和右侧上看起来像裙902。裙902的质量、高度和宽度决定了相位噪声如何影响系统或系统性能。所以，为了改善系统性能，尽可能减小相位噪声是可取的。

相位噪声是描述短期频率稳定性的另一个术语。由频率源生成的信号几乎不会“干净”。其频率永远不会绝对稳定在所需的值处。它具有作为频移的“相位噪声”，即小频率以不同速率与主频率的不同幅度移动。它以不同速率和幅度在中心设定频率f₀附近变化。在时域中，相位噪声可以被称为抖动。长期频率稳定性是中心频率随着时间或温度的漂移。

图10示出了在频域(频谱分析仪)中的示例性压控振荡器(VCO)的相位噪声曲线图1000，通过被锁定在PLL中得以补偿。

上线1004是在锁定在PLL之前的自由运行的VCO相位噪声，而下线1002是形状调整的VCO相位噪声。在PLL中，通过将VCO锁定到基准频率的原理来衰减VCO的相位噪声，数量与环路带宽有关。在环路带宽之外，VCO噪声与没有PLL的相位噪声几乎保持相同，而在环路带宽内，随着来自主载波的偏移频率降低，其越来越衰减。在非常高的频率上，即在环路带宽以上，锁定几乎没有效果，因为针对非常快速的改变或非常快速的干扰，鉴相器校正信号没有快速到抵达VCO的程度。但是，在环路带宽内或在低频率，VCO的补偿相位噪声远低于自由运行的VCO的补偿相位噪声。所有靠近频率f₀的中心的频率都易于进行检测和补偿。

图11示出了两个曲线图1100：(a)示例性PLL的相位噪声的模拟，以及(b)实际测量。

图11(a)示出了示例性PLL的相位噪声的模拟图。模拟图显示了示例性PLL的整体相位噪声，并包括了对相位噪声有贡献的所有组件的贡献。模拟图示出相位噪声的第一区域、第二区域和第三区域1102,1104和1106。非常接近载波的第一区域1102描绘了基本来自诸如温度控制晶体振荡器(TCXO，或任何其它基准时钟装置)之类的基准时钟的陡峭线。第一个区域描述了TCXO的噪声，乘以20logN，其中，N是输出频率与时钟频率之比。第二区域1104描绘了平坦的相位噪声，其基本上是数字鉴相器的本底噪声乘以20logN的相同比值。第三区域1106描绘了陡峭的线，该线是不受环路带宽和锁定现象影响的固有VCO相位噪声。虚线1108描绘环路带宽内的VCO“校正的”相位噪声。在平坦区域以下，补偿后的VCO相位噪声不影响整体结果，因为它是低于鉴相器的本底噪声乘以该比值的方式。图11(b)示出了示例性PLL的相位噪声的实际测量。可以清楚地看到两条曲线之间的相似性。

图12示出了闭环PLL的相位噪声曲线图1200，清楚地示出了环路带宽内的鉴相器乘法数20*LOG(N)的影响。相位噪声曲线图800示出载波频率f₀两侧的相位噪声，其中，左侧是右侧的镜像图像。载波f₀两侧的相位噪声看起来像是其通过带通滤波器。

如图所示，在两侧，环路带宽内的带内相位噪声的形状是平坦的，并且等于鉴相器和/或基准时钟噪声乘以20logN。在环路带宽的点处，相位噪声在再次下降之前升高。这是由于自由运行的VCO和鉴相器的相位噪声的组合所引起的3dB的增加。上直线1202描绘在N1处由鉴相器贡献的相位噪声，而下直线1204描绘在N2处由鉴相器贡献的相位噪声。可以看出，由于两个不同的“N”数，平坦区域的相位噪声是不同的。鉴相器在更高的N值处贡献更高的带内相位噪声。

因此，为了实现低相位噪声，重要的是：a)选择诸如具有尽可能最低固有相位噪声的基准时钟和鉴相器等组件，以及b)尽可能多地降低比值N。

图13示出了在来自载波的Δf偏移频率处的1Hz带宽中的相位噪声的测量项的曲线图1300。

相位噪声表达式通常以dBc为单位，即有关于载波c功率电平Ps的dB，换句话说，在1Hz的带宽内每Hz它与载波相比有多低。这基本上是用于相位噪声的术语，在载波的某个Δf处每Hz的dBc(dBc/Hz)。

作为测量方法的示例，假设ΔF为10KHz，则在频谱分析仪上在-70dBm的电平测量相位噪声功率电平Pss，并且在10dBm的电平测量载波功率电平Ps，因此，在来自载波的10KHz处的Ps 10dBm与PssB-70dBm之间的比值为80dB，因此，在10KHz处相位噪声从载波偏移并且是-80dBc/Hz。

对于许多系统，评估性能的重要参数不是在从载波偏移的单个频率处测量的相位噪声，而是从一个偏移频率到另一偏移频率的积分相位噪声。以下是定义积分相位噪声的四个不同方程和项：

S_y(f)＝S_nu(f)/f_osc

例如，第一个等式定义以dBc为单位的相位噪声。它可以由第二个方程转换成度(与学习调制方案有关)。根据进一步的等式，相位噪声也可以根据Hz和时域相位抖动秒来转换。

图14示出了实例性双环路PLL的一般框图1400。双环路设计的主要目标是为了减少数量N。

双环路PLL 1400包括被称为主PLL 1402的上PLL 1402和被称为基准PLL1404的下PLL 1404，TCXO 1406作为主时钟运行、将时钟信号F_c馈送到主PLL1402和基准PLL 1404两者。

基准PLL 1404包括第一鉴相器1414和以基准频率F_r运行的单频第一VCO1416。基准频率F_r被馈送到下变频混频器1412的第一输入端。

主PLL 1402包括第二鉴相器1408和生成输出频率范围F₁至F₂的第二VCO1410。输出频率范围F₁到F₂的样本被馈送到下变频混频器1412的第二输入端并与单个基准频率F_r混频。来自下变频混频器1412的输出处于低得多的频率(F₁到F₂)-F_r处。该降低的频率通过值N1的分频器1418反馈给第二鉴相器1408。

因此：a)没有下变频混频器1412：F₁到F₂＝NxF_c；b)具有下变频混频器1412：(F₁到F₂)-F_r＝N1xFc。结果，减少了N：N1/N＝((F₁到F₂)-F_r)/(F₁到F₂)。

N1数基本上作为分频数，分频器1418将其用于分频混频器1412的输出并馈送到第二鉴相器1408。当来自混频器1412输出所处的频率远低于原始频率范围F₁到F₂时，N1的值被设置为最小。

给出一个例子：a)假设F_c＝1MHz，b)假设F₁到F₂＝10000到11000MHz。那么N＝10000到11000。现在如果F_r＝9000MHz，则((F₁-F₂)-F_r)＝1000到2000MHz。那么N1＝1000到2000。因此，N的值从11000减少到2000。以dB为单位，它是15dB的比值。这意味着相位噪声降低了15dB的因数。

示例性双环路设计的缺点在于，在主PLL中很好地减少了数量N的同时，包含数字鉴相器/频率检测器的基准PLL成为对整个输出相位噪声有贡献的主要因素。

图15示出了示例采样PLL的一般框图1500。

采样PLL 1500包括TCXO 1502、梳状波发生器1504、采样鉴相器1506、环路滤波器1508和VCO 1510。采样PLL 1500不包括数字鉴相器/频率检测器和分频器。因此，不会生成可以相乘并影响系统性能的数字本底噪声。

TCXO 1502将时钟信号F_clock馈送到梳状波发生器1504。梳状波发生器1504是装置，该装置将在频率F_clock处的输入正弦波信号改变为与输入正弦波信号的频率相同的非常窄脉冲的输出信号。

从梳状波发生器1504输出的脉冲被用作到采样鉴相器1506的控制信号。采样鉴相器1506从VCO 1510接收频率F_out的RF信号，并且包括两个二极管，所述二极管充当开关以通过基于来自梳状波发生器1504的窄脉冲来打开和关闭该二极管而对RF信号进行采样。所生成的采样电压V_t被“保持”在电容器上，并被缓冲直到下一个采样周期。电压样本总是处于相同的电平处，因此由采样鉴相器1506生成DC电压V_t。环路滤波器1508清除并过滤DC电压V_t，并将其提供给VCO 1510以控制VCO频率F_out。F_out＝F_clock*N，其中，N是“梳状”谱中的第N个波谱谐波线。

图16示出了脉冲或“梳状波”发生器1504如何将信号波形从正弦波1602改变为窄脉冲1604。频率源1606生成频率F1和时间段T1的输入正弦波1602。

梳状波发生器1504将输入正弦波1602转变为具有相同时间段T1的一系列非常窄的脉冲1604，以及脉冲带宽作为时域中的t_p。例如，如果输入正弦波1602的频率是100MHz，则脉冲串发生器1504生成相同频率的一系列非常尖锐的窄脉冲1604。

图17示出了频域中的梳状波发生器1504的示例性输出1700。

在频域(频谱分析仪屏幕)中，梳状波发生器1504的输出1700看起来像“梳子”，即向上延伸到很高频率的一行线。从理论上讲，如果时钟脉冲的带宽是无穷小的，则这行线就会以无穷大的相等幅度出现。输出1700看起来像一系列线，该线之间的间隔与初始频率相同。在一个示例中，如果初始频率是1GHz，那么线的频谱间隔为1GHz。

图18示出了如第一实施例中所建议的超低相位噪声频率合成器的框图1800。

超低相位噪声频率合成器1800包括两个锁相环(PLL)。一个是主PLL1810，而另一个是采样PLL 1818。主PLL 1810包括高频低噪声数字直接合成器(DDS)1802，用于生成可变频率范围的至少一个时钟信号F_c2。高频低噪声DDS 1802通过从至少一个软件可控制指令和至少一个DDS时钟信号获取输入来生成可变频率范围的至少一个时钟信号F_c2。至少一个时钟信号F_c2的频率总是低于至少一个DDS时钟信号的频率。至少一个DDS时钟信号由第一固定分频器1814生成。高频低噪声DDS 1802将可变频率范围的至少一个生成的时钟信号F_c2朝向数字相位频率检测器1804转发。

数字相位频率检测器1804比较来自两个方向的两个信号，并生成至少一个信号。一个信号是由高频低噪声DDS 1802生成的可变频率范围的至少一个时钟信号F_c2。第二信号是由第二固定分频器1812生成的频率F_if/2的至少一个信号。数字相位频率检测器1804将这两个信号进行比较，并生成至少一个第一控制电压V _t1，并将其朝向着主压控振荡器(VCO)1806转发。主压控振荡器(VCO)1806根据接收到的至少一个第一控制电压V_t1生成至少一个频率F_out的输出信号。主PLL 1810还包括下变频混频器1816。

采样PLL 1818的主要作用是帮助主PLL 1810降低存在于至少一个输出信号F_out中的相位噪声。采样PLL 1818包括温度补偿晶体振荡器(TCXO)1824、采样鉴相器1822(包括梳状波发生器和采样鉴相器)和基准压控振荡器(VCO)1820，所述振荡器1824生成固定单频F_c1的至少一个第一时钟信号，所述采样鉴相器1822生成至少一个第二控制电压V_t2。

这里要注意的一个重要的事情是，与其他双环路设计不同，采样基准PLL1818使用采样鉴相器1822。采样PLL 1818不使用任何类型的数字设备，如数字相位频率检测器1804或者第一固定分频器N1 1814。同时，在采样PLL 1818中存在的温度补偿晶体振荡器(TCXO)1824也是生成非常低噪声的装置。由于这些原因，从采样PLL 1818到主PLL 1810的相位噪声贡献变得可以忽略不计。基准压控振荡器(VCO)1820生成至少一个基准信号F_r，并将其朝向下变频混频器1816转发。采样PLL 1818通过是各种频率合成器的一部分在所有相关通信和类似系统中起主要作用，也作为同一设备中的上/下转换过程的所有系统的独立频率源而起重要作用。

基于频率F_r的所接收的至少一个基准信号和频率F_out的至少一个输出信号的下变频混频器1816生成频率F_if的至少一个中间信号,并且将其朝向第二固定分频器1812转发。第二固定分频器1812通过将频率F_if的至少一个信号的输入除以预定因子来生成频率F_if/2的至少一个信号。第二固定分频器1812将频率F_if/2的所生成的至少一个信号向数字相位频率检测器1804转发。主VCO 1806将至少一个输出信号F_out转发到第三固定分频器1808，以生成至少一个最终输出信号F_outfinal。

重要的是要注意，分频器1812是可选的，并且主PLL可以在不分割F_if的情况下操作。

为了以示例解释上面公开的内容，假设TCXO 1824生成固定单频F_c1250MHz的至少一个第一时钟信号。采样鉴相器1822通过对固定单频F_c1250MHz的至少一个第一时钟信号进行采样来生成第二控制电压V_t2，并将固定单频F_c1 250MHz的至少一个第一时钟信号的采样值向基准压控振荡器(VCO)1820转发。基准压控振荡器(VCO)1820生成至少一个基准信号F_r，并将其朝向下变频混频器1816转发。在一个示例中，基准VCO 1820生成具有采样频率11.75GHz和12.75GHz的两个基准信号。

在该示例中，第一分频器1814将频率11.75GHz和12.75GHz的2个生成的基准信号除以预定义因子4，以生成至少一个DDS时钟信号。高频低噪声DDS 1802接收至少一个DDS时钟信号，并基于该至少一个软件可控指令生成0.525GHz到1GHz的可变频率范围的至少一个时钟信号F_c2。

在该示例中，主VCO 1806生成范围从9.8GHz到11.7GHz的频率F_out的至少一个输出信号。下变频混频器1816将范围从9.8GHz到11.7GHz的频率F_out的至少一个输出信号与在频率11.75GHz或12.75GHz的两个基准信号F_r混频，以生成具有从1.05GHz到2GHz的频率范围的至少一个中间信号F_if。由于至少一个时钟信号F_c2的范围从0.525GHz到1GHz，因此第二固定分频器1812被设置为将至少一个中间信号F_if除以预定因子2，以生成从0.525GHz到1GHz的频率F_if/2的至少一个信号。

第三固定分频器1808将范围从9.8GHz到11.7GHz的至少一个输出信号F_out除以预定因子2，以生成范围从4.9GHz到5.85GHz的至少一个最终输出信号F_outfinal。基本上从智能手机(Wi-Fi 5GHz频段)的标准设计中采用4.9GHz至5.8GHz的频率范围。为了更高输出频率9.8GHZ到11.7GHz而实现频率合成器1800的芯片设计，然后将至少一个输出信号F_out除以2以生成范围为4.9GHz-5.8GHz的至少一个最终输出信号F_outfinal是更容易且相对便宜的。

下变频混频器1816降低至少一个输出信号F_out的频率，以降低第二时钟信号与反馈信号的频率比。作为将至少一个输出信号F_out直接馈送到数字相位频率检测器1804之代替，将其向下混频以创建具有低得多的频率的至少一个信号并获得第二固定分频器1812的低得多的值。

由于存在于超低相位噪声频率合成器1800中的主相位噪声是由于存在于高频DDS1802中的噪声和第二固定分频器1812的乘积所致，因此第二固定分频器1812的值越低，在超低相位噪声频率合成器1800中生成的相位噪声就更少。因此，当第二固定分频器1812等于2时，DDS信号噪声被乘以数字2，这实现了非常超低的噪音。

频率比值的降低导致最终输出信号F_outfinal的相位噪声的降低。比较频率要低得多，因此在主PLL 1810内噪声被乘以的数量N要低得多。在一个示例中，与单个PLL设计相比，第二固定分频器的比例＝2将最终输出信号F_outfinal的相位噪声降低了20-40dB的因子，以实现具有更高数据传输速率的改进调制方案。例如，来自采用标准PLL合成器的载波的在100KHz的相位噪声Δf大约为-106dBc/Hz。利用所提出的频率合成器1800，来自载波的在100KHz的相位噪声Δf可以在-130dBc/Hz的范围内，导致24dB的显着改善。

如上所述，相位噪声的24dB的显着改善使得能够实现更复杂的调制方案。例如，代替当前的256QAM，如果相位噪声可以被降低大于20dB的一个因子，则可以允许4096QAM的调制方案。换句话说，在相同的带宽中，可以使用具有更高数据速率的调制方案，从而增加信道的效率。

转换到实际方面，超低相位噪声频率合成器1700可以节约10％的成本、延长10％的Wi-Fi系统的电池时间以及具备提高20-50％Wi-Fi数据速率的潜力，并且具有蜂窝电话和移动应用或任何其他无线通信系统的主要市场潜力，该潜力将由具有PA、LNA、Switch和其他相关技术的智能电话或其他集成电路设计者和制造商、模块制造商和供应商利用。

总而言之，在降低超低相位噪声频率合成器1800中的相位噪声方面所实现的显着改进是基于以下：a)使用双PLL方法来减少乘数N2，b)使用采样PLL1818作为基准PLL，使其噪声贡献和基准PLL相位噪声可忽略，c)使用DDS1802向主PLL 1810提供低噪声、高频输入，以及d)在主PLL 1810中使用高频数字相位频率检测器1804。

在该实施例中，超低相位噪声频率合成器1800以模块形式实现。在本实施例的另一种形式中，超低相位噪声频率合成器1800的这种设计不仅可以作为大模块的一部分来实现，而且可以作为独立的单独芯片来实现，该芯片可以成为收发器的前端模块的一部分。该合成器可以用先进技术来实现，例如但不限于像SiGe或GaAs。

另一个实际方面，超低相位噪声频率合成器1800在于它们可以用于去除由于数字预失真机制导致的非线性。超低相位噪声频率合成器1800与高线性混频器一起使用来向下转换该发射信号。建议作为解决方案的该机制不打算使用接收路径，因此旨在去除由该接收路径本身生成的所有非线性。这发生在前端模块内，该前端模块容纳具有用于信号采样的机构的功率放大器、超低相位噪声频率合成器1800、混频器、A/D转换器以及用于接收路径的LNA。这样，整个DPD数据提取作为功率放大器本身发生在同一部分内，最小的其他失真被添加到发射信号。附加的SOC现在可以被提供有数字数据，该数字数据包括发射信号的非线性和关于接收路径或者其他任何下变频的使用的、非常小的甚至可忽略的非线性部分。

图19示出了在第二实施例中提出的超低相位噪声频率合成器的框图1900。

低相位噪声频率合成器1900包括两个锁相环(PLL)。一个是主PLL 1912，而另一个是采样PLL 1918。在该实施例中，超低相位噪声频率合成器1900包括一个单独的TCXO(温度补偿晶体振荡器)1902，其向主PLL 1912和采样基准PLL 1918两者提供输入时钟信号。

主PLL 1912包括分数N合成器芯片1904、主压控振荡器(VCO)1910和下变频混频器1916。分数N合成器芯片1904包括高频数字鉴相器1906和软件可控可变分频器N 1908。

TCXO 1902将所生成的固定频率F_c的至少一个时钟信号朝向位于分数N合成器芯片1904内部的高频数字鉴相器1906转发。一方面，高频数字鉴相器1906接收固定频率F_c的至少一个时钟信号。另一方面，高频数字鉴相器1906接收由软件可控可变分频器N 1908生成的频率F_if/N的至少一个信号。高频数字鉴相器1906比较这两个信号、生成至少一个第一控制电压V_t1、然后将生成的至少一个第一控制电压V_t1朝向主VCO 1910转发。主VCO 1910从接收到的至少一个第一控制电压V_t1生成频率F_out的至少一个输出信号。

采样PLL 1918的主要作用是帮助主PLL 1912减少存在于至少一个输出信号F _out中的相位噪声。采样PLL 1918包括采样鉴相器1922和基准压控振荡器(VCO)1920。

这里要注意的一个重要的事情是采样鉴相器1922的应用。采样PLL 1918不使用任何类型的数字设备，如数字鉴相器1906或软件可控的可变分频器N1908。由于这些原因，从采样PLL 1918到主PLL 1912的相位噪声的贡献接近于可以忽略的程度。

采样鉴相器1922接收由TCXO 1902生成的固定频率F_c的相同的至少一个时钟信号、生成至少一个第二控制电压V_t2并将其朝向基准VCO 1920转发。基准VCO 1920至少生成一个基准信号F_r并且将其向下变频混频器1916转发。

基于频率为F_r的接收的至少一个基准信号和频率F_out的至少一个输出信号的下变频混频器1916生成频率F_if的至少一个中间信号，并将其朝向着位于分数N合成器芯片1904内的软件可控可变分频器N 1908转发。软件可控可变分频器N 1908通过将频率F_if的输入的至少一个中间信号除以N的至少一个可变值来生成频率F_if/N的至少一个信号。分数N合成器芯片1904通过执行适当的软件指令来改变N的值。软件可控可变分频器N 1908然后将所生成的频率F_if/N的至少一个信号朝向数字鉴相器1906转发。

主VCO 1910将至少一个输出信号F_out朝向第一固定分频器1914转发，并且通过将至少一个输出信号F_out除以预定义因子来生成至少一个最终输出信号F_outfinal。

为了以示例解释第二实施例，假设TCXO 1902生成固定频率F_c 100MHz的至少一个时钟信号，主PLL 1912和采样PLL 1918两者由单个TCXO 1902来供应。由于采样原理以及还因为本身是非常低噪声生成装置的输入时钟TCXO1902的存在，采样PLL 1918的相位噪声一般很低。

采样鉴相器1922基于固定频率F_c 100MHz的至少一个时钟信号生成第二控制电压V_t2，并且将第二控制电压V_t2朝向基准VCO 1920转发。基准VCO 1920生成至少一个基准信号F_r并将其朝向下变频混频器1916转发。在一个示例中，基准VCO 1920生成频率11.75GHz和12.75GHz的两个基准信号。

在该示例中，主VCO 1910生成范围从9.8GHz到11.7GHz的频率F_out的至少一个输出信号。下变频混频器1916将范围从9.8GHz到11.7GHz的频率F_out的至少一个输出信号与频率11.75GHz和12.75GHz的两个基准信号混频，以生成范围从1.05GHz到2GHz的频率F_if的至少一个中间信号。

基于固定频率F_c的至少一个时钟信号，分数N合成器芯片1804确定软件可控可变分频器N 1808的值，从而生成频率F_f＝F_if/N的至少一个反馈信号。

基本上从智能电话(Wi-Fi 5GHz频带)的标准设计中获取4.9GHz～5.8GHz的频率范围。对于较高的输出频率9.8GHZ到11.7GHz实现低相位噪声频率合成器1900的芯片设计，然后将输出频率除以2以获得4.9GHz-5.8GHz的范围的最终输出频率是更简单且相对便宜的。

下变频混频器1916降低输出信号F_out的频率，以降低第二时钟信号和反馈信号的频率比值。作为将输出频率F_out直接馈送到数字鉴相器1906之代替，将其向下混频以创建低得多的频率，并且因此N的值非常低。频率F_c的至少一个时钟信号与频率F_f的至少一个反馈信号之比值的降低导致最终输出信号F_outfinal的相位噪声的降低。反馈频率降低，使得在主PLL 1912内噪声被乘以的数量N也是降低。如果输出频率F_out在11GHz的范围内并且必须与100MHz的时钟进行比较，则11GHz和100MHz的比值N大约为100，但是如果输出频率F_out被下变频混频器1916向下混频到1GHz，则1GHz和100MHz的比值N可以仅为10而不是100，由此显着降低低相位噪声频率合成器1900的相位噪声。

低相位噪声频率合成器1900的相位噪声的改进基于以下：a)使用双PLL来减少乘法数N，b)使用采样PLL 1918作为基准PLL以使其噪声贡献可忽略不计，c)使用高频低噪声TCXO时钟1902来向主PLL 1912提供高频输入，d)在主PLL 1906中使用高频分数N合成器1914。

在该第二实施例中，超低相位噪声频率合成器1900以模块形式实现。在本实施例的另一种形式中，超低相位噪声频率合成器1900的这种设计不仅可以作为大模块的一部分来实现，而且可以作为独立的单独芯片来实现，该芯片可以成为收发器的前端模块的一部分。超低相位噪声频率合成器1900也可以用例如SiGe或GaAs的先进技术来实现。

图20示出了如在第三实施例中所建议的采样锁相环(PLL)系统的框图2000。

采样PLL系统2000包括温度补偿晶体振荡器(TCXO)2002、梳状波发生器2004、采样鉴相器2006、双向DC开关2008、环路滤波器2010、压控振荡器(VCO)2012和数字相位频率检测器2014。TCXO 2002被配置成生成频率F_c z的至少一个时钟信号，该时钟信号被施加到梳状波发生器2004和数字相位频率检测器2014两者。采样PLL系统2000包括两个PLL环路。一个是采样PLL环路2016，而另一个是数字PLL环路2018。

本实施例中的操作原理是：首先，双向DC开关2008用数字相位频率检测器2014保持关闭。由于这个原因，只有数字PLL环路2018保持工作，并且VCO 2012被锁定到由基准时钟TCXO 2002生成的频率F_c的至少一个时钟信号。数字相位频率检测器2014还生成至少一个锁定检测信号V_ld。

一旦VCO 2012被锁定到由基准时钟TCXO 2002生成的频率F_c的至少一个时钟信号，由数字相位频率检测器2014生成的至少一个锁定检测信号V_ld改变双向DC开关2008到采样PLL环路2016。由于这样，采样PLL环路2016被关闭，并且数字PLL环路2018被打开。由于VCO 2012已锁定在正确的频率，因此采样PLL环路2016将保持关闭。这里需要注意的一个重要的事情是,环路滤波器2010对于采样PLL环路2016和数字PLL环路2018是共用的。由于环路滤波器2010由多个电阻器和电容器组成，所述电阻器和电容器被充电到施加到VCO 2012的正确调谐电压V_t。当采样PLL环路2016闭合并且数字PLL环路2018打开时，存在于环路滤波器2010中的多个电阻器和电容器在该步骤中不改变它们的调谐电压。换句话说，数字PLL环路2018被用来以由TCXO 2002生成的精确正确频率来锁定VCO 2012，并且采样PLL环路2016被用来实现低相位噪声。

双向DC开关2008被配置成基于由数字相位频率检测器2014生成的锁定检测信号V_ld的状态在采样鉴相器2006和数字相位频率检测器2014之间切换。例如，双向DC开关2008被配置成当锁定检测信号V_ld低时被连接到数字相位频率检测器2014，并且被配置成当锁定检测信号V_ld高时被连接到采样鉴相器2006。

在第三实施例中，当锁定检测信号V_ld为低时，双向DC开关2008、环路滤波器2010、VCO 2012和数字相位频率检测器2014形成数字PLL环路2018。然而，当锁定检测信号V_ld为高时，梳状波发生器2004、采样鉴相器2006、双向DC开关2008、环路滤波器2010和VCO 2012形成采样PLL环路2016。

如所述，最初，当锁定检测信号V_ld由于解锁状态而为低时，双向DC开关2008连接到数字相位频率检测器2014。在数字PLL环路2018中，数字相位频率检测器2014基于频率F_c的至少一个时钟信号和频率F_r的至少一个输出信号的比较来生成第一DC输出信号V_td，环路滤波器2010过滤第一DC输出信号V_td并生成控制电压V_t，且VCO 2012根据控制电压V_t生成输出信号频率。在一个示例中，VCO 2012被配置成生成频率F_r为11.75或12.75GHz的输出信号中的任何一个，通过软件控制数字PLL环路2018来选择。

一旦数字PLL环路2018被锁定在输出频率F_r，锁定检测信号V_ld就变高，双向DC开关2008断开与数字相位频率检测器2014的连接并连接到采样相位鉴相器2006，形成采样PLL环路2016。

因此，一旦被锁定，来自数字相位频率检测器2014的锁定检测器信号V_ld控制双向DC开关2008切换到采样PLL 2016。环路滤波器2010包括多个电容器和电阻器，所述电容器和电阻器已经充电到VCO 2012的正确调谐电压V_t，并且由于多个电容器和电阻器上的电压不能以“跳变”变化，所以不会有任何瞬变，并且VCO 2012可以继续接收相同的控制电压V_td。采样PLL系统2000锁定在相同的频率，但现在通过采样相位机制。

在采样PLL环路2016中，梳状波发生器2004接收频率F_c的至少一个时钟信号，并生成至少一个梳状信号F_comb。至少一个梳状信号F_comb基本上是多个窄脉冲，它们在与由TCXO2002生成的至少一个时钟信号的频率相同的频率F_c处重复。在接收到至少一个梳状信号F_comb之后，采样鉴相器2006基于至少一个梳状信号F_comb生成第二DC输出信号V_ts。环路滤波器2010基于第二DC输出信号V_ts生成控制电压V_t，并且基于控制电压V_t，VCO 2012保持锁定在输出频率F_r。

在通过数字相位频率检测器2014执行锁定时，第一DC输出信号V_td变成等于第二DC输出信号V_ts。此外，环路滤波器2010对于采样PLL环路2016和数字PLL环路2018是共用的，以便在从数字PLL环路2018切换到采样PLL环路2016的同时保持相似的控制电压V_ts，反之亦然。

另一个特征是，如果采样PLL环路2010碰巧失去了与时钟信号相位的锁定，则仍然有效的锁定检测信号V_ld变低以将双向DC开关2008重新连接到数字相位频率检测器2014，以实现数字PLL环路2018到时钟信号的重新锁定。

在该实施例中，采样PLL系统2000以独立芯片形式实现，其中数字电路代替模拟功能。采样PLL系统2000也可以作为片上系统(SoC)上的块或者作为模块的一部分被实现。采样PLL系统2000也可以用在超低相位噪声频率合成器1800和2000中。

在该实施例中，当数字PLL环路2018被软件控制以锁定在正确的频率时，数字PLL环路2018总是锁定在正确频率。数字相位频率检测器2014始终能够从任何距离锁定，无论VCO 2012与基准时钟F_c最初距离多远。因此，在采样PLL系统2000中使用数字PLL环路2018克服了采样PLL环路2016不能锁定在锁定范围之外的问题。数字PLL环路2018用于将VCO2012锁定在正确频率，然后切换到采样PLL环路2016以实现低噪声。它还使系统能够使用宽带RF VCO 2012进行操作，并确保其锁定在正确的频率处。它消除了不可靠的搜索机制，并通过提供真正的锁定检测指示来确保在所有条件和温度条件下的锁定。数字相位频率检测器2014的存在使得能够在采样PLL环路2016中使用宽带VCO 2012，因为数字相位频率检测器2014能够以任何期望的频率锁定VCO2012。采样PLL系统2000比其他产品提供了显著改进，并且作为超低噪声合成器的最重要构件之一非常有用。

在采样PLL环路2016中，不存在数字本底噪声，并且基准时钟F_c确定整体相位噪声，因为这是通过20logN被转换成输出频率的唯一因素。

采样PLL系统2000的优点：a)它使得采样PLL 2016能够使用宽带RF VCO进行操作，并确保其锁定在正确频率，b)它消除了不可靠的搜索机制，并保证在所有偏移和温度条件下都能锁定，c)它提供了真正的锁定检测指示，d)采样PLL 2016的可靠改进的操作和性能，e)超低噪声，f)高可靠性，g)具有大大提高的性能，h)易于制造和使用，i)在宽带RF范围内可操作，和j)可以芯片形式实现。

图21示出了根据本发明第一实施例的由DDS芯片贡献的相位噪声模拟曲线图2100。

二维相位噪声模拟曲线图2100包括公开相位噪声(dBc/Hz)2102的纵坐标(纵轴)和公开频率(Hz)2104的横坐标(横轴)。相位噪声模拟曲线图2100公开了对应于四个输入频率的四相位噪声曲线图，所述四个输入频率是由单个DDS芯片生成的1396MHz 2106、696MHz2108、427MHz 2110和171MHz2112。

在以上图18中公开的本公开的第一实施例中，DDS 1802元件生成0.525GHz到1GHz的可变频率范围的至少一个时钟信号F_c2。将可在本公开的第一实施例中应用的0.525GHz到1GHz的这个可变频率范围与DDS相位噪声模拟曲线图2100相关联，变得明显的是，即使在最坏的情况下，在本公开的第一实施例中的DDS相位噪声贡献停留在1396MHz 2106和696MHz2108之间，其介于-112dBc/Hz和-110dBc/Hz之间，这仍然是可以相当程度地忽略不计的。

图22示出了根据本公开的第一实施例的由主PLL 1810贡献的相位噪声模拟曲线图2200。

二维相位噪声模拟曲线图2200包括公开相位噪声(dBc/Hz)2202的纵坐标(纵轴)和公开频率(Hz)2204的横坐标(横轴)。相位噪声模拟曲线图2200公开了如图18中本公开的第一实施例所公开的主PLL 1810所贡献的相位噪声。显而易见，相位噪声模拟图2200具有多个贡献者。在相位噪声模拟曲线图2200中两个最重要的相位噪声贡献者是图18中讨论的主VCO 1806和DDS 1802。

相位噪声曲线图2208是主VCO 1806在相位噪声模拟曲线图2200中的贡献。因为主VCO 1806属于主PLL 1810，主PLL 1810在相当程度上衰减来自主VCO 1806的相位噪声2208。该衰减在相位噪声模拟曲线图2200中是清晰可见的。

相位噪声模拟曲线图2200中的另一个主要贡献者是来自本公开的第一实施例中存在的DDS 1802的相位噪声。相位噪声曲线图2212是DDS 1802对主PLL 1810的贡献。相位噪声曲线图2212在相位噪声模拟曲线图2200中被命名为XTAL。该相位噪声曲线图2212是DDS 1802在主PLL 1810在1000MHz的输出频率的最差点处的贡献。

主PLL1810将生成9.8GHz-11.7GHz的输出频率的主VCO 1806朝向下变频混频器1816转发。下变频混频器1816将生成9.8GHz-11.7GHz的输出频率的进入的主VCO 1806与11.75GHz和12.75GHz的采样基准频率，并生成1.05GHz到2GHz的衰减中频。该衰减过程本身减小了来自主VCO 1806和DDS1802的相位噪声贡献。还可以注意到，鉴相器噪声底曲线图2214是可以忽略的。

图23示出了根据本公开的第一实施例的当TCXO时钟生成100MHz的输入频率时由基准采样PLL贡献的相位噪声模拟曲线图2300。

二维相位噪声模拟曲线图2300包括公开相位噪声(dBc/Hz)2302的纵坐标(纵轴)和公开频率(Hz)2304的横坐标(横轴)。相位噪声模拟曲线图2300公开了如图18中本公开的第一实施例所公开的基准采样PLL 1818所贡献的相位噪声。显而易见，相位噪声模拟图2300具有多个贡献者。相位噪声模拟曲线图2300中两个最重要的相位噪声贡献者是图18中所讨论的基准VCO 1820和TCXO 1824。

相位噪声曲线图2308是基准VCO 1820在相位噪声模拟曲线图2300中的贡献。基准采样PLL 1818在相当程度上衰减来自主VCO 1806的相位噪声曲线图2308。该衰减在相位噪声模拟曲线图2300中清晰可见。

相位噪声模拟曲线图2300中的另一主要贡献者是来自本公开的第一实施例中存在的TCXO 1824的相位噪声。相位噪声曲线图2310是TCXO 1824对基准采样PLL 1818的贡献。相位噪声曲线图2310在相位噪声模拟曲线图2300中被命名为XTAL。该相位噪声曲线图2310是当TCXO 1824生成100MHz的输入频率时TCXO 1824在基准采样PLL 1818中的贡献。

基准采样PLL 1818将11.75GHz和12.75GHz的生成的采样基准频率朝向下变频混频器1816转发。下变频混频器1816将生成的11.75GHz和12.75GHz的采样基准频率与9.8GHz-11.7GHz的输入频率混频，以生成1.05GHz到2GHz的衰减中频。这个衰减过程本身减少了来自基准VCO 1820和TCXO 1824的相位噪声贡献。

图24示出了根据本公开的第一实施例的当TCXO时钟生成250MHz的输入频率时由基准采样PLL贡献的相位噪声模拟曲线图2400。

二维相位噪声模拟曲线图2400包括公开相位噪声(dBc/Hz)2402的纵坐标(纵轴)和公开频率(Hz)2404的横坐标(横轴)。相位噪声模拟曲线图2400公开了如图18中本公开的第一实施例所公开的基准采样PLL 1818所贡献的相位噪声。显而易见，相位噪声模拟曲线图2400具有多个贡献者。相位噪声模拟曲线图2400中两个最重要的相位噪声贡献者是如在图18中所讨论的基准VCO1820和TCXO 1824。

相位噪声曲线图2408是基准VCO 1820在相位噪声模拟曲线图2400中的贡献。基准采样PLL 1818在相当程度上衰减来自主VCO 1806的相位噪声曲线图2408。该衰减在相位噪声模拟曲线图2400中清晰可见。

相位噪声模拟曲线图2400中的另一主要贡献者是来自本发明的第一实施例中存在的TCXO 1824的相位噪声。相位噪声曲线图2410是TCXO 1824对基准采样PLL 1818的贡献。相位噪声曲线图2410在相位噪声模拟曲线图2400中被命名为XTAL。该相位噪声曲线图2410是当TCXO 1824生成250MHz的输入频率时TCXO 1824在基准采样PLL 1818中的贡献。

基准采样PLL 1818将所生成的11.75GHz和12.75GHz的样本基准频率朝向下变频混频器1816转发。下变频混频器1816将11.75GHz和12.75GHz的所生成的样本基准频率与9.8GHz-11.7GHz的输入频率混频，以生成1.05GHz到2GHz的衰减中频。这个衰减过程本身减少了来自基准VCO 1820和TCXO1824的相位噪声贡献。

图25示出了根据本公开的第二实施例的由主PLL贡献的相位噪声模拟曲线图2500。

二维相位噪声模拟曲线图2500包括公开相位噪声(dBc/Hz)2502的纵坐标(纵轴)和公开频率(Hz)2504的横坐标(横轴)。相位噪声模拟曲线图2500公开了如图19中本公开的第二实施例所公开的主PLL 1912贡献的相位噪声。相位噪声模拟曲线图2500与上述图22，23和24的曲线图之间的主要区别在于，在本公开的第二实施例中不存在DDS。相位噪声在模拟曲线图2500中最重要的相位噪声贡献者是在图19中所讨论的TCXO 1902。

相位噪声曲线图2512是TCXO 1902对主PLL 1910的贡献。相位噪声曲线图2512在相位噪声模拟曲线图2500中被命名为XTAL。由于在本发明的第二实施例中没有任何DDS，鉴相器曲线图2510成为主要因素。

主PLL 1912将生成9.8GHz-11.7GHz的输出频率的主VCO 1910朝向下变频混频器1916转发。下变频混频器1916将生成9.8GHz-11.7GHz的输出频率的主VCO 1910输入与11.75GHz和12.75GHz的基准采样频率混频，并生成1.05GHz到2GHz的衰减中频。这个衰减过程本身减少了来自TCXO 1902的相位噪声贡献。

图26示出了根据本公开的第二实施例由具有生成100MHz的输入频率的TCXO时钟的基准采样PLL所贡献的相位噪声模拟曲线图2600。

二维相位噪声模拟曲线图2600包括公开相位噪声(dBc/Hz)2602的纵坐标(纵轴)和公开频率(Hz)2604的横坐标(横轴)。相位噪声模拟曲线图2600公开了如图19中本公开的第二实施例所公开的由基准采样PLL 1918所贡献的相位噪声。

相位噪声模拟曲线图2600中的主要贡献者是来自本公开的第二实施例中存在的TCXO 1902的相位噪声。相位噪声曲线图2610是TCXO 1902对基准采样PLL 1918的贡献。相位噪声曲线图2610在相位噪声模拟曲线图2600中被命名为XTAL。该相位噪声曲线图2610是当TCXO 1902生成100MHz的输入频率时TCXO 1902在基准采样PLL 1918中的贡献。

参考采样PLL 1918将所生成的11.75GHz和12.75GHz的采样参考频率朝向下转换混频器1816转发。下转换混频器1916将11.75GHz和12.75GHz的这个生成的采样参考频率与9.8GHz-11.7GHz的输入频率混频，以生成1.05GHz到2GHz的衰减中频。

图27示出了根据本公开第二实施例的由具有生成250MHz的输入频率的TCXO时钟的基准采样PLL所贡献的相位噪声模拟曲线图2700。

二维相位噪声模拟曲线图2700包括公开相位噪声(dBc/Hz)2602的纵坐标(纵轴)和公开频率(Hz)2604的横坐标(横轴)。相位噪声模拟曲线图2700公开了在图19中本公开的第二实施例所公开的由基准采样PLL 1918所贡献的相位噪声。

相位噪声模拟曲线图2700中的主要贡献者是来自本公开的第二实施例中存在的TCXO 1902的相位噪声。相位噪声曲线图2710是TCXO 1902对基准取样PLL 1918的贡献。相位噪声曲线图2710在相位噪声模拟曲线图2700中被命名为XTAL。该相位噪声曲线图2710是当TCXO 1902生成250MHz的输入频率时TCXO 1902在基准采样PLL 1918中的贡献。

基准采样PLL 1918将11.75GHz和12.75GHz的所生成的样本基准频率朝向下变频混频器1816转发。下变频混频器1916将11.75GHz和12.75GHz的这个所生成的样本基准频率与9.8GHz-11.7GHz的输入频率混频，以生成1.05GHz到2GHz的衰减中频。

图28示出了描绘根据本公开的第一实施例的操作方法的流程图2800。

在步骤2802处，基准采样PLL接收来自TCXO的时钟信号，生成采样频率以消除数字本底噪声，并将采样频率朝向下变频混频器转发。

在步骤2804处，主PLL从低噪声频率发生器DDS接收时钟信号，生成输出频率并将它们朝向下变频混频器转发。

在步骤2806处，作为主PLL的一部分的下变频混频器接收来自主PLL和基准采样PLL两者的频率，将它们混频以减少乘数N，以实现高数据速率、高调制方案和低相位偏差误差。

图29示出描绘根据本公开的第二实施例的操作方法的流程图2900。

在步骤2902处，基准采样PLL接收来自TCXO的时钟信号，生成样本频率以消除数字本底噪声，并将样本频率朝向下变频混频器转发。

在步骤2904处，主PLL接收来自相同的TCXO的时钟信号，生成输出频率并将它们朝向下变频混频器转发。

在步骤2906处，作为主PLL的一部分的下变频混频器接收来自主PLL和基准采样PLL两者的频率，将它们混频以减少乘数N，以实现高数据速率、高调制方案和低相位偏差误差。

图30示出描绘根据本公开第三实施例的操作方法的流程图3000。

在步骤3002处，TCXO生成从100MHz到250MHz的低噪声频率范围的时钟信号。

在步骤3004处，采样鉴相器接收时钟信号并消除数字本底噪声。

在步骤3006处，将数字PLL与采样PLL一起添加，以提高超低相位噪声频率合成器的性能和可靠性，从而实现高数据速率、高调制方案和低相位偏差误差。

虽然已经详细描述了本发明，但是在本发明的精神和范围内的修改对于本领域技术人员将是显而易见的。这样的修改也被认为是本公开的一部分。鉴于前面的讨论、本领域的相关知识以及上面结合背景讨论的参考或信息(均通过引用并入本文)，进一步的描述被认为是不必要的。此外，应该理解，本发明的各个方面和各个实施例的各部分均可以整体或部分地组合或互换。而且，本领域的普通技术人员将会理解，前面的描述仅仅是作为示例，并不意图限制本发明。

已经出于示例和描述的目的给出了本公开的前述讨论。这并不意图将本公开限制于本文公开的形式。在前述的具体实施方式中，例如，为了简化本公开的目的，本公开的各种特征在一个或多个实施例、配置或方面中被组合在一起。实施例、配置或方面的特征可以以除上面讨论的那些之外的替代实施例、配置或方面组合。本公开的该方法不应被解释为反映本公开需要比每个权利要求中明确记载的更多特征的意图。相反，如以下权利要求所反映的，创造性方面在于少于单个前述公开的实施例、配置或方面的所有特征。因此，以下权利要求由此被并入本具体实施方式中，其中每个权利要求其自身作为本公开的单独实施例。

而且，虽然本公开的描述已经包括对一个或多个实施例、配置或方面以及某些变型和修改的描述，但是其他变型、组合和修改也在本公开的范围内，例如在本领域技术人员的技能和知识范围内，在理解了本公开之后。旨在获得在允许的程度上包括替代实施例、配置或方面的权利，所述权利包括那些要求保护的替代的、可互换的和/或等效的结构、功能、范围或步骤的权利，无论这种替代的、可互换的和/活等效的结构、功能、范围或步骤是否在本文中公开，并且无意公开奉献任何可专利的主题。

Claims

1.一种系统，包括：

至少一个超低相位噪声频率合成器，其中,所述至少一个超低相位噪声频率合成器包括：

(i)至少一个定时装置，所述定时装置被配置成生成至少一个第一时钟频率的至少一个第一时钟信号；

(ii)至少一个采样锁相环(PLL)，其中，所述至少一个采样PLL包括：

(a)至少一个采样鉴相器，所述采样鉴相器被配置成接收所述至少一个第一时钟信号和单个基准频率，以生成至少一个第一模拟控制电压；和

(b)至少一个基准压控振荡器(VCO)，所述基准压控振荡器被配置成接收所述至少一个模拟控制电压，以生成所述单个基准频率；

(iii)至少一个第一固定分频器，所述第一固定分频器被配置成接收所述至少一个基准频率并且将所述至少一个基准频率除以第一预定义因子，以生成至少一个数字直接合成器(DDS)时钟信号；

(iv)至少一个高频DDS，其被配置成接收所述至少一个DDS时钟信号，并且生成至少一个第二时钟频率的至少一个第二时钟信号；和

(v)至少一个主锁相环(PLL)，其中，所述至少一个主PLL包括：

(a)至少一个高频数字鉴相器/频率检测器，其被配置成接收并比较所述至少一个第二时钟频率和至少一个反馈频率，以生成至少一个第二模拟控制电压和至少一个数字控制电压；

(b)至少一个主VCO，其被配置成接收所述至少一个第一模拟控制电压或所述至少一个第二模拟控制电压，并生成至少一个输出频率的至少一个输出信号，其中，所述至少一个数字控制电压控制：由所述至少一个主VCO接收所述至少一个第一模拟控制电压或所述至少一个第二模拟控制电压中的哪一个；

(c)至少一个下变频混频器，其被配置成混频所述至少一个输出频率和所述基准频率，以生成至少一个中频；和

(d)至少一个第二固定分频器，其被配置成接收所述至少一个中频并将其除以第二预定因子，以生成所述至少一个反馈频率。

2.根据权利要求1所述的系统，其中，所述至少一个超低相位噪声频率合成器还包括至少一个第三固定分频器，所述至少一个第三固定分频器被配置成接收由所述至少一个主PLL生成的所述至少一个输出信号并将其除以第三预定因子，以生成至少一个最终输出频率的至少一个最终输出信号。

3.根据权利要求2所述的系统，其中，所述至少一个最终输出频率在4.9GHz和5.85GHz之间，包括4.9GHz和5.85GHz。

4.根据权利要求2所述的系统，其中，所述第三预定因子是2。

5.根据权利要求1所述的系统，其中，所述至少一个定时装置包括温度补偿晶体振荡器(TCXO)。

6.如权利要求5所述的系统，其中，所述至少一个第一时钟频率在10MHz和250MHz之间，包括10MHz和250MHz。

7.根据权利要求1所述的系统，其中，所述单个基准频率是11.75GHz和12.75GHz中的一个。

8.根据权利要求1所述的系统，其中，所述第一预定因子是4。

9.根据权利要求1所述的系统，其中，所述至少第二时钟频率在0.525GHz和1GHz之间，包括0.525GHz和1GHz。

10.根据权利要求1所述的系统，其中，所述至少一个输出频率是9.8GHz和11.7GHz中的一个。

11.根据权利要求1所述的系统，其中，所述至少一个中频在1.05GHz和2GHz之间，包括1.05GHz和2GHz。

12.根据权利要求1所述的系统，其中，所述第二预定因子是2，并且所述至少一个反馈频率在0.525GHz到1GHz之间，包括0.525GHz和1GHz。

13.根据权利要求1所述的系统，其中，所述至少一个高频DDS是所述至少一个超低相位噪声频率合成器中的低相位噪声的源。

14.根据权利要求1所述的系统，其中，所述至少一个下变频混频器降低所述至少一个输出信号的所述至少一个输出频率，以减少所述至少一个第二时钟信号与所述至少一个反馈信号的频率的比值。

15.根据权利要求14所述的系统，其中，所述至少一个第二时钟信号和所述至少一个反馈信号的频率的比值的减小导致所述至少一个输出信号中存在的相位噪声的降低。

16.根据权利要求14所述的系统，其中，所述比值2将由所述至少一个超低相位噪声频率合成器输出的至少一个最终输出信号的相位噪声降低20dB的因子。

17.根据权利要求1所述的系统，其中，所述至少一个超低相位噪声频率合成器在发射器端处用于解析发射器输出信号中的数字预失真(DPD)杂质。

18.根据权利要求1所述的系统，其中，所述系统包括雷达通信系统、卫星通信系统、长期演进(LTE)通信系统和军事通信系统中的一个。

19.根据权利要求1所述的系统，其中，所述至少一个超低相位噪声频率合成器以独立芯片的形式实现。

20.根据权利要求1所述的系统，其中，所述至少一个超低相位噪声频率合成器将针对误差的相位偏差减小到小于0.04°。

21.一种系统，包括：

至少一个超低相位噪声频率合成器，其中，所述至少一个超低相位噪声频率合成器包括：

(i)至少一个定时装置，所述定时装置被配置成生成至少一个时钟频率的至少一个时钟信号；

(a)至少一个采样鉴相器，其被配置成接收所述至少一个时钟信号和单个基准频率，以生成至少一个第一模拟控制电压；和

(b)至少一个基准压控振荡器(VCO)，所述基准压控振荡器被配置成接收所述至少一个第一模拟控制电压或至少一个第二模拟控制电压，以生成所述单个基准频率，其中，至少一个数字控制电压控制：由所述至少一个基准VCO接收所述至少一个第一模拟控制电压或所述至少一个第二模拟控制电压中的哪一个；

(iii)至少一个主锁相环(PLL)，其中，所述至少一个主PLL包括：

(a)至少一个分数N合成器，其中，所述至少一个分数N合成器包括：

(1)至少一个高频数字鉴相器/频率检测器，其被配置成接收并比较所述至少一个时钟频率和至少一个反馈频率，以生成所述至少一个第二模拟控制电压和至少一个数字控制电压；和

(2)至少一个可变分频器，其被配置成将至少一个中间信号除以预定因子N，以生成所述至少一个反馈频率的至少一个反馈信号；

(b)至少一个主VCO，其被配置成接收至少一个第三模拟控制电压并且生成至少一个输出频率的至少一个输出信号；和

(c)至少一个下变频混频器，其被配置成混频所述至少一个输出频率和所述单个基准频率，以生成至少一个中频的所述至少一个中间信号。

22.根据权利要求21所述的系统，其中，所述至少一个超低相位噪声频率合成器还包括至少一个固定分频器，其被配置成接收由所述至少一个主PLL生成的所述至少一个输出信号并将其除以预定义因子，以生成至少一个最终输出频率的至少一个最终输出信号。

23.根据权利要求22所述的系统，其中，所述至少一个最终输出频率范围从4.9GHz到5.85GHz。

24.根据权利要求22所述的系统，其中，所述预定因子是2。

25.根据权利要求21所述的系统，其中，所述至少一个定时装置包括温度补偿晶体振荡器(TCXO)。

26.根据权利要求25所述的系统，其中，所述至少一个时钟频率在10MHz到250MHz之间，包括10MHz和250MHz。

27.根据权利要求25所述的系统，其中，所述温度补偿晶体振荡器(TCXO)运行作为低相位噪声频率输入，去往所述至少一个采样PLL和所述至少一个主PLL两者。

28.根据权利要求21所述的系统，其中，所述单个基准频率是11.75GHz和12.75GHz中的一个。

29.根据权利要求21所述的系统，其中，所述至少一个输出频率是9.8GHz和11.7GHz中的一个。

30.根据权利要求21所述的系统，其中，所述至少一个中频在1.05GHz和2GHz之间，包括1.05GHz和2GHz。

31.根据权利要求21所述的系统，其中，所述至少一个下变频混频器降低所述至少一个输出信号的所述至少一个输出频率，以减少所述至少一个时钟信号与所述至少一个反馈信号的频率的比值。

32.根据权利要求31所述的无线系统，其中，所述至少一个时钟信号和所述至少一个反馈信号的频率的比值的降低导致所述至少一个输出信号中存在的相位噪声的降低。

33.根据权利要求21所述的系统，其中，所述至少一个超低相位噪声频率合成器用于发射器端，以解析发射器输出信号中的数字预失真(DPD)杂质。

34.根据权利要求1所述的系统，其中，所述系统包括雷达通信系统、卫星通信系统、长期演进(LTE)通信系统和军事通信系统中的一个。

35.根据权利要求21所述的系统，其中，所述至少一个超低相位噪声频率合成器以独立芯片的形式实现。

36.根据权利要求21所述的系统，其中，所述至少一个超低相位噪声频率合成器在片上系统(SoC)内实现。

37.根据权利要求21所述的系统，其中，所述至少一个超低相位噪声频率合成器将针对误差的相位偏差减小到小于0.04°。

38.一种系统，包括：

采样锁相环(PLL)系统，其中，所述采样PLL系统包括：

(i)定时装置，所述定时装置被配置成以时钟频率生成时钟信号；

(ii)梳状波发生器，所述梳状波发生器与所述定时装置通信，所述梳状波发生器以所述时钟频率将所述时钟信号从正弦波转换成多个非常窄的脉冲；

(iii)采样鉴相器，所述采样鉴相器与所述梳状波发生器通信，所述采样鉴相器以所述至少一个时钟频率接收所述多个非常窄的脉冲并且生成第一模拟控制电压；

(iv)数字鉴相器/频率检测器，所述数字鉴相器/频率检测器与所述定时装置通信，所述数字鉴相器/频率检测器接收所述时钟信号，并生成第二模拟控制电压；

(v)双向DC开关，所述双向DC开关与数字鉴相器/频率检测器和所述采样鉴相器通信；

(vi)环路滤波器，所述环路滤波器与所述双向DC开关通信；和

(vii)压控振荡器(VCO)，所述压控振荡器(VCO)与所述至少一个环路滤波器通信，并且被配置成生成单个基准频率，

其中：

(a)所述数字鉴相器/频率检测器、所述双向DC开关、所述环路滤波器和所述VCO作为数字锁相环(PLL)工作，

(b)所述梳状波发生器、所述采样鉴相器、所述双向DC开关、所述环路滤波器和所述VCO作为采样PLL工作，

(c)所述数字鉴相器/频率检测器(1)基于所述时钟信号和所述单个基准频率的比较生成所述第二模拟控制电压，以及(2)生成作为或高或低的锁定检测信号的数字控制电压，当所述数字PLL使用所述时钟频率锁定时所述数字控制电压为高，而当所述数字PLL未使用所述时钟频率锁定时所述数字控制电压为低，

(d)所述双向DC开关接收来自所述数字鉴相器/频率检测器的所述数字控制电压，并基于所述数字控制电压在所述数字鉴相器/频率检测器和所述采样鉴相器之间切换，所述双向DC开关输出：(1)当所述数字控制电压低时，来自所述数字鉴相器/频率检测器的所述第二模拟控制电压，以及(2)当数字控制电压高时，输出来自所述采样鉴相器的所述第一模拟控制电压，

(e)所述环路滤波器通过接收和过滤以下各项而生成第三模拟控制电压：(1)当所述数字控制电压低时的所述第二模拟控制电压，以及(2)当所述数字控制电压高时的所述第二第一模拟控制电压，和

(f)所述VCO基于所述第三模拟控制电压生成所述单个基准频率，以使用所述时钟频率锁定所述数字PLL或所述采样PLL。

39.根据权利要求38所述的系统，其中，所述定时装置包含温度补偿晶体振荡器(TCXO)。

40.根据权利要求39所述的系统，其中，所述时钟频率在10MHz与250MHz之间，包括10MHz与250MHz。

41.根据权利要求38所述的系统，其中，所述单个基准频率为11.75GHz和12.75GHz中的一个。

42.根据权利要求38所述的系统，其中，所述数字鉴相器/频率检测器执行初始锁定，并且当所述数字PLL将所述VCO锁定到所述时钟频率时，所述采样PLL随后以所述时钟频率锁定，并且所述数字PLL解锁。

43.根据权利要求42所述的系统，其中，在所述数字鉴相器/频率检测器执行所述初始锁定期间，所述第一模拟控制电压保持等于所述第二模拟控制电压。

44.根据权利要求38所述的系统，其中，所述数字控制电压通过选择所述数字PLL、所述采样PLL或其组合来控制所述双向DC开关。

45.根据权利要求38所述的系统，其中，当所述采样PLL失去锁定条件时，所述数字控制电压变低以将所述双向DC开关连接到所述数字鉴相器/频率检测器，从而使用所述时钟信号使所述数字PLL能够重新锁定。

46.根据权利要求38所述的系统，其中，所述环路滤波器对于所述采样PLL和所述数字PLL两者是共用的，使得在从所述数字PLL切换到所述采样PLL期间维持相似的控制电压。

47.根据权利要求38所述的系统，其中，所述VCO是射频(RF)宽带或窄带装置。

48.根据权利要求38所述的系统，其中，所述环路滤波器是真正的积分器电路。

49.根据权利要求38所述的系统，其中，所述采样PLL按照带有数字电路的独立芯片形式来实现。

50.根据权利要求38所述的系统，其中，所述采样PLL作为模块、集成电路或其组合来实现。