CN102307048A - 一种基于Pico RRU的时钟及其实现方法 - Google Patents

Abstract

本发明公开了一种基于PicoRRU的时钟及其实现方法，该时钟包括：第一级锁相环，用于对第一参考时钟和第一反馈时钟进行鉴相，根据鉴相结果输出第一电压给VCXO；VCXO，用于利用第一电压调整本地电压，根据调整后电压产生第二本地时钟，将第二本地时钟输出给时钟BUFFER；时钟BUFFER，用于对第二本地时钟进行处理后得到第二参考时钟，将第二参考时钟输出给第二级锁相环；第二级锁相环，用于对第二参考时钟和第二反馈时钟进行鉴相，根据鉴相结果输出第二电压给电压转换电路；电压转换电路，用于对第二电压进行电压转换得到第三电压，将第三电压输出给VC-TCXO；VC-TCXO，用于利用第三电压调整本地电压，根据调整后的电压产生第四本地时钟。本发明实施例具有低功耗的优点。

Description

一种基于Pico RRU的时钟及其实现方法

技术领域

本发明涉及通信技术领域，尤其涉及一种基于Pico RRU的时钟及其实现方法。

背景技术

如图1所示，为当前宏RRU（Radio Remote Unit，射频拉远单元）的时钟设计示意图，在当前宏RRU的时钟设计时，可使用两级锁相环结构，如图1中的PLL0（Phase Locked Loop，锁相环）和PLL1，该PLL0为第一级锁相环，第一级锁相环用于抖动消除；该PLL1为第二级锁相环，该第二级锁相环用于频率转换和时钟分配。

如图2所示的当前宏RRU的时钟设计时第一级锁相环的功能框图，该第一级锁相环中集成了一个高性能整数N锁相环路和多个时钟输出分配模块。

如图3所示的当前宏RRU的时钟设计时第二级锁相环的功能框图，该第二级锁相环中集成了一个VCO（Voltage Controlled Oscillator，电压控制振荡器），一个高性能整数N锁相环路，一个部分集成的回路滤波器，以及多个时钟输出分配模块。

现有技术中，宏RRU的时钟设计方案中存在两级锁相环（如图2所示的第一级锁相环、以及图3所示的第二级锁相环），以两级锁相环为LMK02000和LMK03000为例，即使芯片所有输出均关闭，功耗也很大；而且第一级锁相环和第二级锁相环的集成度相对较高，并且各有8路输出。

在实现本发明的过程中，发明人发现现有技术中至少存在以下问题：

当需要部署Pico（微） RRU时，由于Pico RRU是一种小功率射频拉远单元，与宏RRU相比，Pico RRU具有低功耗的特点，而宏RRU的功耗较大，因此，Pico RRU的时钟设计不能直接使用宏RRU的时钟设计方式，现有技术中并没有合理的Pico RRU的时钟设计方式。

发明内容

本发明实施例提供一种基于Pico RRU的时钟及其实现方法，以设计具有低功耗的Pico RRU的时钟。

为了达到上述目的，本发明实施例提供一种基于微射频拉远单元Pico RRU的时钟，包括：

第一级锁相环，用于对第一参考时钟和第一反馈时钟进行鉴相，并根据鉴相结果输出第一电压给电压控制晶体振荡器VCXO；

VCXO，用于将第一本地时钟输出给时钟缓冲器BUFFER，并利用所述第一电压调整本地电压，根据调整后的电压产生第二本地时钟，将所述第二本地时钟输出给时钟BUFFER；

时钟BUFFER，用于对所述第一本地时钟进行处理后得到所述第一反馈时钟，将所述第一反馈时钟输出给所述第一级锁相环，并对所述第二本地时钟进行处理后得到第二参考时钟，将所述第二参考时钟输出给第二级锁相环；

第二级锁相环，用于对所述第二参考时钟和第二反馈时钟进行鉴相，并根据鉴相结果输出第二电压给电压转换电路；

电压转换电路，用于对所述第二电压进行电压转换得到第三电压，并将所述第三电压输出给电压控制－温补晶体振荡器VC-TCXO；

VC-TCXO，用于将第三本地时钟输出给射频RF收发器，并利用所述第三电压调整本地电压，根据调整后的电压产生第四本地时钟，将所述第四本地时钟输出给所述RF收发器；

RF收发器，用于对所述第三本地时钟进行处理后得到所述第二反馈时钟，并将所述第二反馈时钟输出给所述第二级锁相环。

本发明实施例提供一种微射频拉远单元Pico RRU时钟的实现方法，包括：

并串行转换器与串并行转换器SERDES输出第一参考时钟给第一级锁相环；

电压控制晶体振荡器VCXO将第一本地时钟输出给时钟缓冲器BUFFER，由所述时钟BUFFER对所述第一本地时钟进行处理后得到第一反馈时钟，并将所述第一反馈时钟输出给所述第一级锁相环；

所述第一级锁相环对所述第一参考时钟和所述第一反馈时钟进行鉴相，并根据鉴相结果输出第一电压给所述VCXO；

所述VCXO利用所述第一电压调整本地电压，根据调整后的电压产生第二本地时钟，并将所述第二本地时钟输出给所述时钟BUFFER；

所述时钟BUFFER对所述第二本地时钟进行处理后得到第二参考时钟，并将所述第二参考时钟输出给第二级锁相环；

电压控制－温补晶体振荡器VC-TCXO将第三本地时钟输出给射频RF收发器，由所述RF收发器对所述第三本地时钟进行处理后得到第二反馈时钟，并将所述第二反馈时钟输出给所述第二级锁相环；

所述第二级锁相环对所述第二参考时钟和所述第二反馈时钟进行鉴相，并根据鉴相结果输出第二电压给电压转换电路；

所述电压转换电路对所述第二电压进行电压转换得到第三电压，并将所述第三电压输出给所述VC-TCXO；

所述VC-TCXO利用所述第三电压调整本地电压，根据调整后的电压产生第四本地时钟，将所述第四本地时钟输出给所述RF收发器。

与现有技术相比，本发明至少具有以下优点：

与宏RRU的时钟实现相比，Pico RRU的时钟设计可使得功耗降低（如降低了0.4W），具有低功耗的优点；而且在RRU时钟设计中引入了VC-TCXO，第二级锁相环具有频率转换的功能、且具有抖动消除的功能。

附图说明

为了更清楚地说明本发明的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中宏RRU的时钟设计示意图；

图2是现有技术中第一级锁相环的功能框图；

图3是现有技术中第二级锁相环的功能框图；

图4是本发明实施例一中第一级锁相环和第二级锁相环的功能框图；

图5是本发明实施例一提供的基于Pico RRU的时钟结构图；

图6是本发明实施例二提供的Pico RRU时钟的实现方法流程图。

具体实施方式

下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

（1）SERDES （SERializer/DESerializer，并串行转换器与串并行转换器），用于对设备的输出（信号） 进行并串行（串行化）转换，对其输入（信号）进行串并行（解串）转换。SERDES技术需要被提供用于控制高数据速率串行信号所需的参考时钟，且基于SERDES的设计增加了带宽、减少了信号数量、减少布线冲突、降低开关噪声、更低的功耗等。

（2）VCXO（Voltage Controled X'tal Oscillator，电压控制晶体振荡器），是通过电压控制晶振的频率输出，即通过施加外部控制电压使振荡频率可变或是可以调制的石英晶体振荡器。

（3）PLL，为锁相回路或锁相环，用于振荡器中的反馈技术，当电子设备需要正常工作时，需外部的输入信号与内部的振荡信号同步，利用PLL可实现这个目的，即PLL可使得电路上的时钟和某一外部时钟的相位同步。

具体的，PLL是一种反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，由于PLL可以实现输出信号频率对输入信号频率的自动跟踪，因此PLL通常用于闭环跟踪电路。PLL在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。其中，PLL是通过比较外部信号的相位和VCXO的相位来实现同步的，在比较的过程中，PLL会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。

PLL可以由PD（Phase Detector，鉴相器）、LF（Loop Filter，环路滤波器）和VCO组成；鉴相器的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。

（4）AD（模数转换）/DA（数模转换），AD用于将模拟信号变成数字信号，便于数字设备处理；DA用于将数字信号转换为模拟信号与外部接口。

（5）FPGA（Field－Programmable Gate Array，现场可编程门阵列），该FPGA作为专用集成电路领域中的一种半定制电路，可解决定制电路的不足，且克服原有可编程器件门电路数有限的缺点。

（6）时钟BUFFER（缓冲器），用于对时钟进行分流处理，将一路时钟分流为多路时钟。

（7）VC-TCXO（Voltage Controlled-Temperature Compensated Crystal Oscillator，电压控制－温补晶体振荡器），VC-TCXO是温度补偿晶体振荡器（TCXO）和电压控制晶体振荡器（VCXO）的结合。

（8）RF（Radio Frequency，射频） TRANSCEIVER（收发器），RF收发器传输广泛地应用于车辆监控、遥控、遥测、小型无线网络、无线抄表、门禁系统、小区传呼等领域中。

实施例一

本发明实施例一提供一种基于Pico RRU的时钟，与当前宏RRU的时钟相比，为了降低功耗，可对Pico RRU的时钟结构进行调整。对于图2所示的第一级锁相环以及图3所示的第二级锁相环，本发明实施例中，可对第一级锁相环和第二级锁相环重新设计，取消第一级锁相环和第二级锁相环中的时钟BUFFER（图2和图3中所示的8路时钟BUFFER电路），并取消第二级锁相环中的VCO以及相应的回路滤波器，从而简化了电路设计。如图4所示，为本发明实施例中设计的针对Pico RRU的时钟的第一级锁相环和第二级锁相环的功能框图，该第一级锁相环和第二级锁相环采用相同的功能框图。

基于上述第一级锁相环和第二级锁相环，本发明实施例中提供一种基于Pico RRU的时钟，如图5所示，为本实施例中的时钟结构，该时钟结构可用在Pico RRU中，且该时钟结构中包括：SERDES 10、第一级锁相环（PLL0）11、第一环路滤波器12、VCXO 13、时钟BUFFER 14、第二级锁相环（PLL1）15、第二环路滤波器16、电压转换电路17、VC-TCXO 18、RF收发器19。

SERDES 10，用于输出第一参考时钟给第一级锁相环11。

实际应用中，SERDES 10可以从数据流中提取到时钟，该提取的时钟为恢复时钟；之后，SERDES 10可以将该恢复时钟作为第一参考时钟提供给第一级锁相环11。

第一级锁相环11，用于对第一参考时钟和第一反馈时钟进行鉴相，并根据鉴相结果输出第一电压给VCXO 13。

第一参考时钟的来源为SERDES 10；第一反馈时钟的来源为：VCXO 13将第一本地时钟（该第一本地时钟为VCXO 13自身产生的）输出给时钟BUFFER 14，时钟BUFFER 14对第一本地时钟进行处理（如分流处理）后得到第一反馈时钟（第一反馈时钟与第一本地时钟相比，频率可相同，相位会发生变化），并将第一反馈时钟输出给第一级锁相环11。

本发明实施例中，第一级锁相环11根据鉴相结果输出第一电压给VCXO 13的过程中，需要先将第一电压输出给第一环路滤波器12，并由第一环路滤波器12对第一电压进行处理，之后将处理后的电压输出给VCXO 13。

需要说明的是，第一级锁相环11对第一参考时钟和第一反馈时钟进行鉴相后，可根据鉴相结果调整VCXO 13压控端的电压，从而使得VCXO 13的本地时钟锁定到SERDES的恢复时钟（即第一参考时钟）。

第一环路滤波器12，用于在第一级锁相环11输出第一电压给VCXO 13的过程中，对第一电压进行处理，并将处理后的电压输出VCXO 13。

该第一环路滤波器12可为采用指定频率（如33Hz）窄带，且用于去抖动处理的环路滤波器。

VCXO 13，用于将第一本地时钟输出给时钟BUFFER 14；当通过第一级锁相环11输入了第一电压后，利用第一电压（实际应用中，如果设计有第一环路滤波器12，该第一电压还可以为第一环路滤波器12对第一电压进行处理后的电压）调整本地电压，并根据调整后的电压产生第二本地时钟，将第二本地时钟输出给时钟BUFFER 14。

本发明实施例中，基于第一级锁相环11的鉴相功能，在根据调整后的电压产生第二本地时钟时，第二本地时钟可锁定到第一参考时钟。

时钟BUFFER 14，用于对第一本地时钟进行处理后得到第一反馈时钟，将第一反馈时钟输出给第一级锁相环11；当通过VCXO 13输入了第二本地时钟后，对第二本地时钟进行处理（如分流处理）后得到第二参考时钟（第二参考时钟与第二本地时钟相比，频率可相同，相位会发生变化），并将第二参考时钟输出给第二级锁相环15。

此外，时钟BUFFER 14，还用于将第二参考时钟输出给模数转换AD/数模转换DA、和/或，现场可编程门阵列FPGA。

本发明实施例中，由于Pico RRU所需时钟路数有限，因此可以将时钟BUFFER从第一级锁相环中分离出来，并可以通过选择输出路数合适的时钟BUFFER进一步降低功耗。

第二级锁相环15，用于对第二参考时钟和第二反馈时钟进行鉴相，并根据鉴相结果输出第二电压给电压转换电路17。

第二参考时钟的来源为时钟BUFFER 14；第二反馈时钟的来源为：VC-TCXO 18将第三本地时钟（该第三本地时钟为VC-TCXO 18自身产生的）输出给射频RF收发器19，RF收发器19对第三本地时钟进行处理（RF收发器19中内置有时钟BUFFER，RF收发器19可通过该内置的时钟BUFFER对第三本地时钟进行分流处理）后得到第二反馈时钟（第二反馈时钟与第三本地时钟相比，频率可相同，相位会发生变化），并将第二反馈时钟输出给第二级锁相环15。

本发明实施例中，在第二级锁相环15根据鉴相结果输出第二电压给电压转换电路17的过程中，需要先将第二电压输出给第二环路滤波器16，并由第二环路滤波器16对第二电压进行处理，之后将处理后的电压输出给电压转换电路17。

需要说明的是，第二级锁相环15对第二参考时钟和第二反馈时钟进行鉴相后，可根据鉴相结果调整VC-TCXO 18压控端的电压，从而使得VC-TCXO 18的本地时钟锁定到第二参考时钟。

第二环路滤波器16，用于在第二级锁相环15输出第二电压给电压转换电路17的过程中，对第二电压进行处理，并将处理后的电压输出给电压转换电路17。

该第二环路滤波器16可为采用指定频率（如33Hz）窄带，且用于去抖动处理的环路滤波器。

电压转换电路17，用于对第二电压（实际应用中，如果设计有第二环路滤波器16，该第二电压还可以为第二环路滤波器16对第二电压进行处理后的电压）进行电压转换得到第三电压，并将第三电压输出给VC-TCXO 18。

本发明实施例中，由于向VC-TCXO 18压控端输入的电压需要有一定的取值范围，因此第二级锁相环15输出的电压不能直接控制VC-TCXO 18的压控端，需要进行电压转换设计，即设计电压转换电路17，以保证输入给VC-TCXO 18的电压满足VC-TCXO 18压控端输入电压的取值范围，继而使得VC-TCXO 18可以正常使用。

VC-TCXO 18，用于将第三本地时钟输出给射频RF收发器19，当通过电压转换电路17输入了第三电压后，利用第三电压（实际应用中，如果设计有第二环路滤波器16，该第三电压还可以为第二环路滤波器16对第三电压进行处理后的电压）调整本地电压，并根据调整后的电压产生第四本地时钟，将第四本地时钟输出给RF收发器19。

本发明实施例中，基于第二级锁相环15的鉴相功能，在根据调整后的电压产生第四本地时钟时，第四本地时钟可锁定到第二参考时钟。

需要说明的是，针对现有技术中VCO近端相噪不好的缺陷，本发明实施例中，可根据Pico RRU的RF收发器的指标要求，选择合适的指标要求的VC-TCXO作为第二级锁相环的本地时钟，以降低功耗（VC-TCXO的工作电流最大只有1.5mA）。

RF收发器19，用于对第三本地时钟进行处理后得到第二反馈时钟，并将第二反馈时钟输出给第二级锁相环15。

本发明实施例中，RF收发器19中内置有时钟BUFFER，RF收发器19可通过该内置的时钟BUFFER对第三本地时钟进行分流处理后得到第二反馈时钟，并将第二反馈时钟输出给第二级锁相环15。

实施例二

基于与上述时钟同样的发明构思，本发明实施例中还提供了一种Pico RRU时钟的实现方法，如图6所示，该方法包括以下步骤：

步骤601，SERDES输出第一参考时钟给第一级锁相环；VCXO将第一本地时钟输出给时钟BUFFER，由时钟BUFFER对第一本地时钟进行处理后得到第一反馈时钟，并将第一反馈时钟输出给第一级锁相环。

步骤602，第一级锁相环对第一参考时钟和第一反馈时钟进行鉴相，并根据鉴相结果输出第一电压给VCXO。

步骤603，VCXO利用第一电压调整本地电压，根据调整后的电压产生第二本地时钟，并将第二本地时钟输出给时钟BUFFER。

本发明实施例中，在根据调整后的电压产生第二本地时钟时，第二本地时钟锁定到第一参考时钟。

步骤604，时钟BUFFER对第二本地时钟进行处理后得到第二参考时钟，并将第二参考时钟输出给第二级锁相环。

此外，时钟BUFFER对第二本地时钟进行处理后得到第二参考时钟，之后：时钟BUFFER将第二参考时钟输出给AD/ DA、和/或，FPGA。

步骤605，VC-TCXO将第三本地时钟输出给射频RF收发器，由RF收发器对第三本地时钟进行处理后得到第二反馈时钟，并将第二反馈时钟输出给第二级锁相环。

步骤606，第二级锁相环对第二参考时钟和第二反馈时钟进行鉴相，并根据鉴相结果输出第二电压给电压转换电路。

步骤607，电压转换电路对第二电压进行电压转换得到第三电压，并将第三电压输出给VC-TCXO。

步骤608，VC-TCXO利用第三电压调整本地电压，根据调整后的电压产生第四本地时钟，将第四本地时钟输出给RF收发器。

本发明实施例中，在根据调整后的电压产生第四本地时钟时，第四本地时钟锁定到第二参考时钟。

本发明实施例中，第一级锁相环根据鉴相结果输出第一电压给VCXO，包括：第一级锁相环将第一电压输出给第一环路滤波器；第一环路滤波器对第一电压进行处理，并将处理后的电压输出给VCXO。

第二级锁相环根据鉴相结果输出第二电压给电压转换电路，包括：第二级锁相环将第二电压输出给第二环路滤波器；第二环路滤波器对第二电压进行处理，并将处理后的电压输出给电压转换电路。

上述过程中，环路滤波器为采用指定频率窄带，且用于去抖动处理的环路滤波器。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述的方法。

本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (15)

1.一种基于微射频拉远单元Pico RRU的时钟，其特征在于，包括：

第一级锁相环，用于对第一参考时钟和第一反馈时钟进行鉴相，并根据鉴相结果输出第一电压给电压控制晶体振荡器VCXO；

VCXO，用于将第一本地时钟输出给时钟缓冲器BUFFER，并利用所述第一电压调整本地电压，根据调整后的电压产生第二本地时钟，将所述第二本地时钟输出给时钟BUFFER；

时钟BUFFER，用于对所述第一本地时钟进行处理后得到所述第一反馈时钟，将所述第一反馈时钟输出给所述第一级锁相环，并对所述第二本地时钟进行处理后得到第二参考时钟，将所述第二参考时钟输出给第二级锁相环；

第二级锁相环，用于对所述第二参考时钟和第二反馈时钟进行鉴相，并根据鉴相结果输出第二电压给电压转换电路；

电压转换电路，用于对所述第二电压进行电压转换得到第三电压，并将所述第三电压输出给电压控制－温补晶体振荡器VC-TCXO；

VC-TCXO，用于将第三本地时钟输出给射频RF收发器，并利用所述第三电压调整本地电压，根据调整后的电压产生第四本地时钟，将所述第四本地时钟输出给所述RF收发器；

RF收发器，用于对所述第三本地时钟进行处理后得到所述第二反馈时钟，并将所述第二反馈时钟输出给所述第二级锁相环。

2.如权利要求1所述的时钟，其特征在于，还包括：

第一环路滤波器，用于在所述第一级锁相环输出所述第一电压给所述VCXO时，对所述第一电压进行处理，并将处理后的电压输出给所述VCXO。

3.如权利要求1所述的时钟，其特征在于，还包括：

第二环路滤波器，用于在所述第二级锁相环输出所述第二电压给所述电压转换电路时，对所述第二电压进行处理，并将处理后的电压输出给所述电压转换电路。

4.如权利要求2或3所述的时钟，其特征在于，环路滤波器为采用指定频率窄带，且用于去抖动处理的环路滤波器。

5.如权利要求1所述的时钟，其特征在于，还包括：

并串行转换器与串并行转换器SERDES，用于输出所述第一参考时钟给所述第一级锁相环。

6.如权利要求1所述的时钟，其特征在于，

所述时钟BUFFER，还用于将所述第二参考时钟输出给模数转换AD/数模转换DA、和/或，现场可编程门阵列FPGA。

7.如权利要求1-3任一项所述的时钟，其特征在于，

在根据调整后的电压产生第二本地时钟时，所述第二本地时钟锁定到所述第一参考时钟。

8.如权利要求1-3任一项所述的时钟，其特征在于，

在根据调整后的电压产生第四本地时钟时，所述第四本地时钟锁定到所述第二参考时钟。

9.一种微射频拉远单元Pico RRU时钟的实现方法，其特征在于，包括：

并串行转换器与串并行转换器SERDES输出第一参考时钟给第一级锁相环；

电压控制晶体振荡器VCXO将第一本地时钟输出给时钟缓冲器BUFFER，由所述时钟BUFFER对所述第一本地时钟进行处理后得到第一反馈时钟，并将所述第一反馈时钟输出给所述第一级锁相环；

所述第一级锁相环对所述第一参考时钟和所述第一反馈时钟进行鉴相，并根据鉴相结果输出第一电压给所述VCXO；

所述VCXO利用所述第一电压调整本地电压，根据调整后的电压产生第二本地时钟，并将所述第二本地时钟输出给所述时钟BUFFER；

所述时钟BUFFER对所述第二本地时钟进行处理后得到第二参考时钟，并将所述第二参考时钟输出给第二级锁相环；

电压控制－温补晶体振荡器VC-TCXO将第三本地时钟输出给射频RF收发器，由所述RF收发器对所述第三本地时钟进行处理后得到第二反馈时钟，并将所述第二反馈时钟输出给所述第二级锁相环；

所述第二级锁相环对所述第二参考时钟和所述第二反馈时钟进行鉴相，并根据鉴相结果输出第二电压给电压转换电路；

所述电压转换电路对所述第二电压进行电压转换得到第三电压，并将所述第三电压输出给所述VC-TCXO；

所述VC-TCXO利用所述第三电压调整本地电压，根据调整后的电压产生第四本地时钟，将所述第四本地时钟输出给所述RF收发器。

10.如权利要求9所述的方法，其特征在于，所述第一级锁相环根据鉴相结果输出第一电压给所述VCXO，包括：

所述第一级锁相环将所述第一电压输出给第一环路滤波器；

所述第一环路滤波器对所述第一电压进行处理，并将处理后的电压输出给所述VCXO。

11.如权利要求9所述的方法，其特征在于，所述第二级锁相环根据鉴相结果输出第二电压给电压转换电路，包括：

所述第二级锁相环将所述第二电压输出给第二环路滤波器；

所述第二环路滤波器对所述第二电压进行处理，并将处理后的电压输出给所述电压转换电路。

12.如权利要求10或11所述的方法，其特征在于，环路滤波器为采用指定频率窄带，且用于去抖动处理的环路滤波器。

13.如权利要求9所述的方法，其特征在于，所述时钟BUFFER对所述第二本地时钟进行处理后得到第二参考时钟，之后还包括：

所述时钟BUFFER将所述第二参考时钟输出给模数转换AD/数模转换DA、和/或，现场可编程门阵列FPGA。

14.如权利要求9-11任一项所述的方法，其特征在于，

在根据调整后的电压产生第二本地时钟时，所述第二本地时钟锁定到所述第一参考时钟。

15.如权利要求9-11任一项所述的方法，其特征在于，

在根据调整后的电压产生第四本地时钟时，所述第四本地时钟锁定到所述第二参考时钟。

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