KR20160101974A - 지연 고정 루프들을 이용한 로컬 오실레이터 신호 생성 - Google Patents
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Abstract
VCO 풀링에 비교적 영향을 덜 받을 수 있는 방식으로 복수의 위상-지연된 신호들을 생성할 수 있는 클록 생성 회로가 개시된다. 클록 생성 회로는 오실레이팅 신호를 생성하기 위한 회로, 오실레이팅 신호의 주파수의 1/(n+0.5)배와 동일한 주파수를 갖는 RF 신호를 생성하기 위한 주파수 분할기(n은 1 이상의 정수값이고 n+0.5은 비-정수 값임), 및 복수의 로컬 오실레이터 신호들을 생성하기 위한 DLL 회로를 포함할 수 있으며, 로컬 오실레이터 신호들은 서로에 관하여 위상-지연된다.
Description
[0001] 본 실시예는 일반적으로 오실레이터 신호들에 관한 것으로서, 보다 구체적으로는, 지연 고정 루프 회로들을 이용하여 로컬 오실레이터 신호들을 생성하는 것에 관한 것이다.
[0002] 라디오들에 대한 주파수 계획은 예를 들면, 전압 제어 오실레이터(VCO)의 출력 주파수들, 로컬 오실레이터(LO) 신호들의 주파수 및/또는 생성 방식, 라디오의 신호 경로들에서 하나 또는 그 초과의 중간 주파수(IF)의 값들 등을 포함하는 다양한 신호 주파수들의 선택 및 이용을 지칭한다. 직접-샘플링 수신기들은 수신된 신호의 하향-변환 없이 수신된 신호를 샘플링한다. 대조적으로, 직접-변환 수신기들은 동위상(I) 및 직교위상(Q) 신호들을 생성하고, 그 후 기저대역 주파수에서 I 및 Q 신호들을 샘플링하기 위해 수신된 신호를 (예를 들어, 라디오-주파수(RF)로부터 기저대역 주파수로) 하향-변환하도록 LO 신호들을 이용한다. 수신된 신호를 하향-변환하는 것은 (직접-샘플링 수신기들에 비교하면) 더 낮은-주파수 샘플링 클록을 허용하지만, I/Q 미스매치 및/또는 로컬 오실레이터 노이즈로부터 발생하는 신호 손상들을 유발한다.
[0003] VCO는 수신기에서의 하향-변환을 위해 그리고 연관된 전송기에서의 상향-변환을 위해 LO 신호들을 생성하는데 이용될 수 있다. VCO 주파수가 RF 주파수의 정수배이거나 또는 그와 동일한 경우, 직접-변환 트랜시버들은 VCO 풀링(pulling)을 하는 경향이 있을 수 있다. 따라서, VCO 풀링을 최소화하는 방식으로 LO 신호들을 생성하는 것이 또한 바람직할 것이다. 또한, VCO 풀링을 최소화하는 방식으로 LO 신호들의 다수의 위상들을 생성하는 것이 바람직할 수 있다.
[0004] 이 요약은 아래의 상세한 설명에서 추가로 설명되는 개념들의 선택을 단순화된 형태로 소개하도록 제공된다. 이 요약은 청구된 청구 대상의 주요 특징들 또는 필수 특징들을 식별하도록 의도되지 않고 또한 청구된 청구 대상의 범위를 제한하도록 의도되지 않는다.
[0005] VCO 풀링에 비교적 영향을 받지 않는 방식으로 복수의 위상-지연된 신호들을 생성할 수 있는 클록 생성 회로 및 동작 방법이 개시된다. 일부 실시예들에 대해, VCO 풀링은 오실레이팅 신호(oscillating signal)의 비-정수 프랙션(fraction)인 주파수를 갖는 로컬 오실레이터 기준 신호에 응답하여 지연-고정 루프(DLL) 회로를 이용하여 복수의 위상-지연된 로컬 오실레이터 신호들을 생성함으로써 최소화될 수 있다. 적어도 하나의 실시예들에 대해, 클록 생성 회로는, 전압-제어 오실레이터(VCO), 주파수 분할기 및 DLL 회로를 포함한다. VCO는 주파수를 갖는 오실레이팅 신호를 생성할 수 있다. VCO에 커플링되는 주파수 분할기는 오실레이팅 신호의 주파수의 1/(n+0.5)배와 동일한 주파수를 갖는 로컬 오실레이터 기준 신호를 생성할 수 있으며, 여기서 n은 1 이상의 정수값이고, n+0.5은 비-정수값이다. 로컬 오실레이터 기준 신호를 수신하기 위한 입력을 포함하는 DLL 회로는 복수의 로컬 오실레이터 신호 위상들을 제공하기 위한 복수의 출력들을 포함하며, 로컬 오실레이터 신호 위상들은 서로에 관하여 위상-지연된다. 예시적인 실시예에 대해, DLL 회로는 이전의 로컬 오실레이터 신호 위상에 관하여, 오실레이팅 신호의 주기의 1/4만큼 각각 위상-지연되는 4개의 로컬 오실레이터 신호 위상들을 생성할 수 있다.
[0006] 적어도 하나의 실시예에 대해, 주파수 분할기는 n의 값을 나타내는 제어 신호를 수신하기 위한 제어 단자를 포함할 수 있다. 이러한 방식으로, n의 값 및 이에 따라 오실레이팅 신호와 로컬 오실레이터 기준 신호 간의 주파수 관계(및 이에 따라 오실레이팅 신호와 로컬 오실레이터 신호 위상들 간의 주파수 관계)는 동적으로 변형될 수 있다.
[0007] 일부 실시예들에 대해, DLL 회로는 위상-및-주파수 검출기, 전하 펌프 및 지연 라인을 포함할 수 있다. 위상-및-주파수 검출기는 기준 신호 및 피드백 신호를 수신하기 위한 입력들을 포함할 수 있고 기준 신호와 피드백 신호 간의 위상 차이를 나타내는 제어 신호들을 생성할 수 있다. 전하 펌프는 위상-및-주파수 검출기에 커플링되며, 제어 신호들에 대한 응답으로 제어 전압을 생성할 수 있다. 로컬 오실레이터 기준 신호(또는 대안적으로 오실레이팅 신호)를 수신하기 위한 제 1 입력 및 제어 전압을 수신하기 위한 제 2 입력을 포함하는 지연 라인은 DLL 회로의 피드백 신호 및 기준 신호, 및 복수의 로컬 오실레이터 신호 위상들이 유도될 수 있는 복수의 DLL 출력 위상들을 생성할 수 있다. 적어도 하나의 실시예에 대해, 지연 라인은 DLL 회로의 피드백 신호 및 기준 신호를 각각 생성하기 위해 서로 별개의 제 1 및 제 2 신호 경로들을 포함할 수 있다. 또한, 지연 라인은 복수의 로컬 오실레이터 신호 위상들을 제공하는 복수의 직렬-연결되는 지연 엘리먼트들을 포함할 수 있다.
[0008] 본 실시예들은 예로서 도시되며, 첨부 도면들의 도해들에 의해 제한되도록 의도되지 않는다.
[0009] 도 1은 본 실시예들이 구현될 수 있는 직접 변환 전송기의 블록도이다.
[0010] 도 2a는 일부 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0011] 도 2b는 도 2a의 클록 생성 회로에 의해 생성된 4개의 로컬 오실레이터 신호 위상들의 예시적인 타이밍도를 도시한다.
[0012] 도 3a는 다른 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0013] 도 3b는 도 3a의 클록 생성 회로와 연관되는 로컬 오실레이터 기준 신호 및 VCO 신호의 상대적 위상들의 예시적인 타이밍도를 도시한다.
[0014] 도 4a는 또 다른 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0015] 도 4b는 도 4a의 클록 생성 회로와 연관되는 예시적인 주파수 범위들을 예시하는 표이다.
[0016] 도 5는 일부 실시예들에 따른 지연-고정 루프(DLL) 회로의 블록도를 도시한다.
[0017] 도 6은 일부 실시예들에 따른 예시적인 클록 생성 동작을 도시하는 예시적인 흐름도이다.
[0018] 도 7은 일부 실시예들에 따라 바람직한 듀티 사이클을 갖는 로컬 오실레이터 신호 위상들의 예시적인 생성을 예시하는 타이밍도이다.
[0019] 도 8a는 또 다른 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0020] 도 8b는 도 8a의 클록 생성 회로와 연관되는 로컬 오실레이터 신호 위상들 및 DLL 출력 신호 위상들의 예시적인 타이밍도를 도시한다.
[0021] 유사한 참조 번호들은 도면 도해 전반에 걸쳐 대응하는 부분들을 지칭한다.
[0010] 도 2a는 일부 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0011] 도 2b는 도 2a의 클록 생성 회로에 의해 생성된 4개의 로컬 오실레이터 신호 위상들의 예시적인 타이밍도를 도시한다.
[0012] 도 3a는 다른 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0013] 도 3b는 도 3a의 클록 생성 회로와 연관되는 로컬 오실레이터 기준 신호 및 VCO 신호의 상대적 위상들의 예시적인 타이밍도를 도시한다.
[0014] 도 4a는 또 다른 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0015] 도 4b는 도 4a의 클록 생성 회로와 연관되는 예시적인 주파수 범위들을 예시하는 표이다.
[0016] 도 5는 일부 실시예들에 따른 지연-고정 루프(DLL) 회로의 블록도를 도시한다.
[0017] 도 6은 일부 실시예들에 따른 예시적인 클록 생성 동작을 도시하는 예시적인 흐름도이다.
[0018] 도 7은 일부 실시예들에 따라 바람직한 듀티 사이클을 갖는 로컬 오실레이터 신호 위상들의 예시적인 생성을 예시하는 타이밍도이다.
[0019] 도 8a는 또 다른 실시예들에 따른 클록 생성 회로의 블록도를 도시한다.
[0020] 도 8b는 도 8a의 클록 생성 회로와 연관되는 로컬 오실레이터 신호 위상들 및 DLL 출력 신호 위상들의 예시적인 타이밍도를 도시한다.
[0021] 유사한 참조 번호들은 도면 도해 전반에 걸쳐 대응하는 부분들을 지칭한다.
[0022] 본 실시예들은 단지 단순함을 위해 예시적인 주파수 값들을 갖는 프로세싱 신호들의 맥락에서 아래에서 논의된다. 본 실시예들은 다양한 적합한 주파수들 및/또는 주파수 범위들의 신호들을 프로세싱하는데 그리고 임의의 적합한 인코딩 및/또는 변조 기술을 이용하여 신호들을 프로세싱하는데 동등하게 적용 가능하다는 것이 이해될 것이다.
[0023] 이하의 설명에서, 본 개시의 철저한 이해를 제공하도록 이러한 특정한 컴포넌트들, 회로들, 및 프로세스들의 예들과 같은 다수의 특정한 세부사항이 기술된다. 또한, 다음의 설명에서 그리고 설명을 목적으로, 특정한 명명법이 본 실시예의 철저한 이해를 제공하기 위해 기술된다. 그러나 이들 특정한 세부사항들이 본 실시예들을 실시하기 위해 필요로 되지 않을 수 있다는 것이 당업자에게 명백할 것이다. 다른 인스턴스들에서, 잘 알려진 회로들 및 디바이스들은 본 개시를 모호하게 하는 것을 방지하기 위해 블록도 형태로 도시된다. 본원에서 이용된 바와 같은 "커플링된"이란 용어는 직접 연결되거나 또는 하나 또는 그 초과의 개재 컴포넌트들 또는 회로들을 통해 연결된다는 것을 의미한다. 여기서 설명되는 다양한 버스들 상에서 제공된 신호들 중 임의의 것은 다른 신호들과 시간-멀티플렉싱되고 하나 또는 그 초과의 공통 버스들을 통해 제공될 수 있다. 또한, 회로 엘리먼트들 또는 소프트웨어 블록들 사이의 상호 연결은 버스들로서 또는 단일 신호 라인들로서 도시될 수 있다. 버스들 각각은 대안적으로 단일 신호 라인일 수 있고, 단일 신호 라인들 각각은 대안적으로 버스일 수 있고, 단일 라인 또는 버스는 컴포넌트들 간의 통신에 대한 다수의 물리적 또는 논리적 메커니즘 중 임의의 하나 또는 그 초과를 나타낼 수 있다. 본 실시예들은 여기서 설명되는 특정한 예들로 제한되는 것으로서 해석되어선 안 되고, 오히려, 첨부된 청구항들에 의해 정의된 모든 실시예들을 그들의 범위들 내에 포함하도록 해석된다.
[0024] 도 1은 종래의 직접 변환 전송기(100)의 블록도이다. 전송기(100)는 안테나(ANT), 기저대역 프로세서(110) 및 아날로그 프론트 엔드(AFE)(120)를 포함한다. AFE(120)는 I 신호 경로에 대한 디지털-투-아날로그 변환기(DAC)(121A), I 신호 경로에 대한 필터(122A), I 신호 경로에 대한 로컬 오실레이터(LO) 믹서(123A), Q 신호 경로에 대한 DAC(121B), Q 신호 경로에 대한 필터(122B), Q 신호 경로에 대한 LO 믹서(123B), 결합기(124), 및 선형 전력 증폭기(PA)(125)를 포함한다. 제 1 LO 믹서(123A)는 I 신호와 동위상 로컬 오실레이터 신호들(LO(I) 및 
)을 믹싱함으로써 기저대역으로부터 캐리어 주파수로 I 신호를 직접 상향-변환하고, 제 2 LO 믹서(123B)는 Q 신호와 직교위상 로컬 오실레이터 신호들(LO(Q) 및 
)을 믹싱함으로써 기저대역으로부터 캐리어 주파수로 Q 신호를 직접 상향-변환하며, 여기서 로컬 오실레이터 신호들의 주파수는 캐리어 주파수이다. 2개의 동위상 로컬 오실레이터 신호들(LO(I) 및 
)은 서로에 대해 180도 만큼 위상 지연될 수 있고 I 경로에 대한 차동 LO 시그널링을 제공하며; 유사하게, 2개의 직교위상 로컬 오실레이터 신호들(LO(Q) 및 
)은 서로에 대해 180도 만큼 위상 지연될 수 있고 Q 경로에 대한 차동 LO 시그널링을 제공한다. 일부 실시예들에서, 믹서들(123A-123B)은 차동 I 및 Q 신호들을 각각 상향-변환할 수 있다. 결합기(124)는 상향-변환된 I 및 Q 신호들을 결합하고, PA(125)는 TX로서 안테나(ANT)를 통한 전송을 위해 결합된 I/Q 신호들을 증폭한다.
[0025] 도 2a는 4개의 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성하는 클록 생성 회로(200)의 블록도를 도시하며, 이 로컬 오실레이터 신호 위상들은 결국, 기저대역으로부터 RF로 I 및 Q 신호들을 상향-변환하기 위해 도 1의 전송기(100)의 상향-변환 믹서들에 의해, 또는 유사하게, RF 신호를 기저대역 I 및 Q 신호들로 하향-변환하기 위해 (단순함을 위해 도시되지 않은) 수신기의 하향-변환 믹서들에 의해 이용될 수 있다. 클록 생성 회로(200)는 지연-고정 루프(DLL) 회로(220)에 커플링되는 VCO(210)를 포함한다. 임의의 적합한 VCO 또는 다른 적합한 오실레이터 회로일 수 있는 VCO(210)는 RF 주파수와 동일한 주파수(fVCO)(즉, fVCO =fRF)의 오실레이팅 신호(VCO)를 생성한다. DLL 회로(220)는 오실레이팅 신호에 응답하여 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성하는 (단순함을 위해 도 2a에서 도시되지 않은) 지연 라인 및 복수의 지연 탭들을 포함한다. 도 2b의 타이밍도(250)에서 도시된 바와 같이, 4개의 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)은 예를 들어, 서로 상대적으로 스태거(stagger)되어서, LO(I) 신호 위상은 
신호 위상을 생성하도록 VCO 주기의 1/2 만큼 지연되고, LO(Q) 신호 위상은 
신호 위상을 생성하도록 VCO 주기의 1/2 만큼 지연된다. LO(I) 및 LO(Q) 신호 위상들은 VCO 주기의 1/4(예를 들어, 90도)만큼 서로에 관하여 위상 지연되고, 
, 및 
신호 위상들은 VCO 주기의 1/4(예를 들어, 90도)만큼 서로에 관하여 위상 지연된다는 것에 주의한다. 클록 생성 회로(200)는, (예를 들어, fVCO가 RF 주파수와 동일하기 때문에) VCO 풀링에 민감할지라도, 전송기(100)가 비교적 낮은 전송 출력 전력 레벨들에서 동작할 때, 전송기(100) 또는 수신기에서 이용을 위해 적용 가능할 수 있다. 도 2a의 실시예는 VCO(210)와 DLL 회로(220) 간에 (단순함을 위해 도시되지 않은) 정수 주파수 분할기를 제공함으로써 VCO(210)가 RF 주파수의 n배로 오실레이팅하도록 허용함으로써 일반화되며, 여기서 n은 정수이다. 정수 주파수 분할기는 정수 n에 의해 VCO 주파수(fVCO)를 분할하고, DLL 회로(220)에 대한 기준 신호로서 (예를 들어, RF 주파수와 동일한 주파수를 갖는) 주파수 분할 신호를 제공할 수 있다.
[0026] 도 3a는 본 실시예들에 따라, 전송기에서 이용될 때 (예를 들어, 도 2a의 클록 생성 회로(200)와 비교하면) VCO 풀링을 감소시키는 방식으로 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성할 수 있는 클록 생성 회로(300)를 도시한다. 클록 생성 회로(300)는 VCO(310), 1.5-분할 회로(315), 및 DLL 회로(320)를 포함한다. VCO(310)는 DLL 회로(320)에 커플링되는 1.5-분할 회로(315)에 커플링된다. 임의의 적합한 VCO 또는 다른 적합한 오실레이터 회로일 수 있는 VCO(310)는 RF 주파수의 1.5배와 동일한 주파수(fVCO)(즉, fVCO=1.5*fRF)의 오실레이팅 신호(VCO)를 생성한다. 1.5-분할 회로(315)는 주파수(fLO_REF)의 로컬 오실레이터 기준 신호(LO_REF)를 생성하도록 계수 N=1.5로 VCO 신호를 분할한다. 따라서, 오실레이팅 신호의 주파수(fVCO)가 LO 기준 신호(LO_REF)의 주파수(fLO _REF)의 1.5 배이고 로컬 오실레이터 기준 신호 주파수(fLO _REF)는 fRF의 RF 주파수와 동일하다. DLL 회로(320)는 로컬 오실레이터 기준 신호에 응답하여 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성하는 (단순함을 위해 도 3a에서 도시되지 않은) 지연 라인 및 복수의 지연 탭들을 포함한다. 4개의 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)은 (예를 들어, 도 2b의 타이밍도(250)에서 도시된 바와 같이) 예를 들어, 서로 상대적으로 스태거되어서, LO(I) 신호 위상은 
신호 위상을 생성하도록 VCO 주기의 1/2 만큼 지연되고, LO(Q) 신호 위상은 
신호 위상을 생성하도록 VCO 주기의 1/2 만큼 지연된다.
[0027] 도 3b 주파수(fVCO)의 VCO 신호 및 주파수(fLO _REF)의 로컬 오실레이터 기준 신호(LO_REF)의 파형들을 도시하는 타이밍도(350)이다. 도 3a의 예시적인 실시예들에 대하여 위에서 언급된 바와 같이, VCO 신호의 주파수(fVCO)는 LO 기준 신호의 주파수(fLO _REF)의 1.5 배와 동일하고, 이에 따라 LO 기준 신호의 주기는 VCO 신호의 주기의 1.5 배와 동일하다. VCO 신호의 주파수(fVCO)가 LO 기준 신호의 주파수(fLO_REF)의 비-정수 배(즉, N=1.5)이기 때문에, 클록 생성 회로(300)는 (예를 들어, 도 2a의 클록 생성 회로(200)와 비교하면) VCO 풀링에 덜 민감하다. 계수 N=1.5에 의해 VCO 신호를 정확하게 분할하기 위한 1.5-분할 회로(315)에 대해, 1.5-분할 회로(315)는 (예를 들어, 도 3b에서 도시된 바와 같이) VCO 신호의 상승 및 하강 에지들을 교번시킴으로써 트리거될 것이란 점에 주의한다. 그러나 VCO 신호의 교번하는 상승 및 하강 에지들을 통해 1.5-분할 회로(315)를 트리거하는 것은, VCO 신호의 듀티 사이클이 50%가 아닌 경우, 0.5*fRF, 1.5*fRF, 2.5fRF 등과 동일한 주파수에서 스퍼(spur)들을 바람직하지 않게 생성할 수 있다.
[0028] 도 3a의 실시예는 예를 들면, 도 4a에서 도시된 바와 같이 (n+0.5)-분할 회로로 1.5-분할 회로(315)를 대체함으로써 일반화될 수 있다. 구체적으로, 도 4a는 VCO(410), (n+0.5)-분할 회로(415) 및 DLL 회로(420)를 포함하는 클록 생성 회로(400)를 도시한다. VCO(410)는 DLL 회로(420)에 커플링되는 (n+0.5)-분할 회로(415)에 커플링된다. 임의의 적합한 VCO 또는 다른 적합한 회로일 수 있는 VCO(410)는, 로컬 오실레이터 기준 신호(LO_REF)의 주파수(fLO _REF)의 (n+0.5) 배와 동일한 주파수(fVCO)(즉, fVCO=(n+0.5)*fLO _REF))를 갖는 오실레이팅 신호(VCO)를 생성한다. (n+0.5)-분할 회로(415)는 로컬 오실레이터 기준 신호(LO_REF)를 생성하도록 n+0.5와 동일한 계수로 VCO 신호를 분할한다. DLL 회로(420)는 로컬 오실레이터 기준 신호(LO_REF)에 응답하여 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성하는 (단순함을 위해 도 4a에서 도시되지 않은) 지연 라인 및 복수의 지연 탭들을 포함한다. 4개의 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)은 (예를 들어, 도 2b의 타이밍도(250)에서 도시된 바와 같이) 예를 들어, 서로 상대적으로 스태거되어서, LO(I) 신호 위상은 
신호 위상을 생성하도록 VCO 주기의 1/2 만큼 지연되고, LO(Q) 신호 위상은 
신호 위상을 생성하도록 VCO 주기의 1/2 만큼 지연된다.
[0029] 도 4a의 예시적인 실시예에 대해, n의 값은 프로그래밍 가능하고 (n+0.5)-분할 회로(415)에 제어 신호(CTRL)로서 제공될 수 있는 정수이다. VCO 신호의 주파수(fVCO) 및 로컬 오실레이터 기준 신호(LO_REF)의 주파수(fLO _REF) 간의 비-정수 관계로 인해, 클록 생성 회로(400)는 (예를 들어, 도 2a의 클록 생성 회로(20)에 비교하면) VCO 풀링에 덜 민감하다. n의 값은 프로그래밍 가능(그리고 예를 들어, (n+0.5)-분할 회로(415)에 제공되는 제어 신호의 값을 변형함으로써 동적으로 조절될 수 있음)하기 때문에, 클록 생성 회로(400)는 (예를 들어, 도 2a의 클록 생성 회로(200)에 비교하면) 비교적 작은 VCO 튜닝 범위로 비교적 큰 RF 주파수 범위를 달성할 수 있다. 예를 들어, 도 4b는 3400MHz 내지 4200MHz의 VCO 튜닝 범위와 연관되는 클록 생성 회로(400)의 예시적인 RF 주파수 범위들을 도시하는 표(450)를 도시한다. 도 4b에서 도시된 바와 같이, 클록 생성 회로(400)는 21.1% VCO 튜닝 범위로, 400MHz 내지 933MHz(~ 80%)의 RF의 주파수 범위를 커버할 수 있다.
[0030] 도 5는 위에서 설명된 DLL 회로들(220, 320, 및/또는 420)의 일 실시예일 수 있는 DLL 회로(500)를 도시한다. DLL 회로(500)는 위상-및-주파수 검출기(PFD)(502), 전하 펌프(504), 루프 필터(506) 및 전압-제어 지연 라인(510)을 포함한다. PFD(502)는 그의 입력들에서, 기준 신호(REF) 및 피드백 신호(FB)를 수신한다. PFD(502)는 업(UP) 및 다운(DN) 제어 신호들을 생성하도록 FB 신호의 위상을 REF 신호의 위상과 비교한다. 전하 펌프(504)는 2개의 신호들(FB 및 REF) 간의 위상 차이에 비례하는 전하(QC)를 생성하기 위해 UP 및 DN 제어 신호를 사용한다. 전하 펌프(504)에 의해 생성된 전하는 필터(506)에 의해 필터링(예컨대, 적분)되고, 제어 전압(VC)으로서 지연 라인(510)의 제어 단자에 제공된다.
[0031] 일부 실시예들에 대해, 도 5의 DLL 회로는, 로컬 오실레이터 기준 신호(LO_REF)의 각각의 모든(every) 주기에 대해 기준(REF) 신호 및 피드백(FB) 신호의 위상들의 하나의 비교를 수행할 수 있다. 로컬 오실레이터 기준 신호의 주파수(fLO_REF)가 상대적으로 높은 경우(예를 들어, 임의의 특정된 임계 주파수보다 큼), 위상-및-주파수 검출기(502) 및 전하 펌프(504)는 이 상대적으로 높은 주파수에서 동작하는 것이 가능하지 않을 수 있다. 이 경우에, 위상-및-주파수 검출기(502)는 로컬 오실레이터 기준 신호의 매 M(여기서 M은 정수임) 주기들 마다 한 번씩만 기준 신호 및 피드백 신호를 비교하도록 구성될 수 있으며, 이에 따라, M의 배수로 위상-및-주파수 검출기(502) 및 전하 펌프(504)의 동작의 주파수를 감소시킨다.
[0032] 지연 라인(510)은 로컬 오실레이터 기준 신호(LO_REF)를 수신하기 위한 입력 단자, REF 신호를 제공하기 위한 제 1 출력 단자, 및 FB 신호를 제공하기 위한 제 2 출력 단자를 포함한다. 또한, 지연 라인(510)은 버퍼 회로들(511-512)의 제 1 세트, 버퍼 회로들(521-522)의 제 2 세트 및, 4개의 직렬-연결된 지연 엘리먼트들(531-534)을 포함한다. 지연 라인(510)의 제 1 출력 단자와 입력 단자 사이에 커플링되는 제 1 버퍼 회로들(511-512)은 로컬 오실레이터 기준 신호(LO_REF)에 기초하여 REF 신호를 생성하는 제 1 신호 경로를 형성한다. 일부 실시예들에 대해, 제 1 버퍼 회로들(511-512)은 REF 신호를 생성하도록 LO 기준 신호(LO_REF)를 버퍼링(예를 들어, 그의 드라이브 강도를 증가)할 수 있다.
[0033] 지연 라인(510)의 제 2 출력 단자와 입력 단자 사이에 커플링되는 제 2 버퍼 회로들(521-522) 및 지연 엘리먼트들(531-534)은 로컬 오실레이터 기준 신호(LO_REF)에 기초하여 FB 신호를 생성하는 제 2 신호 경로를 형성한다. 버퍼 회로(521)는 입력 단자와 직렬-연결되는 지연 엘리먼트들(531-534) 간에 커플링되고, 버퍼 회로(522)는 직렬-연결되는 지연 엘리먼트들(531-534)과 제 2 출력 단자 간에 커플링된다. 버퍼 회로(521)는 지연 엘리먼트(531-534)에 의한 프로세싱 이전에 LO 기준 신호(LO_REF)를 버퍼링(예를 들어, 그의 드라이브 강도를 증가)할 수 있고, 버퍼 회로(522)는 FB 신호를 버퍼링(예를 들어, 그의 드라이브 강도를 증가)할 수 있다. 일부 실시예들에 대해, 버퍼 회로(521)는 버퍼 회로(511)와 연관된 임의의 전파 지연을 매칭(또는 그렇지 않으면 오프셋)하고 버퍼 회로(522)는 버퍼 회로(512)와 연관된 임의의 전파 지연을 매칭(또는 그렇지 않으면 오프셋)할 수 있다. 다른 실시예들에 대해, 버퍼 회로들(511-512) 및/또는 버퍼 회로들(521-522)은 생략될 수 있다.
[0034] 직렬-연결되는 지연 엘리먼트들(531-534)은 로컬 오실레이터 신호 위상들 중 4개의 위상들(LO(I), LO(Q), 
, 및 
)이 생성될 수 있는 4개의 대응하는 지연 탭들(T1-T4)을 제공한다. 위에서 언급된 바와 같이, 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)은 도 1의 전송기(100)의 믹서들(123A 및 123B)(또는 유사하게, 수신기의 하향-변환 믹서들)에 제공될 수 있다. 보다 구체적으로, 지연 엘리먼트들(531-534)은 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 각각 생성하기 위해 VC에 대한 응답으로 로컬 오실레이터 기준 신호(LO_REF)를 선택적으로 지연할 수 있다. 또한, 지연 라인(510)으로부터의 출력으로서 FB 신호는, FB 신호의 주기가 로컬 오실레이터 기준 신호(fLO_REF)의 주기와 동일하게 될 때까지 (예를 들어, 제어 전압(VC)에 대한 응답으로) 지연 엘리먼트들(531-534)에 의해 제공되는 지연들을 조정함으로써 REF 신호와 동기화(예를 들어, 지연-고정)될 수 있다.
[0035] 다른 실시예들에 대해, 다른 수의 지연 엘리먼트들은, 예를 들어, 다른 수의 위상-지연된 로컬 오실레이터 신호들을 제공하기 위해 지연 라인(510)에 제공될 수 있다. 따라서 지연 라인(510)이 4개의 지연 엘리먼트들(531-534)을 포함하는 것으로서 도 5에서 도시되지만, 지연 라인(510)은 더 많은 수 또는 더 적은 수의 지연 엘리먼트들을 포함할 수 있다. 유사하게, 다른 수의 버퍼 회로들(511-512)이 제 1 신호 라인에서 제공될 수 있고, 다른 수의 버퍼 회로들(521-522)이 제 2 신호 라인에서 제공될 수 있다.
[0036] 클록 생성 회로(400)의 예시적인 동작은 도 6의 예시적인 흐름도(600)에 관하여 아래에서 설명된다. 먼저, VCO(410)는 주파수(fVCO)의 오실레이팅 신호를 생성한다(601). 그 후, (n+0.5)-분할 회로(415)는 오실레이팅 신호에 기초하여 주파수(fLO _REF)를 이용하여 로컬 오실레이터 기준 신호(LO_REF)를 생성하며, 여기서 로컬 오실레이터 기준 신호 주파수(fLO _REF)는 오실레이팅 신호의 주파수(fVCO)의 1/(N+0.5) 배와 동일하다(여기서 n은 1 이상의 정수이고, n+0.5는 비-정수 값임)(602). 일부 실시예들에 대해, n의 값을 나타내는 제어 신호(CTRL)는 (n+0.5)-분할 회로(415)에 제공될 수 있다(602A). 이러한 방식으로, n의 값 및 이에 따른 오실레이팅 신호의 주파수(fVCO)와 로컬 오실레이터 기준 신호의 주파수(fLO _REF) 간의 관계는 동적으로 변형될 수 있다. 다른 실시예들에 대해, (n+0.5)-분할 회로(415)는 예를 들어, 로컬 오실레이터 기준 신호 주파수(fLO _REF)가 오실레이팅 신호의 주파수(fVCO)의 1/n 배와 동일하게 되도록 n-분할 회로에 의해 대체될 수 있다.
[0037] 다음으로, DLL 회로(420)는 로컬 오실레이터 기준 신호(LO_REF)에 기초하여 복수의 로컬 오실레이터 신호 위상들(예를 들어, LO(I), LO(Q), 
, 및 
)을 생성하며, 여기서 복수의 로컬 오실레이터 신호 위상들은 서로 동일한 주파수를 갖고 서로에 관하여 상이한 위상들을 갖는다(603).
[0038] 본원에서 설명된 실시예들은 VCO 풀링에 민감하지 않을 수 있는 방식으로 로컬 오실레이터 신호의 복수의 위상들을 생성하는데 이용될 수 있다는 것이 인지될 것이다. 구체적으로, 로컬 오실레이터 신호의 4개의 위상들의 생성은 I 및 Q 신호들을 상향-변환(및 RF 신호들을 하향-변환)하기 위해 전송기들(및 수신기들)에 의해 이용될 수 있다.
[0039] 지연 라인(510)의 지연 엘리먼트들(531-534) 간의 미스매치는 물론 전하 펌프(504)의 불완전성에 의해 유발되는 정적 위상 에러들 및/또는 DLL 회로(500)의 기준 및 피드백 경로들 간의 미스매치들은 생성된 LO 신호 위상들의 타이밍을 왜곡할 수 있다는 것에 주의한다. 미스매치들은 더 많은 전력을 소비하고 더 많은 회로 영역을 소모할 수 있는 더 큰 지연 엘리먼트들을 이용함으로써 감소될 수 있다. 그러나 현재 트랜시버들은 통상적으로 (예를 들어, 디지털 도메인에서 전송된 또는 수신된 신호를 조작함으로써) LO 신호 위상들 간의 미스매치를 보상하기 때문에, 지연 라인(510)의 지연 엘리먼트들(531-534) 간의 미스매치를 개별적으로 보상하는 것은 필수적이지 않을 수 있다.
[0040] DLL 회로(500)의 노이즈는 신호 경로의 노이즈를 유발할 수 있다는 것에 또한 주의한다. DLL 노이즈는 회로 영역 및 전력 소비의 댓가로 감소시킬 수 있다. 그러나 LO 기준 신호의 새로운 에지가 각각의 LO 사이클에서 지연 라인(510) 내의 LO 신호 경로에 주입되기 때문에, LO 신호 위상들 간에 생성된 노이즈는 빈번하게 리셋되고 이에 따라 누적되지 않는다. 그 결과, 본 실시예들에 관하여 위에서 설명된 바와 같이, DLL 회로들을 이용한 LO 신호 위상들의 생성은 매우 낮은 전력을 소모함으로써 노이즈 요건들을 충족할 수 있다.
[0041] 도 7은 일부 실시예들에 따라 DLL 출력 위상들을 포스트-프로세싱함으로써 로컬 오실레이터 신호 위상들의 예시적인 생성을 예시하는 타이밍도(700)이다. 보다 구체적으로, 타이밍도(700)는, 도 5의 DLL 회로(500)의 출력들이 임의의 주어진 듀티 사이클(DC=k/N)을 갖는 LO 신호 위상들을 생성하는데 어떻게 이용될 수 있는지를 도시하며, 여기서 N은 DLL 회로(500)에 의해 생성된 로컬 오실레이터 신호 위상들의 수를 나타내고, k는 1과 N-1 간의 정수이다. 구체적으로, n번째 듀티-사이클링된 로컬 오실레이터 신호 위상은 지연 라인(510)의 n번째 지연 엘리먼트에 의해 제공되는 로컬 오실레이터 신호 위상(LOn)을, 지연 라인(510)의 (n+k)번째 지연 엘리먼트에 의해 제공되는 로컬 오실레이터 신호 위상의 보수(
)와 논리적으로 결합(예를 들어, 논리적 AND 연산)함으로써 생성될 수 있다. 일부 실시예들에 대해, (n+k)의 값이 N의 값보다 큰 경우 값((n+k)-N)이 사용될 수 있다.
[0042] 도 8a는 본 실시예들에 따라, (예를 들어, 도 2a의 클록 생성 회로(200)와 비교하면) VCO 풀링을 감소시키는 방식으로 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성할 수 있는 클록 생성 회로(800)를 도시한다. 클록 생성 회로(800)는 VCO(810), DLL 회로(820) 및 복수의 OR 게이트(단순함을 위해 도 8a에서 개별적으로 도시되지 않음)에 의해 형성되는 조합 로직 회로(830)를 포함한다. VCO(810)는 조합 로직 회로(830)에 커플링되는 DLL 회로(820)에 커플링된다. 임의의 적합한 VCO 또는 다른 적합한 회로일 수 있는 VCO(810)는 RF 주파수의 1/2과 동일한 주파수(FVCO)(즉, fVCO=fRF/2)의 오실레이팅 신호(VCO)를 생성한다. 도 5의 DLL 회로(500)의 하나 또는 그 초과의 실시예들을 이용하여 형성될 수 있는 DLL 회로(820)는, 각각이 라디오 주파수에서 원하는 듀티 사이클의 1/2와 동일한 듀티 사이클을 갖는 8개의 상이한 DLL 출력 위상들(Φ0 내지 Φ7)을 생성하도록 오실레이팅 신호를 지연한다. 따라서, 적어도 일부 실시예들에 대해, DLL 회로(820)는 8개의 DLL 출력 위상들(Φ0 내지 Φ7)을 제공하기 위해(단순함을 위해 도시되지 않은) 8개의 지연 탭들을 포함할 수 있다.
[0043] 조합 로직 회로(830)는 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성하기 위해 8개의 DLL 출력 위상들(Φ0 내지 Φ7)의 대응하는 쌍들을 논리적으로 OR 연산한다. 일부 실시예들에 대해, 조합 로직 회로(830)는 제 1 로컬 오실레이터 신호 위상(LO(I))을 생성하도록 DL 출력 위상들(Φ0 및 Φ4)을 논리적으로 OR 연산하는 제 1 OR 게이트를 포함하고, 조합 로직 회로(830)는 제 2 로컬 오실레이터 신호 위상(LO(Q))을 생성하도록 DL 출력 위상들(Φ1 및 Φ5)을 논리적으로 OR 연산하는 제 2 OR 게이트를 포함하고, 조합 로직 회로(830)는 제 3 로컬 오실레이터 신호 위상(
)을 생성하도록 DL 출력 위상들(Φ2 및 Φ6)을 논리적으로 OR 연산하는 제 3 OR 게이트를 포함하고, 조합 로직 회로(830)는 제 4 로컬 오실레이터 신호 위상(
)을 생성하도록 DL 출력 위상들(Φ3 및 Φ7)을 논리적으로 OR 연산하는 제 4 OR 게이트를 포함한다. 일부 실시예들에 대해, 오실레이팅 신호의 주파수는 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)의 주파수의 1/2와 동일하다. 따라서 이러한 실시예들에 대해, 조합 로직 회로(830)를 이용하는 도 8의 실시예는, 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)을 생성할 때 오실레이팅 신호의 주파수(fVCO)를 효과적으로 배가(double)시킬 수 있다 .
[0044] 일부 실시예들에 대해, 오실레이팅 신호의 주파수(fVCO)는 로컬 오실레이터 신호 위상들의 주파수의 1/K 배와 동일하고, 조합 로직 회로(830)는 다수(P)의 로컬 오실레이터 신호 위상들을 생성하고, DLL 회로(820)는 대응하는 수(N)의 DLL 출력 위상들을 제공하도록 다수(N=P*K)의 출력들을 포함하며, 여기서 K, N 및 P는 모두 1보다 큰 정수들이다. 적어도 하나의 실시예들에 대해, K=2, N=8, 및 P=4이다.
[0045] 도 8b는 DLL 회로(820)에 의해 생성되는 8개의 DLL 출력 위상들(Φ0 내지 Φ7)을 도시하는 타이밍도(850)를 도시하며, 여기서 DLL 출력 위상들(Φ0 내지 Φ7) 각각은 12.5% 듀티 사이클을 갖는다. 각각이 25% 듀티 사이클을 갖는, 위에서 설명된 바와 같은 4개의 로컬 오실레이터 신호 위상들(LO(I), LO(Q), 
, 및 
)은 8개의 DLL 출력 위상들(Φ0 내지 Φ7)에 대한 응답으로, 조합 로직 회로(830)에 의해 생성될 수 있다. 위에서 언급된 바와 같이, 도 8a의 예시적인 실시예에 대해, 오실레이팅 신호의 주파수(fVCO)는 RF 주파수의 1/2와 동일하다. 오실레이팅 신호의 주파수(fVCO)가 (예를 들어, RF 주파수의 정수배 보단 오히려) RF 주파수의 1/2이기 때문에, 클록 생성 회로(800)는 (예를 들어, 도 2a의 클록 생성 회로(200)에 비교하면) VCO 풀링에 덜 민감하다.
[0046] DLL 회로(820)의 불완전성들은 각각의 VCO 주기 내부에 놓이는 2개의 RF 주기들 간에 미스매치를 초래할 수 있고, 0.5*fRF, 1.5*fRF 등과 동일한 주파수들에서 스퍼들(spurs)을 또한 초래할 수 있다는 것에 주의한다.
[0047] 위의 명세서에서, 본 실시예들은 그의 특정한 예시적인 실시예를 참조하여 설명되었다. 그러나 첨부된 청구항들에 기재된 개시의 광범위한 범위로부터 벗어남 없이, 그 실시예들에 대한 다양한 수정 및 변경들이 이루어질 수 있음이 명백할 것이다. 따라서 명세서 및 도면들은, 제한적인 의미보단, 예시적인 의미로 간주될 것이다. 예를 들어, 도 6의 흐름도에서 도시된 방법 단계들은 임의의 적합한 순서로 수행될 수 있고 그리고/또는 다수의 단계들은 단일 단계에서 결합될 수 있다.
Claims (29)
- 복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로로서,
주파수를 갖는 오실레이팅 신호를 생성하기 위한 회로;
상기 오실레이팅 신호의 주파수의 1/(n+0.5)배와 동일한 주파수를 갖는 로컬 오실레이터(LO) 기준 신호를 생성하기 위한 주파수 분할기 ― n은 1 이상의 정수값이고, n+0.5은 비-정수값임 ― ; 및
상기 LO 기준 신호를 수신하기 위한 입력을 포함하고 상기 복수의 로컬 오실레이터 신호 위상들을 제공하기 위한 복수의 출력들을 포함하는 지연-고정 루프(DLL)를 포함하고,
상기 로컬 오실레이터 신호 위상들은 동일한 주파수를 갖고 서로에 관하여 위상-지연되는,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 제 1 항에 있어서,
상기 로컬 오실레이터 신호 위상들의 수는 4, 8, 12 또는 16 중 하나인,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 제 1 항에 있어서,
상기 주파수 분할기는 n의 값을 나타내는 제어 신호를 수신하기 위한 제어 단자를 포함하는,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 제 1 항에 있어서,
상기 DLL 회로는,
기준 신호 및 피드백 신호를 수신하기 위한 입력들을 포함하고, 상기 기준 신호와 상기 피드백 신호 간의 위상 차이를 나타내는 제어 신호들을 생성하기 위한 위상-및-주파수 검출기;
상기 위상-및-주파수 검출기에 커플링되며, 상기 제어 신호들에 대한 응답으로 제어 전압을 생성하기 위한 전하 펌프; 및
상기 LO 기준 신호를 수신하기 위한 제 1 입력 및 상기 제어 전압을 수신하기 위한 제 2 입력을 포함하고, 상기 기준 신호, 상기 피드백 신호 및 복수의 DLL 출력 위상들을 생성하기 위한 지연 라인을 포함하는,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 제 4 항에 있어서,
상기 DLL 출력 위상들은 상기 로컬 오실레이터 신호 위상들을 포함하는,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 제 4 항에 있어서,
상기 로컬 오실레이터 신호 위상들 각각은 상기 DLL 출력 위상들의 대응하는 쌍을 논리적으로 결합함으로써 생성되고, 상기 논리적 결합은 상기 로컬 오실레이터 신호 위상의 듀티 사이클을 조정하기 위한 것인,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 제 4 항에 있어서,
상기 위상-및-주파수 검출기는 상기 LO 기준 신호의 매 M 주기들 마다 한번 상기 기준 신호와 상기 피드백 신호를 비교하기 위한 것이며, 여기서 M은 1 이상의 정수값인,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 제 1 항에 있어서,
상기 로컬 오실레이터 신호 위상들은 상기 LO 기준 신호와 동일한 주파수를 갖고, 연속적인 로컬 오실레이터 신호 위상들은 상기 LO 기준 신호의 하나의 주기를 연속적인 로컬 오실레이터 신호 위상들의 수로 나눈 것과 동일한 위상 차이만큼 위상-지연되는,
복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로. - 전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법으로서,
주파수를 갖는 오실레이팅 신호를 생성하는 단계;
상기 오실레이팅 신호에 기초하여 로컬 오실레이터(LO) 기준 신호를 생성하는 단계 ― 상기 LO 기준 신호는 상기 오실레이팅 신호의 주파수의 1/(n+0.5)배와 동일한 주파수를 갖고, n은 1 이상의 정수값이고, n+0.5은 비-정수값임 ― ; 및
상기 LO 기준 신호에 기초하여 복수의 로컬 오실레이터 신호 위상들을 생성하는 단계
를 포함하고,
상기 복수의 로컬 오실레이터 신호 위상들은 모두 동일한 주파수를 갖고 각각 상이한 위상을 갖는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법. - 제 9 항에 있어서,
상기 LO 기준 신호는 (n+0.5)-분할 회로에 의해 생성되는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법. - 제 10 항에 있어서,
n의 값을 나타내는 제어 신호를 생성하는 단계; 및
상기 (n+0.5)-분할 회로에 상기 제어 신호를 제공하는 단계
를 더 포함하는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법. - 제 9 항에 있어서,
상기 복수의 로컬 오실레이터 신호 위상들은 지연 라인을 포함하는 지연-고정 루프(DLL) 회로에 의해 생성되는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법. - 제 9 항에 있어서,
상기 오실레이팅 신호는 전압-제어 오실레이터(VCO)에 의해 생성되는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법. - 제 9 항에 있어서,
상기 로컬 오실레이터 신호 위상들의 수는 4, 8, 12 또는 16 중 하나인,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법. - 제 12 항에 있어서,
상기 지연 라인의 2개의 상이한 출력들을 논리적으로 결합함으로써 상기 로컬 오실레이터 신호 위상들 중 선택된 것의 튜티 사이클을 조정하는 단계
를 더 포함하는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하는 방법. - 전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템으로서,
주파수를 갖는 오실레이팅 신호를 생성하기 위한 수단;
상기 오실레이팅 신호에 기초하여 로컬 오실레이터(LO) 기준 신호를 생성하기 위한 수단 ― 상기 LO 기준 신호는 상기 오실레이팅 신호의 주파수의 1/(n+0.5)배와 동일한 주파수를 갖고, n은 1 이상의 정수값이고, n+0.5은 비-정수값임 ― ; 및
상기 LO 기준 신호에 기초하여 복수의 로컬 오실레이터 신호 위상들을 생성하기 위한 수단을 포함하고,
상기 복수의 로컬 오실레이터 신호 위상들은 동일한 주파수를 갖고 상이한 위상들을 갖는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템. - 제 16 항에 있어서,
상기 LO 기준 신호는 (n+0.5)-분할 회로에 의해 생성되는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템. - 제 17 항에 있어서,
n의 값을 나타내는 제어 신호를 생성하기 위한 수단; 및
상기 (n+0.5)-분할 회로에 상기 제어 신호를 제공하기 위한 수단
을 더 포함하는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템. - 제 16 항에 있어서,
상기 복수의 로컬 오실레이터 신호 위상들은 지연 라인을 포함하는 지연-고정 루프(DLL) 회로에 의해 생성되는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템. - 제 16 항에 있어서,
상기 오실레이팅 신호는 전압-제어 오실레이터(VCO)에 의해 생성되는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템. - 제 16 항에 있어서,
상기 로컬 오실레이터 신호 위상들의 수는 4, 8, 12 또는 16 중 하나인,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템. - 제 19 항에 있어서,
상기 지연 라인의 2개의 상이한 출력들을 논리적으로 결합함으로써 상기 로컬 오실레이터 신호 위상들 중 선택된 것의 튜티 사이클을 조정하기 위한 수단
을 더 포함하는,
전송기 또는 수신기에 로컬 오실레이터 신호들을 제공하기 위한 시스템. - 각각이 동일한 로컬 오실레이터 주파수를 갖는 복수(P)의 로컬 오실레이터 신호 위상들을 생성하기 위한 클록 생성 회로로서, P는 1 보다 큰 정수이며, 상기 클록 생성 회로는,
상기 로컬 오실레이터 주파수의 1 / K배와 동일한 주파수를 갖는 오실레이팅 신호를 생성하기 위한 회로 ― K는 정수임 ― ;
상기 오실레이팅 신호를 수신하기 위한 입력을 포함하고 대응하는 수(N)의 DLL 출력 위상들을 제공하기 위해 다수(N=P*K)의 출력들을 포함하는 지연-고정 루프(DLL) ― 상기 DLL 출력 위상들은 동일한 주파수를 갖고 서로에 관하여 위상-지연됨 ― ; 및
상기 DLL 출력 위상들을 수신하기 위한 다수의 입력들을 포함하고 상기 복수(P)의 로컬 오실레이터 신호 위상들을 제공하기 위한 복수의 출력들을 포함하는 조합 로직 회로
를 포함하는,
클록 생성 회로. - 제 23 항에 있어서,
상기 DLL 출력 위상들은 상기 오실레이팅 신호와 동일한 주파수를 갖고, 연속적인 DLL 출력 위상들은 상기 오실레이팅 신호의 하나의 주기를 상기 수(N)로 나눈 것과 동일한 위상 차이 만큼 위상-지연되는,
클록 생성 회로. - 제 23 항에 있어서,
P=4, N=8 및 K=2인,
클록 생성 회로. - 제 23 항에 있어서,
상기 로컬 오실레이터 신호 위상들의 듀티 사이클은 상기 조합 로직 회로에 의해 조정되는,
클록 생성 회로. - 제 24 항에 있어서,
상기 DLL 회로는,
기준 신호 및 피드백 신호를 수신하기 위한 입력들을 포함하며, 상기 기준 신호와 상기 피드백 신호 간의 위상 차이를 나타내는 제어 신호들을 생성하기 위한 위상-및-주파수 검출기를 포함하며,
상기 위상-및-주파수 검출기는 상기 기준 신호의 매 M 주기들 마다 한번 상기 기준 신호와 상기 피드백 신호를 비교하기 위한 것이며, 여기서 M은 1 이상의 정수값인,
클록 생성 회로. - 제 27 항에 있어서,
상기 DLL 회로는 지연 라인을 포함하고, 상기 지연 라인은,
상기 오실레이팅 신호 및 제어 전압에 대한 응답으로 상기 기준 신호를 생성하기 위한 제 1 신호 경로; 및
상기 오실레이팅 신호 및 상기 제어 전압에 대한 응답으로 상기 피드백 신호를 생성하기 위한, 상기 제 1 신호 경로와 별개의 제 2 신호 경로를 포함하는,
클록 생성 회로. - 제 28 항에 있어서,
상기 제 2 신호 경로는,
각각이 다수의 DLL 출력 위상들 중 대응하는 하나를 생성하기 위한 출력 단자를 갖는 복수의 직렬-연결되는 지연 엘리먼트들을 더 포함하고, 상기 제어 전압은 상기 지연 엘리먼트들 각각에 의해 제공되는 지연을 조정하기 위한 것인,
클록 생성 회로.
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