CN108023578B - 正交时钟发生装置和通信系统发送器 - Google Patents

Abstract

本发明提供了一种正交时钟信号发生装置和通信系统发送器。所述正交时钟发生装置与产生输入时钟信号和反向输入时钟信号的本地振荡器耦接，包括小数分频电路和正交信号发生电路。小数分频电路用于接收输入时钟信号和反向输入时钟信号，根据小数分频参数对输入时钟信号和反向输入时钟信号执行频率划分，产生分频时钟信号。正交信号发生电路与小数分频电路和本地振荡器耦接，接收输入时钟信号、反向输入时钟信号和分频时钟信号，以产生多个正交时钟信号。通过本发明可以产生具有正交相位的多个正交时钟信号，并且实现低功率消耗。

Description

正交时钟发生装置和通信系统发送器

技术领域

本发明涉及时钟信号发生器，特别是涉及一种正交时钟信号发生装置和通信系统发送器。

背景技术

通常来说，传统的本地振荡器信号发生器通过采用振荡器产生时钟信号和反向时钟信号、使用相位发生器来产生具有不用相位的时钟信号、并最终使用相位选择电路来选择具有合适相位的时钟信号作为其输出信号，从而产生正交时钟信号。然而，所产生的具有不同相位的时钟信号对应很高的频率，这就需要电路元件在更高的频率工作并且不可避免地增加了功率消耗。此外，更容易引入信号延迟失配(delay mismatch)的问题。并且，传统本地振荡器信号发生器中的定时电路(timing circuit)需要在特定的频率范围内工作，而当传统的相位选择电路用在角变化(corner variation)时，要保证定时电路的功能十分困难。例如，如果此定时电路的工作率/频率未落在与0.75倍TCK至1倍TCK对应的频率范围时，定时电路的功能将极大地受到影响，其中TCK是指本地振荡器产生的时钟信号的周期。

此外，另一种传统技术方案可采用校准机制来获取极好的杂散性能(spurperformance)，但是同样也有类似的问题，即功率消耗较高，且难以保证定时电路的功能。并且，此传统技术方案并不能产生和提供正交信号输出。

另外，对于物联网(Internet of things，IoT)应用，例如蓝牙系统，为了避免源自功率放大器的信号牵引(signal pulling)，需要设计或配置本地振荡器产生的输出信号的频率，使其不等于输入到本地混频器中的本地时钟信号的整数倍。然而，传统的具有小数分频器(fractional divider)的时钟信号发生器不可避免地要比传统的具有整数分频器的时钟信号发生器消耗更多的功率，而对于这些物联网应用，低功率消耗是必要的条件。

发明内容

因此，本发明提供了一种正交时钟信号发生装置和通信系统发送器，以此解决上述问题。

本发明提供了一种正交时钟发生装置，与产生输入时钟信号和反向输入时钟信号的本地振荡器耦接，所述正交时钟发生装置包括小数分频电路和正交信号发生电路。其中小数分频电路用于接收所述输入时钟信号和所述反向输入时钟信号，并且根据小数分频参数对所述输入时钟信号和所述反向输入时钟信号执行频率划分，来产生分频时钟信号。正交信号发生电路与所述小数分频电路和所述本地振荡器耦接，用于接收所述输入时钟信号、所述反向输入时钟信号和所述分频时钟信号，以产生多个正交时钟信号。

本发明还提供了一种通信系统发送器，包括如上所述的正交时钟发生装置、混频器、带通滤波器和功率放大器。其中混频器与所述正交时钟发生装置连接，用于根据所述多个正交时钟信号对基带信号执行上变频，以产生上变频信号；带通滤波器与所述混频器连接，用于对所述上变频信号执行带通滤波；以及功率放大器与所述带通滤波器连接，用于通过功率增益控制所述上变频信号的功率，从而通过所述通信系统发送器的天线电路将所述上变频信号发送至空中。

本发明通过使用小数分频电路，根据小数分频参数来产生分频时钟信号，并使用正交信号发生电路，从而可以产生正交时钟信号。因此，本发明可以产生具有正交相位的多个正交时钟信号，并且实现低功率消耗。

在阅读了在附图和附图中示出的优选实施例的以下详细描述之后，本领域技术人员无疑能够清楚了解本发明的目的。

附图说明

图1是根据本发明实施例的通信系统发送器的示意图。

图2是如图1中所示的正交时钟发生装置的实施例的示意图。

图3是示出了信号CK、CKB、S1、S2和FDCK波形的示例的示意图。

图4是示出了如图2所示的双边沿触发电路的实施例以及信号CK、FDCK、SOUT1、SOUT2、SOUT3和SOUT4波形的例子的示意图。

图5是如图2所示的分频器的实施例的电路图以及信号CK、CKB、S1和S2相应的波形。

具体实施方式

图1是根据本发明实施例的通信系统发送器100的示意图。发送器100包括本地振荡器(local oscillator)105、正交时钟发生(quadrature clock generating)装置110、混频器115、带通滤波器BPF 120、功率放大器PA 125以及天线电路130。本地振荡器105，例如电压控制振荡器(voltage-controlled oscillator，VCO)，用于产生输入时钟信号CK以及反向输入时钟信号CKB。正交时钟发生装置110与本地振荡器105连接，用于产生具有90°相位差的四个正交时钟信号SI、SQ、SIB和SQB。混频器115与正交时钟发生装置110连接，用于根据四个正交时钟信号SI、SQ、SIB和SQB对基带信号(数据信号)SBB执行上变频(up-conversion)，以产生上变频信号(up-converted signal)SUC。带通滤波器120与混频器115连接，用于对上变频信号SUC执行带通滤波。功率放大器125与带通滤波器120连接，用于使用功率增益值控制上变频信号SUC的功率，从而通过通信系统发送器100的天线电路130将上变频信号SUC发送到空中。需要注意，在一些特殊的应用中(例如，蓝牙系统)，发送器100的本地振荡器105产生的振荡频率可以是正交时钟发生装置110产生的四个正交时钟信号SI、SQ、SIB和SQB的非整数倍数，从而避免功率放大器125的反馈造成的频率牵引(frequency pulling)。此外，为了实现低功率消耗的性能要求，正交时钟发生装置110通过根据小数分频参数(fractional dividing parameter)(例如，2.5)对振荡频率(例如，6GHz)进行频率划分，以此来产生下变频频率，例如2.4GHz，然后根据下变频频率产生具有正交相位的四个正交时钟信号SI、SQ、SIB和SQB，从而实现产生具有不同相位的四个时钟信号SI、SQ、SIB和SQB的过程。与传统方案相比，通信系统发送器100可避免产生频率牵引，实现低功率消耗，并且能产生四个正交时钟信号SI、SQ、SIB和SQB并向混频器115输出。

如图1所示，在实际应用中，正交时钟发生装置110包括小数分频电路1101和正交信号发生电路1102。小数分频电路1101与本地振荡器105耦接，用于接收输入时钟信号CK和反向输入时钟信号CKB，并根据小数分频参数(例如，2.5)对输入时钟信号CK和反向输入时钟信号CKB执行频率划分，从而产生分频时钟信号(frequency-divided clock signal)FDCK，其中，分频时钟信号FDCK的频率(例如，2.4GHz)低于输入时钟信号CK的频率(例如，6GHz)。正交信号发生电路1102与小数分频电路1101以及本地振荡器105耦接，用于接收分频时钟信号FDCK、输入时钟信号CK以及反向输入时钟信号CKB，并且根据信号FDCK、CK和CKB产生四个正交时钟信号SI、SQ、SIB和SQB。正交信号发生电路1102根据输入时钟信号CK和反向输入时钟信号CKB，对分频时钟信号FDCK的相位延迟不同的相位偏移，来产生四个正交时钟信号SI、SQ、SIB和SQB。

图2是如图1中所示的正交时钟发生装置110的实施例的示意图。小数分频电路1101(例如，小数分频参数为2.5的小数分频器)包括锁存电路1103、具有整数分频参数N的分频器1104以及多工器电路1105。在一实施例中，分频器1104的整数分频参数N可以为5，这并不是本发明范围的限制条件。锁存电路1103用于锁存输入时钟信号CK和反向输入时钟信号CKB，可以包括例如两个反向器，每个反向器的输入端与另一个反向器的输出端连接。输入时钟信号CK和反向输入时钟信号CKB分别连接至两个反向器的两个输出端。相应地，锁存电路1103可用于将输入时钟信号CK和反向输入时钟信号CKB实际保持在两个相反的相位。事实上，这保证了由本地振荡器105产生的时钟信号CK和CKB之间的相位差等于180°。然而，需要注意的是，锁存电路1103是可选的，在另一实施例中，小数分频电路1101可不包括锁存电路1103。

分频器1104用于接收输入时钟信号CK和反向输入时钟信号CKB，以对输入时钟信号CK和反向输入时钟信号CKB执行整数频率划分，从而分别产生第一选择信号S1和第二选择信号S2。多工器电路1105与分频器1104耦接，用于根据第一选择信号S1和第二选择信号S2选择性地输出输入时钟信号CK的一个脉冲或者反向输入时钟信号CKB的一个脉冲，从而形成并产生分频时钟信号FDCK的脉冲，用来产生分频时钟信号FDCK。

请结合图3参阅图2。图3是示出了信号CK、CKB、S1、S2和FDCK波形的示例的示意图。例如，时钟信号CK和CKB的频率等于6GHz，且生成的分频时钟信号FDCK的频率等于2.4GHz。分频器1104用于使用等于5的整数分频因子/参数对输入时钟信号CK执行频率划分，以产生第一选择信号S1，并且使用等于5的整数分频因子/参数对反向输入时钟信号CKB执行频率划分，以产生第二选择信号S2。如图3所示，S1/S2表示第一选择信号S1和第二选择信号S2的正向脉冲的出现时间；TCK表示时钟信号CK和CKB的周期。分频器1104用于在输入时钟信号CK的每五个连续脉冲产生第一选择信号S1的一个脉冲，以形成选择信号S1。此外，分频器1104用于在反向输入时钟信号CKB的每五个连续脉冲产生第二选择信号S2的一个脉冲，以形成第二选择信号S2。由分频器1104产生的第一和第二选择信号S1和S2然后被输出至多工器电路1105。需要注意，第一选择信号S1和第二选择信号S2的脉冲宽度可以被设计为宽于时钟信号CK和CKB。

如果第一选择信号S1处于高逻辑电平，则多工器电路1105用于选择并输出输入时钟信号CK的一个脉冲，如果第二选择信号S2处于高逻辑电平，则多工器电路1105用于输出反向输入时钟信号CKB的一个脉冲。如图3所示，分频时钟信号FDCK根据多工器电路1105输出的脉冲而形成，而由于生成的分频时钟信号FDCK相当于包括时钟信号CK的每两个半脉冲中一个脉冲，并且时钟信号CK包括6GHz的频率，因此分频时钟信号FDCK的频率等于2.4GHz。分频时钟信号FDCK被输出至正交信号发生电路1102。

如图2所示的正交信号发生电路1102包括双边沿触发电路(double edge flip-flop circuit)1106和延迟线电路(delay line circuit)1107。双边沿触发电路1106作为粗调电路，用于以不同的相位偏移来粗略地(coarsely)调整分频时钟信号FDCK的相位，从而产生多个粗调延迟时钟信号SOUT1、SOUT2、SOUT3和SOUT4，其中分频时钟信号FDCK的相位被相继延迟输入时钟信号CK的半个周期，以此来分别产生信号SOUT1、SOUT2、SOUT3和SOUT4。在实际情况下，双边沿触发电路1106包括用于接收分频时钟信号FDCK的数据输入端，并且由输入时钟信号CK和反向输入时钟信号CKB触发，以粗略地延迟分频时钟信号FDCK的相位，从而产生四个延迟信号。延迟线电路1107作为细调电路，用于对粗调延迟时钟信号SOUT1、SOUT2、SOUT3和SOUT4的相位分别进行精细地延迟，从而产生正交时钟信号SI、SQ、SIB和SQB。延迟线电路1107包括多个延迟线，每个延迟线包括多个串联的延迟单元(delaycell/unit)，且延迟线电路1107用于精细地延迟上述四个延迟信号，从而产生四个正交时钟信号SI、SQ、SIB和SQB。

图4示出了如图2所示双边沿触发电路1106的实施例以及信号CK、FDCK、SOUT1、SOUT2、SOUT3和SOUT4的波形的示例的示意图。如图4所示，双边沿触发电路1106包括串联的多个双边沿触发器(double edge flip-flop)1106A至1106D。双边沿触发器1106A至1106D被时钟信号CK和CKB的上升沿交替触发，从而分别产生四个粗调延迟信号SOUT1、SOUT2、SOUT3和SOUT4。双边沿触发器1106A至1106D中的每一个均被时钟信号CK的上升沿和反向时钟信号CKB的上升沿所触发。双边沿触发器1106A用于将时钟信号FDCK的相位延迟时钟信号CK的半个周期，以而产生信号SOUT1。双边沿触发器1106B用于将信号SOUT1的相位延迟时钟信号CK的半个周期，以产生信号SOUT2。双边沿触发器1106C用于将时钟信号SOUT2的相位延迟时钟信号CK的半个周期，以产生信号SOUT3。双边沿触发器1106D用于将信号SOUT3的相位延迟时钟信号CK的半个周期，以产生信号SOUT4。因此，信号SOUT1通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的一半而产生，而信号SOUT2通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的一倍而产生，而信号SOUT3通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的1.5倍而产生，而信号SOUT4通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的两倍而产生。四个延迟信号SOUT1、SOUT2、SOUT3和SOUT4的相位由延迟线电路1107进一步精细地延迟(或调整)，从而产生四个正交时钟信号SI、SQ、SIB和SQB。

延迟线电路1107包括四个延迟线1107A至1107D以及校准电路1108，其中每个延迟线包括至少四个串联连接的且具有相同延迟时间的延迟单元(delay cell/unit)。例如，如图2所示，每个延迟线可以包括五个串联的、具有相同延迟时间的延迟单元。四个延迟线1107A至1107D的第一延迟单元的输入端分别接收双边沿触发电路1106的输出信号SOUT1、SOUT2、SOUT3和SOUT4，以产生相应的延迟信号作为其输出。四个延迟线1107A至1107D的第二延迟单元的输入端分别接收各第一延迟单元的输出，以产生相应的延迟信号作为其输出。四个延迟线1107A至1107D的第三延迟单元的输入端分别接收各第二延迟单元的输出，以产生相应的延迟信号作为其输出。四个延迟线1107A至1107D的第四延迟单元的输入端分别接收各第三延迟单元的输出，以产生相应的延迟信号作为其输出。四个延迟线1107A至1107D的第五延迟单元的输入端分别接收各第四延迟单元的输出，以产生相应的延迟信号作为其输出。校准电路1108的输入端与延迟线1107C的第五延迟单元的输出信号连接，校准电路1108的输出端连接在延迟线1107D的第一和第二延迟单元之间，用来对延迟线1107C的第五延迟单元的输出端的信号及延迟线1107D的第一延迟单元的输出端的信号进行校准并执行相位对齐。延迟线电路1107用于将延迟线1107A的第一延迟单元的输出信号作为时钟信号SI输出，将延迟线1107B的第二延迟单元的输出信号作为时钟信号SQ输出，将延迟线1107C的第三延迟单元的输出信号作为时钟信号SIB输出，以及将延迟线1107D的第四延迟单元的输出信号作为时钟信号SQB输出。每个延迟单元用于提供相当于时钟信号CK的周期TCK的八分之一的延迟。因此，在这个例子中，信号SI通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的八分之五而产生。信号SQ通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的一又八分之二倍而产生。信号SIB通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的一又八分之七倍而产生。信号SQB通过将分频时钟信号FDCK延迟时钟信号CK的周期TCK的二又八分之四倍而产生。由于分频时钟信号FDCK的周期等于时钟信号CK的周期TCK的2.5倍，因此以上信号SI、SQ、SIB和SQB为具有90°相位差的正交信号。

此外，在另一实施例中，分频参数为5的分频器1104可通过使用多个触发器(例如，D型触发器(D-type flip-flop，DFF)，但不限于此)和逻辑门来实现。图5是如图2所示的分频器1104的实施例的电路图以及信号CK、CKB、S1和S2相应的波形。分频器1104包括第一与门AND1、第一触发器D1、第二触发器D2、第三触发器D3、第二与门AND2、第四触发器D4、第五触发器D5以及或非门NOR1。第一触发器D1包括连接至第一与门AND1的输出端的数据输入端D、由输入时钟信号CK触发的时钟输入端和数据输出端。第二触发器D2包括连接至第一触发器D1的数据输出端的数据输入端D、由输入时钟信号CK触发的时钟输入端和数据输出端。第三触发器D3包括连接至第二触发器D2的数据输出端的数据输入端D、由输入时钟信号CK触发的时钟输入端和数据输出端。第一与门AND1的两个输入端连接至第二触发器D2的数据输出端以及第三触发器D3的数据输出端。第二与门AND2的两个输入端连接至第一触发器D1的数据输出端以及第三触发器D3的数据输出端，用于产生第二选择信号S2。第四触发器D4包括连接至第一触发器D1的数据输出端的数据输入端D、由反向输入时钟信号触发的时钟输入端以及数据输出端。第五触发器D5包括连接至第二触发器D2的数据输出端的数据输入端D、由反向输入时钟信号触发的时钟输入端以及数据输出端。或非门NOR1的两个输入端连接至第四触发器D4的数据输出端和第五触发器D5的数据输出端，用于产生第一选择信号S1。

如信号CK、CKB、S1和S2的波形所示，当选择信号S1处于脉冲SP1或者SP2时，图2中的多工器电路1105可用于输出输入时钟信号CK的脉冲P1或者P2，以形成分频时钟信号FDCK的脉冲。当选择信号S2处于脉冲SP3时，多工器1105可用于输出反向输入时钟信号CKB的脉冲P3，以形成分频时钟信号FDCK的脉冲。因此，为了正确地产生信号FDCK的脉冲，仅仅需要将分频器1104和多工器电路1105的电路元件的工作频率/工作率设计为高于信号CK的频率的两倍。一些传统方案需要将传统电路元件的工作频率/工作率设计在特定范围内，例如，对应0.75倍TCK至一倍TCK之间的频率范围，与之对比，将更容易实施具有对应0至0.5倍TCK的频率范围的分频器1104，这是因为设计者仅需要将分频器1104的工作频率/工作率设置为高于对应周期TCK的时钟频率的两倍。这有效地解决了角变化所带来的问题。

本领域技术人员将容易理解，可以在保留本发明的原理的同时实现装置和方法的许多修改和变型。因此，上述公开内容应被解释为仅由所附权利要求的范围和限制来限制。

Claims (10)

1.一种正交时钟发生装置，与产生输入时钟信号和反向输入时钟信号的本地振荡器耦接，所述正交时钟发生装置包括：

小数分频电路，用于接收所述输入时钟信号和所述反向输入时钟信号，并且根据小数分频参数对所述输入时钟信号和所述反向输入时钟信号执行频率划分，来产生分频时钟信号；以及

正交信号发生电路，与所述小数分频电路和所述本地振荡器耦接，用于接收所述输入时钟信号、所述反向输入时钟信号和所述分频时钟信号，以产生多个正交时钟信号。

2.如权利要求1所述的装置，其特征在于，所述正交信号发生电路用于：根据所述输入时钟信号和所述反向输入时钟信号，将所述分频时钟信号的相位延迟不同的相位偏移，从而产生所述正交时钟信号。

3.如权利要求1所述的装置，其特征在于，所述小数分频电路包括：

具有整数分频参数的分频器，所述整数分频参数是所述小数分频参数的倍数，所述分频器用于接收所述输入时钟信号和所述反向输入时钟信号，以对所述输入时钟信号和所述反向输入时钟信号执行整数频率划分，从而分别产生第一选择信号和第二选择信号；以及

多工器电路，与所述分频器耦接，用于根据所述第一选择信号和所述第二选择信号，选择性地输出所述输入时钟信号的一个脉冲或者所述反向输入时钟信号的一个脉冲，从而产生所述分频时钟信号的脉冲。

4.如权利要求3所述的装置，其特征在于，所述分频器包括：

第一与门；

第一触发器，包括连接至所述第一与门的输出端的数据输入端、由所述输入时钟信号触发的时钟输入端，以及数据输出端；

第二触发器，包括连接至所述第一触发器的所述数据输出端的数据输入端、由所述输入时钟信号触发的时钟输入端，以及数据输出端；

第三触发器，包括连接至所述第二触发器的所述数据输出端的数据输入端、由所述输入时钟信号触发的时钟输入端，以及数据输出端；所述第一与门的两个输出端连接至所述第二触发器的所述数据输出端以及所述第三触发器的所述数据输出端；

第二与门，包括连接至所述第一触发器的所述数据输出端以及所述第三触发器的所述数据输出端的两个输入端，用来产生所述第二选择信号；

第四触发器，包括连接至所述第一触发器的所述数据输出端的数据输入端、由所述反向输入时钟信号触发的时钟输入端，以及数据输出端；

第五触发器，包括连接至所述第二触发器的所述数据输出端的数据输入端、由所述反向输入时钟信号触发的时钟输入端，以及数据输出端；以及

或非门，包括连接至所述第四触发器的所述数据输出端以及所述第五触发器的所述数据输出端的两个输入端，用于产生所述第一选择信号。

5.如权利要求3所述的装置，其特征在于，所述小数分频电路还包括：

锁存电路，耦接在所述本地振荡器和所述分频器之间，包括两个反向器，在所述两个反向器之间的第一端用于接收所述输入时钟信号以及在所述两个反向器之间的第二端用于接收所述反向输入时钟信号，其中，所述两个反向器中的每一个反向器的输入端连接至另一个反向器的输出端。

6.如权利要求1所述的装置，其特征在于，所述正交信号发生电路包括：

第一调整电路，用于以不同的相位偏移粗略地调节所述分频时钟信号的相位，以产生多个第一延迟时钟信号；以及

第二调整电路，与所述第一调整电路耦接，用于对所述第一延迟时钟信号的相位进行精细地延迟，以分别产生所述正交时钟信号。

7.如权利要求6所述的装置，其特征在于，所述分频时钟信号的相位被相继延迟所述输入时钟信号的周期的一半，以分别产生所述多个第一延迟时钟信号。

8.如权利要求7所述的装置，其特征在于，所述第一调整电路是双边沿触发电路，所述双边沿触发电路包括多个串联的双边沿触发器，以分别产生所述多个第一延迟时钟信号，每个所述双边沿触发器的时钟输入端由所述输入时钟信号的上升沿和所述反向输入时钟信号的上升沿触发。

9.如权利要求6所述的装置，其特征在于，所述第二调整电路包括多个延迟线，每个所述延迟线包括多个串联的延迟单元；每个所述延迟单元用于接收输入信号，且用于使得所述输入信号延迟所述输入时钟信号的周期的八分之一。

10.一种通信系统发送器，包括：

如权利要求1至9任一项所述的正交时钟发生装置；

混频器，与所述正交时钟发生装置连接，用于根据所述多个正交时钟信号对基带信号执行上变频，以产生上变频信号；

带通滤波器，与所述混频器连接，用于对所述上变频信号执行带通滤波；以及

功率放大器，与所述带通滤波器连接，用于通过功率增益控制所述上变频信号的功率，从而通过所述通信系统发送器的天线电路将所述上变频信号发送至空中。

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