JP2017228894A - プログラマブル分周器，ｐｌｌシンセサイザおよびレーダ装置 - Google Patents

プログラマブル分周器，ｐｌｌシンセサイザおよびレーダ装置 Download PDF

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Abstract

【課題】温度変動，電圧変動およびプロセスばらつき等に関わらず、安定した動作を実現することができるプログラマブル分周器，ＰＬＬシンセサイザおよびレーダ装置の提供を図る。【解決手段】モジュラス分周器51と、前記モジュラス分周器からの出力信号foutをカウントして分周信号Fo，RSTを出力するパルスカウンタ52と、前記モジュラス分周器からの前記出力信号をカウントし、前記パルスカウンタからの前記分周信号に基づいてリセットするスワロカウンタ53と、を含み、前記スワロカウンタからの出力信号DMPに基づいて、前記モジュラス分周器を制御するパルススワロ型のプログラマブル分周器5であって、前記スワロカウンタの出力端子53oと前記モジュラス分周器の制御端子51cの間に設けられ、前記スワロカウンタからの前記出力信号を遅延して、前記モジュラス分周器を制御する制御信号DMP'を生成する制御信号遅延回路54を有する。【選択図】図７

Description

本発明は、プログラマブル分周器，ＰＬＬシンセサイザおよびレーダ装置に関する。
従来、プログラマブル分周器は、例えば、ミリ波信号を扱うレーダ装置や無線通信機のＰＬＬ(Phase Locked Loop)回路(ＰＬＬシンセサイザ)に適用され、ミリ波信号の信号源として利用されている。このようなプログラマブル分周器は、正確なミリ波信号を生成するために、例えば、レーダ装置等が使用される温度環境の変化(温度変動)，電源電圧の変化(電圧変動)および半導体のプロセスばらつき等によらず、ロバストな動作が求められる。
すなわち、温度変動，電圧変動およびプロセスばらつき等により、プログラマブル分周器の動作が変動すると、例えば、信号源の誤動作が生じて無線システムの機能そのものが喪失する虞れもある。そのため、プログラマブル分周器には、温度変動，電圧変動およびプロセスばらつき等に関わらず、安定した動作が求められている。
ところで、従来、例えば、デュアルモジュラス分周器，パルスカウンタおよびスワロカウンタを有するパルススワロ型プログラマブル分周器としては、様々なものが提案されている。
特表２００３−５１５９６３号公報 特公昭６０−０４１８９２号公報
上述したように、デュアルモジュラス分周器，パルスカウンタおよびスワロカウンタを有するパルススワロ型プログラマブル分周器としては、様々なものが提案されている。しかしながら、例えば、温度変動や電圧変動、または、プロセスバラつき等によって、パルスカウンタおよびスワロカウンタにおける伝搬遅延時間が変化するため、正常に論理を拾うタイミングが設計に対してずれる虞がある。
特に、パルススワロ型プログラマブル分周器を高速動作させたい場合、パルスカウンタおよびスワロカウンタにおける遅延変動が相対的に大きくなる。そのため、例えば、変動に対して十分な余裕を取るために、動作速度を落として使用し、或いは、複雑な回路構成を適用している。
すなわち、例えば、ミリ波信号を生成するために使用されるプログラマブル分周器として、複雑な回路構成を適用することなく、温度変動，電圧変動およびプロセスばらつき等に関わらず安定動作が可能なものは実用化に至っていないのが現状である。
一実施形態によれば、モジュラス分周器と、パルスカウンタと、スワロカウンタと、を含み、前記スワロカウンタからの信号に基づいて、前記モジュラス分周器を制御するパルススワロ型のプログラマブル分周器が提供される。
前記パルスカウンタは、前記モジュラス分周器からの出力信号をカウントして分周信号を出力し、前記スワロカウンタは、前記モジュラス分周器からの前記出力信号をカウントし、前記パルスカウンタからの前記分周信号に基づいてリセットする。
さらに、前記スワロカウンタの出力端子と前記モジュラス分周器の制御端子の間に設けられ、前記スワロカウンタからの信号を遅延して、前記モジュラス分周器を制御する制御信号を生成する制御信号遅延回路を有する。
開示のプログラマブル分周器，ＰＬＬシンセサイザおよびレーダ装置は、温度変動，電圧変動およびプロセスばらつき等に関わらず、安定した動作を実現することができるという効果を奏する。
図１は、ＰＬＬシンセサイザの一例を示すブロック図である。 図２は、プログラマブル分周器の一例を示すブロック図である。 図３は、図２に示すプログラマブル分周器におけるデュアルモジュラス分周器の動作の一例を説明するための図である。 図４は、図３に示すデュアルモジュラス分周器における誤動作の一例を説明するための図である。 図５は、図２に示すプログラマブル分周器におけるスワロカウンタの動作の一例を説明するための図である。 図６は、図５に示すスワロカウンタにおける誤動作の一例を説明するための図である。 図７は、本実施例に係るプログラマブル分周器の一例を示すブロック図である。 図８は、図７に示すプログラマブル分周器の動作の一例を説明するための図である。 図９は、図７に示すプログラマブル分周器による効果を説明するための図である。 図１０は、本実施例に係るプログラマブル分周器における補償動作の一例を説明するためのフローチャートである。 図１１は、図７に示すプログラマブル分周器における制御信号遅延回路およびリセット信号遅延回路の一例を示す回路図である。 図１２は、図７に示すプログラマブル分周器におけるパルス幅可変スワロカウンタの一例を示す回路図である。 図１３は、本実施例に係るプログラマブル分周器を適用したレーダ装置の一例を示すブロック図である。
まず、本実施例に係るプログラマブル分周器，ＰＬＬシンセサイザおよびレーダ装置を詳述する前に、図１〜図６を参照して、ＰＬＬシンセサイザおよびプログラマブル分周器の一例、並びに、プログラマブル分周器における課題を説明する。
図１は、ＰＬＬシンセサイザの一例を示すブロック図である。図１に示されるように、ＰＬＬシンセサイザ１００は、例えば、水晶発振器(信号源)１０１，位相比較器１０２，ローパスフィルタ(ＬＰＦ)１０３，電圧制御発振器(ＶＣＯ：Voltage-controlled oscillator)１０４およびプログラマブル分周器１０５を含む。
水晶発振器１０１は、例えば、１００ＭＨｚの周波数の基準信号ｆrを発生し、位相比較器１０２は、水晶発振器１０１からの基準信号ｆrおよびプログラマブル分周器１０５の出力(分周信号Ｆo)を受け取って位相比較する。位相比較器１０２の出力は、ＬＰＦ１０３を介して、ＶＣＯ１０４に入力される。
すなわち、ＬＰＦ１０３は、位相比較器１０２の出力における低周波成分を通過させて高周波成分を抑制し、ＶＣＯ１０４は、ＬＰＦ１０３の出力(電圧信号)に基づいて、例えば、８０ＧＨｚの信号を発生し、出力信号ｆoとして出力する。なお、ＶＣＯ１０４からの出力信号ｆoは、プログラマブル分周器１０５に対して入力信号ｆinとして与えられる。
プログラマブル分周器１０５は、例えば、分周比Ｐを制御して、出力分周数を変化させる。具体的に、プログラマブル分周器１０５の入力信号ｆin(ｆo)が８０ＧＨｚで水晶発振器１０１が１００ＭＨｚの信号を発生する場合、分周比Ｐは、８００程度となる。ここで、分周器(プログラマブル分周器１０５)はカウンタであり、入力信号ｆinのパルス数をカウントし、例えば、８００回に１回だけパルス(Ｆo)を出力する。
すなわち、８０ＧＨｚの発振器(ＶＣＯ)１０４の出力周波数ｆoは、プログラマブル分周器１０５の分周比Ｐと、基準信号ｆrの周波数の積(ｆo＝Ｐ×ｆr)となり、分周比Ｐを制御することにより、出力信号ｆoの周波数を変化させることができる。
図２は、プログラマブル分周器の一例を示すブロック図であり、高速プログラマブル分周器を実現する回路方式として広く利用されているパルススワロ型プログラマブル分周器を示すものである。図２に示されるように、パルススワロ型プログラマブル分周器１０５は、デュアルモジュラス分周器１５１，パルスカウンタ１５２およびスワロカウンタ１５３を含む。なお、パルスカウンタ１５２およびスワロカウンタ１５３は、複雑なデジタル制御カウンタとなっている。
デュアルモジュラス分周器１５１は、２つの分周比ＤとＤ＋１に切り替えることができ、その制御信号(ＤＭＰ)はスワロカウンタ１５３から受け取る。パルスカウンタ１５２およびスワロカウンタ１５３は、デュアルモジュラス分周器１５１の出力信号(ｆout)を入力信号とし、それぞれパルス数(Ｎp，Ｎs)をカウントする。なお、これらのカウント数ＮpおよびＮsは、外部から制御される。
パルスカウンタ１５２は、Ｎpカウントを常に繰り返し、カウントが終了するとＨｉｇｈ(高レベル)のパルスを出力し、その後、直ちに次のカウントを開始する。つまり、パルスカウンタ１５２は、１／Ｎpの分周回路として動作する。
一方、スワロカウンタ１５３は、パルスカウンタ１５２からの出力(分周信号Ｆo)をリセット信号(ＲＳＴ)として使用し、高レベルパルスが入力されると、カウントを開始する。また、スワロカウンタ１５３は、カウントを開始した後のＮsカウント分はＨｉｇｈを出力し、カウントが終わるとＬｏｗ(低レベル)に立ち下がり、パルスカウンタからのリセット待ちの状態になる。
すなわち、デュアルモジュラス分周器１５１の状態としては、Ｎsカウントの間はＤ＋１分周の状態になり、Ｎp−Ｎsカウントの間はＤ分周の状態になる。以上の動作によって、このプログラマブル分周器１０５全体の分周比は、次のように表すことができる。
Ｐ＝Ｄ×(Ｎp−Ｎs)＋(Ｄ＋１)×Ｎs＝Ｄ×Ｎp＋Ｎs
例えば、Ｄ＝４，Ｎs＝０〜３，Ｎp＝１６〜３１といったパルススワロ型プログラマブル分周器１０５では、外部から与えるはＮsおよびＮpを、Ｎs＝１，Ｎp＝２０と制御すると、分周比Ｐ＝４×２０＋１＝８１の分周器として動作することになる。実際の適用において、例えば、入力信号ｆin＝１０．１ＧＨｚ，Ｄ＝４，Ｎp＝２５，Ｎs＝１のとき、分周比Ｐ＝１０１で、分周信号Ｆo＝１００ＭＨｚになる。
このように、図２に示すパルススワロ型プログラマブル分周器１０５は、初段のデュアルモジュラス分周器１５１は、高速動作が可能なシンプルな２モード切り替え回路となっている。また、後段のパルスカウンタ１５２およびスワロカウンタ１５３は、複雑な回路でプログラマブル制御されるようになっている。
図３は、図２に示すプログラマブル分周器におけるデュアルモジュラス分周器の動作の一例を説明するための図であり、図３(a)は、４または５分周のデュアルモジュラス分周器１５１を示し、図３(b)は、その動作を説明するためのタイミング図を示す。
前述したように、パルスカウンタ１５２およびスワロカウンタ１５３は協調動作する。そして、図３(a)に示されるように、デュアルモジュラス分周器１５１は、協調動作するパルスカウンタ１５２およびスワロカウンタ１５３により生成された制御信号ＤＭＰに基づいて制御される。
ここで、デュアルモジュラス分周器１５１は、制御信号ＤＭＰの論理を拾うタイミングが限定されている。すなわち、図３(b)に示されるように、そのタイミングでＤＭＰのパルス波形ＰＳ１１がＨｉｇｈなら、次の出力信号ｆoutは５分周、また、そのタイミングでＤＭＰのパルス波形ＰＳ１１がＬｏｗなら、次の出力信号ｆoutは４分周といった動作を行う。このように、デュアルモジュラス分周器１５１は、制御信号ＤＭＰの論理値(ＬｏｗまたはＨｉｇｈ)に基づいて、４カウントか５カウントかを決めるようになっている。
図４は、図３に示すデュアルモジュラス分周器における誤動作の一例を説明するための図であり、図４(a)は、プログラマブル分周器１０５における回路遅延を示し、図４(b)は、デュアルモジュラス分周器１５１の誤動作を説明するためのタイミング図を示す。
後段のパルスカウンタ１５２およびスワロカウンタ１５３は、例えば、回路規模が大きく、複雑な回路となっているため、動作遅延が大きい。すなわち、図４(a)に示されるように、デュアルモジュラス分周器１５１が出力信号ｆoutを出力してから制御信号ＤＭＰを受け取るまでの時間は、パルスカウンタ１５２およびスワロカウンタ１５３による動作遅延の影響を受けることになる。
また、パルスカウンタ１５２およびスワロカウンタ１５３による動作遅延は、例えば、温度変動および電圧変動、或いは、プロセスバラつき等によって大きく変化する。すなわち、パルスカウンタ１５２およびスワロカウンタ１５３では、絶対的な遅延が大きいため、動作遅延の変動も大きくなる。
具体的に、図４(b)に示されるように、デュアルモジュラス分周器１５１は、例えば、制御信号ＤＭＰの論理値(ＬｏｗまたはＨｉｇｈ)に応じて、入力信号ｆinを４カウント(Ｄ)または５カウント(Ｄ＋１)する出力信号ｆoutを変化させる。このとき、制御信号ＤＭＰのパルス波形ＰＳ１１が、パルスカウンタ１５２およびスワロカウンタ１５３による動作遅延の変動で、パルス波形ＰＳ１２へ変化(遅延)すると、本来の５分周が４分周となって、デュアルモジュラス分周器１５１が誤動作してしまう。
図５は、図２に示すプログラマブル分周器におけるスワロカウンタの動作の一例を説明するための図であり、図５(a)は、スワロカウンタ１５３を示し、図５(b)は、その動作を説明するためのタイミング図を示す。
図５(a)に示されるように、スワロカウンタ１５３は、デュアルモジュラス分周器１５１の出力信号ｆout(スワロカウンタ１５３の入力信号)をカウントし、カウントしている間は出力信号(制御信号ＤＭＰ)をＨｉｇｈとし、カウントが終わるとＬｏｗとする。また、スワロカウンタ１５３は、パルスカウンタ１５２からのリセット信号ＲＳＴがＨｉｇｈになってから、ｆoutの最初の立ち上がりエッジでカウントを開始する。なお、カウント数Ｎsは、例えば、外部のデジタル制御回路(デジタル制御)からデジタル値が入力され、図５(b)は、Ｎs＝３の場合を示している。
図６は、図５に示すスワロカウンタにおける誤動作の一例を説明するための図である。まず、スワロカウンタ１５３の入力信号は、デュアルモジュラス分周器１５１の出力信号ｆoutであるため、周期(パルス幅)が変化している。具体的に、信号ｆoutのパルス幅がＰＷ１０で長くなると、例えば、同じリセット信号ＲＳＴに対しても、前段のデュアルモジュラス分周器１５１の分周状態によって、リセット信号ＲＳＴを取り込むタイミングが変化する。そのため、スワロカウンタ１５３の出力信号(制御信号ＤＭＰ)が変化することになる。
このように、図２に示すプログラマブル分周器１０５では、例えば、パルスカウンタ１５２およびスワロカウンタ１５３が大規模な回路であるため、制御信号ＤＭＰの生成が遅れて誤動作を生じる虞がある。また、プログラマブル分周器１０５は、温度変動および電圧変動、或いは、プロセスバラつき等によって動作遅延が変化するため、様々な変動およびばらつきに対して正常な動作を行わせるのが困難になっている。また、高速動作を求めるほど信号周期が短くなるため、正常動作が可能な許容レンジは、ますます狭くなってしまう。
以下、プログラマブル分周器，ＰＬＬシンセサイザおよびレーダ装置の実施例を、添付図面を参照して詳述する。図７は、本実施例に係るプログラマブル分周器の一例を示すブロック図であり、パルススワロ型プログラマブル分周器を示すものである。
図７に示されるように、パルススワロ型プログラマブル分周器５は、デュアルモジュラス分周器５１，パルスカウンタ５２，パルス幅可変スワロカウンタ５３，制御信号遅延回路５４およびリセット信号遅延回路５５を含む。ここで、デュアルモジュラス分周器５１およびパルスカウンタ５２は、前述した図２におけるデュアルモジュラス分周器１５１およびパルスカウンタ１５２に対応する。
制御信号遅延回路５４は、パルス幅可変スワロカウンタ(スワロカウンタ)５３から出力される制御信号ＤＭＰを受け取って遅延し、遅延された制御信号ＤＭＰ'を、デュアルモジュラス分周器５１に出力する。また、リセット信号遅延回路５５は、パルスカウンタ５２から出力される信号ＲＳＴ(分周信号Ｆo)を受け取って遅延し、遅延されたリセット信号ＲＳＴ'を、スワロカウンタ５３に出力する。
すなわち、制御信号遅延回路５４およびリセット信号遅延回路５５は、両方とも入力された信号の絶対的な遅延量を調整し、デュアルモジュラス分周器５１の動作を補償する役目を持つ。また、リセット信号遅延回路５５は、スワロカウンタ５３の動作を補償する役目も併せ持っている。つまり、スワロカウンタ５３の入力信号ｆoutのパルスエッジと、パルスカウンタ５２から出力される信号(分周信号)ＲＳＴのパルスエッジが揃った場合に、動作が不安定になる虞があるため、それを避ける効果も併せ持っている。なお、スワロカウンタ５３の入力信号は、デュアルモジュラス分周器５１の出力信号ｆoutである。
また、スワロカウンタ(パルス幅可変スワロカウンタ)５３は、例えば、ＨｉｇｈおよびＬｏｗの一方の論理だけが正常に拾えない場合において、パルス幅(デューティ比)を調整することで、正常な動作を可能とすることができる。なお、スワロカウンタ５３に関しては、図９および図１２を参照して、後に詳述する。
図８は、図７に示すプログラマブル分周器の動作の一例を説明するための図である。図８に示されるように、デュアルモジュラス分周器５１に与えられる制御信号ＤＭＰ'には、制御信号遅延回路５４(リセット信号遅延回路５５)による可変ディレイの要素と、パルス幅可変スワロカウンタ５３によるパルス幅可変の要素が含まれる。
まず、図７に示されるように、制御信号遅延回路５４は、スワロカウンタ５３の出力端子５３oとデュアルモジュラス分周器５１の制御端子５１ｃの間に設けられ、スワロカウンタ５３の出力信号ＤＭＰに対して可変ディレイを与え、制御信号ＤＭＰ'を生成する。
すなわち、デュアルモジュラス分周器５１を制御する制御信号ＤＭＰ'は、スワロカウンタ５３からの信号ＤＭＰに対して、制御信号遅延回路５４による可変ディレイが与えられた信号となっている。これにより、図８に示されるように、デュアルモジュラス分周器５１の制御信号ＤＭＰ'の遅延が可変制御される。
また、リセット信号遅延回路５５は、パルスカウンタ５２の出力端子５２oとスワロカウンタ５３のリセット端子５３ｒの間に設けられ、パルスカウンタ５２から出力される信号(分周信号)ＲＳＴに対して可変ディレイを与えるように制御する。
そして、スワロカウンタ(パルス幅可変スワロカウンタ)５３は、出力信号ＤＭＰ(制御信号ＤＭＰ')におけるパルス幅(デューティ比)を制御する。これにより、図８に示されるように、スワロカウンタ５３から出力される信号ＤＭＰ(ＤＭＰ')のパルス幅が可変制御される。このスワロカウンタ５３による制御信号ＤＭＰ'のパルス幅の可変制御(デューティ比の調整)は、例えば、Ｈｉｇｈ論理またはＬｏｗ論理のどちらか一方に対してのみ、データの取りこぼしが発生しやすい場合に有効なものである。
図９は、図７に示すプログラマブル分周器による効果を説明するための図であり、上述したパルス幅の可変制御が有効な場合を説明するためのものである。図９において、信号ＤＭＰ'(ＤＭＰ)のパルス波形ＰＳ２１は、スワロカウンタ５３によるパルス幅の可変制御が行われない場合を示し、パルス波形ＰＳ２２は、スワロカウンタ５３により論理Ｈｉｇｈの期間が長くなるようにパルス幅を可変制御した場合を示す。
図９のパルス波形ＰＳ２１に示されるように、例えば、Ｈｉｇｈ論理の期間が短いと、タイミングを逃して、本来、５分周とするのを４分周と誤動作してしまう。この場合、本実施例のプログラマブル分周器５では、スワロカウンタ５３により、制御信号ＤＭＰ'(ＤＭＰ)におけるＨｉｇｈ論理の期間が長くなるように、パルス幅(デューティ比)が調整される。これにより、例えば、制御信号ＤＭＰ(ＤＭＰ')のＨｉｇｈ論理によるデータの取りこぼしをなくして誤動作を防止することが可能となる。
以上において、制御信号遅延回路５４およびリセット信号遅延回路５５は、両方ではなく、一方のみを設けてもよい。すなわち、本実施例のプログラマブル分周器５は、制御信号遅延回路５４だけを含むもの、リセット信号遅延回路５５だけを含むもの、並びに、制御信号遅延回路５４およびリセット信号遅延回路５５の両方を含むものであってもよい。
このように、制御信号遅延回路の遅延量、および、リセット信号遅延回路の遅延量を最適な値に設定することにより、温度変動，電圧変動およびプロセスばらつき等に対しても安定した動作が可能なプログラマブル分周器を提供することが可能になる。
図１０は、本実施例に係るプログラマブル分周器における補償動作の一例を説明するためのフローチャートである。図１０に示されるように、補償動作(補償モード)が開始すると、ステップＳＴ１において、温度検出回路をＯＮして、ステップＳＴ２に進み、検出温度に対して、最適なタイミング初期値に設定されているかどうかを判定する。すなわち、ステップＳＴ２では、制御信号遅延回路５４およびリセット信号遅延回路５５における遅延量(設定値)が、温度検出回路により検出された温度に対して、最適なタイミング初期値になっているかどうかを判定する。なお、温度検出回路は、プログラマブル分周器５が適用される装置(例えば、レーダ装置)の近傍に設けられるのはいうまでもない。
ステップＳＴ２において、最適なタイミング初期値に設定されていないと判定すると、ステップＳＴ３に進み、例えば、温度(検出温度)と最適タイミング初期値にルックアップテーブル(ＬＵＴ)に基づいて、タイミングの再設定を行い、ステップＳＴ４に進む。また、ステップＳＴ２において、最適なタイミング初期値に設定されていると判定すると、そのままステップＳＴ４に進む。
ステップＳＴ４では、ロック検出回路をＯＮして、ステップＳＴ５に進み、ロック検出回路によりロックしているかどうかを判定、すなわち、プログラマブル分周器５が所定の動作を行っているかどうかを判定する。ステップＳＴ５において、ロック検出回路によりロックしていないと判定すると、ステップＳＴ６に進み、タイミング設定値を変化させた後、ステップＳＴ５に戻る。そして、ステップＳＴ５において、ロック検出回路によりロックしていると判定すると、補償モード(補償動作)を終了する。なお、図１０は、プログラマブル分周器の補償モードの単なる一例を説明するためのものであり、様々な変更および変形が可能なのはもちろんである。
図１１は、図７に示すプログラマブル分周器における制御信号遅延回路およびリセット信号遅延回路の一例を示す回路図であり、可変ディレイ回路の一例を示すものである。図１１に示されるように、制御信号遅延回路５４(リセット信号遅延回路５５)は、複数のバッファ５４１，5420〜5423およびセレクタ５４３を含み、入力信号ＤＭＰ(ＲＳＴ)に異なる遅延量を与えた出力信号ＤＭＰ'(ＲＳＴ')を出力するようになっている。
ここで、バッファ5420〜5423は、例えば、縦列接続される段数を異ならせて異なる遅延量を与える遅延線を形成し、これらバッファ(遅延線)5420〜5423の出力の何れかをセレクタ５４３で選択して出力するようになっている。すなわち、図１１において、セレクタ５４３は、例えば、２ビットの選択制御信号ＳＳにより、４つの異なる遅延量を有する遅延線(バッファ5420〜5423の出力)のいずれかを選択する。なお、バッファ５４１は、例えば、入力信号の波形整形を行うためのものである。また、図１１は、単なる一例を示すものであり、様々な変更および変形が可能である。
図１２は、図７に示すプログラマブル分周器におけるパルス幅可変スワロカウンタの一例を示す回路図である。図１２に示されるように、パルス幅可変スワロカウンタ(スワロカウンタ)５３は、バッファ５３１，フリップフロップ(Ｄ−ＦＦ)5321〜5323，可変遅延器5331〜5334，アンドゲート(論理ゲート)5341〜5343，および，セレクタ５３５を含む。
図１２に示すスワロカウンタ５３は、例えば、縦列接続された３段のＤ−ＦＦ5323〜5321により信号ｆoutを取り込み用クロックとして、リセット信号ＲＳＴ'を順次取り込む。各Ｄ−ＦＦ5323〜5321の反転出力は、それぞれ可変遅延器5333〜5331を介してアンドゲート5343〜5341の一方の入力に繋がれている。なお、アンドゲート5343〜5341の他方の入力には、直列接続されたバッファ５３１および可変遅延器5334を介したリセット信号ＲＳＴ'が入力されている。ここで、可変遅延器5331〜5334は、例えば、外部から入力される遅延制御データＣＤによりその遅延量が制御される。
これにより、セレクタ５３５の入力には、可変遅延器5331〜5334により異なる遅延量の信号が入力され、例えば、２ビットのセレクタ制御信号Ｎs(2)により選択された信号が、スワロカウンタ５３の出力ＤＭＰとして出力される。なお、図１２に示すスワロカウンタ(パルス幅可変スワロカウンタ)５３は、単なる例であり、様々なものが適用可能なのはいうまでもない。
図１３は、本実施例に係るプログラマブル分周器を適用したレーダ装置の一例を示すブロック図である。図１３に示されるように、レーダ装置２００は、上述した本実施例のプログラマブル分周器５を含むＰＬＬシンセサイザ２０１，ＰＬＬシンセサイザ２０１の出力を受け取る送信用の電力分配器２０２および受信用の電力分配器２０５を有する。
まず、送信側において、電力分配器２０２の出力は、移相器231，232，…，23nに入力され、移相器231，232，…，23nの出力は、可変利得アンプ(パワーアンプ)241，242，…，24nで増幅され、送信アンテナANTt1，ANTt2，…，ANTtnから出力される。ここで、送信アンテナおよび受信アンテナは、それぞれ専用のフェーズドアレイアンテナとされているが、例えば、デュプレクサを使用して送受信共用アンテナとすることも可能なのはいうまでもない。
また、受信側において、受信アンテナANTr1，ANTr2，…，ANTrnを介して受信された信号は、ローノイズアンプ281，282，…，28nで増幅され、ミキサ261，262，…，26nにより電力分配器２０５の出力と混合される。さらに、ミキサ261，262，…，26nの出力は、例えば、Ａ／Ｄ変換器およびＤＳＰ(Digital Signal Processor)等を含む信号処理回路271，272，…，27nにより処理される。
なお、上述したレーダ装置２００は、例えば、自動車に搭載して衝突を未然に回避し、或いは、前方車両との距離を一定に保持した自動走行を行うためのＦＭ−ＣＷ(Frequency Modulated Continuous Wave)レーダとして適用することができる。また、本実施例のプログラマブル分周器５は、上述したレーダ装置２００に対する適用に限定されるものではなく、例えば、ミリ波等を使用する無線通信機や様々な電子機器に対して適用可能である。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き替え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
モジュラス分周器と、
前記モジュラス分周器からの出力信号をカウントして分周信号を出力するパルスカウンタと、
前記モジュラス分周器からの前記出力信号をカウントし、前記パルスカウンタからの前記分周信号に基づいてリセットするスワロカウンタと、を含み、前記スワロカウンタからの信号に基づいて、前記モジュラス分周器を制御するパルススワロ型のプログラマブル分周器であって、
前記スワロカウンタの出力端子と前記モジュラス分周器の制御端子の間に設けられ、前記スワロカウンタからの信号を遅延して、前記モジュラス分周器を制御する制御信号を生成する制御信号遅延回路を有する、
ことを特徴とするプログラマブル分周器。
（付記２）
モジュラス分周器と、
前記モジュラス分周器からの出力信号をカウントして分周信号を出力するパルスカウンタと、
前記モジュラス分周器からの前記出力信号をカウントし、前記パルスカウンタからの前記分周信号に基づいてリセットするスワロカウンタと、を含み、前記スワロカウンタからの信号に基づいて、前記モジュラス分周器を制御するパルススワロ型のプログラマブル分周器であって、
前記パルスカウンタの出力端子と前記スワロカウンタのリセット端子の間に設けられ、前記パルスカウンタから出力される前記分周信号を遅延して、前記スワロカウンタをリセットするリセット信号を生成するリセット信号遅延回路を有する、
ことを特徴とするプログラマブル分周器。
（付記３）
さらに、
前記スワロカウンタの出力端子と前記モジュラス分周器の制御端子の間に設けられ、前記スワロカウンタからの信号を遅延して、前記モジュラス分周器を制御する制御信号を生成する制御信号遅延回路を有する、
ことを特徴とする付記２に記載のプログラマブル分周器。
（付記４）
前記制御信号遅延回路は、
遅延量の異なる複数の遅延線と、
複数の前記遅延線のいずれかを選択するセレクタと、を含む、
ことを特徴とする付記１または付記３に記載のプログラマブル分周器。
（付記５）
前記リセット信号遅延回路は、
それぞれ異なる遅延量を与える複数の遅延線と、
複数の前記遅延線の出力のいずれかを選択するセレクタと、を含む、
ことを特徴とする付記２に記載のプログラマブル分周器。
（付記６）
前記スワロカウンタは、パルス幅が可変とされた信号を出力するパルス幅可変スワロカウンタである、
ことを特徴とする付記１乃至付記５のいずれか１項に記載のプログラマブル分周器。
（付記７）
前記パルス幅可変スワロカウンタは、
前記モジュラス分周器からの前記出力信号に基づいて，前記リセット信号を取り込む縦列接続された複数のフリップフロップと、
前記モジュラス分周器からの前記出力信号および複数の前記フリップフロップの出力を、遅延制御データに基づいて可変遅延する複数の可変遅延器と、
複数の前記可変遅延器の出力の論理を取る複数の論理ゲートと、
複数の前記論理ゲートの出力のいずれかを選択するセレクタと、を含む、
ことを特徴とする付記６に記載のプログラマブル分周器。
（付記８）
前記モジュラス分周器は、２つの分周比を切り替えるデュアルモジュラス分周器である、
ことを特徴とする付記１乃至付記７のいずれか１項に記載のプログラマブル分周器。
（付記９）
付記１乃至付記８のいずれか１項に記載のプログラマブル分周器と、
第１周波数の信号を発生する信号源と、
前記第１周波数の信号および前記プログラマブル分周器からの前記分周信号を受け取って位相比較する位相比較器と、
前記位相比較器の出力における低周波成分を通過させて高周波成分を抑制するローパスフィルタと、
前記ローパスフィルタの出力に基づいて、第２周波数の信号を発生して出力する発振器と、を有し、
前記第２周波数の信号は、前記プログラマブル分周器に対して入力信号として与えられる、
ことを特徴とするＰＬＬシンセサイザ。
（付記１０）
付記９に記載のＰＬＬシンセサイザを搭載した、
ことを特徴とするレーダ装置。
（付記１１）
さらに、
前記ＰＬＬシンセサイザの出力を受け取る送信用電力分配器および受信用電力分配器と、
前記送信用電力分配器の出力を受け取って処理し、送信アンテナを介して出力する複数の移相器および可変利得アンプと、
受信アンテナから入力された信号を増幅する複数のローノイズアンプと、
複数の前記ローノイズアンプの出力と前記受信用電力分配器の出力を混合する複数のミキサと、
複数の前記ミキサの出力を処理する複数の信号処理回路と、を含む、
ことを特徴とする付記１０に記載のレーダ装置。
５，１０５ パルススワロ型プログラマブル分周器(プログラマブル分周器)
５１，１５１ デュアルモジュラス分周器(モジュラス分周器)
５２，１５２ パルスカウンタ
５３ パルス幅可変スワロカウンタ(スワロカウンタ)
５４ 制御信号遅延回路
５５ リセット信号遅延回路
１００，２０１ ＰＬＬシンセサイザ
１０１ 水晶発振器(信号源)
１０２ 位相比較器
１０３ ローパスフィルタ(ＬＰＦ)
１０４ 電圧制御発振器(ＶＣＯ：発振器)
１５３ スワロカウンタ
２００ レーダ装置
２０２，２０５ 電力分配器
231，232，…，23n 移相器
241，242，…，24n 可変利得アンプ
261，262，…，26n ミキサ
271，272，…，27n 信号処理回路
281，282，…，28n ローノイズアンプ
５３１，５４１ バッファ
５３５，５４３ セレクタ
5321〜5323 フリップフロップ(Ｄ−ＦＦ)
5331〜5334 可変遅延器
5341〜5343 アンドゲート(論理ゲート)
5420〜5423 バッファ(遅延線)
ANTr1，ANTr2，…，ANTrn 受信アンテナ
ANTt1，ANTt2，…，ANTtn 送信アンテナ

Claims (7)

  1. モジュラス分周器と、
    前記モジュラス分周器からの出力信号をカウントして分周信号を出力するパルスカウンタと、
    前記モジュラス分周器からの前記出力信号をカウントし、前記パルスカウンタからの前記分周信号に基づいてリセットするスワロカウンタと、を含み、前記スワロカウンタからの信号に基づいて、前記モジュラス分周器を制御するパルススワロ型のプログラマブル分周器であって、
    前記スワロカウンタの出力端子と前記モジュラス分周器の制御端子の間に設けられ、前記スワロカウンタからの信号を遅延して、前記モジュラス分周器を制御する制御信号を生成する制御信号遅延回路を有する、
    ことを特徴とするプログラマブル分周器。
  2. モジュラス分周器と、
    前記モジュラス分周器からの出力信号をカウントして分周信号を出力するパルスカウンタと、
    前記モジュラス分周器からの前記出力信号をカウントし、前記パルスカウンタからの前記分周信号に基づいてリセットするスワロカウンタと、を含み、前記スワロカウンタからの信号に基づいて、前記モジュラス分周器を制御するパルススワロ型のプログラマブル分周器であって、
    前記パルスカウンタの出力端子と前記スワロカウンタのリセット端子の間に設けられ、前記パルスカウンタから出力される前記分周信号を遅延して、前記スワロカウンタをリセットするリセット信号を生成するリセット信号遅延回路を有する、
    ことを特徴とするプログラマブル分周器。
  3. さらに、
    前記スワロカウンタの出力端子と前記モジュラス分周器の制御端子の間に設けられ、前記スワロカウンタからの信号を遅延して、前記モジュラス分周器を制御する制御信号を生成する制御信号遅延回路を有する、
    ことを特徴とする請求項２に記載のプログラマブル分周器。
  4. 前記スワロカウンタは、パルス幅が可変とされた信号を出力するパルス幅可変スワロカウンタである、
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のプログラマブル分周器。
  5. 前記モジュラス分周器は、２つの分周比を切り替えるデュアルモジュラス分周器である、
    ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のプログラマブル分周器。
  6. 請求項１乃至請求項５のいずれか１項に記載のプログラマブル分周器と、
    第１周波数の信号を発生する信号源と、
    前記第１周波数の信号および前記プログラマブル分周器からの前記分周信号を受け取って位相比較する位相比較器と、
    前記位相比較器の出力における低周波成分を通過させて高周波成分を抑制するローパスフィルタと、
    前記ローパスフィルタの出力に基づいて、第２周波数の信号を発生して出力する発振器と、を有し、
    前記第２周波数の信号は、前記プログラマブル分周器に対して入力信号として与えられる、
    ことを特徴とするＰＬＬシンセサイザ。
  7. 請求項６に記載のＰＬＬシンセサイザを搭載した、
    ことを特徴とするレーダ装置。
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