TWI433466B - 頻率捷變鎖相迴路系統 - Google Patents

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TWI433466B TW096140080A TW96140080A TWI433466B TW I433466 B TWI433466 B TW I433466B TW 096140080 A TW096140080 A TW 096140080A TW 96140080 A TW96140080 A TW 96140080A TW I433466 B TWI433466 B TW I433466B
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)

Description

頻率捷變鎖相迴路系統
本發明係一般有關於電子鎖相迴路(PLL)，且尤其有關鎖定於共同參考訊號的PLLs。
如同在此類技術中所已知的，電子鎖相迴路的應用很廣泛。一個此種的應用係在相位陣列系統中。更特別而言，相位陣列天線中的發送/接收元件需要提供給所有陣列元件之穩定的相位及頻率參考，以便操控光束於所想要的方向上。幾種方法是此技術中所已知的，用以提供此種參考，及達成各元件中所需的相位移位。在多功能系統中，必須依據需求而將許多此種參考同時或交替地提供給系統的不同部分。希望在諸元件處具有共通性的部分。也希望利用單一系統-寬的頻參考來取代多重干擾頻率。
頻率及相位基準可以幾種方式而被提供給陣列元件。第一種方法提供RF頻率基準，且將相位移位引入訊號路徑。對於發送及接收而言，此相位移位可藉由將高通濾波器及低通濾波器切換入及切換出RF訊號路徑中來予以達成。此相位移位可被達成於由發送及接收路徑所共有的「共同足部(common-leg)」電路。
另一種是，參照接收情況，吾人可使用混頻器以降頻此等元件內的RF訊號。這能使系統至元件(system-to-element)介面處於較低的中頻(IF)。移相器可被設置於 LO路徑中，且因此不會有助於RF損失。因此，幾級的RF增益可自T/R元件中予以省略。頻率轉換方法的重要應用為當在本地振盪器(LO)被製造於各陣列元件上，而使得系統介面可處於低頻之時。
更特別而言，低頻參考訊號被使用來藉由使用如圖1中所顯示的數位式預分頻器(除以N)電路而使本地振盪器同步化。一部分的可調整振盪器訊號係藉由二進位電路來予以除頻，直到頻率等於所引入的參考訊號之頻率。相位及參考訊號會與預分頻器的輸出做比較。振盪器會予以調整，以使相位差為零。如同在此種技術中所已知的，移相器係顯示為位於本地振盪器(LO)路徑中。上述的方法無法良好地適用於必須獨立地變化各元件或元件群的頻率之一個或多個多功能系統。在通常的方法中，因為所有元件必須保持鎖定於特定多重的此頻率基準，所以提供給所有元件的單一參考頻率會妨礙頻率捷變。
依據本發明，提供一種電路，其包含：頻率可控制振盪器；以及時間延遲電路，此時間延遲電路係藉由由振盪器所產生的訊號來予以饋入，此時間延遲電路係耦接至振盪器，以控制由振盪器所產生的訊號之頻率。
在一實施例中，提出一種振盪器電路，其包含：相位偵測器；低通濾波器，係耦接至相位偵測器的輸出；壓控振盪器，係藉由低通濾波器來予以饋入；以及可變時間延 遲電路，係藉由壓控振盪器之輸出的一部分來予以饋入。相位偵測器係藉由可變時間延遲電路及參考訊號來予以饋入。
在一實施例中，振盪器包含除頻器在壓控振盪器的輸出與可變時間延遲電路之間。
在一實施例中，提出一種系統，其具有複數個元件，此等元件的各元件係耦接至複數個振盪器部之相對應的一個振盪器部，此等振盪器部的各振盪器部係連接至一共同埠。此等振盪器部的各振盪器部包含相位偵測器；低通濾波器，係耦接至相位偵測器的輸出；壓控振盪器，係藉由低通濾波器來予以饋入；以及可變時間延遲電路，係藉由壓控振盪器的一部分輸出來予以饋入。相位偵測器係藉由可變時間延遲電路及參考訊號來予以饋入。混頻器部係耦接至壓控振盪器、此元件及此共同埠。
在一實施例中，此等振盪器部回應於由移相器部的各移相器部之移相器的各移相器之時間延遲電路所產生的可選擇時間延遲，而產生此等元件之間的相對頻率移位，此相對頻率移位係與在此等元件的各元件處之此可選擇時間延遲有關。
在一實施例中，此等振盪器的各振盪器包含：相位偵測器；低通濾波器，係耦接至相位偵測器的輸出；可變控制振盪器，係藉由低通濾波器來予以饋入；以及回授迴路，係藉由壓控振盪器之輸出的一部分來予以饋入，此回授迴路包含串聯的除頻器及可變時間延遲電路。相位偵測器 係藉由回授迴路來予以饋入，此相位偵測器的輸出係與由第二除頻器所產生的訊號與參考頻率訊號之間的相位差有關。
具有如提及的此種配置，在各元件處提供時間延遲，使得如饋入至頻率相位偵測器之預分頻的LO頻率之表面的週期係與LO本身處有所差異。鎖相迴路的動作將於LO處產生想要的頻率變化，以補償相位偵測器之表面的週期。
在一實施例中，可變時間延遲電路包含具有可變電容器的積分器。
在另一實施例中，可變時間延遲電路包含切換傳輸線或無功(reactive)電路元件。
本發明的一或多個實施例之細節係於附圖及底下的說明中予以提及。本發明的其他特徵、目的、及優點將從此說明及圖式中，及從申請專利範圍中而顯然可知。
現在參照圖2，相位陣列系統10係顯示具有含天線或輻射元件12的複數個元件，此等元件的各元件係耦接至複數個移相器部14之相對應的一個移相器部。移相器部14的各移相器部包括：耦接至元件12之相對應的一個元件之陣列埠16；光束埠，在此為用以將頻率及相位參考值提供給元件12的中頻(IF)埠18；以及可變時間延遲電路20，用以將可選擇時間延遲提供給傳遞至陣列埠16的 能量。此等移相器14回應於此等移相器14的各移相器之可選擇相位，而產生介於共同埠22與此等元件12之間之定向光束的能量。要了解到的是，定向光束可相互地使用於陣列的接收或發送模式中。
因此，若此等移相器14的各移相器之頻率相位及振幅相等，則產生具有表示為24的波前之定向光束，此光束係沿著系統10的視軸(boresight axis)而被定向。另一方面，若移相器之間的放射中有固定相位移位，則產生具有表示為24’的波前之定向光束，此光束係沿著具有離視軸的角度θ之軸而被定向。此角度係如此而使得，雖然被不同地延遲，但是自元件12的各元件輻射出之能量沿著波前而同時到達。
更特別而言，移相器部14的各移相器部之結構相同。其代表性例的一種結構係詳細地顯示為包括具有鎖相(回授)迴路17的移相器15，此鎖相迴路17具有：相位偵測器30；耦接至相位偵測器30的輸出之低通濾波器32；在此為藉由低通濾波器32來予以饋入之可變壓控振盪器(VCO)34；藉由壓控振盪器34之輸出的一部分來予以饋入之第一除頻器36，在此為除以N的除頻器，其中N為整數。第二除頻器39(在為除以M的除頻器，其中M為整數)係藉由可變時間延遲電路20來予以饋入。第一除頻器36及第二除頻器39提供預分頻器。相位偵測器30係藉由第二除頻器39來予以饋入，相位偵測器30的輸出係有關於第二除頻器39所產生的訊號與來自參考源40的 參考頻率訊號之間的相位差。此等移相器的各移相器係藉由參考頻率訊號來予以饋入。在某些相位陣列系統中，於不同時間，不同頻率可能需用於此陣列的不同部分。即使共同參考頻率被提供給整個陣列，本發明仍能頻率捷變。
VCO 34的輸出之另一部分係經由可變移相器41及放大器42而被饋入至混頻器部44，如所示。混頻器部44係耦接至共同埠22及元件12。放大器42的輸出為具有頻率fLO的本地振盪訊號。陣列埠16及元件12處的訊號為射頻fRF。
本發明的基礎為包括位於預分頻器的除頻器36，39之間的時間延遲電路20。考慮各自的輸出除以2之預分頻器級。因為預分頻器為數位的，所以振盪器34的輸出可視為電壓峰值上的一連串脈衝。輸入脈衝的間隔為τLO=1/fLO。第一除頻器的輸出為每隔一個IF脈衝的脈衝。此峰值之間之以時間計的持續分離逐步地持續，直到峰值之間的時間間隔接近引入的參考訊號之週期。例如，假設fLO=8GHz，而引入的參考訊號為125MHz。然後，N=64意謂六級的除頻器(26=64)。
經由相位偵測器及低通濾波器的動作，將使振盪器34的頻率保持於最後除頻器的輸出處之脈衝與自系統參考振盪器40所產生的脈衝一致之位置(此例中為125MHz)。現在假設隨意的時間延遲係引入於除頻器之間。因為各輸出保持週期性，所以此系統仍將產生鎖定的頻率及相位。然而，鎖定時的LO頻率將予以修改。此技術的量化解 釋將藉由應用相位偵測器處所實施的時間一致來予以提供。二進位除頻器係視為週期乘法器。假設有N個二進位除頻器緊接著時間延遲τD。然後，此緊著的是另外的M個二進位除頻器。因此，在穩態中，回授迴路17迫使：2M(2NτVCO+τD)=τREF (1)
或；τVCO=τREF/2N+M-τD/2N (2)
若τD夠短而使得τVCO>0，則VCO 34所產生的輸出訊號可表示為：fVCO/fVCO=1/[1-(fVCO τD)/2N] (3).
此計算顯示引入於不同的除頻器級之間之給定時間延遲的效應。可自方程式3中將初始與最後的頻率比率列表。例如，若fVCO τD=0.8且N=4，則可達成5.3%的頻率增加。對於此結果而言，VCO需要可在此種頻率範圍上調整。此外，會加入時間延遲，以產生離散可選擇的頻率移位。此技術的另外優點為時間延遲可立即與包含如圖3中所顯示的除頻器之數位電路相整合。
參照圖4，如此技術中所已知之典型的CMOS時間延遲電路50見例如是頁碼：數位物件識別器(Digital Object Identifier)10.1109/SMIC.2005.15825第四頁之2006年1月18-20日的主題會議，2006年論文文摘之2006年RF系統中的矽塊積體電路(Silicon Monolithic Integrated Circuits)之B.R.Jackson及C.E.Saavedra的「使用時間延遲技術的L頻帶之CMOS頻率倍數器」(“An L-Band CMOS Frequency Doubler using a Time-Delay Technique”)。在此電路的輸入及輸出處，分別有上拉/下拉緩衝器52a，52b。此電路包括具有電阻器R及固定電容器C的積分器56。RC電路(亦即，積分器56)以觸發比較器級52b的時間常數來充電。實際上，元件值將設定成使得τD夠短而使得τVCO>0，如方程式2中所提及。對於以上所討論之六個除頻器代表性例中的5位元移相器而言，延遲電路的配置將有許多選擇，其特徵在於第一時間延遲電路的配置：(1)在振盪器之後(2)在第一除頻器之後(3)在第二除頻器之後。此選擇將由詳細設計期間之可靠度問題來予以指定。所想要的時間延遲電路不僅可以大量電氣元件，而且可以如所想要的分散式元件來予以實施。
圖5顯示此設計的另一種實施，使得時間延遲52可持續地予以調整及變化。此係藉由使積分器56的輸出傳遞至電壓比較器60中來予以達成。因此，參考電壓的選擇決定出時間延遲的觸發點。電壓Vref可藉由數位至類比轉換器來予以設定。
圖6顯示持續地可變時間延遲之組合如何可「粗略」及「微細」地調整頻率之一例。
本發明的一些實施例已予以說明。然而，將了解到的視，在不違離本發明的精神及範圍之下，可實施不同的修改。例如，雖然依據本發明的PLL已於相位陣列系統的本文中予以說明，但是PLL可使用於各種應用的任何一種應 用中。因此，其他實施例係在底下申請專利範圍的範圍之內。
10‧‧‧相位陣列系統
12‧‧‧天線或輻射元件
14‧‧‧移相器部
15‧‧‧移相器
16‧‧‧陣列埠
17‧‧‧鎖相(回授)迴路
18‧‧‧中頻(IF)埠
20‧‧‧可變時間延遲電路
22‧‧‧共同埠
24‧‧‧波前
24’‧‧‧波前
30‧‧‧相位偵測器
32‧‧‧低通濾波器
34‧‧‧壓控振盪器(VCO)
36‧‧‧第一除頻器
39‧‧‧第二除頻器
40‧‧‧參考源
41‧‧‧可變移相器
42‧‧‧放大器
44‧‧‧混頻器部
50‧‧‧CMOS時間延遲電路
52‧‧‧時間延遲
52a‧‧‧上拉緩衝器
52b‧‧‧下拉緩衝器
56‧‧‧積分器
60‧‧‧電壓比較器
圖1係依據習知技術之相位陣列系統；圖2係依據本發明之相位陣列系統；圖3係適用於圖2的相位陣列系統中之鎖相迴路的方塊圖；圖4係適用於圖2的相位陣列系統中之可變時間延遲電路的方塊圖；圖5係適用於圖2的相位陣列系統中之另一可變時間延遲電路的方塊圖；以及圖6係適用於圖2的相位陣列系統中之又另一可變時間延遲電路的方塊圖。
不同圖式中的相同參考符號表示相同元件。
10‧‧‧相位陣列系統
12‧‧‧天線或輻射元件
14‧‧‧移相器部
15‧‧‧移相器
16‧‧‧陣列埠
17‧‧‧鎖相(回授)迴路
18‧‧‧中頻(IF)埠
20‧‧‧可變時間延遲電路
22‧‧‧共同埠
24‧‧‧波前
24’‧‧‧波前
30‧‧‧相位偵測器
32‧‧‧低通濾波器
34‧‧‧壓控振盪器(VCO)
36‧‧‧第一除頻器
39‧‧‧第二除頻器
40‧‧‧參考源
41‧‧‧可變移相器
42‧‧‧放大器
44‧‧‧混頻器部

Claims (6)

  1. 一種頻率捷變鎖相迴路系統，具有複數個元件，該等元件的每一個元件係耦接至複數個振盪器部之相對應的一個振盪器部，該等振盪器部的每一個振盪器部係連接至共同埠，該等振盪器部的每一個振盪器部包含：(A)振盪器，包含：相位偵測器；低通濾波器，係耦接至該相位偵測器的輸出；壓控振盪器，係藉由該低通濾波器來予以饋入；可變時間延遲電路，係藉由該壓控振盪器之輸出的一部分來予以饋入；且其中，該相位偵測器係藉由該可變時間延遲電路及參考訊號來予以饋入；及(B)混頻器部，係耦接至該壓控振盪器、該等振盪器部之該一個振盪器部中之該等元件的該一個元件及該共同埠；且(C)其中，該等振盪器部回應於由該等振盪器部的每一個振盪器部之該時間延遲電路所產生的時間延遲，而產生複數個天線元件之間的相對頻率移位，該相對頻率移位係與由在該等元件的每一個元件處之可變時間延遲電路所提供之可選擇的時間延遲有關，其中，該等振盪器的每一個振盪器包含：回授迴路，係藉由該壓控振盪器之輸出的一部分來予以饋入，該回授迴路包含在該等振盪器部之該一個振盪器 部中之串聯的第一除頻器、該可變時間延遲電路及第二除頻器；且其中，該相位偵測器係藉由該回授迴路來予以饋入，該相位偵測器的該輸出係與由該第二除頻器所產生的訊號與該參考頻率訊號之間的相位差有關。
  2. 如申請專利範圍第1項之系統，其中，該等振盪器的每一個振盪器包含：回授迴路，係藉由該壓控振盪器之輸出的一部分來予以饋入，該回授迴路包含在該等振盪器部之該一個振盪器部中之串聯的除頻器及該可變時間延遲電路；且其中，該相位偵測器係藉由該回授迴路來予以饋入，該相位偵測器的該輸出係與由該除頻器所產生的訊號與該參考頻率訊號之間的相位差有關。
  3. 如申請專利範圍第2項之系統，其中，該複數個振盪器的每一個振盪器係藉由該參考頻率訊號來予以饋入。
  4. 如申請專利範圍第3項之系統，其中，該可變時間延遲電路包含可切換時間延遲線路網路。
  5. 如申請專利範圍第4項之系統，其中，該可切換時間延遲線路網路包含具有不同電氣長度的複數個延遲線路。
  6. 如申請專利範圍第3項之系統，其中，該可變時間延遲電路包含具有可變電容器的積分器。
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