KR101840919B1

KR101840919B1 - 감소한 주파수 시그널링을 사용하여 다수의 오실레이터를 동기화하는 시스템 및 방법

Info

Publication number: KR101840919B1
Application number: KR1020160004176A
Authority: KR
Inventors: 레인하르드-볼프강 정메이어; 사베리오 트로타
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2015-01-14
Filing date: 2016-01-13
Publication date: 2018-03-21
Also published as: DE102016100497A1; US9866222B2; CN105790760B; US20160204784A1; CN105790760A; KR20160087764A

Abstract

전압 제어형 오실레이터(VCO) 제어를 위한 방법의 실시예는 제 1 VCO의 제 1 VCO 출력 신호를 검출하는 단계를 포함한다. 제 1 VCO 출력 신호는 제 1 VCO 출력 주파수를 갖는다. 방법은 또한 제 1 VCO 출력 신호에 따라 제 1 다운 스케일링된 신호를 결정하는 단계를 포함한다. 제 1 다운 스케일링된 신호는 제 1 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 제 1 다운 스케일링된 주파수를 갖는다. 방법은 또한 제 1 다운 스케일링된 신호 및 발진 기준 신호에 따라 제 1 위상 고정 루프(PLL)를 사용하여 제 1 VCO 출력 주파수를 변경하는 단계와, 제 2 VCO의 제 2 VCO 출력 신호를 검출하는 단계를 포함한다. 제 2 VCO 출력 신호는 제 2 VCO 출력 주파수를 갖는다. 방법은 또한 제 2 VCO 출력 신호 및 제 1 다운 스케일링된 신호에 따라 제 2 VCO 출력 주파수를 변경하는 단계를 포함한다.

Description

감소한 주파수 시그널링을 사용하여 다수의 오실레이터를 동기화하는 시스템 및 방법{SYSTEM AND METHOD FOR SYNCHRONIZING MULTIPLE OSCILLATORS USING REDUCED FREQUENCY SIGNALING}

본 발명은 전반적으로 오실레이터 제어를 위한 시스템 및 방법에 관한 것으로, 특정 실시예에서, 감소한 주파수 시그널링을 사용하여 다수의 오실레이터를 동기화하는 시스템 및 방법에 관한 것이다.

주파수 고정이거나 공동으로 변조되는 다수의 고주파 채널을 가진 무선 주파수(RF) 송신기 및 수신기는 다양한 애플리케이션에 유용하다. 이들 애플리케이션은 원격 센싱, 레이더 및 공항 보안 검색 시스템을 포함한다. 고속 데이터 링크, 고속 무선 로컬 영역 네트워크 및 광대역 인터넷 액세스 시스템 또한 고주파 멀티채널 RF 구현으로부터 이득을 얻는다.

그럼에도, 그러한 다수의 인터로킹 RF 채널은 다수의 도전을 제시한다. RF 송신기 및 수신기 시스템은 전형적으로 인쇄 회로 기판(PCB) 상에 구현되고, 다수의 시스템의 안테나는 하부의 PCB 바로 위에 있는 트레이스를 사용하여 구현된다. 아직 일부 실시예에서 이들 PCB 안테나 설계는 확장성 및 유연성을 제한하고 채널수의 증가 또는 감소를 더 어렵게 한다. 더욱이, 주어진 PCB 재료의 경우에, 채널 주파수 및 트레이스 길이가 증가하면서 에너지 손실이 증가한다. 안테나 설계와 상관없이, 그러한 에너지 손실의 증가는 높은 무선 주파수에서 동작하는 단일 로컬 오실레이터(LO)가 채널을 주파수 고정하거나 공동으로 변조하는 메커니즘을 제공하도록 개별 채널들 사이에 공유되어야 하는 경우에 경험될 것이다. 예를 들어, 본 발명의 배경이 되는 기술은 공개특허공보 제10-2006-0029136호에 개시되어 있다.

본 발명의 실시예에 따르면, 전압 제어형 오실레이터(VCO) 제어를 위한 방법이 제공된다. 방법은 제 1 VCO의 제 1 VCO 출력 신호를 검출하는 단계를 포함한다. 제 1 VCO 출력 신호는 제 1 VCO 출력 주파수를 갖는다. 방법은 또한 제 1 VCO 출력 신호에 따라 제 1 다운 스케일링된 신호를 결정하는 단계를 포함한다. 제 1 다운 스케일링된 신호는 제 1 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 제 1 다운 스케일링된 주파수를 갖는다. 방법은 또한 제 1 다운 스케일링된 신호 및 발진 기준 신호에 따라 제 1 위상 고정 루프(PLL)를 사용하여 제 1 VCO 출력 주파수를 변경하는 단계와, 제 2 VCO의 제 2 VCO 출력 신호를 검출하는 단계를 포함한다. 제 2 VCO 출력 신호는 제 2 VCO 출력 주파수를 갖는다. 방법은 또한 제 2 VCO 출력 신호 및 제 1 다운 스케일링된 신호에 따라 제 2 VCO 출력 주파수를 변경하는 단계를 포함한다.

본 발명의 다른 실시예에 따르면, VCO 제어를 위한 시스템이 제공된다. 시스템은 제 1 제어 신호 및 제 1 VCO 출력 신호를 가진 제 1 VCO를 포함한다. 제 1 VCO 출력 신호는 제 1 VCO 출력 주파수를 갖는다. 제 1 VCO는 제 1 제어 신호가 변경될 때 제 1 VCO 출력 주파수를 변경하도록 구성된다. 시스템은 또한 제 2 제어 신호 및 제 2 VCO 출력 신호를 가진 제 2 VCO를 포함한다. 제 2 VCO 출력 신호는 제 2 VCO 출력 주파수를 갖는다. 제 2 VCO는 제 2 제어 신호가 변경될 때 제 2 VCO 출력 주파수를 변경하도록 구성된다. 시스템은 또한 제 2 VCO에 연결된 제 2 제어 회로를 포함한다. 제 2 제어 회로는 제 1 다운 스케일링된 신호에 따라 제 2 제어 신호를 변경하도록 구성된다. 시스템은 또한 제 1 VCO 및 제 2 제어 회로에 연결된 제 1 제어 회로를 포함한다. 제 1 제어 회로는 제 1 주파수 다운 스케일링 회로 및 제 1 PLL 회로를 포함한다. 제 1 주파수 다운 스케일링 회로는 주파수 믹서와 주파수 디바이더 중 적어도 하나를 포함하고 제 1 VCO 출력 신호에 따라 제 1 다운 스케일링된 신호를 결정하도록 구성된다. 제 1 다운 스케일링된 신호는 제 1 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 제 1 다운 스케일링된 주파수를 갖는다. 제 1 PLL 회로는 제 1 다운 스케일링된 신호에 따라 제 1 제어 신호를 변경하도록 구성된다.

본 발명의 다른 실시예에 따르면, 위상 어레이 빔형성 시스템이 제공된다. 시스템은 마스터 VCO를 포함하는 RF 프런트 엔드인 마스터 위성을 포함한다. 시스템은 또한 슬레이브 VCO를 포함하는 RF 프런트 엔드인 적어도 하나의 슬레이브 위성을 포함한다. 시스템은 마스터 위성에 연결되고 마스터 VCO의 출력 주파수를 제어하도록 구성되는 마스터 PLL 회로를 더 포함한다. 시스템은 적어도 하나의 슬레이브 위성에 연결되고, 위상 지연된 마스터 VCO 기준 신호에 따라 슬레이브 VCO의 출력 주파수를 제어하도록 구성되는 각각의 슬레이브 PLL 회로를 더 포함한다.

본 발명 및 본 발명의 이점을 보다 완전히 이해하기 위해, 이제 첨부 도면과 함께 후속 설명을 참조한다.
도 1은 본 발명의 실시예에 따른 비교적 낮은 주파수를 가진 기준 신호에 의해 인터로킹되는 비교적 높은 주파수를 가진 다수의 프런트 엔드를 포함하는 RF 송수신기 시스템을 도시한다.
도 2a 및 도 2b를 포함하는 도 2는 본 발명의 실시예에 따른 다수의 프런트 엔드를 포함하는 주파수 변조된 연속파(FMCW:Frequency-modulated continuous wave) 시스템의 블록도이다.
도 3은 본 발명의 실시예에 따른 아날로그 빔 조향 위상 어레이에 대한 시스템의 블록도이다.
도 4는 본 발명의 실시예에 따른 다수의 프런트 엔드 시스템에서 전압 제어형 오실레이터(VCO)를 제어하는 방법을 도시하는 흐름도이다.
도 5는 본 발명의 실시예에 따라 위상 지연이 슬레이브 채널에 추가되는 다수의 프런트 엔드 시스템에서 VCO를 제어하는 방법을 도시하는 흐름도이다.
도 6은 본 발명의 실시예에 따라 본 명세서에 개시되는 디바이스 및 방법 중 일부를 구현하는 데 사용될 수 있는 프로세싱 시스템의 블록도이다.

현재 바람직한 실시예를 구성하고 사용하는 것이 이하에서 상세히 논의된다. 그러나, 본 발명이 광범위하게 다양한 특정 콘텍스트에서 구현될 수 있는 다수의 적용가능한 발명 개념을 제공함을 알아야 한다. 논의되는 특정 실시예는 본 발명을 구성하고 사용하는 예시적인 특정 방식일 뿐이며, 본 발명의 범위를 제한하지 않는다.

본 발명은 특정 콘텍스트, FMCW 레이더 시스템 또는 위상 어레이 빔형성 시스템과 같은 RF 송수신기 시스템에서 사용할 다수의 오실레이터를 동기화하는 시스템 및 방법의 바람직한 실시예에 관하여 설명될 것이다. 다른 실시예는 예컨대, 원격 센싱, 공항 보안 검색, 고속 데이터 링크, 고속 무선 로컬 영역 네트워크 및 광대역 인터넷 액세스 시스템에서 사용할 다수의 오실레이터를 동기화하도록 감소한 주파수 시그널링을 요구하는 다른 RF 송신기/수신기 시스템에 적용될 수 있다.

도 1은 비교적 높은 송수신 주파수(예컨대, 10 GHz 초과)를 가진 다수의 프런트 엔드(102 및 104)를 포함하는 RF 송수신기 시스템의 실시예를 도시한다. 시스템은 마스터 PLL 회로(116) 및 하나 이상의 슬레이브 PLL 회로(112)를 피딩하는 기준 신호에 의해 인터로킹되는 프런트 엔드(102 및 104)를 사용한다. 프런트 엔드(102 및 104)의 각각은 VCO(108) 또는 다른 VFO(Variable Frequency Oscillator)를 프런트 엔드의 LO로서 사용하는 RF 송수신기이다. 프런트 엔드(102 및 104)는 비교적 낮은 주파수(예컨대, 1 GHz 미만)를 가진 마스터 VCO 기준 신호를 사용하여 마스터-슬레이브 관계에서 VCO 변조를 조정한다. 하나의 프런트 엔드(102)는 제 1 송수신 채널에 대한 제어 회로에 포함되는 마스터 프런트 엔드이고, 다른 프런트 엔드(104)는 제 2 송수신 채널에 대한 제어 회로에 포함되는 슬레이브 프런트 엔드이다. 실시예에서, 다수의 슬레이브 프런트 엔드가 제공되고 마스터 VCO 기준 신호를 사용하여 다수의 슬레이브 채널 내의 변조를 조정한다.

각각의 프런트 엔드(102 및 104)는 시스템이 저비용, 저주파 PCB, 예컨대, FR-4 상에 장착되기게 적합하도록 하나 이상의 내부 안테나에서 각각의 출력 RF 신호를 송신하고 각각의 입력 RF 신호를 수신하도록 구성된 안테나 인 패키지(Antenna-In-Package; AIP) 위성 칩이다. 다른 실시예는 더 높은 주파수를 지원할 수 있는 PCB 재료 바로 위의 트레이스를 사용하여 구현되는 외부 안테나를 사용한다.

도 1을 다시 참조하면, 입력 RF 신호는 각각의 프런트 엔드(102 및 104)의 각각의 중간 주파수(IF) 출력을 산출하도록 하향변환된다. 실시예에서, 이들 IF 출력은 1 MHz 미만의 주파수를 갖는다. 프런트 엔드(102 및 104)의 IF 출력은 하나 이상의 아날로그/디지털 컨버터(ADC)(120)로 전달될 수 있다. 그 다음에 이들 ADC(120)의 디지털 출력은 예컨대, 레이더 및 무선 네트워킹 애플리케이션의 이산 푸리에 변환(DFT) 프로세싱과 같은 베이스밴드 동작에 사용될 수 있다.

각각의 프런트 엔드(102 및 104)는 또한 VCO 제어 신호에 의해 변경될 수 있는 주파수를 가진 VCO-유도 출력 신호를 생성한다. 마스터 프런트 엔드(102)의 VCO-유도 출력은 마스터 프런트 엔드의 VCO(102)의 주파수와 관련되고 마스터 VCO 기준 신호로서 사용되는 다운 스케일링된 신호를 산출하도록 주파수 디바이더(110)의 상수만큼 주파수가 다운 스케일링된다. 마스터 VCO 기준 신호는 마스터 프런트 엔드(102)의 VCO 출력 신호의 주파수 및 변조를 추적하지만, 마스터 VCO 기준 신호는 슬레이브 PLL 회로(112)에 대한 기준으로서도 사용된다. 슬레이브 PLL 회로는 예컨대, 정수 PLL 및 루프 필터를 포함할 수 있다. 마스터 VCO 기준 신호는 증폭기(150)에 의해 증폭된 후 슬레이브 PLL 회로(112)에 제공된다. 슬레이브 PLL 회로(112)가 위상 고정인 경우, 마스터 프런트 엔드(102)의 VCO-유도 출력 신호에 따라 슬레이브 프런트 엔드의 VCO의 주파수를 튜닝한다.

마스터 프런트 엔드(102)의 VCO 제어 신호는 마스터 PLL 회로(116)에 의해 제공된다. 마스터 PLL 회로(116)는 마스터 VCO 기준 신호를 수신하고, 기준 오실레이터(124)의 출력에 따라 VCO 제어 신호를 생성함으로써 마스터 프런트 엔드의 VCO를 튜닝한다.

도 2a 및 도 2b를 포함하는 도 2는 다수의 인터로킹 프런트 엔드(102 및 104)를 포함하는 FMCW 시스템의 실시예를 도시한다. 도 2a는 주파수 디바이더 회로(110c)를 포함하는 마스터 PLL 회로를 사용하는 실시예를 도시한다. 도 2b는 다운믹싱을 위한 주파수 믹서(217)를 포함하는 마스터 PLL 회로를 사용하는 실시예를 도시한다. 도 2의 실시예는 FMCW 애플리케이션에 관하여 설명되지만, 당업자는 도 2의 실시예를 사용하여 다른 애플리케이션도 구현될 수 있음을 알 것이다.

이제 도 2a를 참조하면, 각각의 프런트 엔드(102 및 104)의 입력 RF 신호는 안테나(254)에서 수신되고 수신 증폭기(238)에 의해 증폭된다. 그 다음에 증폭된 수신 신호는 주파수 믹서(236)에 의해 VCO(108)의 출력 신호와 혼합되어 각각의 프런트 엔드(102 및 104)의 각각의 IF 출력을 산출한다. 프런트 엔드(102 및 104)의 IF 출력은 하나 이상의 ADC(120B)에서 디지털화되고 그 다음에 베이스밴드 동작에 사용될 수 있다.

각각의 프런트 엔드(102 및 104)에서, VCO(108)는 또한 VCO의 튜닝 특성에 따라 VCO 제어 신호에 의해 변경될 수 있는 주파수를 가진 VCO 출력 신호를 생성한다. VCO 출력 신호는 FMCW를 산출하도록 VCO 제어 신호를 변조함으로써 변조될 수 있다. 결과적인 VCO 출력 신호는 송신 증폭기(240)에 의해 증폭되고 안테나(252)에 의해 송신된다. VCO(108)의 출력 신호는 또한 주파수 디바이더(110A)로 공급되고, VCO 출력 신호는 제 1 상수만큼 주파수가 스케일링 다운되고 각각의 프런트 엔드(102 및 104)의 각각의 VCO-유도 출력으로서 제공된다.

그 다음에 마스터 프런트 엔드(102)의 VCO-유도 출력은 주파수 디바이더(110B)에서 제 2 상수만큼 다시 다운 스케일링되어 마스터 프런트 엔드의 VCO의 주파수에 관련되고 마스터 VCO 기준 신호로서 사용되는 제 2 다운 스케일링된 신호를 산출한다. 실시예에서, 이 마스터 VCO 기준 신호는 대략 30 MHz의 주파수를 갖는다. 제 1 예로서, 마스터 VCO는 60 GHz의 예상 주파수를 가진 출력 신호를 생성할 수 있고, 그 다음에 32의 팩터만큼 주파수 디바이더(110A)에서 주파수 다운 스케일링되며 그 다음에는 64의 팩터만큼 주파수 디바이더(110B)에서 다시 다운 스케일링될 수 있다. 다른 예로서, 마스터 VCO는 80 MHz의 예상 주파수를 가진 출력 신호를 생성할 수 있고, 그 다음에 42의 팩터만큼 주파수 디바이더(110A)에서 주파수 다운 스케일링되며 그 다음에는 64의 팩터만큼 주파수 디바이더(110B)에서 다시 다운 스케일링될 수 있다.

마스터 VCO 기준 신호는 마스터 프런트 엔드(102)의 FMCW 변조 VCO 출력 신호의 주파수 및 변조를 추적한다. 마스터 VCO 기준 신호가 마스터 PLL 회로(112)에 의해 주파수 스위프되고 슬레이브 PLL 회로(112)가 위상 고정이면, 슬레이브 PLL 회로(112)는 마스터 프런트 엔드(102)의 VCO 출력 신호의 FMCW에 따라 슬레이브 프런트 엔드(104)의 VCO(108)의 주파수를 자동으로 변조한다.

도 2a의 실시예에서, 마스터 PLL 회로(116)는 마스터 VCO-유도 신호를 디지털 샘플링하고 마스터 VCO 제어 신호를 디지털 튜닝하는 소프트웨어 PLL이다. 디지털 튜닝의 분해능은 다수의 병렬 디지털/아날로그 컨버터(DAC)(222)를 사용함으로써 향상된다. 다른 실시예에서, 단일 DAC가 사용된다. 또 다른 실시예에서, 아날로그 PLL이 마스터 PLL 회로(116)로서 사용된다.

도 2a를 다시 참조하면, 마스터 PLL 회로(116)에서, 마스터 VCO 기준 신호는 주파수 디바이더(110C)에서 제 3 상수만큼 다시 주파수가 스케일링 다운되고 그 다음에 출력이 대역 통화 필터(BPF)(218)로 전달되고 그 다음에는 ADC(120A)로 전달된다. 도 2a의 실시예에서, 기준 오실레이터(124)는 ADC(120A)에 대한 기준 클록으로서 사용되는 발진 기준 신호를 제공한다. 기준 오실레이터(124)는 크리스털 오실레이터 또는 임의의 다른 전자 오실레이터를 포함할 수 있다. 다른 실시예에서, 발진 기준 신호는 ADC(120A) 대신에 PLL 검출기(224)에 제공된다.

ADC(120A)는 기준 클록에 따라 BPF(218)의 IF 출력을 샘플링한다. 비교적 높은 주파수 BPF 출력을 비교적 낮은 주파수 ADC(120A)로 샘플링하는 데 언더 샘플링이 사용된다. 예컨대, 마스터 VCO 기준 신호는 주파수 디바이더(110C)에서 4의 팩터만큼 주파수가 스케일링 다운되고 그 다음에 ADC(120A)에 의해 2 MHz에서 언더 샘플링될 수 있는 IF 신호를 제공하도록 대역 통과 필터링되는 30 MHz 신호일 수 있다.

다시 도 2a를 참조하면, ADC(120A)는 BPF(218)의 출력을 샘플링한 후, 위상 검출기 또는 위상 주파수 검출기인 PLL 검출기(224)로 디지털 출력을 전달한다. PLL 검출기(224)는 VCO-유도 신호와 발진 기준 신호의 위상 차이 또는 주파수 차이인 에러 신호를 출력한다. 도 2a의 실시예에서, PLL은 ADC(120A)의 기준 클로킹 출력을 사용하여 이 에러 신호를 계산한다. 다른 실시예에서, PLL 검출기(224)는 ADC(120A)로부터 출력되는 VCO-유도 신호를 대역 통과 필터링되고 ADC에 의해 디지털화된 기준 오실레이터(124)의 출력과 비교함으로써 에러 신호를 계산한다. 또 다른 실시예에서, 기준 오실레이터는 PLL 검출기에 디지털 출력을 제공한다.

튜닝 계산기(225)는 마스터 VCO의 튜닝 특성에 따라 튜닝 신호를 반복적으로 계산하도록 PLL 검출기(224)의 에러 신호 출력을 모니터링한다. 이 튜닝 신호는 예컨대, 시스템 동작 범위 내의 각각의 디지털 에러 신호에 대한 디지털 제어 법칙에 의해 결정된 튜닝 워드를 포함할 수 있다. 이 튜닝 워드는 하나 이상의 룩업 테이블(LUT)(228)에 저장된 하나 이상의 값을 가리키며, 이 값들은 그 다음에 하나 이상의 DAC(222)에 입력으로서 제공된다. 튜닝 워드는 PLL 검출기(224)로부터의 에러 신호를 최소화하도록 마스터 VCO 출력을 변경하기 위해 계산된다. 도 2a의 실시예에서, 마스터 PLL 회로(116)의 외부에 있는 PLL 변조기(226)는 마스터 VCO 제어 신호가 원하는 마스터 VCO 변조에 따라 변조되도록 디지털 튜닝 워드를 조정하는 디지털 제어 법칙으로 오프셋 신호를 제공한다. 다른 실시예에서, 마스터 VCO 제어 신호는 변조되지 않으며, 그 대신에 송신된 신호를 변조하도록 IF 출력이 마스터 프런트 엔드(102)에 제공된다.

실시예에서, PLL 변조기(226)는 선형 FMCW 제어 신호를 마스터 VCO 제어 신호로서 제공하도록 디지털 튜닝 매트릭스에 추가될 구성요소를 결정하는 오프셋 값 생성기이다. 이들 변조 구성요소는 LUT(228)에 저장된 DAC 입력 값을 가리키는 튜닝 계산기(225)에 제공된다. 다른 실시예에서, PLL 변조기(226)는 존재하지 않고 튜닝 워드는 변경 없이 튜닝 계산기(225)에 의해 계산된다.

그 다음에 각각의 DAC(222)는 각각의 아날로그 제어 신호를 생성한다. 실시예에서, DAC(222) 중 하나는 비정교한(coarse) 제어 신호를 생성하고 다른 DAC는 정교한(fine) 제어 신호를 생성한다. 이들 다수의 아날로그 제어 신호는 마스터 프런트 엔드의 VCO를 변조시키는 단일의 연속 제어 신호를 제공하도록 저역 통과 필터(LPF)(232)에 의해 평탄해지고 통합된다.

이제 도 2b를 참조하면, 도 2a의 다수의 프런트 엔드 시스템의 다른 실시예가 도시된다. 이 실시예와 도 2a의 실시예의 차이는 마스터 PLL 회로(116)의 주파수 디바이더(110C)가 주파수 믹서(217)로 대체된다는 것이다. 이 주파수 믹서(217)는 마스터 VCO 기준 신호와 기준 오실레이터(124)의 출력을 혼합한다. 주파수 믹서(217)는 혼합된 출력 신호를 BPF(218)에 제공한다. BPF(218)는 마스터 VCO 기준 신호의 주파수보다 낮은 주파수를 가진 필터링된 신호를 출력하며, 마스터 VCO 기준 신호는 여전히 마스터 VCO 주파수를 추적하여 FMCW를 제공하도록 마스터 VCO의 디지털 튜닝을 지원한다.

이제 도 3을 참조하면, 아날로그 빔 조향 위상 어레이에 대한 시스템의 실시예가 도시된다. 시스템은 하나 이상의 슬레이브 프런트 엔드에 대한 상이한 위상을 제공하도록 마스터 VCO 기준 신호에 위상 지연을 추가한다. 4 개의 프런트 엔드(310)가 예로서 도시되지만, 프런트 엔드의 개수는 더 많거나 더 적을 수 있다. 이들 프런트 엔드(310)의 각각은 RF 채널을 통해 송신하고 수신하는 하나 이상의 내부 안테나를 가진 AIP 시스템이다. 송신 동안에, 각각의 프런트 엔드는 유사한 IF 신호를 각각의 PLL을 사용하여 제어되는 위상 및 주파수인 각각의 VCO 출력 신호(즉, 캐리어 신호)로 변조한다. 채널 1은 기준 오실레이터(124)에 따라 마스터 PLL 회로(116)를 사용하여 제어되는 마스터 채널이다. 주파수 디바이더(110B)는 채널 1 프런트 엔드로부터 마스터 VCO 출력을 수신하고 슬레이브 채널 2 내지 4로 마스터 VCO 기준 신호를 제공한다. 이들 슬레이브 채널 각각의 VCO 출력 신호는 마스터 채널의 VCO에 관하여 적용되는 각각의 위상 시프트를 가지며 각각의 슬레이브 PLL 회로(112)를 사용하여 제어된다.

실시예에서, 각각의 슬레이브 채널의 위상은 5 도 내지 10 도의 정확도를 가지며 마스터 채널의 위상으로부터 ±90도 이내이다. 각각의 슬레이브 채널의 각각의 위상 시프트는 프런트 엔드(310)로부터 송신된 집합 신호로 구성되는 위상 어레이 방사 패턴의 빔축을 결정한다. 각각의 슬레이브 채널의 위상 시프트는 예컨대, 버랙터(varactor) 다이오드를 포함하는 각각의 지연 회로(306)에 의해 제공된다. 각각의 지연 회로(306)는 마스터 VCO 기준 신호에 지연을 추가하도록 각각의 DAC(304)로 튜닝된다. 각각의 DAC는 지연 제어 입력에서 외부 프로세서로부터 각각의 튜닝 워드를 수신하는 모뎀(302)에 포함된다.

시스템을 튜닝하기 위해, 슬레이브 채널의 출력 위상과 다른 채널(마스터 채널 또는 이전에 튜닝된 슬레이브 채널)의 알려진 출력 위상의 차이가 원하는 위상 차이와 정합될 때까지 위상 지연이 각각의 슬레이브 채널에 반복적으로 인가된다. PCB 레이아웃, 온도 및 구성요소들 간의 변화와 같은 다수의 요인은 각각의 프런트 엔드(310)의 출력에 대한 전파 지연을 상이하게 할 것이다. 그 결과, 임의의 위상 지연이 시스템에 추가되기 전에 프런트 엔드들(310) 간의 초기 위상 차이를 측정하고 이 초기 정보를 캘리브레이션 오프셋으로서 저장하는 것이 바람직하다. 그 다음에 모뎀(302)에 의해 외부 프로세서로부터 수신되는 DAC(304)의 각각에 제공된 튜닝 워드는 이 캘리브레이션 오프셋만큼 감소할 수 있다.

이제 도 4를 참조하면, 다수의 프런트 엔드 시스템에서 VCO를 제어하는 방법의 실시예가 도시된다. 404에서, 각각의 프런트 엔드의 VCO는 각각의 출력 신호를 생성한다. 그 다음에 VCO 출력 신호는 증폭되고 제 1 상수만큼 주파수가 스케일링 다운된다. 다운 스케일링된 신호는 각각의 프런트 엔드의 각각의 VCO-유도 출력으로서 제공된다. 406에서, 그 다음으로 마스터 프런트 엔드의 VCO-유도 출력은 제 2 다운 스케일링된 신호를 산출하도록 제 2 상수만큼 다시 다운 스케일링된다. 이 제 2 다운 스케일링된 신호는 마스터 VCO 출력 주파수에 관련되고 마스터 VCO 기준 신호로서 사용된다. 408에서, 마스터 PLL 회로는 마스터 VCO 기준 신호, 발진 기준 신호 및 선택적으로 FMCW와 같은 제어 신호 변조에 따라 마스터 VCO 제어 신호를 결정한다. 410에서, 마스터 프런트 엔드의 VCO 출력은 마스터 VCO 제어 신호에 따라 변경된다. 412에서, 슬레이브 PLL 회로는 슬레이브 프런트 엔드의 VCO-유도 출력 및 마스터 VCO 기준 신호에 따라 슬레이브 VCO 제어 신호를 결정한다. 414에서, 슬레이브 VCO 출력은 슬레이브 VCO 제어 신호에 따라 변경된다.

도 5는 위상 지연이 슬레이브 채널에 추가되는 다수의 프런트 엔드 시스템에서 VCO를 제어하는 방법의 다른 실시예를 도시한다. 504에서, 각각의 프런트 엔드의 VCO는 각각의 출력 신호를 생성하고 그 다음에 증폭된다. 그 다음에 증폭된 VCO 출력 신호는 제 1 상수만큼 주파수가 스케일링 다운되고 각각의 프런트 엔드의 각각의 VCO-유도 출력으로서 제공된다. 506에서, 그 다음에 마스터 프런트 엔드의 VCO-유도 출력은 제 2 상수만큼 주파수가 다시 다운 스케일링되어 제 2 다운 스케일링된 신호를 산출한다. 이 제 2 다운 스케일링된 신호는 마스터 VCO 출력 주파수와 관련되고 마스터 VCO 기준 신호로서 사용되는 주파수를 갖는다. 508에서, 마스터 PLL 회로는 마스터 VCO 기준 신호 및 발진 기준 신호에 따라 마스터 VCO 제어 신호를 결정한다. 510에서, 마스터 프런트 엔드의 VCO 출력은 마스터 VCO 제어 신호에 따라 변경된다. 511에서, 슬레이브 채널에 대한 원하는 위상 지연에 따라서 그리고 캘리브레이션 오프셋에 따라 슬레이브 채널의 위상 지연이 결정된다. 512에서, 슬레이브 VCO 제어 신호는 슬레이브 프런트 엔드의 VCO-유도 출력, 마스터 VCO 기준 신호 및 슬레이브 위상 지연에 따라 결정된다. 514에서, 슬레이브 VCO 출력은 슬레이브 VCO 제어 신호에 따라 변경된다.

도 6은 본 명세서에 개시되는 디바이스 및 방법 중 일부를 구현하는 데 사용될 수 있는 프로세싱 시스템의 블록도를 도시한다. 특정 디바이스는 도시된 구성요소 전부를 이용하거나 구성요소의 서브세트만을 이용할 수 있고, 통합 레벨은 디바이스마다 변할 수 있다. 게다가, 디바이스는 다수의 프로세싱 유닛, 프로세서, 메모리, 송신기, 수신기 등과 같은 다수의 구성요소 실례를 포함할 수 있다. 실시예에서, 프로세싱 시스템은 컴퓨터 워크스테이션을 포함한다. 프로세싱 시스템은 스피커, 마이크로폰, 마우스, 터치스크린, 키패드, 키보드, 프린터, 디스플레이 등과 같은 하나 이상의 입출력 디바이스를 구비한 프로세싱 유닛을 포함할 수 있다. 프로세싱 유닛은 CPU, 메모리, 대용량 저장 디바이스, 비디오 어댑터, 및 버스에 접속된 I/O 인터페이스를 포함할 수 있다. 실시예에서, 단일 프로세싱 시스템 또는 다수의 프로세싱 시스템 내의 다수의 프로세싱 유닛은 분산형 프로세싱 풀 또는 분산형 편집 풀을 형성할 수 있다.

버스는 메모리 버스 또는 메모리 제어기, 주변장치 버스, 비디오 버스 등을 포함하는 임의의 유형의 몇몇 버스 아키텍처 중 하나 이상일 수 있다. CPU는 임의의 유형의 전자 데이터 프로세서를 포함할 수 있다. 메모리는 랜덤 액세스 메모리(RAM), 정적 RAM(SRAM), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 판독 전용 메모리(ROM), 이들의 조합 등과 같은 임의의 유형의 시스템 메모리를 포함할 수 있다. 실시예에서, 메모리는 부트업 시에 사용할 ROM 및 프로그램 실행 동안에 사용할 데이터 저장 및 프로그램을 위한 DRAM을 포함할 수 있다.

대용량 저장 디바이스는 데이터, 프로그램 및 다른 정보를 저장하고, 데이터, 프로그램 및 다른 정보가 버스를 통해 액세스 가능하게 하도록 구성된 임의의 유형의 저장 디바이스를 포함할 수 있다. 대용량 디바이스는 예컨대, 고체 상태 드라이브, 하드 디스크 드라이브, 자기 디스크 드라이브, 광 디스크 드라이브 등 중 하나 이상을 포함할 수 있다.

비디오 어댑터 및 I/O 인터페이스는 외부 입력 및 출력 디바이스를 프로세싱 유닛에 연결하기 위한 인터페이스를 제공한다. 도시된 바와 같이, 입력 및 출력 디바이스의 예는 비디오 어댑터에 연결된 디스플레이 및 I/O 인터페이스에 연결된 마우스/키보드/프린터를 포함한다. 다른 디바이스가 프로세싱 유닛에 연결될 수 있고, 추가의 또는 더 적은 인터페이스 카드가 이용될 수 있다. 예컨대, USB(도시 생략)와 같은 직렬 인터페이스가 프린터용 인터페이스를 제공하는 데 사용될 수 있다.

프로세싱 유닛은 또한 이더넷 인터넷 케이블 등과 같은 유선 링크 및/또는 액세스 노드 또는 상이한 네트워크로의 무선 링크를 포함할 수 있는 하나 이상의 네트워크 인터페이스를 포함한다. 네트워크 인터페이스는 프로세싱 유닛으로 하여금 네트워크를 통해 원격 유닛과 통신하게 한다. 예컨대, 네트워크 인터페이스는 하나 이상의 송신기/송신 안테나 및 하나 이상의 수신기/수신 안테나를 통해 무선 통신을 제공할 수 있다. 실시예에서, 프로세싱 유닛은 다른 프로세싱 유닛, 인터넷, 원격 저장 설비 등과 같은 원격 디바이스와의 데이터 프로세싱 및 통신을 위해 로컬 영역 네트워크 또는 광역 네트워크에 연결된다. 네트워크 인터페이스는 이들 원격 디바이스 중 하나 이상에 통신가능하게 연결되는 다양한 접속-특정 가상 또는 물리적 포트를 가지도록 구성될 수 있다.

본 발명의 예시적인 실시예는 프런트 엔드들 간에 LO를 공유하지 못하게 하는 제약에도 불구하고 주파수 고정 또는 공동 변조를 위해 조정하는 다수의 프런트 엔드를 사용하여 다수의 RF 송수신기 채널을 제공하는 이점을 갖는다. 시스템 실시예는 PCB 구현 안테나에 비싼 PCB가 필요하지 않도록 예컨대, 프런트 엔드에 대한 AIP 위성 마이크로칩을 사용할 수 있다. 이 발명은 예시적인 실시예와 관련하여 설명되지만, 이 설명은 제한의 의미로 해석되도록 의도되지 않는다. 예시적인 실시예의 다양한 변경 및 조합뿐만 아니라 본 발명의 다른 실시예도 이 설명을 참조할 때 당업자에게 자명할 것이다. 그러므로 첨부된 특허청구범위가 그러한 변경 또는 실시예를 포함하도록 의도된다.

Claims

전압 제어형 오실레이터(VCO) 제어를 위한 방법에 있어서,
제 1 제어 회로에 포함된 제 1 VCO의 제 1 VCO 출력 신호를 검출하는 단계 -상기 제 1 VCO 출력 신호는 제 1 VCO 출력 주파수를 가짐- 와,
상기 제 1 VCO 출력 신호에 따라 제 1 다운 스케일링된 신호를 결정하는 단계 -상기 제 1 다운 스케일링된 신호는 상기 제 1 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 제 1 다운 스케일링된 주파수를 가짐- 와,
상기 제 1 다운 스케일링된 신호 및 발진 기준 신호에 따라 제 1 위상 고정 루프(PLL)를 사용하여 상기 제 1 VCO 출력 주파수를 변경하는 단계와,
상기 제 1 제어 회로에서 제 2 제어 회로까지의 인쇄 회로 기판(PCB)의 길이에 걸쳐 상기 제 1 다운 스케일링된 신호를 송신하는 단계와,
상기 제 2 제어 회로에 포함된 제 2 VCO의 제 2 VCO 출력 신호를 검출하는 단계 -상기 제 2 VCO 출력 신호는 제 2 VCO 출력 주파수를 가짐- 와,
상기 제 2 VCO 출력 신호 및 상기 제 1 다운 스케일링된 신호에 따라 상기 제 2 VCO 출력 주파수를 변경하는 단계를 포함하되,
상기 제 2 VCO 출력 주파수를 변경하는 단계는,
상기 제 2 VCO 출력 신호에 따라 제 2 다운 스케일링된 신호를 결정하는 단계 -상기 제 2 다운 스케일링된 신호는 상기 제 2 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 주파수를 가짐- 와,
상기 제 2 다운 스케일링된 신호 및 상기 제 1 다운 스케일링된 신호에 따라 제 2 PLL을 사용하여 상기 제 2 VCO 출력 주파수를 변경하는 단계를 포함하는
전압 제어형 오실레이터 제어 방법.
제 1 항에 있어서,
상기 제 1 PLL을 사용하여 상기 제 1 VCO 출력 주파수를 변경하는 단계는,
발진 기준 신호를 검출하는 단계와,
상기 발진 기준 신호 및 상기 제 1 다운 스케일링된 신호에 따라 제 1 에러 신호를 결정하는 단계 -상기 제 1 에러 신호는 위상 차이와 주파수 차이 중 적어도 하나를 포함함- 와,
상기 제 1 에러 신호에 따라 상기 제 1 VCO 출력 주파수를 변경하는 단계를 포함하는
전압 제어형 오실레이터 제어 방법.
제 2 항에 있어서,
상기 제 1 에러 신호를 결정하는 단계는,
상기 제 1 다운 스케일링된 주파수의 현재 값에 대한 고정 비율만큼 감소하는 주파수를 가진 제 3 다운 스케일링된 신호를 결정하는 단계와,
대역 통과 필터링된 신호를 획득하도록 상기 제 3 다운 스케일링된 신호를 대역 통과 필터링하는 단계와,
디지털 다운 스케일링된 신호를 획득하도록 상기 발진 기준 신호에 따라 상기 대역 통과 필터링된 신호를 디지털 샘플링하는 단계와,
상기 디지털 다운 스케일링된 신호에 따라 상기 제 1 에러 신호를 결정하는 단계를 포함하는
전압 제어형 오실레이터 제어 방법.
제 2 항에 있어서,
주파수 변조된 연속파(Frequency-modulated continuous wave)를 위한 튜닝 신호를 계산하는 단계를 더 포함하되,
상기 제 1 에러 신호를 결정하는 단계는 또한 상기 튜닝 신호에 따르는
전압 제어형 오실레이터 제어 방법.
삭제
제 1 항에 있어서,
상기 제 2 PLL을 사용하여 상기 제 2 VCO 출력 주파수를 변경하는 단계는,
상기 제 1 다운 스케일링된 신호 및 상기 제 2 다운 스케일링된 신호에 따라 제 2 에러 신호를 결정하는 단계 -상기 제 2 에러 신호는 위상 차이와 주파수 차이 중 적어도 하나를 포함함- 와,
상기 제 2 에러 신호에 따라 상기 제 2 VCO 출력 주파수를 변경하는 단계를 포함하는
전압 제어형 오실레이터 제어 방법.
제 1 항에 있어서,
상기 제 2 PLL을 사용하여 상기 제 2 VCO 출력 주파수를 변경하는 단계는,
위상 지연된 신호를 획득하도록 상기 제 1 다운 스케일링된 신호에 제 1 위상 지연을 추가하는 단계와,
상기 위상 지연된 신호 및 상기 제 2 다운 스케일링된 신호에 따라 제 2 에러 신호를 결정하는 단계 -상기 제 2 에러 신호는 위상 차이와 주파수 차이 중 적어도 하나를 포함함- 와,
상기 제 2 에러 신호에 따라 상기 제 2 VCO 출력 주파수를 변경하는 단계를 포함하는
전압 제어형 오실레이터 제어 방법.
제 7 항에 있어서,
상기 제 1 VCO에 연결된 제 1 안테나로부터, 방사 패턴에 포함된 제 1 신호를 송신하는 단계와,
상기 제 2 VCO에 연결된 제 2 안테나로부터, 상기 방사 패턴에 포함된 제 2 신호를 송신하는 단계를 더 포함하되,
상기 방사 패턴은 상기 제 1 위상 지연에 따라 결정되는 빔축을 가지는
전압 제어형 오실레이터 제어 방법.
제 7 항에 있어서,
캘리브레이션 오프셋을 계산하는 단계와,
원하는 위상 지연을 수신하는 단계와,
상기 제 1 위상 지연을 획득하도록 상기 원하는 위상 지연으로부터 상기 캘리브레이션 오프셋을 감산하는 단계를 더 포함하는
전압 제어형 오실레이터 제어 방법.
전압 제어형 오실레이터(VCO) 제어를 위한 시스템으로서,
제 1 제어 신호 및 제 1 VCO 출력 신호를 가진 제 1 VCO -상기 제 1 VCO 출력 신호는 제 1 VCO 출력 주파수를 가지며, 상기 제 1 VCO는 상기 제 1 제어 신호가 변경될 때 상기 제 1 VCO 출력 주파수를 변경하도록 구성됨- 와,
제 2 제어 신호 및 제 2 VCO 출력 신호를 가진 제 2 VCO -상기 제 2 VCO 출력 신호는 제 2 VCO 출력 주파수를 가지며, 상기 제 2 VCO는 상기 제 2 제어 신호가 변경될 때 상기 제 2 VCO 출력 주파수를 변경하도록 구성됨- 와,
상기 제 2 VCO에 연결된 제 2 제어 회로 -상기 제 2 제어 회로는 제 1 다운 스케일링된 신호에 따라 상기 제 2 제어 신호를 변경하도록 구성되고, 상기 제 2 제어 회로는 상기 제 2 VCO에 연결된 제 2 주파수 다운 스케일링 회로를 더 포함하되, 상기 제 2 주파수 다운 스케일링 회로는 주파수 믹서와 주파수 디바이더 중 적어도 하나를 포함하고 상기 제 2 VCO 출력 신호에 따라 제 2 다운 스케일링된 신호를 결정하도록 구성되며, 상기 제 2 다운 스케일링된 신호는 상기 제 2 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 제 2 다운 스케일링된 주파수를 가짐- 와,
상기 제 1 VCO 및 상기 제 2 제어 회로에 연결된 제 1 제어 회로 -상기 제 1 제어 회로는 제 1 주파수 다운 스케일링 회로 및 제 1 위상 고정 루프(PLL) 회로를 포함하고, 상기 제 1 다운 스케일링된 신호는 상기 제 1 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 제 1 다운 스케일링된 주파수를 가지며, 상기 제 1 제어 회로는 인쇄 회로 기판(PCB)의 길이에 걸쳐 상기 제 1 다운 스케일링된 신호를 상기 제 2 제어 회로에 송신하도록 구성되고, 상기 제 1 PLL 회로는 상기 제 1 다운 스케일링된 신호에 따라 상기 제 1 제어 신호를 변경하도록 구성됨- 를 포함하는
전압 제어형 오실레이터 제어 시스템.
제 10 항에 있어서,
상기 제 1 주파수 다운 스케일링 회로는 주파수 믹서와 주파수 디바이더 중 적어도 하나를 포함하고 상기 제 1 VCO 출력 신호에 따라 상기 제 1 다운 스케일링된 신호를 결정하도록 구성되며,
상기 제 1 제어 회로는 발진 기준 신호를 제공하도록 구성된 전자 오실레이터를 더 포함하고,
상기 제 1 PLL 회로는,
상기 제 1 주파수 다운 스케일링 회로 및 상기 전자 오실레이터에 연결된 제 1 PLL 검출기와,
상기 제 1 PLL 검출기 및 상기 제 1 VCO에 연결된 제 1 튜닝 회로 -상기 제 1 튜닝 회로는 제 1 에러 신호에 따라 상기 제 1 제어 신호를 변경하도록 구성됨- 를 포함하고,
상기 제 1 PLL 검출기는 상기 발진 기준 신호 및 상기 제 1 다운 스케일링된 신호에 따라 제 1 에러 신호를 결정하도록 구성되고,
상기 제 1 에러 신호는 위상 차이와 주파수 차이 중 적어도 하나를 포함하는
전압 제어형 오실레이터 제어 시스템.
제 11 항에 있어서,
상기 제1 튜닝 회로는 제 1 루프 출력 필터를 포함하고,
상기 제 1 PLL 검출기는 디지털 다운 스케일링된 신호에 따라 상기 제 1 에러 신호를 결정하도록 구성되며,
상기 제 1 PLL 회로는,
상기 제 1 다운 스케일링된 주파수의 현재 값에 대한 고정 비율만큼 감소하는 주파수를 가진 제 3 다운 스케일링된 신호를 결정하도록 구성되는 제 3 주파수 다운 스케일링 회로와,
상기 제 3 다운 스케일링된 신호에 따라 대역 통과 필터링된 신호를 결정하도록 구성되는 대역 통과 필터와,
상기 디지털 다운 스케일링된 신호를 획득하도록 상기 발진 기준 신호에 따라 상기 대역 통과 필터링된 신호를 디지털 샘플링하도록 구성되는 제 1 아날로그/디지털 컨버터(ADC)를 더 포함하는
전압 제어형 오실레이터 제어 시스템.
제 12 항에 있어서,
상기 제 1 제어 회로는 상기 제 1 에러 신호에 따라 변조된 에러 신호를 결정하도록 구성되는 PLL 변조기를 더 포함하고,
상기 제 1 루프 출력 필터는 상기 변조된 에러 신호에 따라 상기 제 1 제어 신호를 변경하도록 구성되는
전압 제어형 오실레이터 제어 시스템.
제 13 항에 있어서,
상기 PLL 변조기는 오프셋 값 생성기를 포함하고,
상기 변조된 에러 신호는 주파수 변조된 연속파를 위한 튜닝 신호를 포함하는
전압 제어형 오실레이터 제어 시스템.
삭제
제 10 항에 있어서,
상기 제 2 제어 회로는 제 2 PLL 회로를 더 포함하고,
상기 제 2 PLL 회로는,
제 2 PLL 검출기 및 상기 제 2 VCO에 연결된 제 2 루프 출력 필터 -상기 제 2 루프 출력 필터는 제 2 에러 신호에 따라 상기 제 2 제어 신호를 변경하도록 구성됨- 와,
상기 제 1 주파수 다운 스케일링 회로 및 상기 제 2 주파수 다운 스케일링 회로에 연결된 상기 제 2 PLL 검출기를 포함하되,
상기 제 2 PLL 검출기는 상기 제 2 다운 스케일링된 신호, 및 상기 제 1 다운 스케일링된 신호와 상기 제 1 다운 스케일링된 신호 및 제 1 위상 지연에 따라 결정된 위상 지연된 신호 중 적어도 하나에 따라 상기 제 2 에러 신호를 결정하도록 구성되고,
상기 제 2 에러 신호는 위상 차이와 주파수 차이 중 적어도 하나를 포함하는
전압 제어형 오실레이터 제어 시스템.
제 16 항에 있어서,
상기 제 1 VCO에 연결되고 방사 패턴에 포함된 제 1 신호를 송신하도록 구성되는 제 1 안테나와,
상기 제 2 VCO에 연결되고 상기 방사 패턴에 포함된 제 2 신호를 송신하도록 구성되는 제 2 안테나를 더 포함하되,
상기 제 2 PLL 검출기는 상기 위상 지연된 신호에 따라 상기 제 2 에러 신호를 결정하도록 구성되고,
상기 방사 패턴은 상기 제 1 위상 지연에 따라 결정되는 빔축을 갖는
전압 제어형 오실레이터 제어 시스템.
제 17 항에 있어서,
상기 제 2 제어 회로는,
상기 제 1 주파수 다운 스케일링 회로 및 상기 제 2 PLL 회로에 연결되고, 상기 위상 지연된 신호를 획득하도록 상기 제 1 다운 스케일링된 신호에 상기 제 1 위상 지연을 추가하도록 구성되는 지연 회로를 더 포함하는
전압 제어형 오실레이터 제어 시스템.
제 18 항에 있어서,
상기 제 2 제어 회로는 상기 제 1 위상 지연을 수신하도록 구성되는 모뎀을 더 포함하고,
상기 제 1 위상 지연은 원하는 위상 지연과 캘리브레이션 오프셋의 차이를 포함하는
전압 제어형 오실레이터 제어 시스템.
위상 어레이 빔형성 시스템으로서,
무선 주파수(RF) 신호를 송수신하도록 구성되는 마스터 위성 무선 주파수(RF) 프런트 엔드 및 상기 RF 프런트 엔드에 동작 가능하게 연결되는 마스터 전압 제어형 오실레이터(VCO)를 포함하는 마스터 위성(a master satellite)과,
RF 프런트 엔드를 포함하는 적어도 하나의 슬레이브 위성(a slave satellite) -상기 적어도 하나의 슬레이브 위성은 슬레이브 VCO를 포함함- 과,
상기 마스터 위성에 연결되고 상기 마스터 VCO의 출력 주파수를 제어하도록 구성되는 마스터 위상 고정 루프(PLL) 회로와,
상기 적어도 하나의 슬레이브 위성에 연결되고, 위상 지연된 마스터 VCO 기준 신호에 따라 상기 슬레이브 VCO의 출력 주파수를 제어하도록 구성되는 각각의 슬레이브 PLL 회로를 포함하는
위상 어레이 빔형성 시스템.
제 20 항에 있어서,
상기 마스터 위성에 연결되고, 상기 마스터 VCO 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 다운 스케일링된 주파수를 가진 제 1 마스터 VCO 기준 신호를 결정하도록 구성되는 제 1 주파수 디바이더와,
상기 제 1 주파수 디바이더 및 상기 각각의 슬레이브 PLL에 연결되는 각각의 지연 회로를 더 포함하되,
상기 각각의 지연 회로는 상기 제 1 마스터 VCO 기준 신호에 따라 상기 위상 지연된 마스터 VCO 기준 신호를 결정하도록 구성되는
위상 어레이 빔형성 시스템.
제 20 항에 있어서,
상기 시스템은 FR-4 인쇄 회로 기판 상에 배치되는
위상 어레이 빔형성 시스템.
제 21 항에 있어서,
상기 제 1 주파수 디바이더는 상기 제 1 마스터 VCO 기준 신호를 인쇄 회로 기판(PCB)의 길이에 걸쳐 송신하도록 구성되는
위상 어레이 빔형성 시스템.
제 20 항에 있어서,
상기 슬레이브 VCO에 연결되는 제 2 주파수 디바이더를 더 포함하되,
상기 제 2 주파수 디바이더는 상기 슬레이브 VCO의 출력 신호에 따라 슬레이브 VCO 기준 신호를 결정하도록 구성되고,
상기 슬레이브 VCO 기준 신호는 상기 슬레이브 VCO의 상기 출력 주파수의 현재 값에 대한 고정 비율만큼 감소하는 제 2 다운 스케일링된 주파수를 가지는
위상 어레이 빔형성 시스템.
제 20 항에 있어서,
상기 RF 프런트 엔드는,
상기 마스터 VCO의 출력에 연결된 입력을 갖는 송신 증폭기와,
수신 증폭기와,
상기 마스터 VCO의 상기 출력에 연결된 제1 입력과 상기 수신 증폭기의 출력에 연결된 제2 입력을 갖는 주파수 믹서를 포함하는
위상 어레이 빔형성 시스템.
제 20 항에 있어서,
상기 마스터 VCO에 연결된 제1 안테나와,
상기 슬레이브 VCO에 연결된 제2 안테나를 더 포함하되,
상기 제1 안테나와 상기 제2 안테나는 상기 위상 지연된 마스터 VCO 기준 신호의 위상 지연에 대응하는 빔축을 갖는 방사 패턴을 생성하도록 구성되는
위상 어레이 빔형성 시스템.