KR101829974B1 - 고속 아날로그 빔형성 시스템 및 방법 - Google Patents

고속 아날로그 빔형성 시스템 및 방법 Download PDF

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Abstract

실시예에 따르면, 무선 주파수(RF) 프론트 엔드 시스템은 제 1 입력 단자에 결합된 주파수 체배기를 포함하는 제 1 칩을 포함한다. 주파수 체배기는 제 1 입력 단자에서 수신된 발진 기준 신호를 주파수 업스케일링함으로써 업스케일링된 기준 신호를 형성하도록 구성된다. 제 1 칩은 또한 제 1의 발진 전압 제어 발진기(voltage-controlled oscillator, VCO) 신호를 제공하도록 구성된 VCO와, VCO 및 주파수 체배기에 결합된 발진기 스위치를 포함한다. 발진기 스위치는 제 1 발진 VCO 신호와 업스케일링된 기준 신호 사이에서 국부 발진기(Local Oscillator, LO) 신호를 선택하도록 구성된다. 제 1 칩은 또한 발진기 스위치의 출력에 결합된 제 1 위상 시프터와, 제 1 위상 시프터의 출력에 결합된 입력을 갖는 변조기를 포함한다.

Description

고속 아날로그 빔형성 시스템 및 방법{SYSTEM AND METHOD FOR HIGH-SPEED ANALOG BEAMFORMING}
본 발명은 일반적으로 무선 주파수(Radio Frequency, RF) 빔형성을 위한 시스템 및 방법에 관한 것으로, 특정 실시예에서 고속의 아날로그 빔형성을 위한 시스템 및 방법에 관한 것이다.
장거리 및 높은 처리량의 RF 위상 어레이 빔형성(phased-array beamforming) 시스템은 무선 기가비트(Wireless Gigabit, WiGig) 시스템이나 다른 소비자 무선 시스템에서 통신 백홀링(communications backhauling) 및 고속 라우팅과 같은 많은 애플리케이션에 바람직하다. 많은 애플리케이션은 여러 소비자에게 송신 및 수신을 융통성 있게 분배해주는 스케일러블한 다중 입력 다중 출력(Multiple Input Multiple Output, MIMO) 시스템인 밀리미터파 범위 - 특히 57 내지 86 기가헬쯔(GigaHertz, GHz) 범위 - 에서 동작하는 저전력 해법을 선호한다. 다른 바람직한 특징은 생산 검사의 용이함과, 높은 채널간 격리, 그리고 강인한 열적 및 기계적 성질을 포함한다.
그럼에도 그러한 RF 빔형성 시스템을 설계하는 데는 많은 어려운 과제가 있다. 만일 디지털 빔형성이 사용되면, 큰 채널 대역폭(예를 들면, 250MHz 내지 2GHz)을 지원하는 베이스밴드 처리에는 고속의 아날로그-디지털 변환기(Analog-to-Digital Converter, ADC) 및 디지털-아날로그 변환기(Digital-to-Analog Converter, DAC)에 의한 엄청나게 높은 전력 소비가 필요할 것이다. 만일 아날로그 빔형성이 사용되면, 장거리(예를 들면, 백홀링을 위해서는 200미터 이상) 및 많은 변조 컨스텔레이션(modulation constellation)(QAM16 이상)에는 신호 대 잡음 비(Signal-to-Noise Ratio, SNR) 및 지터에 엄격한 요구 사항이 생길 것이다. 이러한 잡음 및 지터 요구 사항은 높은 전력과 높은 주파수에서 위상 시프트함으로써 생긴 비선형성에 의해 고조될 것이며 또한 설계의 융통성과 스케일러빌리티를 제한할 것이다.
본 발명의 실시예에 따르면, 위상 배열 빔형성을 위한 방법이 제공된다. 방법은 송신 모드와 수신 모드 중에서 적어도 하나의 칩에 대한 제 1 동작 모드를 선택하는 단계를 포함한다. 적어도 하나의 칩은 제 1 위상 시프터와 제 1 위상 시프터의 출력에 결합된 입력을 갖는 변조기를 포함한다. 방법은 또한 마스터 모드와 슬레이브 모드 중에서 적어도 하나의 칩에 대한 제 2 동작 모드를 선택하는 단계와 적어도 하나의 칩에 의해, 제 1 발진 신호를 취득하는 단계를 포함한다. 방법은 또한 적어도 하나의 칩에 의해, 적어도 하나의 칩이 송신 모드에 있을 때 타겟의 RF 송신 신호를 발생하는 단계를 포함한다. 타겟의 RF 송신 신호를 발생하는 단계는 제 1 위상 시프터에 의해, 제 1 위상 시프트에 따라서 제 1 발진 신호를 위상 시프트하여 제 1 위상 시프트된 신호를 형성하는 단계를 포함한다. 방법은 또한 변조기에 의해, 제 1 위상 시프트된 신호에 따라서 변조된 RF 신호를 결정하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, RF 프론트 엔드 시스템이 또한 제공된다. 시스템은 제 1 입력 단자에 결합된 주파수 체배기를 포함하는 제 1 칩을 포함한다. 주파수 체배기는 제 1 입력 단자에서 수신된 발진 기준 신호를 주파수 업스케일링함으로써 업스케일링된 기준 신호를 형성하도록 구성된다. 제 1 칩은 또한 제 1 발진 전압 제어 발진기(voltage-controlled oscillator, VCO) 신호를 제공하도록 구성된 VCO와, VCO 및 주파수 체배기에 결합된 발진기 스위치를 포함한다. 발진기 스위치는 제 1 발진 VCO 신호와 업스케일링된 기준 신호 사이에서 국부 발진기(Local Oscillator, LO) 신호를 선택하도록 구성된다. 제 1 칩은 또한 발진기 스위치의 출력에 결합된 제 1 위상 시프터와, 제 1 위상 시프터의 출력에 결합된 입력을 갖는 변조기를 포함한다.
본 발명의 또 다른 실시예에 따르면, LO 신호를 발생하기 위한 시스템이 또한 제공된다. 시스템은 복수의 VCO를 갖는 VCO 회로를 포함하는 제 1 칩을 포함한다. VCO 회로는 제 1 VCO 조정 신호 및 VCO 인에이블 신호를 수신하고 제 1 VCO 조정 신호 및 VCO 인에이블 신호에 따라서 VCO 출력 신호를 제공하도록 구성된다. 제 1 칩은 또한 VCO 회로에 결합된 적어도 하나의 제 1 발진기 스위치를 포함한다. 적어도 하나의 제 1 발진기 스위치는 발진하는 외부의 기준 신호를 수신하고 외부의 기준 신호와 VCO 출력 신호 중에서 선택하도록 구성된다. 제 1 칩은 또한 적어도 하나의 제 1 발진기 스위치의 출력에 결합된 제 1 위상 시프터를 포함한다.
본 발명과 본 발명의 장점을 더욱 완벽하게 이해하기 위해, 이제 첨부 도면과 함께 설명되는 다음의 설명이 참조된다.
도 1은 본 발명의 실시예에 따라서, 인쇄 회로 기판(Printed Circuit Board, PCB) 상에 탑재된 RF 위상 배열 빔형성 시스템을 예시하는 블록도이다.
도 2는 본 발명의 실시예에 따라서 RF 빔형성 시스템에서 사용될 수 있는 RF 프론트 엔드 칩을 예시하는 블록도이다.
도 3은 본 발명의 실시예에 따라서 프론트 엔드 칩에 의해 사용하기 위한 복수의 위상 시프트된 LO 신호를 발생하기 위한 전용의 LO 칩을 예시하는 블록도이다.
도 4a 및 도 4b를 포함하는 도 4는 프론트 엔드 칩 및 전용 LO 칩의 여러 인스턴스를 사용하는 위상 어레이를 예시한다.
도 5는 본 발명의 실시예에 따라서 RF 빔형성 컴포넌트를 이용하여 송신 및 수신하기 위한 방법을 예시하는 흐름도이다.
도 6은 본 발명의 실시예에 따라서 본 출원에서 개시된 디바이스 및 방법 중 일부를 구현하기 위해 사용될 수 있는 처리 시스템의 블록도이다.
본 바람직한 실시예의 제작과 사용은 아래에서 상세히 논의된다. 그러나 본 발명은 광범위하고 다양한 특정 상황에서 구현될 수 있는 많은 응용 가능한 창의적인 개념을 제공한다는 것을 인식하여야 한다. 논의되는 특정 실시예는 그저 본 발명을 제작하고 사용하는 특이한 방법을 보여주는 것일 뿐이며, 본 발명의 범주를 한정하지 않는다.
본 발명은 특정한 상황에서 바람직한 실시예, 즉 위상 배열 채널의 융통성 있는 송신 및 수신 분배를 지원하는 밀리미터파 MIMO 시스템과 같은 RF 송수신기 시스템에서 사용하기 위한 저잡음 아날로그 빔형성을 위한 시스템 및 방법에 대해 설명될 것이다. 추가의 실시예는 예를 들면 통신 백홀링, WiGig 등과 같은 고속의 확장된 거리 애플리케이션(extended range application)을 지원하기 위해 저잡음을 요구하는 다른 RF 송신기/수신기 시스템에 적용될 수 있다.
도 1은 복수의 단일 채널 프론트 엔드 칩(102A-102D)을 포함하는 PCB 상에 탑재된 위상 배열 RF 빔형성 시스템을 예시한다. 일부 실시예에서, 프론트 엔드 칩(102A-102D)은 V 대역 및 E 대역 파장과 같은 밀리미터 파장에서 동작할 수 있다. 도 1의 실시예에서, 프론트 엔드 칩(102A-102D)은 이들 칩이 마스터 또는 슬레이브로서 동기화되게 해주고 이들의 외부 안테나(106)에서 송신 또는 수신하게 해주는 융통성 있는 동작 모드를 갖는다. 다른 실시예에서, 프론트 엔드 칩은 외부의 안테나(106)를 사용하지 않는 안테나-인-패키지(Antenna-in-Package, AiP) 디바이스이다.
다시 도 1을 참조하면, 프론트 엔드 칩(102A 및 102C)은 송신 모드에 있고 송신 그룹을 형성하는데 반해, 프론트 엔드 칩(102B 및 102D)은 수신 모드에 있고 수신 그룹을 형성한다. 칩(102A-102D)의 동작 모드는 표준 인터페이스, 예를 들면 직렬 주변기기 인터페이스(serial peripheral interface, SPI)를 이용하여 선택될 수 있다. 마스터 모드의 프론트 엔드 칩(102A 및 102B)은 구조적으로 서로 동일하며 슬레이브 모드의 프론트 엔드 칩(102C 및 102D)과 구조적으로 동일하다. 일부 실시예에서, 이렇게 동일한 프론트 엔드 구조체는 오직 단일 칩의 검사 및 검증을 지원한다. 마스터 프론트 엔드 칩(102A 및 102B)은 LO 신호 및 그 LO 신호에 대해 주파수 다운스케일링되어 슬레이브 칩을 동기화하는데 사용하기 위한 기준 신호를 형성하는 신호를 발생하는 마스터 VCO인 VCO를 포함한다. 일부 실시예에서, LO 기준 신호보다 주파수가 낮은 마스터 기준 신호를 제공하면 PCB 레이아웃이 간략해진다.
송신 그룹에서, 마스터 송신 VCO에 의해 발생된 LO 신호는 또한 마스터 송신 프론트 엔드 칩(102A)의 RF 송신 신호를 발생하는데 사용된다. 이러한 프론트 엔드 칩(102A)의 다운스케일링된 기준 신호는 슬레이브 송신 프론트 엔드 칩(102C)에 의해 송신될 RF 신호를 발생하는데 사용된다. 수신 그룹에서, 마스터 수신 VCO에 의해 발생된 LO 신호는 마스터 수신 프론트 엔드 칩(102B)에 의해 수신된 RF 신호를 복조하는데 사용되며, 이러한 프론트 엔드 칩(102B)의 다운스케일링된 기준 신호는 슬레이브 수신 프론트 엔드 칩(102D)에 의해 수신된 RF 신호를 복조하는데 사용된다.
각각의 슬레이브 프론트 엔드 칩(102C 및 102D)은 마스터 기준 신호에 위상 시프트를 적용하여 아날로그 빔형성을 제공한다. 각 슬레이브 프론트 엔드(102C)에 의해 적용된 위상 시프트 양은 송신 그룹에 의해 송신된 송신 방사 패턴의 빔 축을 결정한다. 각 슬레이브 프론트 엔드(102D)에 의해 적용된 위상 시프트 양은 수신 그룹에 의해 수신되는 예측된 방사 패턴의 빔 축을 결정한다.
마스터 프론트 엔드 칩(102A 및 102B)에 연결된 두 개의 위상 고정 루프(phase lock loop, PLL)(104A 및 104B)는 마스터 기준 신호를 기준 발진기(108)의 출력에 비교하여 마스터 VCO에 필요한 조정 신호(tuning signal)를 발생한다. 기준 발진기(108)는 예를 들면 수정 발진기 또는 임의의 다른 적합한 전자식 발진기일 수 있다. 도 1의 실시예에서, 위상 배열은 주파수 분할 다중화 방식(Frequency Division Duplexing, FDD)을 사용하며, 송신 PLL(104A)은 프론트 엔드(102A 및 102C)를 조정하여 하나의 주파수(예를 들면, 70GHz)를 통해 신호를 송신하며, 수신 PLL(104B)은 프론트 엔드 칩(102B 및 102D)을 조정하여 다른 주파수(예를 들면, 80GHz)를 통해 신호를 수신한다. 다른 실시예에서, 위상 배열은 시분할 다중화 방식(Time Division Duplexing, TDD)을 사용하고, 단일의 PLL은 송신 및 수신 프론트 엔드를 동일한 주파수로 조정하며, 프론트 엔드는 상이한 타임 슬롯에서 송신 및 수신을 교대한다.
도 2는 RF 빔형성 시스템에서 사용될 수 있는 RF 프론트 엔드 칩(102)의 실시예를 예시한다. 프론트 엔드 칩(102)은 이 칩이 마스터 프론트 엔드로서 또는 슬레이브 프론트 엔드로서 동기화되게 해주고 외부 안테나에서 송신 또는 수신하게 해주는 동작 모드를 갖는다. 다른 실시예에서, 프론트 엔드 칩은 외부 안테나를 사용하지 않는 AiP 디바이스이다.
프론트 엔드 칩(102)이 슬레이브 모드에 있을 때 사용하기 위해, 칩(102)은 외부의 기준 신호를 수신할 수 있는 입력 단자를 갖는다. 외부 기준 신호는 외부 발진기에 의해 또는 마스터 프론트 엔드 칩에 의해 제공된다. 버퍼 증폭기(204)는 입력 단자로부터 외부 기준 신호를 수신하고 이를 칩(102)의 외부 기준 출력 신호로서 제공할 수 있다. 주파수 체배기(206)는 또한 입력 단자로부터 외부 기준 신호를 수신한다. 주파수 체배기(206)는 외부 기준 신호를 예를 들면 4의 인자로 주파수 업스케일링한다.
프론트 엔드 칩(102)이 마스터 모드에 있을 때 사용하기 위해, 칩(102)은 또한 발진 신호를 제공하는 VCO(208)를 포함한다. 칩(102)은 이러한 발진 VCO 신호의 주파수를 조정하기 위한 조정 신호를 수신한다. 일부 실시예에서, 이 VCO(208)는 제 1 발진 신호가 VCO(208)의 기본 주파수의 두 배인 제 2 고조파 주파수를 갖게 하는 푸시-푸시(push-push) VCO이다. 제 1 예에서, VCO 기본 주파수 범위는 17.75 내지 21.5 GHz의 조정 가능한 범위를 가질 수 있으며 제 1 발진 신호는 35.5 내지 43GHz의 대응하는 주파수 범위를 가질 수 있다. 제 2 예에서, VCO 기본 주파수는 예를 들면 28.5 내지 32GHz의 조정 가능한 범위를 가지며, 제 1 발진 신호는 57 내지 64GHz의 대응하는 V 대역 범위를 갖는다. 다른 실시예에서, 각기 상이한 관심 대역에 대응하는 상이한 기본 주파수 범위를 갖는 복수의 VCO가 사용될 수 있다. 복수의 VCO를 사용하면 VCO 조정 신호의 범위가 줄어들어서 칩(102)을 생산할 때 VCO 위상 잡음 및 연관된 생산 수율을 개선한다. 또 다른 실시예에서, 제 1 발진 신호는 기본 VCO 주파수를 갖는다.
푸시-푸시 VCO를 사용하는 실시예에서, VCO(208)는 또한 제 1 발진 신호의 주파수의 절반으로 조정된 기본 주파수에서 제 2 발진 신호를 발생한다. 주파수 분주기(212)는 기본 주파수 발진 신호를 주파수 다운스케일링하여 칩(102)의 다운스케일링된 출력 신호를 형성한다. 이렇게 다운스케일링된 기준 출력 신호는 슬레이브 프론트 엔드를 동기화하는데 사용될 수 있으며, 칩(102)이 슬레이브 모드에 있을 때는 다운스케일링된 기준 출력을 칩(102)의 외부 기준 입력에 연결해줌으로써 생산 자체 검사하는데 사용될 수 있다.
멀티플렉서(210)는 SPI를 통해 마스터 모드 또는 슬레이브 모드가 선택될 때 칩을 구성하는 발진기 스위치처럼 사용된다. 멀티플렉서(210)는 LO 신호를 칩(102)에 제공하기 위해 (마스터 모드에서) 제 1 VCO 발진 신호 및 (슬레이브 모드에서) 업스케일링된 기준 신호 중 하나를 선택한다.
위상 시프터(214)는 멀티플렉서(210)로부터 출력된 LO 신호에 위상 시프트를 적용한다. 위상 시프트의 양은 (칩(102)이 송신 모드에 있을 때) 위상 배열에 의해 송신된 송신 방사 패턴 또는 (칩(102)이 수신 모드에 있을 때) 위상 배열에 의해 수신될 예상된 방사 패턴 중 어느 한 방사 패턴의 빔 축을 결정한다. 위상 시프터(214)에 연결된 DAC(228A)는 위상 시프트의 양의 디지털 표현을 포함하는 디지털 위상 시프트 신호를 수신한다. DAC(228A)는 디지털 위상 시프트 신호를 위상 시프터(214)에 의해 적용된 위상 시프트의 양을 제어하는 아날로그 위상 시프트 신호로 변환한다.
버퍼 증폭기(216)는 임피던스 격리를 제공하고 선택사양으로 위상 시프트된 LO 신호로 증폭한 다음 위상 시프트된 LO 신호를 전력 증폭기(218)에 제공한다. 일부 실시예에서, 버퍼 증폭기(216)는 또한 주파수 2배기(frequency doubler)로서 작용하기도 한다. 예를 들면, 35.5 내지 43GHz의 범위의 주파수를 갖는 위상 시프트된 LO 신호를 수신할 때, 버퍼 증폭기(216)는 이 주파수를 71 내지 86GHz의 E 대역 주파수로 2배한 다음 위상 시프트된 LO 신호를 전력 증폭기(218)에 제공한다. 대안의 실시예에서, 2배기/버퍼(216)는 위상 시프터(214)의 앞에 배치되어 LO 신호를 위상 시프트가 적용되기 전에 2배하거나 버퍼링한다.
이후 전력 분할기(power splitter)(218)는 위상 시프트된 LO 신호를 칩(102)의 송신 체인 및 수신 체인에 의해 사용하기 위해 분할한다. 일부 실시예에서, 전력 분할기(218)는 두 분할기 출력의 각각에서 각자의 활성 발룬(balun) 및 버퍼를 포함한다.
전력 분할기(218)의 각각의 출력은 송신 체인 및 수신 체인 각각의 저항-캐패시터 다상 필터(Resistor-Capacitor Polyphase Filter, RCPF)(226)에 결합된다. 각각의 RCPF(226)는 위상 시프트된 LO 신호를 수신하고 두 개의 출력 신호, 즉 위상 시프트된 LO 신호(본 개시에서 LO 사인 신호(LO sine signal)라고 지칭됨) 및 위상 시프트된 LO 신호에 직교하고 90도 지연된 위상 시프트된 LO 신호와 대등한 제 2 신호(본 개시에서 LO 코사인 신호(LO cosine signal)라고 지칭됨)를 제공한다. 일부 실시예에서, 예를 들면 TDD를 이용하는 일부 실시예에서, 별개의 수신 위상 시프터 및 송신 위상 시프터가 각각의 RCPF(228)의 출력에 결합되어 각각의 프론트 엔드의 송신 체인 및 수신 체인에 별개의 위상 시프트를 제공한다.
칩(102)이 송신 모드에 있을 때 사용하기 위해, 송신 체인은 변조기(220), 전압 게이트형 증폭기(voltage-gated amplifier, VGA)(222) 및 전력 검출기(224)를 포함한다. 변조기(220)는 수신된 중간 주파수(intermediate frequency, IF) 신호를 위상 시프트된 LO 신호와 업-믹싱함으로써 변조된 RF 신호를 결정할 수 있다. 변조기는 두 개의 업-믹싱 회로를 가진 단측파대(Single Sideband, SSB) 업-믹서를 이용하여 SSB 업-변환을 수행한다. 이러한 두 개의 업-믹싱 회로는 칩(102)의 하나 이상의 입력 단자에서 수신된 복소 IF 신호의 실수(real, I) 및 허수(imaginary, Q) 컴포넌트 신호를 업-믹싱한다. 두 개의 업-믹싱 회로는 IF I/Q 컴포넌트 신호를 LO 사인 및 코사인 신호와 업-믹싱한다. 각각의 업-믹싱 회로는 디지털 교정 신호(calibration signal)를 수신하고 이를 아날로그 교정 신호로 변환하는 각자의 DAC(228B)를 포함한다. 각각의 업-믹싱 회로는 또한 각자의 주파수 믹서(236A)를 포함한다. 각각의 아날로그 교정 신호는 각각의 주파수 믹서(236A)가 I/Q IF 컴포넌트 신호 중 하나를 LO 사인/코사인 신호 중 하나와 업-믹싱할 때 각 주파수 믹서(236A)를 교정하는데 사용된다. 일부 실시예에서, 증폭기 쌍은 RCPF(226) 및/또는 주파수 믹서(236A)의 출력을 증폭할 수 있다.
VGA(222)는 변조기(220)로부터 변조된 RF 신호를 수신하고 칩(102)의 RF 출력을 제공한다. VGA(222)는 디지털 VGA 조정 신호를 수신하고 이를 아날로그 VGA 조정 신호로 변환하는 DAC(228C)에 의해 제어된다. 그런 다음 로우패스 필터(234)는 아날로그 VGA 조정 신호를 평활하는 적분기처럼 작용하며, 평활된 VGA 조정 신호는 VGA(222)가 변조기 출력을 증폭하는 양을 제어한다. VGA(222)의 슬루 레이트(slew rate)를 설정하기 위해 외부의 캐패시터가 사용될 수 있다. 전력 검출기(224)(예를 들면, 다이오드 기반의 전력 검출기)는 VGA(222)의 증폭 레벨을 조정하는데 조력하기 위해 RF 출력 신호를 모니터링한다. 일부 실시예에서, 변조기(220)의 출력은 또한 칩(102)의 AC 전력 검출기 출력을 제공하는 광대역 증폭기에 결합된 송신 체인 내 제 2 전력 검출기에 의해 모니터링되며, 멀티플렉서 또는 다른 스위치는 또한 두 송신 전력 검출기의 출력을 스위칭하고 스위칭된 출력을 연산 증폭기로 제공할 수 있으며, 그 결과 연산 증폭기는 칩(102)의 DC 출력 검출기 출력을 제공하게 된다. 일부 실시예에서, 칩(102) 상에서 칩(102)의 온도 출력 신호를 발생하는 온도 센서가 제공될 수 있다. 일부 실시예에서, 전력 증폭기(power amplifier, PA)는 또한 VGA(222)의 출력을 증폭하여 칩(102)의 RF 출력 신호를 제공한다.
칩이 수신 모드에 있을 때 사용하기 위해, 수신 체인은 저잡음 증폭기(Low-Noise Amplifier, LNA)(232), 복조기(238), IF 출력 증폭기(240) 및 IF 전력 검출기(242)를 포함한다. LNA(232)는 칩(102)의 입력 단자에서 수신된 RF 신호를 증폭하고 이렇게 증폭된 RF 신호를 복조기(238)에 제공한다. 복조기(238)는 두 개의 다운-믹싱 회로를 가진 SSB 다운-믹서를 이용하여 수신된 RF 신호에 대해 SSB 다운 변환을 수행한다. 이러한 두 개의 다운-믹싱 회로는 수신된 RF 신호를 각각의 수신 체인의 LO 사인 신호 및 LO 코사인 신호와 다운 믹싱한다. 각각의 다운-믹싱 회로는 디지털 믹서 조정 신호를 수신하여 이를 다운-믹싱 회로의 각 주파수 믹서(236B)의, 예를 들면 2차 상호변조 차단(second order intermodulation intercept, IP2)을 조정하기 위한 아날로그 믹서 조정 신호로 변환하는 각자의 DAC(228D)를 포함한다. 각각의 주파수 믹서(236B)는 RF 수신 신호를 LO 사인 신호 또는 LO 코사인 신호와 다운-믹싱하여 각자의 컴포넌트 IF 수신 신호를 형성한다.
컴포넌트 IF 수신 신호는 IF 출력 증폭기(240)에 의해 증폭되어 칩(102)의 컴포넌트 IF 출력 신호를 제공한다. IF 출력 증폭기(240)에 의해 제공된 증폭 레벨은 디지털 증폭기 조정 신호를 수신하고 이를 아날로그 증폭기 조정 신호로 변환하는 DAC(228E)에 의해 제어된다.
이제 도 3을 참조하면, 하나 이상의 프론트 엔드 칩(102)에 의해 사용하기 위한 복수의 위상 시프트된 LO 신호를 발생하는 전용 LO 칩(302)의 상이한 빔형성 컴포넌트가 도시된다. 전용 LO 칩(302)은 위상 시프트가 비교적 낮은 주파수, 예를 들면 LO 분배 네트워크의 주파수에서 일어나게 한다. 전용 LO 칩(302)의 SPI 또는 다른 표준 인터페이스는 마스터 모드 또는 슬레이브 모드 중 어느 한 모드에서의 동작을 선택하는데 사용될 수 있다.
마스터 모드에서 사용하기 위해, 전용 LO 칩(302)은 복수의(예를 들면, 셋 또는 넷의) VCO(304A-304C)를 포함하는 VCO 회로를 포함하며, VCO 중 하나는 수신된 인에이블 신호에 의해 인에이블될 수 있다. VCO 회로는 또한 인에이블된 VCO의 출력을 제어하는데 사용되는 VCO 조정 신호를 수신한다. 각각의 VCO(304A-304C)는 VCO 조정 신호의 범위가 축소될 수 있도록 상이한 관심 대역에 대응하는 상이한 출력 주파수 범위를 가질 수 있다. 예를 들면, VCO(304A)는 14.25 내지 16.5GHz의 VCO 기본 주파수 범위에 드는 주파수를 갖는 신호를 출력할 수 있고, VCO(304B)는 17.75 내지 19GHz의 VCO 기본 주파수 범위에 드는 주파수를 갖는 신호를 출력할 수 있으며, VCO(304C)는 20.25 내지 21.5GHz의 VCO 기본 주파수 범위에 드는 주파수를 갖는 신호를 출력할 수 있다.
이러한 복수의 VCO 출력의 출력은 발진기 스위치로서 작용하는 두 개의 멀티플렉서(308)를 포함하는 LO 스위칭 회로(306)에 연결된다. 슬레이브 모드에서 사용하기 위해, LO 스위칭 회로(306)는 또한 발진하는 외부의 기준 신호를 수신한다. LO 스위칭 회로(306)는 칩이 슬레이브 모드 또는 마스터 모드에 있는데 따라서, 외부 기준 신호 또는 인에이블된 VCO의 출력 신호로부터 LO 신호를 선택한다.
LO 스위칭 회로는 LO 신호를 주파수 분주기(314), 활성 전력 분할기(310), 및 버퍼 증폭기(316A)에 제공한다. 주파수 분주기(314)는 LO 신호를 주파수 다운스케일링하여 LO 칩(302)의 위상 고정 루프(phase lock loop, PLL) 기준 출력 신호를 제공한다. 일부 실시예에서, 다운스케일링을 선택할 수 있는 복수의 주파수 분주기의 체인은 PLL 기준 출력을 제공하는데 사용될 수 있다. 버퍼 증폭기(316A)는 LO 신호를 버퍼링하며, 일부 실시예에서는 LO 신호를 증폭하여 LO 칩(302)의 LO 기준 출력을 제공한다. 이러한 LO 기준 출력은 슬레이브 모드에서 구성되는 다른 동등한 LO 칩들을 동기화하는데 사용될 수 있다.
활성 전력 분할기(310)는 LO 신호를 분할하고 이를 복수의 위상 시프터(312)에 제공하며, 각각의 위상 시프터는 LO 칩(302)의 각기 위상 시프트된 LO 출력 신호를 제공하는 각각의 버퍼 증폭기(316B)에 결합된다. 이러한 복수의 위상 시프트된 LO 출력(예를 들면, 2N 위상 시프트된 LO 출력 채널)은 각기 상이한 프론트 엔드 칩(102)을 동기화하는데 사용될 수 있다. 각각의 위상 시프터(312)는 디지털 위상 시프트 신호를 수신하고 이를 아날로그 위상 시프트 신호로 변환하는 대응하는 DAC(318)에 의해 제어된다.
위상 시프터(312)가 D형 플립 플롭으로서 구현되는 대안의 실시예에서, 푸시-푸시 VCO가 VCO(304A-304C)로서 사용될 수 있으며 기본 주파수의 두 배의 주파수를 출력하도록 구성될 수 있다. 게다가 또 다른 각각의 D 플립 플롭이 활성 전력 분할기(310)와 각 D 플립플롭 위상 시프터 사이에 연결되어 (기본 주파수를 취득하기 위해) VCO 출력 신호를 절반으로 주파수 이등분하고 각각의 위상 시프터(312)에 의해 사용하기 위한 두 LO 사인 신호 및 LO 코사인 신호를 발생하여 각각의 위상 시프터(312)의 각자 하나의 위상 시프트된 LO 신호를 발생하도록 한다.
도 4a 및 도 4b를 포함하는 도 4는 프론트 엔드 칩(102) 및 LO 칩(302)의 여러 인스턴스를 사용하는 위상 배열을 예시한다. 도 4a는 위상 시프트된 LO 신호를 송신 모드 및 수신 모드 프론트 엔드에 제공하기 위해 마스터 모드에서 동작하는 LO 칩을 사용하는 위상 배열을 도시한다. 도 4b는 위상 시프트된 LO 출력을 오직 송신 모드 프론트 엔드에 제공하기 위해 마스터-슬레이브 구성에서 LO 칩을 사용하는 위상 배열을 도시한다.
이제 도 4a를 참조하면, 프론트 엔드 칩(102C 및 102D)은 구조적으로 동일하며 마스터 모드 LO 칩(302A)도 역시 구조적으로 동일한데, 이것은 일부 실시예에서 두 칩에 대해서만 검사 및 검증이 수행되게 한다. 일부 실시예에서, 전용의 LO 칩을 사용하면 전류 소비가 많이 늘어나지만 비교적 낮은 주파수에서 위상 시프트하는 것이 가능하다는 이점을 제공한다.
프론트 엔드 칩(102C-102D)은 모두 슬레이브 모드로 구성되며 송신 모드로 구성된 송신 그룹 및 수신 모드로 구성된 수신 그룹으로 나누어진다. 송신 그룹에서, 각각의 프론트 엔드(102C)는 마스터 모드로 구성된 LO 칩(302A)에 의해 제공된 위상 시프트된 LO 출력 중 하나를 이용하여 송신 IF 신호를 변조한다. 수신 그룹에서, 각각의 슬레이브 프론트 엔드 칩(102D)은 수신된 RF 신호를 제 2 마스터 LO 칩(302A)에 의해 제공된 위상 시프트된 LO 출력 중 하나를 이용하여 복조한다.
두 개의 마스터 LO 칩(302A)은 각자의 PLL 기준 출력을 PLL(104A 및 104B)에 제공한다. 이러한 PLL(104A 및 104B)은 PLL 기준 출력을 기준 발진기(108)의 출력과 비교하여 마스터 LO 칩(302A)의 VCO 조정 신호를 결정한다. 위상 배열이 FDD를 사용하는 도 1의 실시예에서, 송신 PLL(104A)은 신호를 하나의 주파수(예를 들면, 70GHz)를 통해 송신하도록 송신 그룹을 조정하며, 수신 PLL(104B)은 신호를 다른 하나의 주파수(예를 들면, 80GHz)를 통해 수신하도록 수신 그룹을 조정한다. 위상 배열이 TDD를 사용하는 다른 실시예에서, 단일의 PLL은 송신 및 수신 그룹을 같은 주파수로 조정하며, 프론트 엔드(102C-102D)는 상이한 타임 슬롯에서 송신 및 수신을 교대한다.
도 4b는 송신 용도로 구성되고 슬레이브로 구성되면서 마스터-슬레이브 구성에서 구조적으로 동일한 LO 칩(302A 및 302B)을 사용하는 단지 프론트 엔드 칩(102C)만을 갖는 위상 배열을 도시한다. 마스터 모드 LO 칩(302A)의 발진기 스위치는 LO 기준 출력을 슬레이브 모드 LO 칩(302B)의 발진기 스위치에 제공하여 LO 칩(302B)을 동기화한다. LO 칩(302A 및 302B)에 연결된 프론트 엔드 칩(102C)은 LO 칩(302A 및 302B)의 위상 시프트된 LO 출력을 이용하여 각자의 RF 송신 신호를 동기화한다. 도 4B의 실시예에서, 위상 배열은 FDD를 사용하며 단일의 PLL(104)은 기준 발진기(108)의 출력을 이용하여 LO 칩(302A 및 302B)을 단일 주파수(예를 들면, 70GHz)로 조정한다.
도 5는 RF 빔형성 시스템에서 프론트 엔드 칩 및 선택사양으로 LO 칩을 이용하여 송신 및 수신하기 위한 실시예의 방법을 예시하는 흐름도이다. (502)에서 프론트 엔드 칩의 제 1 동작 모드가 송신 모드 또는 수신 모드 중에서 선택된다. (504)에서, 프론트 엔드 칩 또는 LO 칩 중 어느 하나의 제 2 동작 모드가 마스터 또는 슬레이브 모드 중에서 선택된다. (505)에서, 마스터 모드 또는 슬레이브 모드가 선택되었는지에 따라서 흐름의 판단이 수행된다.
만일 마스터 모드가 제 2 동작 모드로서 선택되면, 단계(506, 508 및 510)가 수행된다. (506)에서, 프론트 엔드 칩 또는 LO 칩은 내부 VCO를 사용하여 LO 신호를 발생한다. 푸시-푸시 VCO를 사용하는 실시예에서, LO 신호는 VCO의 기본 주파수의 두 배의 주파수를 갖는다. 다른 실시예에서, LO 신호는 기본 주파수를 갖는다. (508)에서, 프론트 엔드 칩 또는 LO 칩은 내부 VCO를 사용하여 다운스케일링된 기준 출력 신호를 발생한다. VCO는 VCO의 기본 주파수를 갖는 발진 신호를 발생하는데, 이 발진 신호는 푸시-푸시 VCO를 사용하는 실시예에서 LO 신호의 주파수의 절반인 제 2 발진 VCO 신호이다. 그 다음 LO 칩 또는 프론트 엔드 칩은 이러한 기본 주파수의 VCO 신호를 주파수 다운스케일링하여 다운스케일링된 기준 신호를 형성한다. (510)에서, PLL은 다운스케일링된 기준 신호를 이용하여 VCO를 조정한다.
그렇지 않고 만일 프론트 엔드 칩 또는 LO 칩이 슬레이브 모드에 있으면(즉, 마스터 모드에 있지 않으면), 흐름은 (505)로부터 LO 칩 또는 프론트 엔드에 의해 수신된 외부의 기준 신호를 이용하여 LO 신호가 발생되는 (512)로 진행한다. 제 1 실시예에서, 이러한 LO 신호는 외부 기준 신호를 업스케일링함으로써 발생된다. 제 2 실시예에서, 이러한 LO 신호는 외부 기준 신호이다.
(514)에서, LO 신호의 위상은 (송신 모드에서) 송신 방사 패턴 또는 (수신 모드에서) 예측된 수신 방사 패턴의 희망하는 빔 축에 따라서 시프트된다. 이러한 위상 시프트는 변조 또는 복조 이전에 적용된다. (516)에서, 프론트 엔드 칩의 송신 모드 또는 수신 모드가 선택되었는지에 따라서 흐름의 판단이 수행된다.
만일 송신 모드가 선택되면, 단계(518, 520 및 522)가 수행된다. (518)에서, 프론트 엔드 칩은 위상 시프트된 LO 신호를 이용하여 IF 신호를 변조하여 변조된 RF 신호를 형성한다. (520)에서, 그런 다음 프론트 엔드 칩은 VGA를 사용하여 변조된 RF 신호를 증폭한다. (522)에서, 프론트 엔드 칩은 증폭된 RF 신호를 송신한다.
그렇지 않고 만일 프론트 엔드가 수신 모드에 있으면(즉, 송신 모드에 있지 않으면), 흐름은 (516)로부터 프론트 엔드 칩이 RF 신호를 수신하는 (524)로 이어진다. 프론트 엔드 칩은 위상 시프트된 LO 신호를 이용하여 수신된 RF 신호를 복조하여 수신된 IF 신호를 형성한다.
도 6은 본 출원에서 개시된 디바이스 및 방법 중 일부를 구현하기 위해 사용될 수 있는 처리 시스템의 블록도를 도시한다. 특정 디바이스는 도시된 컴포넌트 모두 또는 컴포넌트 중 서브세트만을 활용할 수 있으며, 통합의 정도는 디바이스마다 다를 수 있다. 또한, 디바이스는 복수의 처리 유니트, 프로세서, 메모리, 송신기, 수신기 등과 같이 컴포넌트의 여러 인스턴스를 포함할 수 있다. 실시예에서, 처리 시스템은 컴퓨터 워크스테이션을 포함한다. 처리 시스템은 스피커, 마이크로폰, 마우스, 터치스크린, 키패드, 키보드, 프린터, 및 디스플레이 등과 같은 하나 이상의 입력/출력 디바이스를 장비한 처리 유니트를 포함할 수 있다. 처리 유니트는 버스에 연결된 CPU, 메모리, 대용량 저장 디바이스, 비디오 어댑터, 및 I/O 인터페이스를 포함할 수 있다. 실시예에서, 단일의 처리 시스템 또는 복수의 처리 시스템 내 복수의 처리 유니트는 분산된 처리 풀 또는 분산된 편집 툴을 형성할 수 있다.
버스는 메모리 버스 또는 메모리 컨트롤러, 주변 버스, 비디오 버스 등을 비롯한 임의의 형태의 여러 버스 아키텍처 중 하나 이상일 수 있다. CPU는 임의의 형태의 전자 데이터 프로세서를 포함할 수 있다. 메모리는 랜덤 액세스 메모리(random access memory, RAM), 스태틱 RAM(static RAM, SRAM), 다이나믹 RAM(dynamic RAM, DRAM), 동기 DRAM(synchronous DRAM, SDRAM), 판독 전용 메모리(read-only memory, ROM), 또는 이들의 조합 등과 같은 임의의 형태의 시스템 메모리를 포함할 수 있다. 실시예에서, 메모리는 부팅 시 사용하는 ROM 및 프로그램을 실행하는 동안 사용하기 위한 프로그램 및 데이터 저장을 위한 DRAM을 포함할 수 있다.
대용량 저장 디바이스는 데이터, 프로그램 및 다른 정보를 저장하고, 그 데이터, 프로그램 및 다른 정보를 버스를 통해 액세스 가능하도록 구성된 임의의 형태의 저장 디바이스를 포함할 수 있다. 대용량 저장 디바이스는 예를 들면 고체 상태 드라이브, 하드 디스크 드라이브, 자기 디스크 드라이브, 또는 광 디스크 드라이브 등 중 하나 이상을 포함할 수 있다.
비디오 어댑터 및 I/O 인터페이스는 외부의 입력 및 출력 디바이스를 처리 유니트에 연결해주는 인터페이스를 제공한다. 예시된 바와 같이, 입력 및 출력 디바이스의 예는 비디오 어댑터에 결합된 디스플레이 및 I/O 인터페이스에 결합된 마우스/키보드/프린터를 포함한다. 다른 디바이스가 처리 유니트에 결합될 수 있으며, 부가적인 또는 소수의 인터페이스 카드가 활용될 수 있다. 예를 들면, 범용 직렬 버스(Universal Serial Bus, USB)(도시되지 않음)와 같은 직렬 인터페이스가 프린터용 인터페이스를 제공하는데 사용될 수 있다.
처리 유니트는 또한 하나 이상의 네트워크 인터페이스를 포함하며, 네트워크 인터페이스는 노드 또는 여러 네트워크에 액세스하는 이더넷 케이블 등과 같은 유선 링크 및/또는 무선 링크를 포함할 수 있다. 네트워크 인터페이스는 처리 유니트가 네트워크를 통해 원격 유니트와 통신하게 해준다. 예를 들면, 네트워크 인터페이스는 하나 이상의 송신기/송신 안테나 및 하나 이상의 수신기/수신 안테나를 통해 무선 통신을 제공할 수 있다. 실시예에서, 처리 유니트는 원격 디바이스, 이를테면 다른 처리 유니트, 인터넷, 또는 원격 저장 설비 등과의 데이터 처리 및 통신을 위한 근거리 네트워크 또는 광역 네트워크에 결합된다. 네트워크 인터페이스는 이러한 원격 디바이스 중 하나 이상에 통신으로 결합된 연결에 특정한 다양한 가상 또는 물리 포트를 갖도록 구성될 수 있다.
본 발명의 예시적인 실시예는 저잡음, 스케일러빌리티, 융통성 있는 분할, 높은 기계적 및 열적 안정성, 단순화된 생산 검사, 높은 채널 간 절연, 낮은 전력 소비, 저비용, 및 단순화된 열관리를 제공하는 장점을 갖는다. 실시예의 시스템은 간략화된 생산 검사, RF와 IF 채널의 높은 채널간 절연, 및 줄어든 전력 밀도로 인한 간략화된 열 관리를 제공하기 위해 예를 들면 단일의 프론트 엔드 칩을 사용할 수 있다. 일부 실시예에서, 위성 칩을 RF 프론트 엔드에 사용하면 이들을 하나 이상의 외부 안테나 또는 안테나 발사체(antenna launcher)에 아주 가까이 배치할 수 있어서 저전력 잡음 및 높은 SNR를 제공할 수 있다. 이러한 위성 칩의 실시예는 예를 들면 높은 기계적 안정성을 제공하는 소형 패키지 크기 및 1,000 시간 이상의 온도 사이클링 이후에도 동작이 가능한 여분의 볼을 갖는 임베디드 웨이퍼 레벨 볼 그리드 어레이(embedded Wafer Level Ball Grid Array, eWLB) 칩일 수 있다. 다른 실시예에서, 프론트 엔드 칩은 이들 칩이 외부 안테나를 사용하지 않고 그래서 PCB상에서 임의의 고주파 RF 경로가 필요하지 않기 때문에 저가의 PCB(예를 들면, FR-4) 상에서 조립될 수 있는 AiP 디바이스이다. 소비자 애플리케이션에서 사용하기 위한 일부 실시예에서, 온도 사이클링에 관한 요구 조건은 저가 PCB의 사용이 가능하도록 더욱 완화된다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 이러한 설명은 한정하는 의미로 해석되는 것으로 의도하지 않는다. 본 설명을 참조한다면 본 기술에서 통상의 지식을 가진 자에게는 예시적인 실시예의 다양한 수정 및 조합은 물론이고 본 발명의 다른 실시예가 자명할 것이다. 그러므로 첨부의 청구범위는 그러한 임의의 수정 또는 실시예를 포함하고자 한다.

Claims (25)

  1. 방법으로서,
    마스터 모드와 슬레이브 모드 중에서 적어도 하나의 칩에 대한 동작 모드를 선택하는 단계와,
    상기 적어도 하나의 칩에 의해, 제 1 발진 신호를 취득하는 단계와,
    상기 적어도 하나의 칩에 의해, 타겟 무선 주파수(radio frequency, RF) 송신 신호를 생성하는 단계를 포함하되,
    상기 동작 모드로 상기 마스터 모드가 선택된 경우, 상기 제 1 발진 신호를 취득하는 단계는
    제 1 전압 제어 발진기(voltage-controlled oscillator, VCO) 조정 신호를 수신하는 단계와
    상기 적어도 하나의 칩에 포함된 VCO에 의해, 상기 제 1 VCO 조정 신호에 따라서 상기 제 1 발진 신호를 생성하는 단계를 포함하며,
    상기 동작 모드로 상기 슬레이브 모드가 선택된 경우, 상기 제 1 발진 신호를 취득하는 단계는
    상기 적어도 하나의 칩의 제 1 입력 단자에서 외부 기준 신호를 수신하는 단계와,
    상기 외부 기준 신호를 업스케일링하여 상기 제 1 발진 신호를 제공하는 단계를 포함하고,
    상기 타겟 RF 송신 신호를 생성하는 단계는,
    제 1 위상 시프트된 신호를 형성하기 위하여, 제 1 위상 시프터에 의해, 제 1 위상 시프트에 따라서 상기 제 1 발진 신호를 위상 시프트하는 단계와,
    상기 적어도 하나의 칩에 의하여, 상기 제 1 위상 시프트된 신호에 기초하여 상기 타겟 RF 송신 신호를 생성하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 마스터 모드를 상기 적어도 하나의 칩의 상기 동작 모드로서 선택하는 단계를 더 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 VCO에 의해, 상기 제 1 발진 신호의 주파수의 절반의 주파수를 갖는 제 2 발진 신호를 생성하는 단계와,
    상기 제 2 발진 신호를 주파수 다운스케일링하여 제 1 다운스케일링된 기준 신호를 결정하는 단계와,
    위상 고정 루프(phase lock loop, PLL) 회로에 의해, 상기 제 1 다운스케일링된 기준 신호에 따라서 상기 제 1 VCO 조정 신호를 결정하는 단계를 더 포함하는
    방법.
  4. 제 1 항에 있어서,
    상기 타겟 RF 송신 신호를 생성하는 단계는 상기 제 1 위상 시프트된 신호에 따라서 복소 중간 주파수(intermediate frequency, IF) 송신 신호의 단측파대(single sideband, SSB) 업 변환을 수행하는 단계를 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 제 1 발진 신호를 위상 시프트하는 단계는,
    상기 제 1 위상 시프트의 제 1 디지털 표현을 수신하는 단계와,
    상기 제 1 디지털 표현을 제 1 아날로그 위상 시프트 신호로 변환하는 단계와,
    상기 제 1 아날로그 위상 시프트 신호에 따라서 상기 제 1 발진 신호를 위상 시프트하여 상기 제 1 위상 시프트된 신호를 형성하는 단계를 더 포함하는
    방법.
  6. 제 1 항에 있어서,
    상기 타겟 RF 송신 신호를 생성하는 단계는,
    디지털 전압 게이트형 증폭기(voltage-gated amplifier, VGA) 조정 신호를 수신하는 단계와,
    상기 디지털 VGA 조정 신호를 아날로그 VGA 조정 신호로 변환하는 단계와,
    상기 아날로그 VGA 조정 신호를 평활(smoothing)하여 평활된 VGA 조정 신호를 형성하는 단계와,
    상기 제 1 위상 시프트된 신호를 변조하여 변조된 RF 신호를 형성하는 단계와,
    상기 적어도 하나의 칩에 포함된 VGA에 의해, 상기 평활된 VGA 조정 신호에 따라서 상기 변조된 RF 신호를 증폭하여 증폭된 RF 신호를 형성하는 단계를 더 포함하는
    방법.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 칩에 의해, RF 수신 신호를 수신하는 단계와,
    상기 제 1 위상 시프터의 출력에 결합된 입력을 갖는 복조기에 의해, 복조된 복소 중간 주파수(IF) 신호를 형성하기 위해 상기 제 1 위상 시프트된 신호에 따라서 상기 RF 수신 신호를 복조하는 단계를 더 포함하되,
    상기 복조기는 상기 적어도 하나의 칩에 포함되는
    방법.
  8. 제 7 항에 있어서,
    상기 복조하는 단계는 상기 제 1 위상 시프트된 신호에 따라서 상기 RF 수신 신호의 단측파대(SSB) 다운 변환을 수행하는 단계를 포함하는
    방법.
  9. 제 1 항에 있어서,
    상기 슬레이브 모드를 상기 적어도 하나의 칩의 상기 동작 모드로서 선택하는 단계와,
    상기 마스터 모드를 제 2 칩의 동작 모드로서 선택하는 단계 - 상기 제 2 칩은 상기 적어도 하나의 칩에 결합되고 상기 적어도 하나의 칩의 제 1 칩과 동일한 구조를 포함함 - 와,
    상기 제 2 칩에 포함된 마스터 전압 제어 발진기(VCO)에 의해, 마스터 VCO 신호를 생성하는 단계와,
    상기 마스터 VCO 신호에 따라서 상기 제 2 칩에 의해, 상기 제 1 위상 시프트에 따라서 결정된 빔 축을 갖는 송신 방사 패턴에 포함된 마스터 RF 송신 신호를 생성하는 단계 - 상기 제 1 위상 시프트는 상기 마스터 RF 송신 신호에 관련된 위상 시프트를 포함하며, 상기 타겟 RF 송신 신호는 또한 상기 송신 방사 패턴에 포함됨 - 와,
    상기 제 2 칩에 의해, 상기 외부 기준 신호를 생성하는 단계 - 상기 외부 기준 신호는 상기 마스터 VCO 신호의 주파수보다 작은 고정 비율의 주파수를 가짐 - 를 더 포함하는
    방법.
  10. 제 1 칩을 포함하는 무선 주파수(radio frequency, RF) 프론트 엔드 시스템으로서,
    상기 제 1 칩은,
    제 1 입력 단자에 결합된 주파수 체배기 - 상기 주파수 체배기는 상기 제 1 입력 단자에서 수신된 발진 기준 신호를 주파수 업스케일링함으로써 업스케일링된 기준 신호를 형성하도록 구성됨 - 와,
    제 1 발진 전압 제어 발진기(voltage-controlled oscillator, VCO) 신호를 제공하도록 구성된 VCO와,
    상기 VCO 및 상기 주파수 체배기에 결합된 발진기 스위치 - 상기 발진기 스위치는 상기 제 1 발진 VCO 신호와 상기 업스케일링된 기준 신호 사이에서 국부 발진기(Local Oscillator, LO) 신호를 선택하도록 구성됨 - 와,
    상기 발진기 스위치의 출력에 결합된 제 1 위상 시프터를 포함하는
    무선 주파수 프론트 엔드 시스템.
  11. 제 10 항에 있어서,
    상기 제 1 칩은 상기 제 1 입력 단자에 결합된 버퍼 증폭기를 더 포함하며, 상기 버퍼 증폭기는 상기 발진 기준 신호에 따라서 상기 제 1 칩의 기준 신호 출력을 제공하도록 구성되는
    무선 주파수 프론트 엔드 시스템.
  12. 제 10 항에 있어서,
    상기 VCO는 또한 상기 제 1 칩의 제 2 입력 단자에서 수신된 VCO 조정 신호에 따라서 상기 제 1 발진 VCO 신호 및 제 2 발진 VCO 신호를 제공하도록 구성되며,
    상기 제 2 발진 VCO 신호는 상기 제 1 발진 VCO 신호의 주파수의 절반의 주파수를 가지며,
    상기 제 1 칩은, 상기 VCO에 결합되며 상기 제 2 발진 VCO 신호를 주파수 다운스케일링하여 상기 제 1 칩의 다운스케일링된 기준 출력 신호를 형성하도록 구성된 주파수 분주기를 더 포함하는
    무선 주파수 프론트 엔드 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 칩에 결합된 마스터 칩을 더 포함하되,
    상기 마스터 칩은 상기 제 1 칩과 동일한 구조를 포함하며,
    상기 제 1 칩의 상기 발진 기준 신호는 상기 마스터 칩에 의해 생성된 다운스케일링된 기준 출력 신호를 포함하는
    무선 주파수 프론트 엔드 시스템.
  14. 제 13 항에 있어서,
    상기 마스터 칩에 결합된 위상 고정 루프(phase lock loop, PLL)를 더 포함하되,
    상기 PLL은 상기 마스터 칩의 상기 다운스케일링된 기준 출력 신호에 따라서 상기 마스터 칩의 VCO 조정 신호를 생성하도록 구성되는
    무선 주파수 프론트 엔드 시스템.
  15. 제 10 항에 있어서,
    상기 제 1 위상 시프터의 출력에 결합된 입력을 갖는 단측파대(single sideband, SSB) 업 믹서를 더 포함하는
    무선 주파수 프론트 엔드 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 칩은,
    상기 제 1 칩의 RF 입력 단자에 결합된 입력을 갖는 SSB 다운 믹서를 포함하는 복조기와,
    상기 제 1 위상 시프터의 출력에 결합된 입력을 갖고 상기 SSB 다운 믹서의 입력에 결합된 출력을 갖는 제 1 저항-캐패시터 다상 필터(Resistor-Capacitor Polyphase Filter, RCPF)와,
    상기 제 1 위상 시프터의 출력에 결합된 입력을 갖고 상기 SSB 업 믹서의 입력에 결합된 출력을 갖는 제 2 RCPF와,
    상기 제 1 위상 시프터의 입력에 결합된 출력을 갖는 제 1 DAC를 더 포함하고,
    상기 제 1 RCPF 및 상기 제 2 RCPF는 각기,
    상기 제 1 칩의 제 1 위상 시프트된 LO 신호를 수신하고,
    상기 제 1 위상 시프트된 LO 신호를 지연하여 각자의 지연된 신호를 형성하고,
    상기 제 1 위상 시프트된 LO 신호 및 상기 각자의 지연된 신호를 출력하도록 구성되고,
    상기 제 1 DAC는 제 1 디지털 위상 시프트 신호를 수신하고 제 1 아날로그 위상 시프트 신호를 상기 제 1 위상 시프터에 제공하도록 구성되는
    무선 주파수 프론트 엔드 시스템.
  17. 제 15 항에 있어서,
    상기 제 1 칩은,
    상기 SSB 업 믹서의 출력에 결합된 전압 게이트형 증폭기(voltage-gated amplifier, VGA)와,
    디지털 VGA 조정 신호를 수신하도록 구성된 제 2 DAC와,
    상기 제 2 DAC와 상기 VGA 사이에 전기적으로 결합된 로우 패스 필터를 더 포함하는
    무선 주파수 프론트 엔드 시스템.
  18. 제 1 칩을 포함하는, 국부 발진기(Local Oscillator, LO) 신호 생성을 위한 시스템으로서,
    상기 제 1 칩은,
    전압 제어 발진기(voltage-controlled oscillator, VCO) 회로 - 상기 VCO 회로는 제 1 VCO 조정 신호 및 VCO 인에이블 신호를 수신하고 상기 제 1 VCO 조정 신호 및 상기 VCO 인에이블 신호에 따라서 VCO 출력 신호를 제공하도록 구성됨 - 와,
    상기 VCO 회로에 결합된 적어도 하나의 제 1 발진기 스위치 - 상기 적어도 하나의 제 1 발진기 스위치는 발진하는 외부 기준 신호를 수신하고 상기 외부 기준 신호와 상기 VCO 출력 신호 중에서 선택하도록 구성됨 -와,
    상기 적어도 하나의 제 1 발진기 스위치의 출력에 결합된 제 1 위상 시프터를 포함하는
    시스템.
  19. 제 18 항에 있어서,
    제 2 칩을 더 포함하되, 상기 제 2 칩은 상기 제 1 위상 시프터의 출력에 결합된 입력을 포함하는 제 1 변조기를 포함하는
    시스템.
  20. 제 19 항에 있어서,
    상기 제 1 칩은,
    제 2 위상 시프터와,
    신호 분할기를 더 포함하며,
    상기 신호 분할기는,
    상기 적어도 하나의 제 1 발진기 스위치의 출력에 결합된 입력과,
    상기 제 1 위상 시프터의 입력에 결합된 제 1 분할기 출력과,
    상기 제 2 위상 시프터의 입력에 결합된 제 2 분할기 출력을 포함하는
    시스템.
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