JP2022545160A - デジタル無線ヘッド制御 - Google Patents

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Abstract

デジタル無線制御および動作に関連する技法が記載される。本明細書に記載されるさまざまな技法は、注入同期クロック逓倍器（ILCM）を用いた高周波局部発振器（LO）信号生成を可能にする。この技法はまた、フェーズドアレイ・フロントエンドのためのキャリア・アグリゲーション用途のためのLO信号の使用も含む。さらに、開示される技法は、チェーンごとのDC-DCコンバータを使用する、アレイ素子レベルの制御の使用を含む。さらに、開示される技法は、デジタル・ビームフォーミング・システムにおけるダイナミックレンジを最大化するために、適応空間フィルタリングおよびアナログ‐デジタル変換器（ADC）の最適な組み合わせを含む。

Description

本明細書に記載される諸側面は、一般に、デジタル・ラジオに関し、より詳細には、周波数逓倍、デジタル制御、および新規な無線アーキテクチャーを実装するデジタル無線設計に関する。
現代のRF無線機は、一般に、一つまたは複数の無線チェーン（たとえば、受信機、送信機、またはトランシーバ）に分配される必要のある局部発振器（local oscillator、LO）を利用する。さらに、現代のRF無線機は、ビームフォーミングを実装することができ、および／または高周波信号配信を必要とすることができる。そのような信号の生成、分配、および処理は、対処される必要のある設計の複雑さを導入する。たとえば、現代のRF無線機は、信号損失、過剰な電力の使用（およびそれに伴う熱生成）、およびRF無線機基板間の相互接続として高価で損失のあるケーブルおよびコネクタを使用するという問題がある。これらおよび他の問題を解決するための現在の試みは不十分であった。
本明細書に組み込まれ、明細書の一部をなす添付の図面は、本開示の諸側面を説明し、本稿とともに、諸側面の原理を説明し、関連技術の当業者が諸側面を作製し、使用することを可能にするのに役立つ。
本開示のある側面による、周波数逓倍を介して一つまたは複数のLO信号を生成するための多相信号注入の例を示す。
本開示のある側面による、LO信号発生の一部としての、所望される高調波の増幅および所望されない高調波の抑制を示す。
本開示のある側面による、局部発振器の分配および生成を実装する例示的なトランシーバ設計のブロック図を示す。
本開示のある側面による、制御された遅延線を実装する例示的な遅延同期ループ（DLL）のブロック図を示す。
本開示のある側面による、例示的な補間遅延線のブロック図を示す。
本開示のある側面による、二次元遅延線を実装する例示的なDLLのブロック図を示す。
本開示のある側面による、図6に示されるような二次元遅延線600について作成された位相を示す例示的なMx×My行列を示す。
本開示のある側面による、直列注入を用いた注入同期クロック逓倍器（ILCM）を示す。
本開示のある側面による、並列注入を用いた注入同期クロック逓倍器を示す。
本開示のある側面による、注入同期クロック逓倍器（ILCM）の発振器部分として使用されうる例示的な発振器回路を示す。 本開示のある側面による、注入同期クロック逓倍器（ILCM）の発振器部分として使用されうる例示的な発振器回路を示す。 本開示のある側面による、注入同期クロック逓倍器（ILCM）の発振器部分として使用されうる例示的な発振器回路を示す。 本開示のある側面による、注入同期クロック逓倍器（ILCM）の発振器部分として使用されうる例示的な発振器回路を示す。
本開示のある側面による、装置のブロック図を示す。
本開示のある側面による、複数の動作周波数帯域を使用する単一ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。 本開示のある側面による、複数の動作周波数帯域を使用する単一ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。 本開示のある側面による、複数の動作周波数帯域を使用する単一ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。
本開示のある側面による、単一の動作周波数帯域を使用する複数ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。 本開示のある側面による、単一の動作周波数帯域を使用する複数ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。
本開示のある側面による、複数の動作周波数帯域を使用する複数ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。 本開示のある側面による、複数の動作周波数帯域を使用する複数ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。 本開示のある側面による、複数の動作周波数帯域を使用する複数ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。
本開示のある側面による、装置のブロック図を示す。
本開示のある側面による、例示的トランシーバ設計のブロック図を示す。
トランシーバ・チェーンのそれぞれの間で、共通のDC-DCコンバータを使用する従来のトランシーバ・アーキテクチャーのブロック図を示す。
本開示のある側面による、各トランシーバ・チェーンについて一つの、複数のDC-DCコンバータを用いたトランシーバ・アーキテクチャーのブロック図である。
開口テーパがない4×4アンテナ・アレイのためのシミュレートされた遠距離場放射パターンを示す。
本開示のある側面による、サイドローブ・レベルの低減を示す、開口テーパを有する4×4アンテナ・アレイのためのシミュレートされた遠距離場放射パターンを示す。
従来のトランシーバ・アーキテクチャーの一部として、共通のDC-DCコンバータを使用する一定の増幅器供給電圧を示す。
本開示のある側面による、複数のDC-DCコンバータを使用する変調された増幅器供給電圧を示す。
本開示のある側面による、電圧定在波比（VSWR）の補正およびデジタル予歪（DPD）フロントエンド・モジュールとの協働のためのプロセス・フローを示す。
本開示のある側面による、素子故障のない4×4アンテナ・アレイのためのシミュレートされた遠距離場放射パターンを示す。
3つの素子が故障している、または非アクティブ化されている、4×4アンテナ・アレイのためのシミュレートされた遠距離場放射パターンを示す。
本開示のある側面による、例示的な装置のブロック図を示す。
本開示のある側面による、適応空間フィルタにおける受信（RX）信号の多要素合同推定を使用する例示的な受信器設計のブロック図を示す。
本開示のある側面による、粗セクタ走査による空間ブロッカー検出を実装する例示的な受信器設計のブロック図を示す。
本開示のある側面による、例示的ADC設計のブロック図を示す。
本開示のある側面による、フィードバック経路を使用する例示的ADC設計のブロック図を示す。
本開示のある側面による、一組の最近傍RFチェーン間の結合を使用するフィードフォワード空間フィルタを実装する例示的な受信器設計のブロック図を示す。
本開示のある側面による、例示的な装置のブロック図を示す。
本開示の例示的な側面は、添付の図面を参照して説明される。ある要素が最初に現れる図面は、典型的には、対応する参照番号の左端の数字で示される。
以下の説明では、本開示の諸側面の十全な理解を提供するために、多数の個別的な詳細が記載されている。しかしながら、構造、システム、および方法を含む諸側面が、これらの個別的な詳細なしに実施されうることは、当業者には明らかであろう。本明細書における説明および表現は、当業者が、その仕事の内実を他の当業者に最も効果的に伝達するために使用される一般的な手段である。他方では、周知の方法、手順、構成要素、および回路は、本開示の諸側面を不必要に埋没させることを避けるために、詳細には説明されていない。
セクションI‐混合器局部発振器（LO）生成のための注入同期クロック逓倍
本セクションに記載される諸側面は、一般にトランシーバに関し、より詳細には、より高い周波数で局部発振器（LO）信号を生成するために、より低周波数の遅延同期ループ（DLL）と注入同期クロック逓倍器（ILCM）との組み合わせを実装するトランシーバ設計に関する。
RFトランシーバは、混合するためのチャネル周波数の、またはチャネル周波数に近い局部発振器を必要とする。たとえば、一つまたは複数のLO信号を各キャリア周波数または関心対象チャネルにおいて生成する必要がある。ミリ波（mm-Wave）帯域のような高周波数用途については、必要なLO信号は、典型的には、信号の大きさに関して大きな信号である。結果として、オンチップ実装においてこれらのミリ波LO信号を生成および分配することは、自明ではなく、かなりのパワーを必要とする。さらに、ミリ波トランシーバ設計は、一般に、直交LOを利用し、この問題をさらに複雑にすることに、LOビームフォーミング・ベースのトランシーバは、多相LOをも必要とする。よって、そのようなトランシーバのための必要とされるLO信号を生成することは、複雑で、高価で、時間がかかる作業である。
ここでもまた、ミリ波トランシーバなどの多くのトランシーバ設計は、たとえば、直交多相（multi-phase）LOを実装する。これらのLO信号を生成するための典型的な解決策は、たとえば周波数分周、90°ハイブリッド・カプラ、およびポリフェーズ（poly-phase）・フィルタを使用して、ミリ波長位相同期ループからミリ波LO信号を直接生成することを目的とする、直接多相（multi-phase）直交LO生成技法を含む。次いで、LO信号は、ミリ波システム内のすべてのトランシーバ・チェーンに分配される。2xLOの場合、直交LOクロックを生成するために、ローカル周波数分周器も使用される。直交LOクロックの位相シフトは、典型的には、たとえば分周前の2xLOクロックを位相シフトするなど、さまざまな仕方で実行される。該位相シフトは、直交LOクロックに対する個々の位相シフタを用いる、または直交LOクロックのデカルト結合を使って位相シフトされた直交LOを生成する。
しかしながら、このような従来の技法は、ミリ波PLLの使用を必要とし、それはミリ波電圧制御発振器（voltage-controlled oscillator、VCO）をも必要とする。これらは、設計するのが非自明でもある。特に、ミリ波標準（たとえば、「5G」無線プロトコル）に従った変調のための厳しい位相ノイズ要件を考慮するとそうである。その結果、ミリ波PLLは、かなりの量の電力を消費する。また、ミリ波LO（または2xLO）を分配することにおいても、追加の電力が消費される。よって、従来の直接多相直交LO生成解決策の電力消費はきわめて高く、そのような解決策はハンドヘルドおよびモバイル用途のためには無理であった。
ミリ波直交多相LO生成のための他の解決策は、周波数逓倍ベースのLO信号の使用を含む。そのような設計は、中央PLLを使用して、各トランシーバ・チェーンに分配されるLO周波数の分数周波〔サブハーモニック〕（sub-harmonic）でクロック信号を生成する。次いで、このクロック信号は、典型的には、各トランシーバにローカルな注入同期発振器または自己混合逓倍器を使用して、LO周波数まで逓倍される。よって、位相シフトされた直交LOは、直接位相シフタを実装することおよび／または直交注入同期発振器を使用することによって生成されることができる。この周波数逓倍解決策に特有のもう一つのオプションは、LO周波数の分数周波での（すなわち、逓倍前の）位相シフトの使用を含む。換言すれば、周波数逓倍および位相シフトの順序は、これらの従来のアプローチに従って交換されてもよい。
そのような分数周波注入同期は、分数周波クロックの他のハーモニックを抑制しつつ、意図されたハーモニックを増幅する。だが、そのような技法に従って使用される単一位相の分数周波注入では、意図されない高調波は発振器のタンクによって抑制されるだけであり、これは十分ではない可能性があり、スプリアス周波数の発生につながる可能性がある。これは自己混合周波数逓倍トポロジーにも当てはまる。
より高い周波数（たとえば、ミリ波周波数）では、方形波クロックの生成（たとえば、典型的な使用法に従って25%のデューティサイクルを有する）は、技術ノードの製作に依存して、きわめて非効率的であるか、または場合によっては不可能である。よって、特にビームフォーミングを実装するものを含むミリ波トランシーバのために直交多相LOを生成する必要性に対処するために、本明細書の諸側面は、直交位相シフト・ミリ波混合器LO信号を生成するために、低周波数の遅延同期ループ（delay-locked-loop、DLL）と注入同期クロック逓倍器（injection-locked clock multiplier、ILCM）の組み合わせを実装する。有利には、典型的なミリ波トランシーバは、ダウンコンバートのために、パッシブ・混合器に対してアクティブ・混合器を利用し、本明細書に記載されるDLLおよびILCMの組み合わせ側面の出力は、アクティブ・混合器動作に適した正弦波である。
以下にさらに詳細に説明するように、諸側面は、異なるトランシーバ・チェーンに分配される所望のLOの奇数分数周波で実装される共通RF-PLLを含む。各トランシーバ・チェーンのローカルでは、DLLが、LO分数周波の複数の位相で信号を生成するために使用される。各チェーンにローカルなILCMには、注入される入力として、LO分数周波の複数位相におけるこれらの生成された信号の部分集合が選択的に供給される。ILCMは、注入された信号の結果として、基本波（すなわち、LO分数周波）およびその所望されない高調波を抑制しつつ、トランシーバ・チェーン毎に適切なLO位相を有する、ミリ波周波数での、直交位相シフト大スイングLO信号を生成する。
本明細書に記載される諸側面から生じる利点は、PLLおよびLO分配がRF周波数（ミリ波周波数ではなく）で実行されることを含み、有意な電力を節約する。さらに、PLLにおけるVCO／デジタル制御発振器（digitally-controlled oscillator、DCO）は、最適位相ノイズのために（ミリ波動動作のためにQ劣化における余分なペナルティなしに）設計されることができる。さらに、PLLフィードバックにおける分周器は、電流モード論理（current mode logic、CML）ではなくCMOSベースであってもよく、注入ロック〔注入同期〕され（injection-locked）てもよい。これらの設計は両方ともPLLにおける電力を節約する。本明細書に記載された側面の結果として実現されるRF LO分配ネットワークはまた、ミリ波LO分配と比較して電力を節約する。よって、ローカルDLLは、LO分数周波周波数で複数位相（直交を含む）を生成するための単純な仕方を提供し、これは、普通ならこの目的のために実装されうる周波数逓倍デジタル‐アナログ変換器（frequency-multiplying digital-to-analog converter、FM-DAC）の代替として使用されうる。
さらなる利点は、ILCMへの注入機構の結果として、所望されない高調波を抑制することを含み、これは、従来の技法と比較して、よりクリーンな周波数スペクトルを生成する。さらに、アクティブ・混合器LO入力へのILCM出力の直接接続は、追加のバッファリングの必要性を除去する。混合器のLO入力負荷インピーダンスは、ILCMブロックの設計に吸収されることもできる。
本セクションおよび他のセクションでさらに参照されるように、本セクションおよび他のセクションで説明される諸側面が動作しうる用語「ミリ波周波数」は、たとえば、20GHz、24GHz、28GHzなどより上の、上限周波数までの周波数および周波数帯域を含みうる。たとえば、ミリ波周波数帯域は、20GHz～300GHz、24GHz～300GHzなどの範囲の周波数を含んでいてもよい。これは、たとえば、24GHz、28GHz、37GHz、39GHz、40GHz、47GHz、60GHzなどのミリ波周波数帯と関連することが知られている、または他の仕方でミリ波周波数帯域と称されるさまざまな帯域を含みうる。
図1は、本開示のある側面による、周波数逓倍を介して一つまたは複数のLO信号を生成するための多相信号注入の例を示す。図1に示されるように、低周波数信号の複数の位相シフトされた信号102を注入される注入同期クロック逓倍器（injection locked clock multiplier、ILCM）104を有する局部発振器生成（local oscillator generation）100が示されている。この低周波は、クロック逓倍の結果である所望の高周波LO信号の分数周波であってもよい。一般に、図1に示されるように、周波数逓倍は、所望される周波数逓倍に基づいて、互いに対して特定の位相シフトを有する特定のセットの分数周波信号の注入によって達成されうる。
例示的な例を提供するために、5倍の周波数逓倍を達成するためには、複数の位相シフトされた信号102は、それぞれ、ILCM 104から出力されるLO周波数の1/5の周波数を有する。ある側面では、複数の位相シフトされた信号102は、分数周波LO信号の同じ割合を表す、互いに対する位相シフトをも有する。たとえば、図1は、複数の位相シフトされた信号102のそれぞれが、全クロック・サイクルの1/5、すなわち2π/5（すなわち、72度）の位相関係を用いて、互いから均等に離間されていることを示す。
結果として、所望される高調波のコヒーレントな加算および所望されない高調波における破壊的な結合が、ILCM 104を介して達成される。この技法は、所望される高調波が奇数である場合に特にうまく機能する。ここでもまた、図1に示され、本明細書でさらに記載される例において、所望される分数周波は、所望される高周波数LO信号の5分の1分数周波として選択されてもよく、これは、たとえば、ミリ波周波数帯域におけるLO信号に対応しうる。5分の1分数周波の使用は、例示としてであり、限定ではない。本明細書に記載される諸側面は、特定の分数周波に限定されず、LO信号の任意の好適な分数周波に従って実装されてもよい。
たとえば、図2に示されるように、諸側面は、ILCM 104を介して複数の位相シフトされた信号102を加算し、分数周波LO/5およびその奇数高調波（3LO/5、7LO/5など）の（たとえば、破壊的干渉を介した）打ち消しを生じることを含む。この信号打ち消しは、たとえば、結果的な（加算された）信号が、個々に組み合わされた位相シフトされた信号のいずれかと比較して、顕著に減衰された（たとえば、100%減衰、95%減衰、90%減衰など）振幅を有することを含んでいてもよい。さらに、諸側面は、ILCM 104を介した複数の位相シフトされた信号102の組み合わせを含む。これは、高周波数LO信号の奇数高調波（たとえば、5LO/5＝LO、15LO/5＝3LOなど）と等価である、LO信号の分数周波の増幅を（たとえば、建設的干渉を介して）生じる。建設的干渉から生じるこの信号増幅は、たとえば、加算された信号の増幅を含んでいてもよく、その結果得られる（加算された）信号は、一緒に加算された場合に、個々に結合された位相シフトされた信号の振幅と（たとえば、1%、5%、10%等の範囲内で）実質的に等しい振幅を有する。この概念は、図2に示されるように、スペクトルパワー分布図200および位相図250にさらに示される。
この概念は、数学的に一般化することができる。複数の位相シフトされた信号のある数(2N＋1)が組み合わされ、それぞれがLO/(2N＋1)の周波数で2π/(2N＋1)だけ均等に離間される場合、分数周波の（より低い周波数の）LO信号は、（より高い）LO周波数（およびLO信号周波数の高調波）においてコヒーレントに加算され、LO/(2N＋1)の他のすべての奇数高調波を、破壊的干渉の結果として打ち消す。この場合、Nは任意の整数を表す。注入同期または自己混合を実施する従来の周波数逓倍技術では、これらの分数周波は基本的に打ち消されず、よって、関心のある一つまたは複数の臨界周波数帯域内で発生しうるスパー（spur）の生成につながる。よって、この多相信号注入および位相加算技法を使用して、より低い周波数信号を使って、より高い周波数のLO信号を生成することは有利である。
図1には示されていないが、説明を容易にするために以下でさらに説明するが、複数の位相シフトされた信号102は、追加の位相シフトされた信号のスーパーセットから選択されたサブセットであってもよく、それらはその後、ILCM 104に注入される。ある側面では、複数の位相シフトされた信号102は、以下でさらに論じられるように、同相および直交位相信号成分の両方を含んでいてもよい。たとえば、図1に示される複数の位相シフトされた信号102は、0°、72°、144°、216°、および288°の、互いに対する相対的位相を有する同相信号成分を表してもよい。簡潔のため図1には示されていないが、ILCM 104に注入される複数の位相シフトされた信号102は、さらに、直交位相信号成分を含むことができる。前の例を続けると、図1に示される複数の位相シフトされた信号102は、90°、162°、234°、309°および16°の互いに対する相対位相を有するそのような直交位相信号成分をさらに含むことができる。
図3は、本開示のある側面による、局部発振器の分配および生成を実装する例示的なトランシーバ設計のブロック図を示す。図3に示され、本明細書でさらに説明されるように、トランシーバ設計300は、任意の好適な数K個の別個の局部発振器生成（LOG）ユニット304.1～304.Kを含む。LOGユニット304.1～304.Kのそれぞれは、それぞれのLOG回路306を含んでいてもよく、それぞれのLOG回路は、遅延同期ループ（DLL）306.1、位相構成回路306.2、およびILCM 306.3を含む。
図10を参照して本明細書でさらに説明するように、諸側面は、簡潔さおよび説明の容易さのために省略されたいくつかの構成要素を有する全体的なトランシーバ設計の一部として実装されるトランシーバ設計300を含む。たとえば、トランシーバ設計300は、該トランシーバ設計内のそれぞれの受信機チェーンRX-1～RX-K（すなわち、各トランシーバ・チェーン内に存在する、または、その代わりに、専用の受信機システムの一部として存在する各受信機チェーン）について、別個のLO信号のセットが生成されることを許容し、これがその後、それぞれのトランシーバ・チェーンによって、受信された信号のダウンコンバージョンおよびその後の信号処理のために利用されうる。例として図3に示されるように、各LOGユニット304を介して生成されたLO信号のセットは、直交差動（differential）LO信号であってもよい。また、各トランシーバ・チェーンは、LO信号のそれ自身のセットを与えられるので、異なるトランシーバ・チェーン間の位相変動は、このようにして容易にされうる。よって、本明細書に記載される諸側面は、複数のアンテナを介してビームフォーミングを実施するトランシーバにとって特に有用でありうる。各トランシーバ・チェーンが、その特定のトランシーバ・チェーンおよびアンテナの組み合わせのためにチューニングされた位相をもつ直交LO信号の自分自身の専用セットを利用しうるからである。
よって、諸側面は、各トランシーバ・チェーンが、ダウンコンバート、復調、および信号処理のためにそれぞれのセットのLO信号を使用することを含む。そうするために、さまざまな側面は、個々の受信機チェーンRX-1～RX-Kのそれぞれが、追加の構成要素、回路、プロセッサ、アンテナなどを含むことを含み、それにより、受信信号が受信され、それに含まれるデータがしかるべく処理されるようにする。たとえば、これらの追加の構成要素は、混合器、復調器、フィルタ、増幅器、プロセッサなどを含んでいてもよく、受信データの処理は、たとえば、任意の他の好適な構成要素と組み合わせた一つまたは複数のプロセッサ（たとえば、ベースバンドプロセッサ）を介して実施される。たとえば、ひとたびLO信号が生成されると、これらは、無線で受信された信号内に含まれるデータを処理するために、任意の好適な技法（たとえば、既知の技法）に従って使用されてもよい。
ある側面では、トランシーバ設計300は、LOGユニット304.1～304.Kのそれぞれによって入力信号として使用されうる基準クロック信号を生成する、共通の位相同期ループ（PLL）回路302を含む。この入力信号は、図1を参照して論じたように、所望される、より高周波のLO信号の分数周波周波数で生成されてもよい。諸側面において、より高周波数のLO信号は、たとえば、提案された24GHz～86GHzスペクトルのような、ミリ波スペクトルに関連する周波数を有しうる。しかしながら、諸側面は、この特定の帯域に限定されず、本明細書に記載される諸側面は、具体的な無線通信用途に好適な任意の周波数または周波数範囲に従って実装されてもよい。
共通のPLL回路302は、基準クロック信号を生成するために、任意の好適なおよび／または既知の回路構成要素を使用して実装されうる。図3に示されるように、共通のPLL回路302は、LO/(2N＋1)によって表される高周波LO信号の分数周波周波数で基準クロック信号を生成し、LOは、より高い目標LO信号周波数であり、Nは、特定の用途のために使用される所望される周波数逓倍スケーリングに基づく任意の正の整数値である。高周波LO信号の分数周波周波数で生成される入力信号は、次に、それぞれのLOGユニット304.1～304.Kを介して、任意の適切な数Kの個々のRXチェーンRX-1～RX-Kに分配される。
ここでもまた、基準信号（またはLOGユニット304.1～304.Kへの入力に関して使用される「入力信号」）は、周波数逓倍を利用することによって、目標LO信号より低い周波数で（たとえば、ミリ波周波数に対してRF周波数で）生成されてもよい。結果として、入力信号は、有利に電力を節約し、より高い周波数信号のために使用される実装と比較して、より少ない設計努力を要する電力分配システムを使用して、各受信機チェーンRX-1～RX-Kに分配されうる。これは、たとえば、トランシーバ設計300が、数Kが10、20、100などの、「大規模に」分配される（distributed）トランシーバ・チェーンを実装する場合、特に有利でありうる。ある側面では、各受信機チェーンRX-1～RX-Kは、受信機チェーン304.2についてさらに詳細に示され、以下でさらに論じられるように、入力信号を使用して周波数逓倍および位相シフトを実行するそれぞれのLOG回路304を実装する。
たとえば、LOGユニット306が図3に示されており、これは受信機チェーンRX-2およびLOGユニット304.2に関連付けられている。ここでもまた、諸側面は、受信機チェーンRX-1～RX-KのそれぞれがLOGユニット306のような別個のLOGユニットを実装することを含むが、簡潔のため、本明細書ではLOGユニット306の動作の詳細のみが議論される。ある側面では、LOGユニット306は、遅延同期ループ（DLL）306.1、位相構成回路306.2、およびILCM 306.3を含む。ある側面では、LOGユニット306は、共通のPLL回路302によって生成された基準クロック信号を受信し、出力として直交LO信号のセットを提供することができる。図3に示されるように、これらの直交LO信号は、たとえば、差動直交LOクロック信号であってもよい。本明細書では、諸側面は、主に、LOクロック信号を、直交および差動の性質として参照して記載されるが、諸側面は、それに限定されるものではなく、受信された無線信号の信号処理のために好適な、互いとの任意の関係を有する任意の好適な数またはタイプのLO信号の生成を含むことができる。
いずれにせよ、諸側面は、生成されたセットのLO信号が、より高い目標周波数（たとえば、ミリ波周波数）を有することを含み、LO信号のセットは、0度の同相LO信号成分（I）、180度の同相LO信号成分
Figure 2022545160000002
 90度の直交LO信号成分（Q）、および270度の直交LO信号成分
Figure 2022545160000003
 として表される。もちろん、直交LO信号は、互いに対して90度の位相シフトを維持することができるが、直交LO信号は、任意の好適な位相シフトを含むことができ、「0度」の同相成分は、受信機チェーンRX-1～RX-Kのそれぞれについての、0度から逸脱してもよい基準位相値を表す。
換言すれば、生成された直交LO信号は、互いに対して0、90、180、および270度の位相を有するLO信号成分を含むことができるが、LOGユニット204.1～204.Kのそれぞれは、別のセットの直交LO信号に対して位相シフトされていてもよい独自のセットの直交LO信号を生成することができる。たとえば、LOGユニット304.1が生成する直交LO信号は、互いから90度離れているが、LOGユニット304.2によって生成される直交LO信号からは5、10、15、度など位相シフトされていてもよい。各LOGユニット304.1～304.Kを介して直交LO信号がどのように生成されるかに関する詳細は、以下でさらに議論される。
さまざまな側面において、DLL 306.1は、種々のアーキテクチャーを使用して実装されうる。それぞれは、直交LO信号を生成するために使用される位相に対する、より精密な制御と引き換えに、増大した設計複雑性というトレードオフを提供する。ある側面では、DLL 306.1は、多段制御される遅延線として実装されてもよく、その例は、図4においてDLL 400として示されている。ある側面では、DLL 400は、位相構成回路306.2に入力される複数の分数周波位相信号を生成することができる。さらに、そのような諸側面によれば、DLL 400は、位相検出器およびループ・フィルタ402を含んでいてもよく、これは、たとえば、M段制御される遅延線404に含まれるM個の遅延素子404.1～404.Mのうちの一つまたは複数のものの状態を制御するために、コンピュータ読み取り可能な命令を実行するように構成された一つまたは複数のプロセッサとして実装されてもよい。M段制御される遅延線404が、遅延素子404.1～404.Mとしてインバータを実装するものとして図4に示されているが、諸側面は、M段制御される遅延線404が任意の好適なタイプおよび／または組み合わせの遅延素子404.1～404.M、たとえばバッファを用いて実装されることを含む。
ある側面では、位相検出器およびループ・フィルタ402は、M段制御される遅延線404に対するアナログおよび／またはデジタル制御を容易にすることができ、これは、遅延線の入力および出力が1クロック周期だけ分離されることを確実にするようにチューニングされることができる。クロック信号は、たとえば、図3を参照して説明したように、共通のPLL回路302によって生成された分配される入力信号を含んでいてもよい。さらに、位相検出器およびループ・フィルタ402は、負荷制御、カレント・スタービング制御、電源制御等を介するなどして、任意の好適な技法を用いて、M段制御される遅延線404によって実現される遅延素子の状態を制御することができる。
いずれにせよ、諸側面は、位相シフトされた信号のセットを位相構成回路306.2に提供するDLL 400を含む。これらの位相シフトされた信号は、図4に示されるように、遅延素子404.1～404.Mの数Mの関数である位相によって分離される。よって、DLL 400によって提供される位相シフトされた信号のセット間の位相シフト量に関連する単位位相粒度（すなわち、「CLK位相」）は、遅延素子404.1～404.Mの数Mとともに増加する。しかしながら、DLL 400は、場合によっては、単位の位相シフト（2π/M）等価時間遅延が、個々の遅延素子の単位のインバータ遅延を超えて減少しうるという点で制限される。よって、単位位相シフトのより細かい粒度を可能にするために、図5および図6に関して以下でさらに論じるように、諸側面は、代替タイプの遅延線を実装することを含む。
図5は、本開示のある側面による、例示的な補間遅延線のブロック図を示す。ある側面では、図3に示されるDLL 306.1は、図4に示されるDLL 400の実装を修正することによって、図5に示される補間遅延線500を利用して実装されてもよい。たとえば、M段制御される遅延線404は、図5に示されるように、補間遅延線500のような他の遅延素子構成で置き換えられてもよい。よって、そのような側面によれば、DLL 306.1は、図4に示されるような位相検出器およびループ・フィルタ402と、図5に示されるような補間遅延線500との組み合わせとして実装されうる。
補間遅延線500は、図5においてインバータとして表される遅延素子を含むが、諸側面は、任意の好適なタイプの遅延素子を実装する補間遅延線500を含む。図5に示されるように、遅延素子の数Mは、1クロック・サイクルに関連付けられてもよく、数kは、1からMまでの間の任意の素子番号を表す。たとえば、（k+1）*（2π/M）とラベル付けされたノードにおける位相は、遅延素子502.kに関連付けられてもよい。図5に示されるように、各行間の入力をずらすことによって、DLL 500によって提供される位相シフトされた信号のセットは、DLL 400と比較してより大きなレベルの位相粒度を表す（k*2π/M）、（k+1）*（2π/M）、（k+2）*（2π/M）などの単位位相シフトを提供することができる。換言すれば、DLL 500は、DLL 400によって課される制限を克服するために、遅延素子のセット間の補間を活用し、個々の遅延素子の遅延に関連するものよりも小さい単位位相シフトを達成する。
図4および図5にそれぞれ示されるようなDLL 400およびDLL 500について、各DLLは、特定の構成として実装される単一のDLLを表す（たとえば、補間DLL 500に対する非補間DLL 400）。他の側面では、以下でさらに議論するように、単位位相シフトについてさらに細かい制御を達成するために、2つ以上のDLLが実装されてもよい。
図6は、本開示のある側面による、二次元遅延線を実装する例示的なDLLのブロック図を示す。ある側面では、DLL 306.1は、図6に示されるように、二次元遅延線600として実装することができる。二次元DLL 600は、2つの別々の遅延線制御システムDLL-Xコア602およびDLL-Yコア604を実装することができ、それぞれは、DLL 400および500と同様に、それぞれのセットの遅延素子を制御する。また、DLL 400および500と同様に、二次元遅延線600は、遅延素子に対する任意の好適なタイプの制御（負荷制御、カレント・スタービング制御、電源制御など）を実施することができ、これは、任意の好適なタイプの遅延素子として実施することができる。よって、DLL 400および500のように、二次元DLL 600は、入力606において、共通のPLL回路302によって生成された基準クロック信号を受信し、基準クロック信号の任意の好適な数の位相シフトされたバージョンを出力することができる。次いで、これらの位相シフトされた基準クロック信号は、位相構成回路306.2によって利用されて、後述するように、位相シフトされた信号の特定のサブセットをILCM 306.3に注入することができる。このようにして、ILCM 306.3は、位相シフトされた入力信号のサブセットの周波数逓倍を容易にし、所望の周波数および位相でLO信号のセットを生成する。
しかしながら、DLL 400および500とは異なり、諸側面は、寸法Mx×Myを有する遅延素子の2次元マトリクスを形成するM個の遅延素子の2つの直交するセットを含む2次元DLL 600を含む。諸側面は、任意の好適な寸法を有するマトリクスを含み、対称である必要はない。このようにして、遅延素子マトリクスは、図6に示されるように構成され、DLL-Xコア602がMx個の遅延素子を制御し、DLL-YコアがMy個の遅延素子を制御する。さらに、詳細部分608に示されるように、遅延素子の二次元マトリクスは、二次元マトリクス内の各ノードが二つの遅延素子によって供給されるように、互いにインターリーブされてもよい。
ある側面では、各遅延素子は、典型的には、DLL（-Xまたは-Y）コア出力によって制御される。しかしながら、「上」の遅延素子チェーン（すなわち、最後のインバータ出力が入力としてDLL-Xコアに戻る）および「左」の遅延素子（すなわち、最後のインバータ出力は入力としてDLL-Yコアに戻る）は、「完全に」制御される、すなわち、それらの遅延は、それぞれのDLLによって制御され、束縛される。これらのチェーン以外では、他の遅延素子は、DLLによって部分的に制御される。このように、諸側面は、二次元DLL 600の構成を活用して、DLLによって完全には制御されないステージ〔段〕における遅延変動を低減することを含む。付加的な利点として、二次元DLL 600は、設計の、より秩序だった「フロアプランニング」を可能にし、これは、いくつかの側面では、有利に、DLL 400または500よりも容易な実装を可能にしうる。二次元遅延線600によって生成される位相を示す例Mx×Myマトリクスが図7に示されている。
さまざまな側面において、適切な位相は、たとえばDLL 400、500、または600のいずれかのような任意の好適な遅延線実装によって生成されてもよい。換言すれば、それぞれのLOGユニット304は、それぞれのDLL 306.1を介して適切な位相を出力することができ、次いで、それがさらに後述されるようにLOGユニット304の位相構成回路306.2部分によって選択され、ILCM 306.3に注入されて、各受信機チェーンのための所望されるLO信号を提供する。
換言すれば、図3を参照すると、諸側面は、ILCM 306.3による周波数逓倍を確実にするために必要な位相のスーパーセットを生成するDLL 306.1を含む。諸側面は、DLL 306.1が、すべての所望されるビーム角度シナリオのための実装されたDLLアーキテクチャーに従って、位相差を有する位相シフトされた入力信号を生成することを含む。位相構成回路は、記憶された命令を実行する一つまたは複数のプロセッサを介して一つまたは複数の制御信号を生成することができる位相制御ブロック308を介して制御されてもよい。いくつかの側面では、位相制御ブロック308は、純粋なハードウェア解決策を表しうる。いずれにせよ、位相構成回路は、DLL 306.1によって生成された信号をILCM 306.3に選択的に結合および注入するために、任意の好適な数および／またはタイプのスイッチング素子を用いて実装されてもよい。
DLL 306.1によって生成されたスーパーセットのうちからの位相シフトされた入力信号の特定の諸組み合わせ（すなわち、スーパーセットのサブセット）を選択的に注入することによって、位相構成回路306.2は、適切な位相シフトされた（同相および直交位相の）入力信号がILCM 306.3に注入されることを確実にする。よって、ある種の生成された位相シフトされた入力信号を弁別的に選択することによって、出力直交LO信号の周波数（すなわち、適正な周波数スケーリング）および位相における変動が実現されうる。
ある側面では、以下でさらに説明されるように、ILCM 306.3は、周波数増倍を確実にし、適切な周波数および位相シフトでLO信号を生成するために、任意の好適なタイプのアーキテクチャーを実装することができる。図8A～8Bを参照して以下にさらに議論するように、ILCM 306.3は、注入同期（injection locking）を実行するように構成された任意の好適なタイプのハードウェア回路を使用して実装されてもよく、任意の好適なタイプの発振器トポロジーを実装しうる。
ある側面では、ILCM 306.3は、図8A～8Bを参照して以下に別々に説明するように、直列または並列な注入アーキテクチャーを実装することができる。各アーキテクチャーは、電流消費、スタートアップ利得要件、およびロックレンジ能力に関してトレードオフを提示する。使用される特定のILCMアーキテクチャーにかかわらず、諸側面は、位相構成回路306.2によって選択される位相シフトされた入力信号のそれぞれをILCM 306.3に注入することを含み、ILCM 306.3は、意図されるLO周波数と等しいか、または実質的に同じ（たとえば、1%、5%、10%など）周波数に同調された一つまたは複数の発振器を実装する。換言すれば、ILCM 306.3内に実装される発振器（単数または複数）は、位相構成回路306.2によって提供される位相シフトされた入力信号に関連する分数周波周波数の特定の高調波である自然発振周波数を有するように同調されてもよい。図1および図2に示されるような5つのクロック信号を使用する例解用の例を提供するために、ILCM 306.3の一部として実装される発振器（単数または複数）は、LO周波数で自然共振を有するように同調されてもよく、これは、分数周波の5分の1ハーモニック周波数であり、よって、前記周波数で共振する。
従来のILCM回路は、典型的には、1つの信号を注入し、この注入された信号の最も近い高調波周波数にロックして、周波数逓倍を生成するように設計される。しかしながら、信号の高調波含有量はいくぶん弱い可能性があるので、結果として生じる位相ロック範囲は典型的にはきわめて狭くなり、結果として生じる位相ノイズは追跡するのが困難になることがある。さらに、いくつかの場合には、高調波は有意であり、高調波は本来的に抑制されないため（本明細書に記載の諸側面の場合のように）、従来のILCM回路は、誤った高調波にロックする危険があり、よって、望まれない周波数で共振する。
図2を参照して本明細書で論じられるように、本明細書で記載される諸側面は、所望される所望の周波数逓倍に基づいて選択的に調整されうる位相間隔を使用する多相信号注入アプローチを使用することによって、これらの問題に対処する。そうすることにより、分数周波信号の望まれない高調波が拒否または抑制され、これは、これらの望まれない高調波周波数で生じる誤ったロックを防止するのに役立つ。さらに、LO周波数の分数周波周波数で位相シフトされた入力信号の特定のサブセット（すなわち、互いに特定の位相関係を有する信号）を注入することによって、これらの位相シフトされた入力信号の建設的干渉が、より高い信号強度を有する信号を生成し、所望のより高いLO周波数での注入ロックをより確実にし、周波数逓倍をより容易にする。
たとえば、図3に示されるように、位相構成回路306.2によって提供される位相シフトされた入力信号のサブセットは、同相（I）バッファおよび直交位相（Q）バッファのセットに結合される。次いで、これらのバッファによって供給される電流が、ILCM 306.3に注入される。ILCM 306.3は、直列または並列アーキテクチャーのいずれかにおいて構成された発振器を含み、これは、結合された位相シフトされた信号に関連するIおよびQバッファから入力電流を受信する。結果として、発振器は、結合された位相シフトされた信号を加算し、その結果、注入された信号が、周波数逓倍の所望されるレベルのために互いの間で適切な位相関係を有していると仮定して、本明細書で説明したように、所望のLO周波数での建設的干渉をもたらす。この加算は、さまざまな側面において使用される特定の発振器実装に依存して、電流ドメインまたは電圧ドメインのいずれかで起こりうる。
図8Aは、本開示のある側面による、直列注入を用いた注入同期クロック逓倍器（ILCM）を示す。図8Aに示されるように、直列注入ILCM 800は、タンク回路804と発振器回路802との間に結合されたフィードバック経路806を介して表され、これは、タンク回路を駆動し、自然損失を補償するために発振器回路802において使用される利得を表す相互コンダクタンス利得Gmを提供する。発振器回路802の詳細は、簡潔のため示されていないが、諸側面は、任意の好適なタイプの発振器トポロジーを実装するILCM 800を含む。たとえば、諸側面は、好適な相互コンダクタンス利得を提供するために、諸トランジスタの任意の既知の構成を使用して実装される発振器回路802を含む。これは、たとえば、共通ソース増幅器、交差結合（cross-coupled）トランジスタなどを含んでいてもよい。図8Aに示されるように、ILCM 800は、直列注入ロックを使用し、これは、複数の結合された位相シフトされた信号を発振器回路802に結合し、発振器回路802は、次に、タンク回路804に結合される。
図8Bは、本開示のある側面による、並列注入を用いた注入同期クロック逓倍器（ILCM）を示す図である。図8Bに示されるようなILCM 850は、図8Bに示されるようなILCM 800と同様の仕方で動作する。図8Aに示されるILCM 800と同様に、図8Bに示されるILCM 850は、タンク回路854と発振器回路852との間に結合されたフィードバック経路856を介して表され、これは、タンク回路854を駆動し、自然損失を補償するために発振器回路852において使用される利得を表す相互コンダクタンス利得Gmを提供する。ILCM 800のように、ILCM 850のための発振器回路852の詳細は簡潔のため示されていないが、諸側面は、好適な相互コンダクタンス利得を提供するために任意のタイプの発振器トポロジーまたは諸トランジスタの既知の構成をも実装するILCM 850を含む。図8Bに示されるように、ILCM 850の並列注入ロック構成は、複数の位相シフトされた入力信号をタンク回路854に直接注入する。
ILCM構成が直列実装であるか並列実装であるかにかかわらず、諸側面は、この例におけるfLO/5における5相クロック信号である複数の位相シフトされた信号が付随する位相ノイズを有することを含む。図8A～8Bに示されるように、5つの多相信号の場合、注入された信号の位相ノイズは、各ILCM 800、850の出力（「out」）において、20log10(5)＝14dBの因子によってアップコンバートされる。より一般的な表現を提供するために、諸側面は、20log10(2N＋1)＝14dBの因子によって変換されない位相ノイズを含む。ここで、Nは、特定の分数周波LO信号周波数の生成に従って使用される任意の整数である（図8A～8Bに示される例における5についてはN＝2）。
図8Aおよび8Bにそれぞれ示されているILCM 800、850は単一発振器回路を示しているが、ILCM 306.3は、任意の好適な数のLO信号を出力するために任意の好適な数の発振器回路を用いて実装されうる。たとえば、位相構成回路306.2によって出力される位相シフトされた入力信号は、ILCM 306.3を介して実装される任意の好適な数の発振器回路に結合されてもよい。たとえば、ILCM 306.3は、位相構成回路306.2によって出力される同相（I）の位相シフトされた信号のために一つ、直交位相（Q）の位相シフトされた成分のためにもう一つで、2つの異なる発振器回路を実装することができる。別の例を提供すると、ILCM 306.3は、図3に示されるように、位相構成回路306.2によって出力されるIおよびQ位相シフトされた信号を受信し、より高い周波数の直交位相シフトされたLO信号を生成する直交発振器システムを実装してもよい。ある側面では、これは、（たとえば、インバータまたは他の好適な回路構成要素を介して）それぞれのIおよびQ専用発振器回路を介して生成されたLO信号を180度位相シフトすることによって実現されうる。
ある側面では、ILCM 306.3によって出力されるLO信号は、図3に示されるように、より高い周波数（たとえば、ミリ波）混合器〔混合器〕に直接供給されてもよい。有利には、アクティブ・混合器の負荷は、典型的には、容量的な性質であるため、これは、設計中に、固定容量として、ILCM 306.3の一部として実装される発振器回路によって吸収され、追加のバッファの必要性をなくす。
図9A～9Dは、本開示の諸側面に従った、注入同期クロック逓倍器（ILCM）の発振器部分として使用されうる例示的な発振器回路を示す。特に、図9A～9Dに示される発振器回路は、限定としてではなく例として、2つの異なる発振器構成を含む。たとえば、以下にさらに説明するように、図9A～9Bは、全体的な直交電圧制御発振器（quadrature voltage-controlled oscillator、QVCO）実装の2つの部分を示しているが、図9C～9Dは、相互に排他的な二重VCO実装を示す。ここでもまた、図9A～9Dに示されている例示的な発振器構成は、説明を容易にするためであり、本明細書に記載される諸側面は、ILCM回路の一部として任意の好適な数および／またはタイプの発振器構成を実装することができる。たとえば、諸側面は、コルピット（Colpitts）発振器または変成器フィードバック発振器として実装される発振器を含む。いずれにせよ、本明細書で論じられるように、諸側面は、意図されたLO周波数と等しいかまたは実質的に同じ（たとえば、1%、5%、10%などで）周波数に同調される発振器を含む。
ある側面では、図9A～9Bおよび9C～9Dに示される発振器回路は、それぞれ、図3に示されるようなILCM 306.3の一部として実装されてもよく、よって、図8A～8Bに示されるような発振器回路802、852と同一視されてもよい。図9A～9Dに示される発振器回路は、任意の好適な既知の発振器設計技法に従って実装されうる。たとえば、図9A～9Dに示されるように、QVCOおよび二重VCO発振器回路は、トランジスタ、タンク回路を形成する同調可能なキャパシタおよび／またはインダクタ、および電圧源Vddを含んでいてもよい。発振器構成に含まれる同調可能な構成要素は、図10に関して以下にさらに説明するように、たとえば、ILCM同調制御モジュール1010を介して制御されてもよい。
さらに、図9A～9Dのそれぞれ。は、（図3に示されるような）位相構成回路306.2を介して生成される位相シフトされた信号のサブセットを、ILCM 306.3に、それぞれのIおよびQバッファリングされるラインを介して結合するための、直交分数周波注入機構を示す。たとえば、図9A～9Dは、それぞれ、並列インバータ配置を介して組み合わされる、分数周波信号902（同相成分用）および分数周波信号904（直交成分用）を示す。図9A～9Dに示される例では、分数周波信号902、904は、本明細書で説明したように、fLO/5の分数周波周波数を有する直交5相クロック信号（たとえば、図1に示されるような複数位相シフト信号102、図8A～8Bに示されるようなfLO/5における5相クロックなど）と同一視されてもよい。図9A～9Dのそれぞれにおいて、注入機構は、限定ではなく例としてであり、諸側面は、ILCM注入のためにこれらの信号を組み合わせるために任意の好適な構成を用いて実装される注入機構を含む。
ここで図9A～9Bを参照する。例示的なQVCO実装は、図3に示されるように、位相構成回路306.2によって提供される同相信号成分（図9A）および直交位相信号成分（図9B）に対応する位相シフトされた信号のサブセットのための直交分数周波注入機構を示す。図9Aに示されるように、直交分数周波注入機構は、同相成分のそれぞれに関連する位相シフトされた信号902（本明細書においてI、または図9A～9DにおいてI+と表される）と、その180度位相シフトされたバージョン（本明細書において
Figure 2022545160000004
 または図9A～9DにおいてI-と表される）とを組み合わせ、それが次いで、図9Aにおいて右に示されるタンク回路入力に結合される。よって、図9Aに示されるQVCO実装は、同相信号成分に対応する位相シフトされた信号の注入された組み合わされたサブセットを使用して、直交位相LO信号成分（それぞれ、本明細書ではQ、
Figure 2022545160000005
 またはQ+、Q-と表される）を生成する。
同様に、図9Bでは、直交分数周波注入機構は、直交位相成分Q+のそれぞれに関連する位相シフトされた信号904と、その180度位相シフトされたバージョン（Q-）とを組み合わせ、それは次いで、図9Bで左に示されるように、タンク回路入力に結合される。よって、図9Bに示されるQVCO実装は、直交位相信号成分Q+、Q-に対応する位相シフトされた信号の注入された組み合わされたサブセットを使用して、同相LO信号成分I+、I-を生成する。このようにして、図9A～9Bに示されるQVCOの実装は、本明細書で論じられるように、意図されない高調波を抑制しながら、周波数逓倍される各信号成分I+、I-、Q+、Q-の組み合わされた分数周波位相シフト信号を使用することができる。これは、本明細書で論じられるように、分数周波周波数fLO/5の、より高い周波数倍数、またはこの例ではfLOを有する、図3に示されるような直交差動LO信号（この例では）を生成する。
ここで図9C～9Dを参照すると、例示的な二重VCO実装は、図3に示されるように、位相構成回路306.2によって提供される同相信号成分I+、I-（図9C）および直交位相成分Q、Q+（図9D）に対応する位相シフトされた信号902、904のサブセットのための直交分数周波注入機構を示す。図9Cおよび9Dに示されるような直角分数周波注入機構は、図9A～9Bに示されるような直交部分周波注入機構と同一または実質的に同様の仕方で機能することができるが、これも限定ではなく例である。図9Cに示されるように、直交分数周波注入機構は、同相成分I+、I-に関連する位相シフトされた信号902を組み合わせ、それが次いで、図9Cにおいて右に示されるタンク回路入力に結合される。同様に、図9Dでは、直交分数周波注入機構は、直交位相成分Q+に関連する位相シフトされた信号904を組み合わせ、それが次いで、図9Dにおいて左に示されるタンク回路入力に結合される。このようにして、図9Cおよび9Dにそれぞれ示される各別個のVCO構成は、図3に示すような全体的な直交差動LO信号（この例では）の半分を生成することができる。
図10は、本開示のある側面による装置のブロック図を示す。さまざまな側面において、装置1000は、任意の好適な数および／またはタイプの通信プロトコルに従って無線信号を送信および／または受信するように構成された任意の好適なタイプの装置として実装されてもよい。たとえば、装置1000は、携帯電話、タブレット、ラップトップコンピュータなどのユーザー装置（UE）として実装されてもよい。追加の例を提供すると、装置1000は、アクセスポイントまたは基地局として実装されてもよい。装置1000は、以下にさらに説明するように、たとえばミリ波周波数のような周波数または周波数帯に応じて無線信号を受信することを容易にするために、本明細書に記載される一つまたは複数の側面を実装してもよい。
ある側面では、装置1000は、処理回路1002、メモリ1004、およびそれぞれが一つまたは複数のそれぞれのアンテナ1014-1～1014.Nに結合される任意の好適な数Nのトランシーバ・チェーン1012.1～1012.Nを含んでいてもよい。図10に示される構成要素は、説明を容易にするために提供され、諸側面は、図10に示されるものに対して、追加の構成要素、より少ない構成要素、または代替的な構成要素を含む装置1000を含む。たとえば、装置1000は、一つまたは複数の電源、ディスプレイインターフェース、周辺装置、ポートなどを含んでいてもよい。追加の例を提供すると、装置1000は、代替的に、トランシーバ・チェーン1012.1～1012.Nのうちの一つまたは複数の代わりに、アンテナ1014.1～1014.Nを介してそれぞれ無線信号を送信および受信することができる一つまたは複数の送信機チェーンまたは受信機チェーンを含んでいてもよい。
ある側面では、装置1000のさまざまな構成要素は、LO周波数の分数周波における共通基準信号または入力信号を使用するLO信号の生成に関して、本明細書にさらに記載される機能と同一視されてもよい。たとえば、無線装置1000は、アンテナ1014.1～1014.Nのうちの一つまたは複数を介してミリ波または他の好適な周波数で無線信号を受信し、トランシーバ・チェーン1012.1～1012.Nを介して無線で受信された信号に含まれるデータを復調し、処理するように構成されてもよい。図10に示されるトランシーバ・チェーン1012.1～1012.Nのうちの一つまたは複数は、たとえば図3に示されるような受信機チェーン（RX-1～RX-K）のそれぞれを含むそれぞれのトランシーバ・チェーンと同一視されてもよく、それぞれは、図3に示されるそれぞれのLOGユニット（304.1～304.K）を含んでいてもよい。よって、トランシーバ・チェーン1012.1～1012.Nは、本明細書で論じられるように、分数周波LO周波数で動作する共通PLLからLO信号を生成するための追加の構成要素（混合器、復調器、フィルタ、増幅器など）を含んでいてもよい。
そうするために、プロセッサ回路1002は、本明細書に記載されるように、装置1000の制御を容易にしうる任意の好適な数および／またはタイプのコンピュータ・プロセッサとして構成されてもよい。いくつかの側面では、プロセッサ回路1002は、装置1000によって実装されるベースバンドプロセッサ（またはその好適な部分）と同一視されてもよい。他の諸側面では、プロセッサ回路1002は、ベースバンド・プロセッサとは別個の、装置1000によって実装される一つまたは複数のプロセッサと同一視されてもよい。いずれにせよ、諸側面は、算術演算、論理演算、および／または入力／出力（I/O）動作を実行するための命令を実行するように、および／または装置1000の一つまたは複数の構成要素の動作を制御するように構成されたプロセッサ回路1002を含む。たとえば、プロセッサ回路1002は、一つまたは複数のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、諸側面は、メモリ1004および／またはトランシーバ・チェーン1012.1～1012.Nに関連する機能と通信する、および／またはかかる機能を制御するプロセッサ回路1002を含む。これは、たとえば、装置1000の送信および／または受信機能を制御および／または調停し、一つまたは複数のベースバンド処理機能（たとえば、媒体アクセス制御（MAC）、エンコード／デコード、変調／復調、データシンボルマッピング、誤り訂正など）を実行することを含んでいてもよい。
ある側面では、メモリ1004はデータおよび／または命令を記憶し、命令がプロセッサ回路1002によって実行されるとき、プロセッサ回路1002が本明細書に記載されるさまざまな機能を実行する。メモリ1004は、たとえば、読み出し専用メモリ（ROM）、ランダム・アクセス・メモリ（RAM）、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ（EPROM）、プログラマブル読み出し専用メモリ（PROM）などを含む、周知の揮発性メモリおよび／または不揮発性メモリとして実装することができる。メモリ1004は、非取り外し可能、取り外し可能、またはその両方の組み合わせでありうる。
たとえば、メモリ1004は、たとえば、論理、アルゴリズム、実行可能コード等の一つまたは複数の実行可能な命令を記憶する非一時的なコンピュータ読み取り可能媒体として実装されてもよい。以下にさらに説明するように、メモリ1004に記憶された命令、論理、コードなどは、図10に示されるようなさまざまなモジュールによって表され、それにより、本明細書に開示される諸側面が機能的に実現されることが可能になる。図10に示されるモジュールは、ハードウェアおよびソフトウェア構成要素の間の機能的な関連付けに関する説明を容易にするために設けられている。よって、諸側面は、本明細書でさらに説明するように、さまざまな側面に関連するさまざまな機能を実行するために、一つまたは複数のハードウェア構成要素とともに、これらのそれぞれのモジュールに記憶された命令を実行するプロセッサ回路1002を含む。
ある側面では、位相生成モジュール1006に記憶された実行可能な命令は、プロセッサ回路1002とともに、任意の好適なタイプのDLL（たとえば、DLL 400、500、600など）を介して位相の生成を容易にすることができる。たとえば、位相生成モジュール1006に記憶された実行可能命令は、装置1000によって使用される特定の実装に依存して、DLL 400またはDLL 500のためのM段制御される遅延線404の制御を管理するために、図4に示されるように、位相検出器およびループ・フィルタ402に関連する機能を提供することができる。別の例を提供すると、位相生成モジュール1006に記憶された実行可能命令は、二次元DLL 600によって生成される位相を制御するために、図6に示されるように、DLL-Xコア602およびDLL Yコア604のそれぞれに関連する機能を提供してもよい。
ある側面では、位相制御モジュール1008に記憶された実行可能な命令は、プロセッサ回路1002とともに、装置1000によって実装されるDLLによって生成された位相の選択を容易にすることができる。たとえば、位相制御モジュール1008に記憶された実行可能な命令は、図3に示されるような位相制御ブロック308に関連する機能を提供することができる。よって、位相制御モジュール1008は、実装されたDLLによって生成された位相シフトされた入力信号のサブセットの選択を可能にし、該適切なサブセットの位相シフト信号がILCM 306.2に注入されて周波数逓倍が生じることを確実にし、望まれない高調波が抑制され、LO信号がトランシーバ・チェーン1012.1～1012.Nのそれぞれについて適切な位相で生成されることを確実にする。たとえば、位相制御モジュール1008は、図3に示されるように、処理回路1002が位相構成回路306.2とインターフェースして通信するとともに、位相構成回路306.2に、DLL 306.1によって生成された位相シフトされた信号のスーパーセットのサブセットをIおよびQバッファラインに結合させる制御信号を生成することを容易にしうる。
実装される場合、位相制御モジュール1008は、ある種の周波数および位相がどのようにして分数周波周波数位相の組み合わせから生成されるかに関する命令を含んでいてもよい。たとえば、位相制御モジュール1008に記憶された実行可能な命令は、目標の（逓倍された）周波数における、任意的な位相シフトをもつLO信号の所望されたセットを生成する特定のセットの位相を決定するために実行される計算に関するルックアップテーブルおよび／または命令を含んでいてもよい。直交LO諸側面については、これらの命令は、たとえば信号ダウンコンバージョンのために、それぞれのトランシーバ・チェーン1012.1～1012.Nが、図3に示されるように、所望されるLO信号成分
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 を生成するために、DLL生成される位相の諸サブセットを選択することを可能にする。
ある側面では、ILCM同調制御モジュール1010に記憶された実行可能命令は、同様に、プロセッサ回路1002とともに、処理回路1002が、図3に示されるようなILCM 306.3の一つまたは複数の構成要素とインターフェースし、通信し、および／またはそれを制御することを容易にすることができる。たとえば、簡潔のために図面には示されていないが、ILCM 306.3の一つまたは複数の構成要素は、電子的に調整可能であってもよい。これは、たとえば、図8A～8Bに示されるようなタンク回路804、854の一つまたは複数の構成要素を含んでいてもよく、またはILCM 306.3の任意の他の好適な構成要素を含んでいてもよい。この例を続けると、ILCM同調制御モジュール1010に記憶された実行可能な命令は、ILCM 306.3によって実装される構成要素のインダクタンス、キャパシタンス、抵抗などを変化させることができる同調制御信号の生成を容易にすることができる。
実装される場合、ILCM同調制御モジュール1010は、注入される多相信号が周波数範囲のある特定の周波数を有するために、装置1000の動作のある種の周波数についてILCM 306.3をどのように調整するかに関する命令を含んでいてもよい。たとえば、ILCM同調制御モジュール1010に記憶される実行可能命令は、注入される多相信号周波数の変化に動的に適応する同調値（たとえば、インダクタンス、キャパシタンス、抵抗など）の特定の組み合わせを決定するために実行される計算に関するルックアップテーブルおよび／または命令を含んでいてもよい。
セクションII－フェーズドアレイ・フロントエンドにおけるキャリア・アグリゲーションのための局部発振器（LO）生成
本セクションに記載される諸側面は、概括的にはトランシーバに関し、より詳細には、フェーズドアレイ・フロントエンドのための単一の位相同期ループLO生成を実装するトランシーバ設計に関する。
RFトランシーバは、混合のためにチャネル周波数またはチャネル周波数に近い局部発振器（LO）を必要とする。たとえば、一つまたは複数のLO信号は、各キャリア周波数または関心対象チャネルで生成される必要があり、各トランシーバ・チェーンは、フェーズドアレイ・アプリケーションのために、LO信号の別個のセットを利用することがある。さらに、2つのLO周波数を同時に必要とする帯域間（inter-band）キャリアアグリゲーション（CA）は、フェーズドアレイトランシーバ設計によって実装されるLO信号の数を増加させ、LO信号生成および分配に関連する課題をさらに複雑にする。たとえば、デジタル・フェーズドアレイについて、LO信号の数は16以上を超えることができ、これは、LO分配がシステム電力の大きなパーセンテージを消費することにつながる。結果として、オンチップ実装における高周波LO信号（たとえば、ミリ波周波数）の生成および分配は、非自明であり、かなりの電力を必要とする。よって、そのようなトランシーバのための必要とされるLO信号を生成することは、複雑で、高価で、時間がかかるタスクである。
多くのRFトランシーバ設計は、フェーズドアレイ・アプリケーションで使用するために直交多相LOを実装する。ミリ波フェーズドアレイ・アプリケーションのためには、位相ノイズは誤差ベクトル絶対値（error vector magnitude、EVM）劣化に対する支配的な寄与因子でありえ、よって、トランシーバ設計は、低電力消費を維持しつつ、ミリ波周波数において複数のスペクトル的に純粋な（直交）LOを生成する必要がある。しかしながら、上述のように、従来のミリ波トランシーバは、大量の電力を消費するLO分配方式を利用する。
本セクションおよび他のセクションでさらに参照されるように、本セクションおよび他のセクションで説明される諸側面が動作しうる用語「ミリ波周波数」は、たとえば、20GHz、24GHz、28GHzなどより上の、上限周波数までの周波数および周波数帯域を含みうる。たとえば、ミリ波周波数帯域は、20GHz～300GHz、24GHz～300GHzなどの範囲の周波数を含んでいてもよい。これは、たとえば、24GHz、28GHz、37GHz、39GHz、40GHz、47GHz、60GHzなどのミリ波周波数帯と関連することが知られている、または他の仕方でミリ波周波数帯域と称されるさまざまな帯域を含みうる。
これらの信号を生成するための典型的な解決策は、複数の高性能の分数位相同期ループ（PLL）の使用を含む。しかしながら、特にデジタル・フェーズドアレイについては、多数のミリ波LO周波数分配ネットワークが必要とされる。よって、これらの従来の解決策は、大面積のオーバーヘッドで大量の電力を消費する。
よって、これらの問題に対処するために、本明細書に記載の諸側面は、分数分周器、デジタル対時間変換器（digital to time converter、DTC）、および周波数逓倍器を組み合わせて、異なるそれぞれの周波数でいくつかのミリ波LO信号を生成する。以下にさらに説明するように、これは、一つまたは複数のダイ、または「チップ」を使用して実行されてもよい。有利には、これらの側面は、より高いミリ波信号よりも分配が容易である単一の低ないし中周波数（RF）の基準信号発生器（すなわち、共通の周波数合成器）を必要とするだけである。さらに、LO信号のスペクトル純度は、基準信号発生器によって制御されてもよく、よって、本明細書に記載される高周波LO生成の諸側面は、動作中にわずかな量の付加的ノイズを導入するだけである。
本明細書に記載された諸側面はまた、より高い、ミリ波LO信号の分配と比較して消費電力がずっと少なく、必要とされる設計努力がずっと少ない、より低い（たとえば、RF）周波数でのLO信号分配を容易にする。さらに、本明細書に記載される諸側面は、多数のトランシーバ・チェーンにスケーラブルであり、これは、デジタル・ビームフォーミング・アレイ動作のために特に有用であり、任意的に、より安価で、より低周波数のケーブル配線または基板トレースを使用してチップ外で分配されてもよい。このようにして、より低い周波数でLO信号を分配することによって、本明細書に記載される諸側面は、複数の周波数信号を生成するための完全なPLLの設計を省略する。よって、本明細書に記載される諸側面は、より高い周波数のLO信号生成および分配のためにPLLを使用する典型的なフェーズドアレイ設計と比較して、より少ないダイ面積を必要とし、より少ない電力を消費する。
以下にさらに詳細に説明するように、諸側面は、単一の周波数合成器から生成された低ないし中周波数基準クロックを分配し、各混合器において直接、周波数逓倍を実装することを含む。本明細書にさらに記載される諸側面は、さらなる変形を含んでいてもよい。本明細書に記載される諸側面を利用する主な用途の1つは、デジタル・ビームフォーマー内の混合器の大きなアレイの使用を含む。別の主な用途は、全体的なシステム内である距離だけ分離された中間（IF）LO生成とミリ波LO生成とをもつ、2ダイ解決策を含む。さらに、本明細書に記載される諸側面は、キャリアアグリゲーション（CA）のために特に有用でありうる。CAが整数に関係しない（すなわち整数スケーリングを介して比例しない）2つ以上のLO周波数の同時生成を必要とするからである。よって、これらのさまざまな構成をサポートするために、諸側面は、分数分周器、デジタル対時間変換器（DTC）、およびエッジ結合周波数逓倍器（edge combination frequency multiplier）を含みうるさまざまなブロックの配置および／または追加を含む。
図11A～11Cは、本開示のある側面による、複数の動作周波数帯域を使用する単一ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。図11Aに示されるように、トランシーバ・アーキテクチャー1100は、fsynthとして表される周波数を有する基準信号1108を生成するように構成された周波数合成器1102を含む。ある側面では、周波数合成器1102は、基準信号1108を生成するために、任意の好適なおよび／または既知の回路構成要素を使用して実装されてもよく、そのような回路構成要素は、低レベルの位相ノイズを生成するように構成されたPLL（たとえば、デジタルPLL）を含みうる。さらに、諸側面は、任意の好適な数のトランシーバ・チェーンを有するトランシーバ・アーキテクチャー1100を含み、各トランシーバ・チェーンは、フェーズドアレイ・フロントエンドに関連付けられたアンテナ素子のそれぞれのセット（たとえば、一つまたは複数）に結合される。諸側面は、周波数合成器1102が、各トランシーバ・チェーンによって利用される共通の基準周波数発生器であることを含む。
本明細書に記載されるさまざまな側面において、共通の周波数合成器（たとえば、周波数合成器1102、1202、1302など）は、異なるタイプの変換技法を利用するさまざまなトランシーバ・アーキテクチャー内に実装されてもよい。たとえば、図11A～11Cに示されるようなトランシーバ・アーキテクチャー1100は、直接変換（すなわちホモダイン）を使用する。直接変換技法を使用することによって、図11A～11Cに示されるような例示的なトランシーバ・アーキテクチャー1100は、有利には、単一のダイまたはチップの一部として実装されてもよい。換言すれば、トランシーバ回路およびフェーズドアレイ・フロントエンド回路は、単一のダイ上に集約されてもよい。しかしながら、図12A～12Bおよび図13A～13Cに示され、本明細書においてさらに論じられるトランシーバ・アーキテクチャー1200、1300は、スーパーヘテロダイン変換を使用する。トランシーバ・アーキテクチャー1200、1300については、本明細書においてさらに説明するように、トランシーバ回路およびフェーズドアレイ・フロントエンド回路は、有利には、中間周波数（IF）の使用を利用して、変換されたIF信号をケーブルまたはトレースを通じて、フェーズドアレイ・フロントエンドに関連する別個のダイに搬送することができる。
いずれにせよ、本明細書に記載される諸側面は、送信信号または受信信号と比較して、より低い周波数fsynthの基準信号を生成する単一の周波数合成器を利用する。たとえば、基準周波数信号は、数GHzのオーダーの周波数fsynthを有していてもよく、一方、送信されるアップコンバートされた信号は、この周波数の数倍、たとえばミリ波帯域に関連する周波数であってもよい。そうすることで、本明細書に記載されるトランシーバ・アーキテクチャーの諸側面は、周波数合成器を介して実装されるPLL回路の設計を単純化し、より低い電力消費を可能にする。
図11Aを引き続き参照すると、より低い周波数の基準信号を利用するために、トランシーバ・アーキテクチャー1100は、基準信号1108の周波数スケーリングに関して所望される周波数制御のレベルおよび／または粒度の量に基づいて、異なる構成要素構成を実装してもよい。さまざまな側面において、これらの任意的な構成要素は、実装される場合、単独で、または互いに組み合わせて実装されうる。たとえば、諸側面は、基準信号1108が、デジタル対時間変換器（DTC）1104Aに、直接または任意的な周波数分周器回路1106を介して供給されることを含む。任意的な周波数分周器回路1106は、fsynthの一部である周波数を有する周波数分周された基準信号を提供するために追加の制御または粒度が望まれる場合に実装されてもよい。よって、諸側面は、任意的な周波数分周器回路1106が、基準信号1108の周波数分周を実行するように構成された任意の好適なおよび／または既知の回路構成要素を介して実装されることを含む。説明を容易にするために、この周波数分周因子は、本明細書ではγと称され、DTC 1104Aに供給される信号の周波数は、任意的な周波数分周器回路1106が実装される場合、(fsynth/γ)である。
さまざまな側面において、DTC 1104Aは、基準信号1108の周波数fsynthに整数でない仕方でスケーリングされる周波数を有する分数乗算された〔フラクショナリー・マルティプライド〕（fractionally-multiplied）基準信号1110を出力するように構成される。本明細書でさらに説明するように、基準信号1108と分数乗算された基準信号1110との間の分数乗算周波数関係の使用は、互いに対して非整数スケール関係を有しうる別々のキャリア周波数が使用されるトランシーバ用途のために（たとえば、ミリ波周波数帯域に従って使用されるキャリア・アグリゲーション用途のために）特に有用でありうる。
諸側面は、任意の好適な構成を有するDTC 1104Aを含み、それは、受信されたデジタル位相ランプ（ramp）を分数周波数シフトに変換する（translate）ように構成された任意の好適なおよび／または既知の回路構成要素を使用して実施されてもよい。たとえば、任意的な周波数分周器回路1106が使用されない場合、諸側面は、DTC 1104Aが、fsynth(α/β)と表される比を有する分数乗算された基準信号1110を生成することを含む。諸側面は、DTC 1104Aが、基準信号1108の、スケーリング因子1.0までの端数周波数逓倍を実行することを含み、その結果として、同じ周波数を有する基準信号1108および分数乗算された基準信号1110を生じる。別の例として、任意的な周波数分周器回路1106が使用される場合、諸側面は、DTC 1104Aが、(fsynthγ)(α/β)と表される比を有する分数乗算された基準信号1110を生成することを含む。さらに、図11Aでは別個の構成要素として示されているが、諸側面は、任意的な周波数分周器回路1106とDTC 1104Aが、単一の回路構成要素として組み合わされることを含む。たとえば、任意的な周波数分周器回路1106は、互いに直交位相関係で信号を出力することができ、任意的な周波数分周器回路1106からのこれらの出力は、DTC 1104Aを介して実装される遅延線内の段数を減少させるために利用されてもよい。
トランシーバ・アーキテクチャー1100は、任意的に、DTC 1104Aと同様または同一の仕方で構成される別のDTC 1104Bを含んでいてもよいが、DTC 1104A、1104Bは、それぞれの分割値に従って独立して周波数分周を提供するように構成されてもよい。よって、図11Aに示され、本明細書でさらに説明される低帯域経路において提供される分数乗算された基準信号は、基準信号1108と同じ周波数、またはその一部であるより低い周波数であってもよい。追加的または代替的に、高帯域経路において提供される基準信号1108は、基準信号1108の周波数fsynthまたはその一部であるより低い周波数であってもよく、たとえば、DTC 1104Bの使用を介してであってもよい。
諸側面は、トランシーバ・アーキテクチャー1100が、動的に調整され、互いに非整数関係を有しうるそれぞれの周波数で、それぞれ高帯域および低帯域経路を介して、基準信号1108および分数乗算された基準信号1110を提供することを含む。たとえば、DTC 1104A、1104 Bは、受信されたデジタル位相ランプ値に従って、それぞれの分数周波数逓倍を提供してもよい。任意的なDTC 1104Bについては示されていないが、DTC 1104A、1104Bのそれぞれは、この点に関して同様の仕方で動作してもよい。よって、DTC 1104Aおよび／またはDTC 1104Bは、所望される分数周波数逓倍を生成するそれぞれのデジタル位相ランプを表すデジタル値を（たとえば、一つまたは複数の制御線を介して）受信してもよい。これらのデジタル位相ランプ値は、任意の好適なタイプのプロセッサ回路を介して生成され、送信されうる。DTC 1104Aおよび／またはDTC 1104Bのプロセッサ制御は、たとえば、本明細書でさらに説明するように、一つまたは複数のハードウェアプロセッサによる記憶された命令の実行を介して実施されてもよい。同様に、任意的な周波数分周器回路1106は、一つまたは複数のプロセッサ構成要素を介してデジタル制御信号を受信して、基準信号1108の周波数fsynthに適用される周波数分周因子を変化させることができる。
任意的な周波数分周器1106が実装されるか否かにかかわらず、本明細書に記載されるトランシーバ・アーキテクチャーの諸側面は、低ないし中周波数が、トランシーバ・アーキテクチャー内の各フェーズドアレイ素子上に分配されることを可能にする。さらに、任意的な周波数分周器1106および／またはDTC 1104A、1104Bによって導入される分数比は、本明細書に記載される諸側面によれば、互いの整数比である必要はない。これは、たとえば、セルラー帯域用途（たとえば、＜1MHz）およびCA用途における細かいチャネル化（channelization）に関して、特に有用でありうる。
ここで図11B～11Cを参照する。これらは、高帯域（HB）および低帯域（LB）経路の連続をそれぞれ示している。図11Aに示されるように、トランシーバ・アーキテクチャー1100は、基準信号1108および分数乗算された基準信号1110を使用して、任意の好適な数のLO信号を生成する。特に、図11Bに示されるトランシーバ・アーキテクチャー1100は、入力として基準信号1108を受信し、注入同期周波数逓倍器（injection locked frequency multiplier、ILFM）1120.1～1120.Aを介して任意の好適な数のHB LO信号を生成する。さらに、図11Cに示されるように、トランシーバ・アーキテクチャー1100は、入力として分数乗算された基準信号1110を受信し、ILFM 1130.1～1130.Bを介して任意の好適な数のLB LO信号を生成する。
さまざまな側面において、IFLM 1120、1130は、たとえば、既知のILFM構成を含みうる任意の好適なタイプのILFM回路を使用して実装されうる。他の諸側面では、IFLM 1120、1130は、図1～図10を参照して本明細書中で議論されるILCM 306.3を使用して実装されてもよい。これは、直列または並列注入アーキテクチャーを使用して実装されてもよい。たとえば、周波数合成器1102、ならびに以下にさらに説明する周波数合成器1202、1302は、図3に示されるように、PLL 302と同一視されてもよい。この例を続けると、トランシーバ・アーキテクチャー1100は、図3に示されるトランシーバ設計300の一部と同一視されてもよい。たとえば、図11Bに示されるようなHB経路は、任意の好適な数のトランシーバ・チェーン（図11Bには4つが示されている）と関連付けられてもよい。各トランシーバ・チェーンは、それぞれのILFM 1120.1～1120.Aを含んでいてもよく、各IFLM 1120は、図3に示されるLOGユニット304の1つと同一視されてもよい。さらに、図11Cに示されるようなLB経路は、任意の好適な数のトランシーバ・チェーン（図11Cには4つが示される）と関連付けられてもよい。各トランシーバ・チェーンは、それぞれのILFM 1130.1～1130.Bを含んでいてもよく、各IFLM 1130は、図3に示されるLOGユニット304の1つと同一視されてもよい。
本明細書でさらに議論するように、図11A～11Cに関するさまざまな側面ならびに図12A～12Bおよび図13A～13Cに関して下記で詳細に示され、記載されるものにおいて実装されるILFM（たとえば、IFLM 1120、1130、1205、1220、1305A～1305B、1352、1356など）は、図11～10に関して上述したILCM 306.3と同一視されてもよい。さらに、本明細書中でさらに論じられるように、諸側面は、これらのILFMをさらに修正して、任意的なDTCを組み込むようにすることを含む（たとえば、図12Bに示されるIFLM 1220およびDTC 1210）。そのような諸側面によれば、DTCは、共通のダイ上に設計されてもよく、または、他の仕方で、図3に示されるLOGユニット300のうちの1つのLOGユニットの一部分と同一視されうる単一の統合された設計の一部としてそれぞれのIFLMとともに構成されてもよい。特に、諸側面は、デジタル時間制御のためおよびエッジ結合逓倍器（edge-combining multiplier）（たとえば、図3、図8Aおよび8Bに関して上述したILCM 306.3のアーキテクチャーの1つなど）で使用するために、複数の位相シフトされた信号を生成するよう、DLL 306.1（図4～図6に示されるように、遅延線400、500、600の1つとして実装されうる）を実装することを含む。
図11B～11Cは、それぞれの混合器に結合される周波数逓倍された信号のそれぞれのセットを生成するILCM 1120、1130のそれぞれを示す。ある側面では、ILCM 1120、1130のそれぞれによって生成される周波数逓倍された信号は、図3を参照して本明細書中で議論されるILCM 306.3によって生成される一つまたは複数のLO信号に対応しうる。さまざまな側面において、上述のように、ILCM 1120、1130によって生成されるLO信号は、単一のLO信号または直交LO信号のセットであってもよい。直交LO信号のセットが生成される場合、諸側面は、図11B～11Cに示される各混合器が、
を含む。実際には混合器のセットをなし、各混合器がそれ自身の
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 信号成分と、それぞれの受け取った信号成分とマッチする付随する直交LO信号とを受け取ることを含む。言すれば、諸側面は、図11Bに示されるようなHB経路および図11Cに示されるようなLB経路に関連する各トランシーバ・チェーンが、受信信号を直接ベースバンドにダウンコンバートするために、独自のセットの高周波数直交LO信号を生成することを含む。しかしながら、トランシーバの諸側面は、この点に関して限定されず、諸側面は、トランシーバ・アーキテクチャー1100がトランシーバ・チェーン当たり任意の好適な数のLO信号を生成することを含む。
諸側面には、それぞれ図11Bおよび11Cに示されるHB経路およびLB経路に関連するILFM 1120、1130が各混合器に入力されるLO信号の周波数逓倍に関して動的に調整されることを含む。周波数逓倍の量は、本明細書に記載されるように、適切なプロセッサ回路を介して制御および調整されてもよい。たとえば、ILCM 306.3としてILFM 1120、1130を実装する諸側面については、各混合器への入力信号の周波数逓倍は、位相制御ブロック308を介して制御されて、（HB経路のために）基準信号1108の位相シフトされたバージョンの特定の諸セットを選択し、（LB経路のために）分数乗算された基準信号1110の位相シフトされたバージョンの特定の諸セットを選択してもよい。図1～図10に関して前節で議論したこのタイプの周波数逓倍は、本明細書では、エッジ結合周波数逓倍（edge combination frequency multiplication）と称されることがある。
よって、図11Bに示されるように、HB経路内の各トランシーバ・チェーンは、信号（RX信号）をダウンコンバートしてもよい。ILCM 1120は、直接ダウンコンバートを容易にするために、HB経路内のRX信号の周波数に実質的にマッチするように、入力信号1108の周波数fsynthの整数因子による整数周波数逓倍を提供しうる。一例として、RX信号は、ミリ波帯域周波数に関連する周波数を有してもよい。さらに、図11Cに示されるように、LB経路内の各トランシーバ・チェーンは、やはりたとえばミリ波帯域周波数に関連する周波数を有してもよいRX信号をダウンコンバートしてもよい。よって、ILCM 1130は、LB経路内のRX信号の周波数に実質的にマッチするように、分数乗算された基準信号1110の周波数の整数周波数逓倍fsynth(α/β)（または場合によっては(fsynth/γ)(α/β)）を提供することができる。ある側面では、周波数分周因子γ、ならびに分数周波数逓倍係数を確立するために使用される変数α、βは、任意の好適な整数として定義されうる。その結果、得られる分数周波数逓倍因子（たとえば、(α/β)（または(α/β)(1/γ)））は有理数であってもよい。
換言すれば、周波数倍数が、HBおよびLB経路のそれぞれの中で実装される各ILFM 1120、1130において使用されて、受信された基準信号周波数に整数比を乗算して、所望のより高い周波数（たとえば、ミリ波周波数）にする。上述のように、トランシーバ・アーキテクチャー100内の各トランシーバ・チェーンは、それ自身のセットのLO信号を生成することができるので、諸側面は、各トランシーバ・チェーンが独立して異なる帯域をサポートするように適応することを許容するように、ILFM 1120、1130のそれぞれがプログラマブルであるおよび／または動的に調整されることによって実行される整数乗算を含む。さらに、図11Aを参照して説明したようなプログラマブルな比の使用のため、諸側面は、基準信号1108および分数乗算された基準信号1110の周波数を、周波数合成器の周波数よりも低い任意の好適な値に設定することを含む。諸側面は、これらの周波数が、たとえば、セルラーまたは接続性のために使用される他の通信チャネルの事前知識を使用して、および／または動作中に測定されたフィードバックを使用して設定されることを含む。これは、干渉を回避する周波数の適応的な使用を容易にしてもよく、複雑な周波数計画なしで使用するために好ましい周波数を開く。
図12A～12Bは、本開示のある側面による、単一の動作周波数帯域を使用する複数ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。ここでもまた、図12A～12Bに示されるトランシーバ・アーキテクチャー1200は、スーパーヘテロダイン変換を使用する。さらに、トランシーバ・アーキテクチャー1100とは異なり、図12A～12Bに示されるトランシーバ・アーキテクチャー1200は、トランシーバ回路とフェーズドアレイ・フロントエンド回路が別々のダイに実装されるマルチダイ実装を使用する。さらに、以下に説明する例示的なトランシーバ・アーキテクチャー1200、1300は、トランシーバ・アーキテクチャー1100に関して上述したダウンコンバージョンおよび受信経路に対して、トランシーバ・チェーン内のアップコンバージョンおよび送信経路を示す。もちろん、本明細書に記載される諸側面は、ダウンコンバージョン／受信経路またはアップコンバージョン／送信経路のいずれにも等しく適用可能でありえ、本明細書に記載されるプロセスは可逆的である。
ある側面では、図12Aに示されるトランシーバ・アーキテクチャー1200の一部は、図11Aに示されるトランシーバ・アーキテクチャー1100の一部と同様の構造を有し、同様の構成要素を使用する。よって、これらのトランシーバ部分間の相違点のみが、本明細書でさらに議論される。たとえば、図12Aに示されるようなトランシーバ・アーキテクチャー1200は、図11Aに示されるようなトランシーバ・アーキテクチャー1100と同様に、共通周波数合成器1202、任意的な周波数分周器回路1206、および一つまたは複数のDTC 1204A～1204Bを使用して、周波数合成器1202を介して生成された基準信号の分数周波数逓倍、および／または任意的な周波数分周器回路1206が使用される場合、基準信号のさらなる周波数分周バージョンを生成する。
さらに、図12Aに示されるトランシーバ・アーキテクチャー1200の一部は、追加的にDTC 1204Bを含んでいてもよく、これは、図示されるように、混合器回路の入力に結合されて、アップコンバートされたIF信号1208の所望の周波数についての追加的な柔軟性を提供することができる。追加的または代替的に、図12Aに示されるようなトランシーバ・アーキテクチャー1200の一部は、図示されるような混合器回路の入力に結合される任意的なIFLM 1205を含み、アップコンバートされたIF信号1208の所望の周波数についてのさらなる柔軟性を提供することができる。
任意的なIFLM 1205は、周波数合成器1202を介して生成された信号の整数周波数逓倍を提供するように構成された任意の好適なタイプの回路を使用して実装されてもよい。いくつかの側面では、任意的なIFLM 1205は、この機能性を容易にするために、既知の回路構成要素および／または既知の構成を使用して実装されてもよい。他の諸側面では、任意的なIFLM 1205は、図11B～11Cに示されるILFM 1120、1130について上述したようなIFCM 306.3として実装されてもよい。いずれにせよ、実装される場合、ILFM 1205は、プロセッサ制御を介して動的に調整される周波数逓倍値を提供することができる。さらに、図11Cを参照して本明細書で議論するように、IFLM 1205は、任意の好適な数のLO信号を生成することができる。ある側面では、IF混合ステージ（たとえば、ベースバンド（BB）と中間周波数（IF）との間のアップコンバージョンおよびダウンコンバージョン混合ステージ）は、直交LO信号を利用してもよく、一方、RF混合ステージにおける追加的なアップコンバージョンおよびダウンコンバージョン・ステージ（すなわち、IF周波数と他のより高い周波数との間のアップコンバージョンおよびダウンコンバージョン）は、直交LO信号を必要としない（たとえば、図12Bに示すように、IFから送信周波数へのアップコンバージョンを提供するTX混合ステージ、または図示されない、送信周波数からIF周波数へのダウンコンバージョンRX混合ステージにおいて）。いずれにせよ、直交LO信号が生成される場合（たとえば、ILCM 1205によって）、諸側面は、図12Aに示されるようなIF混合ステージが実際に一組の混合器を構成し、各混合器が、
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 信号成分の位相にマッチするアナログのベースバンド信号から、アップコンバートされたアナログIF信号を生成することを含む。よって、図12Aに示されるようなアナログIF信号は、そのような諸側面によれば、直交アナログIF信号のセットを構成することができる。
さまざまな側面において、任意的な周波数分周器回路1206、DTC 1204A～1204B、および／またはIFLM 1205の任意の組み合わせが実装されてもよい。いくつかの側面において、これらの構成要素の二つ以上がトランシーバ実装内に存在してもよいが、アナログIF信号1208の周波数に対するより大きな制御を容易にするために選択的に実装されてもよい。たとえば、DTC 1204BおよびIFLM 1205は、両方とも、特定の設計において互いに直列に実装されてもよいが、他の実装は、それぞれが選択的にアクティブ化されるか、または混合器LO入力に結合されることを含んでいてもよい。後者の場合、DTC 1204Bは、IF混合器へのLO信号として使用される周波数合成器1202によって生成される基準信号の周波数を分数乗算（すなわち分周）するために使用されてもよく、一方、周波数逓倍が望まれる場合には、IFLM 1205がアクティブ化されてもよい。実装される構成要素にかかわらず、諸側面は、トランシーバ・アーキテクチャー1200が、アップコンバートされたアナログIF基準信号1208および分数乗算された基準信号1210を生成することを含む。
ここでもまた、電力、面積、クロストーク、および設計の複雑さを低減すべく周波数合成器の数を制限するために、周波数合成器1202は、いくつかのトランシーバ・チェーンに共通であってもよく、DTC 1204A、1204B、周波数分周器回路1206、IFLM 1205などによって提供されるプログラマブルな比を動的に調整するためにデジタル・インターフェースが実装されてもよい。そうすることにより、アップコンバートされたアナログIF基準信号1208および分数乗算された基準信号1210の周波数を動的に調整してもよい。
図12Bに示されるように、トランシーバ・アーキテクチャー1200は、複数のダイおよびインターフェースをスパンし、1つの部分（トランシーバ1200A）は1つのダイに関連し、もう1つのトランシーバ部分（フェーズドアレイ・フロントエンド1200B）は異なるダイに関連する。トランシーバ・アーキテクチャー1200は、スーパーヘテロダインシステムを実装するので、トランシーバ部分1200Aに関連付けられたダイおよびフェーズドアレイ・フロントエンド部分1200Bに関連付けられたダイは、それぞれ、IFインターフェースを含み、アップコンバートされたアナログIF基準信号1208および分数乗算された基準信号1210の各ダイ間の分配を容易にする。図12Bに示されるように、このIFインターフェースは、たとえば、一つまたは複数のケーブル、トレースなどを含んでいてもよい。
アップコンバートされたアナログIF基準信号1208および分数乗算された基準信号1210は、送信された信号と比較して低い周波数の信号であるため、IFインターフェースは、より高い周波数の解決策よりも、より低い損失を有し、設計がより容易な、より低いコストの構成要素で実装されてもよい。さらに、図12Bに示されるように、ダイ間の接続を制限するために、諸側面は、多重化ブロック1214および多重分離ブロック1216を使用して、単一のケーブルまたはトレース上に信号を多重化することを含む。本明細書ではマルチプレクサおよびデマルチプレクサと称されるが、多重化ブロック1214および多重分離ブロック1216は、それぞれ、信号を組み合わせる、および分離するように構成された任意の好適なタイプの既知の構成要素を用いて実装されてもよい。
たとえば、多重化ブロック1214および多重分離ブロック1216は、デジタル制御信号1212、1218を介して一つまたは複数のプロセッサを介して制御される任意の数の電子的に同調可能な構成要素を用いて実装されてもよい。さまざまな側面において、多重化ブロック1214および多重分離ブロック1216は、IFインターフェース1201上に組み合わされ、IFインターフェース1201から抽出されるIF信号の特定の帯域に依存して同調され、周波数シフトされうる、同調可能な低域通過フィルタ、同調可能な帯域阻止フィルタ、同調可能な高域通過フィルタ、同調可能な帯域通過フィルタなどのうちの一つまたは複数を容易にする任意の好適なタイプの構成要素を用いて実装されてもよい。たとえば、周波数合成器1202を介して生成される基準信号は、典型的には、連続波（CW）信号であるため、分数乗算された基準信号1210もCW信号であってもよく、デマルチプレクサ1216は、IFインターフェース1201を通してフェーズドアレイ・フロントエンド1200Bへと渡されるアナログIF信号から、分数乗算された基準信号1210を除去するように同調されてもよい。それにはたとえば深くて狭い同調可能なノッチ・フィルタ・プロファイルを使用する。
引き続き図12Bを参照すると、諸側面は、フェーズドアレイ・フロントエンド1200Bが、IFインターフェース1201を通じて渡された信号を、アップコンバートされたアナログIF基準信号1208および分数乗算された基準信号1210に分離することを含む。ここでもまた、分数乗算された基準信号1210は、周波数合成器1202によって生成された基準信号の周波数fsynthと比較した分数周波数シフトを含んでいてもよい。フェーズドアレイ・フロントエンド1200Bは、IFLM 1205と実質的に類似していても同一であってもよく、また、本明細書において議論されるILCM 306.3として実装されてもよいILFM 1220をさらに含んでいてもよい。したがって、ILFM 1220の追加的な詳細は、簡潔ため提供されない。
諸側面は、ILFM 1220が、図12Bに示されるように分数乗算された基準信号1210を受信し、整数周波数逓倍器を使用して分数乗算された基準信号1210を周波数逓倍して、逓倍された、より高い周波数のLO信号1221を生成することを含む。フェーズドアレイ・フロントエンド1200Bは、任意的に、DTC 1211を含んでいてもよく、これは、DTC 1204A～1204Bと同様または同一の仕方で動作して、すでに分数乗算された基準信号1210の分数周波数シフトを提供しうる、高周波数送信信号の、より大きな制御および同調可能性を容易にする。
さらに、簡潔のため図12Bには示されていないが、諸側面は、ILFM 1220が、（任意的なDTC 1211を介してさらに分数周波数シフトされてもよい）分数乗算された基準信号1210から任意の好適な数の高周波数LO信号1221を生成することを含み、生成された信号は、図のように、TX混合ステージ内の任意の好適な数の混合器に分配され、各混合器は、アップコンバートされたアナログIF基準信号1208を入力として受け取って、送信のためのより高い周波数信号を生成する。たとえば、ILFM 1220は、スーパーヘテロダイン・アーキテクチャーの最終的な混合ステージ内に実装されるため、ILFM 1220は、多相LO信号に対して単相LO信号を提供してもよい（すなわち、BB-IFインターフェースは直交変調を必要とするが、IF-RFインターフェースは周波数変換のみを必要とする）。よって、これらのより高い周波数の送信信号は、トランシーバ1200A内で実行される分数乗算（および任意的にはフェーズドアレイ・フロントエンド1200B内ではDTC 1211が実装される）およびフェーズドアレイ・フロントエンド1200Bを介して実行される整数乗算（たとえば、ILFM 1220を介して）に基づいて、任意の好適な周波数で生成されてもよい。たとえば、高周波送信信号は、ミリ波周波数帯内の周波数を有してもよい。
図13A～13Cは、本開示のある側面による、複数の動作周波数帯域を使用する複数ダイ・デジタル・ビームフォーマーを実装するトランシーバ・アーキテクチャーの例を示す。ここでもまた、図12A～12Bに示されるようなトランシーバ・アーキテクチャー1200は、スーパーヘテロダイン・アップコンバージョンを使用する。トランシーバ・アーキテクチャー1200と同様に、図13A～13Cに示されるトランシーバ・アーキテクチャー1300は、トランシーバ回路とフェーズドアレイ・フロントエンド回路とが別々のダイに実装されるマルチダイ実装を使用する。
ある側面では、図13A～13Cに示されるようなトランシーバ・アーキテクチャー1300は、図12A～12Bに示されるトランシーバ・アーキテクチャー1200と同様の構造を有し、同様の構成要素を使用する。よって、これらのトランシーバ部分間の相違点のみが、本明細書でさらに議論される。たとえば、図13Aに示されるようなトランシーバ・アーキテクチャー1300は、図12Aに示されるようなトランシーバ・アーキテクチャー1200と同様に、共通周波数合成器1302、任意的な周波数分周器回路1306、およびDTC 1304Aを使用して、周波数合成器1302を介して生成された基準信号の分数周波数逓倍、および／または任意的な周波数分周器回路1306が使用される場合、基準信号のさらなる周波数分周バージョンを生成する。さらに、図13Aに示されるトランシーバ・アーキテクチャー1300は、図12Aに示されるトランシーバ・アーキテクチャー1200と同様に、周波数合成器1302を介して生成される基準信号の分数乗算または整数乗算を提供することができる一つまたは複数の任意的なDTC 1304B～CおよびIFLM 1305A～Bを実装することができる。
このようにして、図13Aに示されるトランシーバ・アーキテクチャー1300は、2つの異なるセットのLO信号（または、場合によっては個々の信号）をそれぞれのIF混合器に独立して供給することができる。よって、図13Aに示されるトランシーバ・アーキテクチャー1300の部分は、図13Bに示されるように、2つの別々のIFアナログ信号を、それぞれそれ自身の周波数で、フェーズドアレイ・フロントエンドに渡すように構成されてもよい。ここでもまた、図12A～12Bに関して論じたように、直交LO信号がIFLM 1305A、1305Bによって生成される場合、図13Aに示されるアナログIF信号は、直交信号成分のセットを含んでいてもよい。しかしながら、図13Aに示されるようなトランシーバ・アーキテクチャー1300は、図12Aに示されるようなトランシーバ・アーキテクチャー1200と比較して、追加的なIF信号（またはIF信号のセット）を提供してもよい。これは、たとえば、CA用途のような、通信のために2つの独立したキャリア周波数を同時に利用する用途のために特に有用でありうる。実装されるさまざまな任意的な構成要素にかかわらず、諸側面は、トランシーバ・アーキテクチャー1300が2つのアップコンバートされたアナログIF信号1308、1309および分数乗算された基準信号1310を生成することを含む。
ここで図13Bを参照すると、トランシーバ・アーキテクチャー1200と同様に、トランシーバ・アーキテクチャー1300も、複数のダイおよびインターフェースをスパンし、トランシーバ部分1300Aは1つのダイに関連付けられ、フェーズドアレイ・フロントエンド部分1300Bは異なるダイに関連付けられる。トランシーバ・アーキテクチャー1300も、各ダイ間での、アップコンバートされたアナログIF信号1308、1309および分数乗算された基準信号1310の分配を容易にするためにIFインターフェース1301を含む。さらに、図13Bに示されるように、トランシーバ・アーキテクチャー1300は、アップコンバートされたアナログIF信号1308、1309および分数乗算された基準信号1310がIFインターフェース1301上に組み合わされ、IFインターフェース1301から抽出して別個の信号を提供することを容易にするために、図13Bに示すように、多重化ブロック1314および多重分離ブロック1316を含む。
ここで図13Cを参照すると、諸側面は、周波数合成器1302によって生成された基準信号の周波数fsynthと比較して、分数周波数シフトを有する分数乗算された基準信号1310を含む。フェーズドアレイ・フロントエンド1300Bは、それぞれ、アップコンバートされたアナログIF信号1308、1309をHBおよびLB送信信号にアップコンバートするために、2つの別個の混合器（または混合器のセット；ここで、示される各混合器が、図12Bに関して上述したように、同相および直交位相経路を表す）をさらに含んでいてもよい。たとえば、図13Cに示される各混合器は、別個のアップコンバート周波数と関連付けられてもよく、一方の混合器がHB送信信号を生成し、他方はLB送信信号である。ある側面では、これらの高帯域および低帯域の送信信号は、CA通信スキームに従って実装されるミリ波周波数であってもよいが、本明細書に記載の諸側面は、この特定の用途に限定されるものではなく、任意の好適な周波数帯および／または通信プロトコルに従って実装されてもよい。
さらに、フェーズドアレイ・フロントエンド1300Bは、ILFM 1352、1356を含んでいてもよく、ILFM 1352は、HB混合器入力にHB LO信号を提供する。HB LO信号1353は、分数乗算された基準信号1310の整数周波数逓倍（または、任意的なDTC 1350も実装される場合には、そのさらなる分数乗算）を表してもよい。同様に、ILFM 1356は、LB混合器入力にLB LO信号1357を提供することができる。LB LO信号1357は、分数乗算された基準信号1310の整数周波数逓倍（または、任意的なDTC 1350も実装される場合には、そのさらなる分数乗算）を表してもよい。
任意的なDTC 1350、1354は、本明細書に記載されるように、図12Bに示される任意的なDTC 1211と実質的に同様または同一であってもよく、一方、IFLM 1352、1356は、図12Bに示されるIFLM 1220と実質的に同様または同一であってもよい。換言すれば、IFLM 1352、1356はまた、本明細書中で論じられるように、ILCM 306.3として実装されうる。さらに、トランシーバ・アーキテクチャー1100、1200について本明細書で議論されたように、諸側面は、ILFM 1352、1356が、分数乗算された基準信号1310（これは、任意的なDTC 1350、1354を介してさらに分数周波数シフトされてもよい）を使用して、任意の好適な数の高周波数LO信号1353、1357を生成することを含む。上述のように、高周波LO信号1353、1357は、任意の好適な数の各混合器に分配される複数のLO信号のうちの1つであってもよく、HBおよびLB混合器のそれぞれは、それぞれアップコンバートされたアナログIF信号1308および1309を入力として受け取って、送信のためのより高い周波数の信号を生成する。
諸側面は、DTC 1304A～C、1350、1354によって提供される周波数比、IFLM 1305A、1305B、1354、1356によって提供される周波数逓倍、および／または、周波数分周器回路1306によって提供される周波数分周が、プログラミング可能であり、通信中、または別の好適な時間期間中に動的に変更可能であることを含み、それにより、いくつかの異なる周波数帯域が動的に選択され、調整されうる。この柔軟性の結果として、トランシーバ・アーキテクチャー1300に関連するハードウェアは、異なる動作周波数帯域を提供するために再利用されてもよく、および／または、異なる動作周波数帯域を提供するために同時に使用されてもよい（たとえば、CA用途のために）。よって、高周波数帯域と低周波数帯域は、独立して設定および調整されることができ、周波数は、クロストークまたは既知のもしくは検出される干渉の他のソースを回避するように選択されることができる。
図14は、本開示のある側面による装置のブロック図を示す。さまざまな側面において、装置1400は、任意の好適な数および／またはタイプの通信プロトコルに従って無線信号を送信および／または受信するように構成された任意の好適なタイプの装置として実装されてもよい。たとえば、装置1400は、携帯電話、タブレット、ラップトップコンピュータなどのユーザー装置（UE）として実装されてもよい。追加の例を提供すると、装置1400は、アクセスポイントまたは基地局として実装されてもよい。装置1400は、以下にさらに説明するように、たとえばミリ波周波数のような周波数または周波数帯に応じて無線信号を受信することを容易にするために、本明細書に記載される一つまたは複数の側面を実装してもよい。さまざまな側面において、装置1400は、図10に関して記載された装置1000と追加的なまたは代替的な機能を含んでいてもよい。
ある側面では、装置1400は、処理回路1402、メモリ1404、およびそれぞれが一つまたは複数のそれぞれのアンテナ1414-1～1414.Nに結合される任意の好適な数Nのトランシーバ・チェーン1412.1～1412.Nを含んでいてもよい。図14に示される構成要素は、説明を容易にするために提供され、諸側面は、図14に示されるものに対して、追加の構成要素、より少ない構成要素、または代替的な構成要素を含む装置1400を含む。たとえば、装置1400は、一つまたは複数の電源、ディスプレイインターフェース、周辺装置、ポートなどを含んでいてもよい。追加の例を提供すると、装置1400は一つまたは複数の送信機および／または受信機をさらに含んでいてもよく、あるいは代替的に、トランシーバ・チェーン1412.1～1412.Nは、アンテナ1414.1～1414.Nを介して無線信号を送信するように構成された送信機として実装されてもよい。
ある側面では、装置1400のさまざまな構成要素は、分数周波数乗算を使用するLO信号の生成に関して、本明細書にさらに記載される機能と同一視されてもよい。たとえば、無線装置1400は、アンテナ1414.1～1414.Nのうちの一つまたは複数を介してミリ波または他の好適な周波数で無線信号を送信し、トランシーバ・チェーン1412.1～1412.Nを介して無線で受信された信号に含まれるデータを復調し、処理するように構成されてもよい。トランシーバ・チェーン1412.1～1412.Nは、たとえば図3に示されるような受信機チェーン（RX-1～RX-K）のそれぞれと同一視されてもよく、それぞれ、図3に示されるそれぞれのLOGユニット（304.1～304.K）を含んでいてもよい。
ある側面では、プロセッサ回路1402は、本明細書に記載されるように、装置1400の制御を容易にしうる任意の好適な数および／またはタイプのコンピュータ・プロセッサとして構成されてもよい。いくつかの側面では、プロセッサ回路1402は、装置1400によって実装されるベースバンドプロセッサ（またはその好適な部分）と同一視されてもよい。他の諸側面では、プロセッサ回路1402は、ベースバンド・プロセッサとは別個の、装置1400によって実装される一つまたは複数のプロセッサと同一視されてもよい。いずれにせよ、諸側面は、算術演算、論理演算、および／または入力／出力（I/O）動作を実行するための命令を実行するように、および／または装置1400の一つまたは複数の構成要素の動作を制御するように構成されたプロセッサ回路1402を含む。たとえば、プロセッサ回路1402は、一つまたは複数のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、諸側面は、メモリ1404および／またはトランシーバ・チェーン1412.1～1412.Nに関連する機能と通信する、および／またはかかる機能を制御するプロセッサ回路1402を含む。これは、たとえば、装置1400の送信および／または受信機能を制御および／または調停し、一つまたは複数のベースバンド処理機能（たとえば、媒体アクセス制御（MAC）、エンコード／デコード、変調／復調、データシンボルマッピング、誤り訂正など）を実行することを含んでいてもよい。
ある側面では、メモリ1404はデータおよび／または命令を記憶し、命令がプロセッサ回路1402によって実行されるとき、プロセッサ回路1402が本明細書に記載されるさまざまな機能を実行する。メモリ1404は、たとえば、読み出し専用メモリ（ROM）、ランダム・アクセス・メモリ（RAM）、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ（EPROM）、プログラマブル読み出し専用メモリ（PROM）などを含む、周知の揮発性メモリおよび／または不揮発性メモリとして実装することができる。メモリ1404は、非取り外し可能、取り外し可能、またはその両方の組み合わせでありうる。
たとえば、メモリ1404は、たとえば、論理、アルゴリズム、実行可能コード等の一つまたは複数の実行可能な命令を記憶する非一時的なコンピュータ読み取り可能媒体として実装されてもよい。以下にさらに説明するように、メモリ1404に記憶された命令、論理、コードなどは、図14に示されるようなさまざまなモジュールによって表され、それにより、本明細書に開示される諸側面が機能的に実現されることが可能になる。図14に示されるモジュールは、ハードウェアおよびソフトウェア構成要素の間の機能的な関連付けに関する説明を容易にするために設けられている。よって、諸側面は、本明細書でさらに説明するように、さまざまな側面に関連するさまざまな機能を実行するために、一つまたは複数のハードウェア構成要素とともに、これらのそれぞれのモジュールに記憶された命令を実行するプロセッサ回路1402を含む。
ある側面では、DTC制御モジュール1406に記憶された実行可能な命令は、プロセッサ回路1402とともに、本明細書で説明されるトランシーバ・アーキテクチャー1100、1200、1300を介して実装されるさまざまなDTCに送信されるデジタル位相ランプ・データの生成を促進することができる。たとえば、DTC制御モジュール1406に記憶された実行可能な命令は、デジタル位相ランプ・データの関数として分数位相シフトを生成するために、一つまたは複数のDTCを制御することができる。ある側面では、デジタル位相ランプ・データは、所望の分数周波数シフトに対する相関に基づいて選択されてもよく、これは、たとえば、メモリ1404に記憶された、または他の仕方でプロセッサ回路1402によってアクセス可能な好適なアルゴリズム、関数、ルックアップ・テーブル（LUT）などを介して計算されてもよい。
ある側面では、周波数逓倍器／分周器制御モジュール1408に記憶された実行可能な命令は、プロセッサ回路1402とともに、本明細書で議論されるトランシーバ・アーキテクチャー1100、1200、1300などを介して実装される周波数分周器回路（たとえば、1106、1206、1306など）および／またはILFM（たとえば、IFLM 1120、1130、1205、1220、1305A、1305B、1352、1356など）のための適切な値を設定するための制御信号の生成および送信を容易にしてもよい。たとえば、周波数逓倍器／分周器制御モジュール1408に記憶された実行可能な命令は、生成された参照周波数が、トランシーバ・アーキテクチャーの特定の実装に依存して、周波数分周器回路および周波数逓倍器を介したアップコンバートの前または後に、分周および／または分数乗算されることを許容する。別の例として、周波数逓倍器／分周器制御モジュール1408に関連する機能は、本明細書中で議論されるさまざまなILFMを介して所望の整数乗算を確立することができる。ここでもまた、これらの値は動的に変更されてもよく、装置1400の動作中に使用される一つまたは複数の送信周波数に関して柔軟性を提供する。該周波数は、たとえば、本明細書で論じられるように、所望の送信周波数、動作の事前知識、測定されたフィードバックなどに基づいて選択されてもよい。ある側面では、周波数逓倍器／分周器制御モジュール1408によって生成される値は、それぞれ制御される構成要素ごとに、入力信号の周波数における所望される変化に対する相関に基づいて選択されてもよい。これは、たとえば、メモリ1404に記憶される、または他の仕方でプロセッサ回路1402によってアクセス可能な好適なアルゴリズム、関数、LUTなどを介して計算されうる。
ある側面では、同調制御モジュール1410に記憶された実行可能な命令は、プロセッサ回路1402とともに、たとえば図12Bおよび図13Bに関して本明細書で論じられるように、別個のトランシーバとフェーズドアレイ・フロントエンドのダイの間のIFインターフェースを容易にするよう、マルチプレクサ（たとえば、マルチプレクサ1214、1314）およびデマルチプレクサ（たとえば、デマルチプレクサ1216、1316）を同調させるための制御信号の生成および送信を容易にすることができる。ある側面では、同調制御モジュール1410に記憶された実行可能な命令は、好適なアルゴリズム、関数、LUT等、および／または、一組の同調パラメータを導出するために実行される計算に関する命令を含んでいてもよく、該同調パラメータは、トランシーバ・ダイにおいて信号を組み合わせ、フェーズドアレイ・フロントエンド・ダイにおいてこれらの信号を抽出および分離することを可能にする、特定のフィルタタイプおよび／またはフィルタ応答を生じさせてもよい。よって、これらの同調パラメータは、IFインターフェースを介して送信されている現在のIF周波数帯域に基づいて、適切な帯域幅、フィルタ係数などを容易にすることができる。ここでもまた、諸側面は、これらの同調パラメータが、ブロッカー信号を回避するために動作条件に依存して変更されうる現在使用されているIF周波数に依存して、測定されたフィードバックに基づいて、などで動的に調整されることを含む。
セクションIII－チェーン毎DC-DCコンバータを用いたアレイ要素レベルの制御
本セクションに記載される諸側面は、一般に、トランシーバに関し、より詳細には、各トランシーバ・チェーンについて専用のDC-DCコンバータを実装するマルチトランシーバ・チェーン・アーキテクチャーに関する。
RFフロントエンドは、ユーザー装置（UE）側および基地局側の両方でビームステアリングのためのフェーズドアレイ・アンテナを実装することができる。UE側については、典型的な構成は、複数の（たとえば、4つ以上の）アンテナからの信号が、特定の方向においてビームを走査するために適切な位相および振幅重みを用いてコヒーレントに組み合わされるアナログ・フェーズドアレイを実装する。しかしながら、コヒーレントなパワー合成のための要件のため、素子レベル（すなわち、各トランシーバ・チェーン内の構成要素）でのチューニングは制限される。結果として、現在のトランシーバ・アーキテクチャーは、容易に対処できない性能限界を受けることがありうる。
本明細書で論じられるように、現在のトランシーバ・アーキテクチャーは、容易に対処できない性能限界を受けることがありうる。これらの性能限界のいくつかの例は、エンクロージャー、半導体プロセスおよびエージングの変動、パッケージング・プロセス変動、空中リンク条件、アンテナ間の相互結合などの効果を含み、これらは、ビームがブロードサイドから外れてステアリングされる際に変化する、アンテナと増幅器との間のミスマッチを引き起こす可能性がある。典型的には、これは、出力パワーの変動、サイドローブの増加、およびビームポインティングエラーを引き起こす。現在のトランシーバ設計における性能限界の別の例は、サイドローブ・レベルを低減するために振幅テーパリングが実装される場合、他のトランシーバ・チェーンに対するある種のトランシーバ・チェーン内のいくつかの増幅器についての最適でないバイアス設定の生成を含み、これは、結果として、DC電力の浪費および過熱につながりうる。
さらに、伝統的なトランシーバ・アーキテクチャーにおいて実装される、ダイにわたる温度差は、トランシーバ・チェーン間の性能の差を引き起こす可能性がある。また、プロセス変動は、単一のチップ内では制限されるが、これらの効果をさらに劣化させる可能性がある。さらに、従来のトランシーバ・アーキテクチャーは、熱閾値を超える温度のため、個々の素子の障害またはシャットダウンに悩まされることがあり、これはアレイ動作全体に関する問題（ポインティングエラー、より低いPout、サイドローブ、格子ローブなど）を生じうる。
この問題をさらに複雑にするものとして、従来のトランシーバ・アーキテクチャーは、典型的には、1つまたは2つのデータ・ストリームを使用し（複数入力複数出力（MIMO動作）のため）、これは、さまざまなトランシーバ・チェーン上に適切な位相および振幅の重みを設定することによってビーム走査を実行するために使用される別個のアナログ・フェーズドアレイに供給される。これらの伝統的なトランシーバ・アーキテクチャーについては、さまざまなトランシーバ構成要素のための異なる電圧を供給するために、少数のDC-DCコンバータが使用される。従来、これらのDC-DCコンバータのそれぞれは、トランシーバ・チェーンのそれぞれに共通のある種の要素に電力を与えるために使用される出力電圧を提供する。換言すれば、DC-DCコンバータは、全体的なトランシーバ・アーキテクチャー内の異なるトランシーバ・チェーン構成要素間で共有される。
たとえば、従来のトランシーバ・アーキテクチャーは、デジタル回路のために使用される第1の供給電圧を提供する1つのDC-DCコンバータと、アナログ／RFコンポーネントの大部分（低雑音増幅器（LNA）、スイッチ、アクティブ混合器など）のために第2の供給電圧を提供する第2のDC-DCコンバータと、電力増幅器（PA）のために第3の供給電圧を提供する第3のDC-DCコンバータとを使用することができる。一般に、第1、第2、および第3の供給電圧は、異なる供給電圧を出力し、それにより、第1のDC-DCコンバータは最も低い供給電圧を提供し、第3のDC-DCコンバータは最も高い供給電圧を提供し、第2のDC-DCコンバータは、第1の供給電圧と第3の供給電圧との間の、中間的な供給電圧を提供する。さらに、従来のトランシーバ・アーキテクチャーについては、各トランシーバ・チェーンは、それぞれ、第1、第2、および第3のDC-DCコンバータによって提供される同じ第1、第2、および第3の供給電圧を共有する。たとえば、同じ第3の供給電圧（すなわち、最高の電圧）が、トランシーバ・アレイ・アーキテクチャー内のすべてのアクティブ電力増幅器に、すなわち、アレイ内の各トランシーバ・チェーンに関連するすべてのアクティブ電力増幅器に加えられてもよい。
一般に、フェーズドアレイの動作のために、トランシーバは、典型的にはチップ・メモリにロードされるプリセット・コードブックを利用する。このコードブックは、特定の通信プロトコル、周波数帯域、およびフェーズドアレイ内のアンテナ素子の数およびタイプとの関連で、各トランシーバ・チェーンが動作するためのさまざまなトランシーバ・パラメータを定義してもよい。たとえば、コードブックは、周波数、ビームポインティング角度、データ変調および波形、現在のダイ温度等に依存して、最適な増幅器バイアス、振幅、および位相設定等のトランシーバ・パラメータを含むことができる。これらのコードブックは、典型的には、工場で事前に行われたアレイ較正に基づいており、較正後に素子レベルで生じる変化（たとえば、ランダムな素子障害、温度オーバーシュートに起因する個々の素子のシャットダウン、外部条件に起因するアンテナ電圧定在波比（voltage standing wave ratio、VSWR）の変化など）を補償することはできない。
換言すれば、従来のトランシーバ・アーキテクチャーの主な欠点は、フェーズドアレイシステム内の各トランシーバ・チェーンを個別にチューニングし制御することができないことであり、これにはいくつかの意味がある。第一に、アンテナ・ビームが走査される際、各電力増幅器とそれらの対応するアンテナとの間のVSWRが変化する。このVSWR変化は、電力増幅器の出力電力、利得、および散逸される電力に影響する。よって、ビームが空間を通じて走査される際、各増幅器からの送信電力は変化し、この変化はアレイ中の各増幅器について異なることがある。これはまた、電力増幅器の非線形性（振幅変調（AM）‐AMおよびAM－位相変調（PM）誤差）に影響を与え、よって、デジタル予歪（digital pre-distortion、DPD）を使用する利点を減少させる。
第二に、アンテナ・ビームが走査される際、アンテナ間の相互結合が変化する。これも、電力増幅器とアンテナとの間のVSWRに影響を及ぼし、上述の問題をさらに複雑にする。
第三に、サイドローブのレベルを低下させるために、各トランシーバ・チェーンから送信される振幅は、典型的には「テーパリングされる」、すなわち、各チェーンで送信される、互いに対する振幅は、変化されうる。このテーパリングは、典型的には、各トランシーバ・チェーンの出力において可変減衰器を追加することによって実現され、該可変減衰器は、あらかじめ定義されたコードブックに従って、送信される信号の大きさを低減する。これは、図16Aを参照して、以下さらに議論される。しかしながら、これは、ほとんどの場合、アパーチャ・テーパリングが適用されるとき、増幅器は、それらの最適な設定でバイアスされないことを意味する。その代わりに、各増幅器は、同じ電圧でバイアスされ、よって、減衰器の使用によって電力が無駄にされる。
第四に、ダイにわたる温度差は、さまざまなトランシーバ・チェーン間の性能差を生じさせる可能性がある。たとえば、チップの中心にあるトランシーバ・チェーンは、典型的には、チップのエッジにあるトランシーバ・チェーンと比較して、より高い接合温度〔ジャンクション温度〕で動作する。なぜなら、これらは、他の高温コンポーネントに囲まれていないからである。この温度変動は、電力増幅器の利得、出力電力、および効率ならびに低雑音増幅器（LNA）の利得および雑音指数に影響する。従来のトランシーバ設計は、すべての増幅器のバイアス設定が単一のエンティティとして制御されることを許容するだけなので、バイアスは、チップ全体の平均温度に基づく平均値としてのみ設定できる。言い換えれば、個別の接合温度に基づいて増幅器に最適なバイアス条件を個別に適用する方法はない。
第5に、接合温度がさらに上昇するにつれて、個々の素子の障害またはシャットダウンが（温度が熱閾値を超えるため）発生する可能性があり、これはアレイ全体の動作に関する問題を生じさせる可能性がある。特に、トランシーバ・システムは、（たとえば、障害またはシャットダウンのため）オフになっているチェーンおよび高温のために非最適状態で稼働するチェーンを含みうる動作中のトランシーバ・チェーン信号をコヒーレントに結合する。結果として、これは、ポインティングエラー、より低いPout、サイドローブ、格子ローブ、より低いスループット、より高い誤差ベクトル絶対値（error vector magnitude、EVM）などとして実証される、システム・レベルでの性能劣化につながる。
よって、従来のトランシーバ・アーキテクチャー解決策に存在する問題に対処するために、本セクションで開示される諸側面は、デジタルRFヘッドに関連する個々のデジタル・トランシーバ・チェーンを制御するために複数のDC-DCコンバータを利用するトランシーバ実装に向けられる。特に、本明細書に記載される諸側面は、すべてのトランシーバ・チェーンの間で個別的なコンポーネントの間で共有される異なる供給電圧を提供する複数のDC-DCコンバータの必要性をなくす。代わりに、本明細書に記載される諸側面は、本明細書でトランシーバ「スライス」またはトランシーバ「部分」と称されることもある各トランシーバ・チェーンが、そのトランシーバ・チェーン内の各コンポーネントのために使用されうる単一のDC-DCコンバータを実装することを許容する。これは、各トランシーバ・チェーンのバイアスを制御する能力を提供し、個々のトランシーバ・チェーンが故障した場合、または非最適条件下で動作している場合に、性能を最適化し、性能劣化の影響を低減する点で複数の利点を提供する。
以下にさらに論じるように、本セクションで記載されるさまざまな側面は、特定の用途および／または現在の動作条件に依存して各トランシーバ・チェーンを個別にチューニングおよびバイアスする能力を有するデジタル制御されるRFヘッドを容易にする。たとえば、ビームがブロードサイドから外れてステアリングされる（steered off broadside）際、各トランシーバ・チェーンのバイアスは、アパーチャ・テーパリング、VSWRの変化、素子間の相互結合、プロセスおよび温度変動、およびDPDの使用を考慮するように適応されうる。よって、トランシーバ・チェーンのそれぞれに関連する増幅器は、最良のRF性能を達成し、実質的なDC電力節約を提供するよう、それぞれの値でバイアスされる。
図15は、本開示のある側面による、例示的トランシーバ設計のブロック図を示す。一般的な表現では、図15に示されるトランシーバ設計は、共通のデジタル・フロントエンド（DFE）1502と、任意の好適な数のデジタル・トランシーバ・スライス1504.1～1504.Nとを含むデジタルRFヘッドを示す。デジタルRFヘッドは、デジタル・データがモデムとデジタルRFヘッドとの間で通信されるように、デジタル・インターフェース（たとえば、フレックス・ケーブルまたは他の好適な接続）を介してモデムに接続される。共通DFE 1502は、デジタル処理を管理するように構成されてもよいが、複数のデジタル・トランシーバ・スライス1504.1～1504.Nは、デジタル送信信号をアナログに変換し、これらのアナログ信号を、対応する結合されたアンテナを介して送信用にアップコンバートする（そして受信中は、結合されたアンテナを介した受信アナログ信号をダウンコンバートし、ダウンコンバートされた受信アナログ信号をデジタル化する）ように機能してもよい。よって、フェーズドアレイ内のアンテナを介して送信される信号および受信される信号は、共通DFE 1502と、それぞれ結合されたアンテナ1～N（またはアンテナ群）との間で、スイッチング・コンポーネント1514を介して渡される。
本明細書でさらに論じられるように、諸側面は、トランシーバ設計1500が、簡潔さおよび説明の容易さのために省略されたいくつかの構成要素を有する全体的なトランシーバ・アーキテクチャーの一部として実装されることを含む。ある側面では、共通DFE 1502は、任意の好適な数Nのデジタル・トランシーバ・スライス1504.1～1504.Nの結合されてもよい。図15に示されるトランシーバ設計1500は、簡潔のため、共有されるDFE 1502がデジタル・トランシーバ・スライス1504のうちの1つのみに結合されていることを示す。しかしながら、諸側面は、共有されるDFE 1502が任意の好適な数および／またはタイプの有線または無線のリンクを介して、デジタル・トランシーバ・スライス1504.1～1504.Nのそれぞれに結合されることを含み、該リンクは、デジタル・ベースバンド・データ・ストリームをデジタル・トランシーバ・スライス1504.1～1504.Nとの間で搬送するように構成された有線バスを含んでいてもよい（たとえば、「デジタルRXデータ」および「デジタルTXデータ」）。
いずれにせよ、DFE 1502は、デジタル・フロントエンドに関連することが知られている機能を実行するように構成された任意の好適な数および／またはタイプの構成要素を含んでいてもよい。たとえば、DFE 1502は、処理回路、処理回路の一部、専用デジタル・フロントエンド機能を有するオンボードチップ（たとえば、デジタル信号プロセッサ）の一つまたは複数の部分などとして実装されてもよい。たとえば、DFE 1502は、以下でさらに論じられるように、それぞれ結合されたアンテナを介して、デジタル・トランシーバ・スライス1504.1～1504.Nのそれぞれへの送信のためのデジタル・ベースバンド・データを提供することができる。別の例を提供すると、共通DFE 1502は、無線データ伝送に含まれるデータを回復するために処理されうるデジタル・トランシーバ・スライス1504.1～1504.Nのそれぞれからデジタル・ベースバンド・データを受信することを容易にすることができる。
そうするために、共通DFE 1502は、再構成可能なコンピューティング（たとえば、仮想再構成可能回路（virtual reconfigurable circuit、VRC））を実行するのに好適なコンポーネントおよびデシメータならびにDCオフセット補正、IQ不均衡補正、およびADCスキューなどの損傷補正を実行する／受けるように構成された処理回路を用いて実装されてもよい。さらなる例を提供すると、共通DFE 1502は、隣接チャネル除去（adjacent channel rejection、ACR）フィルタリング、受信機デジタル利得制御（digital gain control、DGC）、ダウンサンプリングなどをさらに容易にすることができる。
さらに別の例を提供すると、共通DFE 1502は、各デジタル・トランシーバ・スライス1504.1～1504.Nに結合されたVRCおよび補間器を用いて実装されてもよい。さらに、共通DFE 1502は、たとえば、LO補正、IQ不均衡、デジタル予歪（DPD）計算、補正因子（CF）計算、およびプリエンファシス（pre. emp.）計算のような送信器損傷補正のような、データ伝送に関連する他の構成要素を含んでいてもよい。さらなる例を提供するために、DFE共通1502は、送信器DGC、アップサンプリング、ゼロ交差検出アルゴリズム、位相変調などを容易にすることができる。さらに、諸側面は、共通DFE 1502が、ビーム管理、デジタル・ブロッカー相殺、受信信号強度指標（received signal strength indicator、RSSI）測定、DPDおよび較正アクセラレータ、テスト信号生成などを実行するのに好適な構成要素を用いて実装されることを含む。
いずれにせよ、諸側面は、共通DFE 1502が、トランシーバ設計1500の動作モードに基づいて特定の機能を選択的に実行することを含む。特に、以下でさらに論じられるように、共通DFE 1502および／またはそれぞれのデジタル・トランシーバ・スライス1504.1～1504.N内に実装されるスライスDFE 1510、1522は、トランシーバ設計1500が実装される無線装置の動作中に、測定されたフィードバックに基づいて、DPD係数を動的に再計算および／または更新することができる。追加的または代替的に、諸側面は、共通DFE 1502および／またはスライスDFE 1510、1522が、一つまたは複数の各デジタル・トランシーバ・スライス1504.1～1504.Nに関連するさまざまなトランシーバ・パラメータを動的に調整することを含んだ。さまざまな側面において、以下でさらに論じられるように、DPD係数および／またはトランシーバ・パラメータは、図15に示されるように、トランシーバ・チェーン毎のDC-DCコンバータ1520.1～1520.Nの使用を利用することによって、トランシーバ・チェーンごとに調整されてもよい。
ある側面では、トランシーバ設計1500は、デジタル位相同期ループ回路（DPLL）1550を含んでいてもよく、これは、低位相ノイズDPLLを含んでいてもよい基準信号1551を生成するために、任意の好適な既知の回路構成要素を使用して実装されてもよい。さらに、諸側面は、基準信号1551が周波数逓倍器／シフタ回路1506および位相生成回路1508に分配されることを含む。よって、諸側面は、位相生成回路1508が、たとえば図3に示される位相構成回路306.2と同一視されることを含む。さらに、周波数逓倍器／シフタ1506は、前の諸セクションで論じられたエッジ結合周波数逓倍器（たとえば、ILCM 306.3）のような、任意の好適な数のLO信号を混合器1518に提供しうる任意の好適なタイプの周波数逓倍器として実装されうる。さらに、諸側面は、波数逓倍無線周波数デジタル-アナログ変換器（frequency multiplying radio frequency digital-to-analog converter、FM-RFDAC）1512が任意の好適な既知のFM-RFDAC設計として実装されることを含む。
ここでもまた、トランシーバ設計1500は、任意の好適な数Nのトランシーバ・スライス1504を含む。ある側面では、トランシーバ・スライス1504のそれぞれは、別個の送信および受信経路を有する。簡潔さおよび説明の容易さのため、各トランシーバ・スライス1504は、本セクションの諸図面を通じて、単一のそれぞれのアンテナに結合されているものとして示されている。しかしながら、さまざまな側面において、各トランシーバ・スライス1504は、フェーズドアレイ・アーキテクチャーに従ってデータの送受信を容易にするために、任意の好適な数のアンテナ、低ノイズ増幅器などに、任意の好適な構成で結合されてもよい。
図15を引き続き参照すると、トランシーバ・スライス1504.Nは、トランシーバ・スライス1504.1～1504.Nのそれぞれを表し、FM-RFDAC 1512に結合されるTXスライスDFE 1510を含む送信経路を実装してもよい。FM-RFDAC 1512は、スイッチング・コンポーネント1514を介して電力増幅器（PA）1517およびアンテナNに結合される。スイッチング・コンポーネントは、TXおよびRXモード・スイッチングを容易にするために任意の好適なタイプの構成要素を表すことができる。ある側面では、各トランシーバ・スライス1504の送信経路は、TXスライスDFE 1510を含んでいてもよく、TXスライスDFE 1510は、送信チェーン毎に追加的なDFE機能を提供するように機能する（すなわち、各トランシーバ・スライス1504について別個のTX DFE 1510が実装されてもよい）。追加的なDFE機能は、たとえば、補間、デジタル予歪、I/Q補償および利得制御などを含む。
さらに、諸側面は、各トランシーバ・スライス1504がスイッチング・コンポーネント1514に結合された受信経路をも含むことを含む。たとえば、受信経路は、一つまたは複数の増幅器1516（たとえば、LNA）、周波数逓倍器／シフタ回路1506、一つまたは複数の混合器1508、I/Q ADCおよびベースバンド・フィルタ回路1520、およびRXスライスDFE 1522を含んでいてもよい。ここでもまた、諸側面は、各トランシーバ・スライス1504が、図15に示されるように、トランシーバ・スライス1504.Nによって表されるものと同様の構成要素をそれぞれ有する、別個の受信経路を実施することを含む。よって、諸側面は、さらに、受信経路に関連する構成要素のそれぞれが、受信チェーンごとに独立して制御されることを含む（すなわち、各トランシーバ・スライス1504は、互いに別々に制御される構成要素を有する受信経路を有してもよい）。
ある側面では、各トランシーバ・スライス1504は、それ自身のDC-DCコンバータ1520.1～1520.Nを含んでいてもよく、これは、基準入力電圧を使用して安定したDC供給電圧を出力するように構成された任意の好適なタイプの回路として実装されてもよい。この基準入力電圧は、既知の技法を使用してトランシーバ設計1500内で生成された任意の好適なDC電圧を含んでいてもよく、そのような接続および基準入力電圧は、簡略のため、図に示されていない。さまざまな側面において、DC-DCコンバータ1520.1～1520.Nのそれぞれは、互いに独立した供給電圧を提供してもよく、それにより、DC-DCコンバータ1520.1～1520.Nは、同じ供給電圧または異なる供給電圧をそれぞれのトランシーバ・スライス1504に提供することができる。
諸側面は、各DC-DCコンバータ1520.1～1520.Nから出力される供給電圧が固定または調整可能である（たとえば、以下にさらに論じられるように、好適なプロセッサ回路からの制御信号を介して調整される）ことを含む。ある側面では、DC-DCコンバータ1520は、各トランシーバ・スライス1504内に実装される他の構成要素と同じチップまたはダイ上に形成されてもよい。たとえば、DC-DCコンバータ1520.Nは、混合器1518、増幅器1516などのために使用される同じダイの一部として統合されてもよい（すなわち、同じシリコンの一部として形成される）。別の例として、トランシーバ・スライス1504.1～1504.Nのうちの一つまたは複数は、共通のまたは共有されるDFE 1502（および／または、図15で参照されているがそれ以外には示されていないモデム）と同じチップの一部として統合されてもよいが、他の諸側面は、DFE 1502およびトランシーバ・スライス1504.1～1504.N（および／または、図15で参照されているモデム）のうちの一つまたは複数が別個のチップとして統合されていることを含む。よって、トランシーバ・スライス1504.1～1504.N、共有DFE 1502、および／または図15において参照されるモデムによって提供されるどの機能も、これらの構成要素が集積されている同じチップまたは異なるチップ上のこれらの構成要素のうちの一つまたは複数によって実行されうる。簡潔のため図15には示されていないが、各トランシーバ・スライス1504は、同様に各それぞれのDC-DCコンバータ1520によって提供される電力供給を共有しうる追加的な構成要素を含んでいてもよい。さらに、諸側面は、トランシーバ・スライス1504.1～1504.Nのうちの一つまたは複数が2つ以上のDC-DCコンバータ1520を含み、各トランシーバ・スライス内の特定の構成要素がその特定のトランシーバ・スライス内に実装される異なるDC-DCコンバータによって提供される供給電圧を利用することを含む。
ある側面では、各トランシーバ・スライス1504は、さらに、図15において任意の好適な数Nのフィードバック・コンポーネントFC1～FCNとして表される、自分自身のフィードバック・コンポーネントFCの集合を含んでいてもよい。フィードバック・コンポーネントのさまざまな相互接続は、簡潔のため図15には示されていない。しかしながら、以下でさらに論じられるように、これらのフィードバック・コンポーネントは、動作中に各トランシーバ・スライス1504のさまざまな状態をモニタリングしうる任意の好適な数および／またはタイプの既知のセンサー、測定装置、サンプリング装置、カプラなどを含んでいてもよい。たとえば、これらのフィードバック・コンポーネントは、各トランシーバ・スライス1504に関連するさまざまな構成要素の接合温度の測定を容易にするための一つまたは複数のダイ位置における温度モニター、送信および／または受信経路における順方向および／または逆方向電力を測定する電力計、素子故障検出器等を含んでいてもよい。
図16A～図16Bは、デジタル・トランシーバ・スライスの一般的なブロック図を示す。特に、図16Aは、トランシーバ・チェーンのそれぞれの間で共通のDC-DCコンバータを使用する従来のトランシーバ・アーキテクチャーのブロック図を示す。しかしながら、図16Bは、図15に示されるように、複数のDC-DCコンバータ、すなわちトランシーバ・スライス当たり1つを使用するトランシーバ部分のブロック図を示す。よって、図16に示されるブロック図は、図15に示されるように、トランシーバ・スライス1504.1～1504.Nの代替表現を表しうる。
上述したように、本明細書に記載したトランシーバ・スライス毎のDC-DCコンバータの諸側面の1つの利点は、アパーチャ・テーパリングに関する。典型的なフェーズドアレイでは、各トランシーバ・チェーンを介して伝送される振幅がテーパリングされて、サイドローブに漏れる電力を低減する。これは、図17A～17Bに示されている放射パターンにおいて観察できる。図17A～17Bは、アパーチャ・テーパリングなし（図17A）およびあり（図17B）の場合の、4×4アレイ（図17A）のシミュレートされた遠距離場放射パターンを示している。シミュレーションは、振幅テーパリングの適用がサイドローブ・レベルを約15dB減少させることを示す。
図16Aに示されるように、従来のトランシーバ設計アプローチは、すべてのトランシーバ・スライスにわたる構成要素に共通のDC-DCコンバータを使用し、これらは、すべてのトランシーバ・スライス構成要素をバイアスするために実装される。しかしながら、図16Bは、本開示のある側面による、各トランシーバ・チェーンについて1つである複数のDC-DCコンバータを使用するトランシーバ・アーキテクチャーのブロック図を表している。諸側面は、図16Bに示されるようなトランシーバ・チェーン毎のDC-DCコンバータが、各トランシーバ・スライスについてのバイアス設定を調整し最適化するためのさまざまなオプションを容易にし、デジタルRFヘッドがより低い散逸DC電力を使用して最適なRF性能を得ることを許容する。
たとえば、図16Aに示されるように、単一の共有DC供給電圧（VRF）が使用される。この供給電圧は、たとえば、各トランシーバ・チェーン内の受信および送信増幅器をバイアスするために利用されてもよい。その際、すべてのトランシーバ・チェーン内の受信および送信増幅器は、同じ電圧VRFでバイアスされる。よって、VRF供給電圧への変化があれば、すべてのトランシーバ・チェーン内の増幅器に影響を与える。上述のように、サイドローブのレベルを低下させるために、各トランシーバ・チェーンから送信される振幅は、典型的には「テーパリングされる」、すなわち、互いに対して各チェーンで送信される振幅は変化されうる。しかし、同じ供給電圧VRFがすべてのトランシーバ・チェーンに分配されるので、従来の解決策は、増幅器が完全にバイアスされている間、各トランシーバ・チェーンの送信および受信経路内の可変減衰器（「Variable Att.」）を利用する。これにより、あらかじめ定義されたコードブックに従って、送信信号および／または受信信号の大きさを所望の値に低減することが可能となる。言い換えれば、各増幅器を完全にバイアスするために同じ供給電圧を使用する従来のやり方は、トランシーバ内のすべての増幅器が同じレベルでバイアスされ、減衰された電力を送信する間、全電力で動作させられる必要があるため、無駄な電力が発生する。この非効率的な解決策は、（たとえばコードブック値に基づいて）実際には、より低いRF電力がいくつかのトランシーバ・スライスから受信または送信されることが要求される場合があるのに、同じ量のDC電力が利用されることを必要とする。
対照的に、図16Bに示されるトランシーバ・アーキテクチャーは、図15に示されるトランシーバ・アーキテクチャー1500と同一視されてもよく、DC-DCコンバータに関してさらなる詳細が示されている。よって、「VRF_Slice 1」、「VRF_Slice 2」、「VRF_Slice N」などにそれぞれ関連するDC-DCコンバータ1、2、およびNは、DC-DCコンバータ1520.1～1520.Nと同一視されてもよい。よって、これらの供給電圧は、図16Bに示されるように、異なる電圧値を使用して、各トランシーバ・スライス内の増幅器をバイアスするために使用されうる。その際、諸側面は、普通なら従来のトランシーバ・アーキテクチャーの一部として実装される可変減衰器をなくし、電力を節約し、より効率的なトランシーバ設計を許容する。特に、各トランシーバ・チェーン内の信号を減衰させる代わりに、諸側面は、適切な出力電力を得るようそれぞれのバイアス条件を調整することによって、増幅器を介して直接的に振幅テーパリングを容易にすることを含む。このようにして、各増幅器は、所望のテーパリングに基づいて送信または受信するのに実際に必要とする出力電力に依存して、その最適条件で個々にバイアスされうる。これは、DC電力が減衰器を介して浪費されないので、トランシーバの全体的なDC-RF効率を改善する。
換言すれば、図15を参照すると、本セクションに記載される諸側面は、デジタル・トランシーバ・スライス1504.1～1504.Nのうちの一つまたは複数に含まれるPA 1517の効率を向上させることを可能にする。特に、DC-DCコンバータ1520.1～1520.Nによって提供される特定の供給電圧は、各PA 1517を介して使用される個々の電力供給レールを制御して、トランシーバ設計1500のための最適な負荷ラインを生じてもよい。スライスDC-DCコンバータ1520.1～1520.Nは、デジタル・トランシーバ・スライス1504.1～1504.Nのそれぞれにおいて独立して制御されうるため、本セクションに記載される諸側面は、トランシーバ設計1500が、送信器出力電力レベルの全範囲にわたって最適な負荷ラインを維持することを可能にする。すなわち、PA 1517が低電力レベルで送信するために高い電力供給を使用することは、このプロセスの間に電力が浪費され、結果として低PA効率となるので、望ましくない（すなわち、最適ではない）。本明細書に記載される実施形態は、各PA 1517のための電力供給レールの個別化された調整を容易にし、よって、トランシーバ設計1500が、すべての出力電力レベルについて最適な効率で動作することを可能にする。
アパーチャ・テーパリングにさらに関する、本明細書に記載されるトランシーバ毎のスライスDC-DCコンバータの諸側面の別の利点は、図18A～18Bを参照して以下に記載される。特に、トランシーバ・スライス1504が、ある種の通信プロトコルに従った信号（たとえば、OFDM信号）の送信のために実装される場合、送信器の出力電力は、送信される変調および波形の関数として、時間の経過とともに著しく変化する。よって、従来のアプローチの場合のように、同じDC-DC電源がトランシーバ・スライスのそれぞれにわたって使用される場合、これは、図18Aに示されるように、信号伝送中に一定の電圧が印加される結果となる。これは、典型的には、最高レベルの出力電力を補償するために行われるが、増幅器がより低い出力電力レベルで伝送しているときには、無駄なDC電力が生じる。
しかしながら、本明細書に記載される諸側面によれば、各トランシーバ・スライス内に集積される個々のDC-DCコンバータ1520は、それぞれのトランシーバ・スライス内の各増幅器について独立して電力を供給することができる。結果として、諸側面は、図18Bに示されるように、DCバイアス・レベルが送信信号のエンベロープを追跡するように、増幅器バイアス電圧を変調することを含み、それにより、DC-RF効率の改善を提供する。
本明細書に記載されるトランシーバ・スライス毎のDC-DCコンバータの諸側面のさらに別の利点は、各トランシーバ・スライスについての個々のバイアス制御が、アンテナから増幅器へのVSWRミスマッチやアンテナ間の相互結合の影響の一部を軽減するように機能しうることである。これらの効果の両方は、トランシーバ・チェーン毎に変化し、放射ビームがブロードサイドから外れてステアリングされる際に変化しうる。たとえば、N個のトランシーバ・スライス（図15および16Bに示されるように）を有するトランシーバ設計は、N個のアンテナに結合される。さらに、各アンテナは、フェーズドアレイ内の物理的位置、隣接するアンテナとの相互結合、および全体的な環境（たとえば、アンテナが配置されている場所、放射の方向、エンクロージャーのタイプ、エンクロージャー材料、アンテナ素子とそのエンクロージャーとの間の距離、UEの近接場における大きな反射体の存在など）のために、わずかに異なるインピーダンスを有する。
各トランシーバ・スライスに関し、これらの異なるインピーダンスは、増幅器と結合されたアンテナとの間の各インターフェースにおいて異なるVSWRを生成し、これは、増幅器性能（たとえば、出力電力、利得、および効率）に影響を及ぼす。VSWRへの変更は、増幅器の非線形性（すなわち、AM-AMおよびAM-PMエラーの導入）にも影響を及ぼしうる。さらに、前述したように、アンテナがそのビームをブロードサイドから外れてステアリングする際、各トランシーバ・スライスを介して観察されるVSWRが変化する。よって、VSWRの変化を追跡し、次いで、これらの変化を考慮に入れるよう増幅器のバイアス条件を調整できることは、ビームがステアリングされ、システムが非最適環境で放射する間、高性能を維持するために有利である。
さらに、半導体プロセスの変異も、異なるAM-AMおよびAM-PM特性をもつ異なる電力増幅器をもたらすことがある。そのような差異を考慮に入れるために、各電力増幅器（PA）（たとえば、図15に示されるようなPA 1517）について異なるバックオフ値が必要とされてもよい。しかし、より弱いPAの直線性を増加させる機構がなければ、トランシーバ・システム全体についての諸PAは、最も弱いPAをサポートするために送信電力バックオフで動作することが要求され、それにより、全体的な効率を低下させ、より少ない電力を送信する。よって、本明細書に記載されたトランシーバ毎のスライスDC-DCコンバータの諸側面の別の利点は、システム全体についての出力電力および効率を維持するために、個々のトランシーバ・チェーン内の、より低性能のPAのための供給バイアスが、全体的なトランシーバ・アレイ内で増加させられてもよいということである。このプロセスは、図19に示されるプロセス・フローに関して以下でさらに議論される。
図19は、本開示のある側面による、電圧定在波比（VSWR）の補正およびデジタル予歪（DPD）フロントエンド・モジュールとの協働のためのプロセス・フローを示す。ある側面では、プロセス・フロー1900は、図15を参照して本明細書に図示および説明されるトランシーバ設計1500の一つまたは複数の部分を介して実装されてもよい。プロセス・フロー1900は、信号の送信に関して本明細書に記載されているが、これは例であり、限定するものではない。本明細書に記載される諸側面は、受信機チェーンおよび／または送信チェーン構成要素の一部として利用されうる、本明細書で論じられるようなトランシーバ・アーキテクチャーの一部として実装される各トランシーバ・スライスに関連するさまざまなDPD係数および／またはトランシーバ・パラメータの修正を含みうる。
たとえば、図15に示されるように、各トランシーバ・スライス1504.1～1504.Nは、それぞれ、受信および送信経路のそれぞれの中でスライスDFE 1522、1510を実装してもよい。ある側面では、プロセス・フロー1900は、共通DFE 1502および／または各トランシーバ・スライス1504に関連付けられた共有されたDFE 1510、1522によって実装される処理回路および／または他の好適な構成要素の任意の好適な組み合わせを介して実行されてもよい。たとえば、スライスDFE 1510、1522は、共通DFE 1502によって初期に確立されたDPD係数および／またはトランシーバ・パラメータをさらに修正、更新、オーバーライド、および／または調整することができる。
図19に示されるように、プロセス・フロー1900は、デジタル送信信号（ブロック1902）の生成で始まりうる。これは、たとえば、図15に示されるようなデジタル・データの計算を含んでいてもよく、これは、共通DFE 1502に結合されたモデムまたは他の好適な信号処理構成要素によって実行されうる。よって、デジタル送信信号は、最初に共通DFE 1502によって処理されるデジタル・データ・ビットストリームを表してもよく、共通DFE 1502は、デジタル送信信号に初期DPD補正または共通DPD補正を適用し、次いで、DPD補正を伴うデジタル送信信号（たとえば、「デジタルTXデータ」）を、図15に示されるように、スライスDFE 1510、1522を介して、各トランシーバ・スライス1504.1～1504.Nに再分配する。共通DFE 1502を介した初期のDPD補正の適用は、たとえば、事前較正された情報を使用して実行されてもよい。
ここでもまた、トランシーバ・アーキテクチャー1500のそれぞれは、各送受信経路のための専用DFEスライス1510、1522、ならびに各トランシーバ・スライス1504内に実装される専用DC-DCコンバータ1520.1～1520.Nを含む。よって、諸側面は、各トランシーバ・スライスが、トランシーバ構成要素の設定をさらに修正し、および／または送信（または受信）信号（送信信号の場合には、共有DFE 1502を介してすでにいくらのDPD補正を有していてもよい）にさらなるDPD補正を提供する。したがって、プロセス・フロー1900は、トランシーバ・スライス1504.1～1504.Nのそれぞれを使用して、フェーズドアレイを介したデータの初期送信のためのDPDパラメータの初期適用を含む（ブロック1904）。これは、たとえば、プリセットされたコードブックの設定に従ってデータ送信のためにトランシーバ・スライス1504のそれぞれを初期化することを含んでいてもよい。
さらに、諸側面は、プロセス・フロー1900が、各トランシーバ・スライス1504を介して、初期トランシーバ・パラメータをさらに適用することを含む（ブロック1906）。これらの追加的なトランシーバ・パラメータは、各トランシーバ・スライス1504（および／または共通DFE 1502）に関連するDFEスライス1510、1522によって適用されるDPDとは別個であってもよい。たとえば、初期トランシーバ・パラメータは、それぞれのDPD補正されたデジタル送信信号を送信するときに使用する各トランシーバ・スライス1504についてのさまざまなトランシーバ構成要素設定を含んでいてもよい。初期トランシーバ・パラメータは、記憶されたプリセット・コードブックによって指定されてもよく、システム性能を改善するために各トランシーバ・スライス1504において調整されうる任意の好適な構成要素設定を含むことができる。これらのトランシーバ・パラメータの例は、初期増幅器バイアス条件、移相器設定、送信される必要がある信号のタイプ（たとえば、変調タイプ、波形、信号帯域幅など）、どの周波数帯域でか、およびどの方向か（たとえば、振幅テーパリング・パラメータ）に基づいてトランシーバ・スライス1502のそれぞれによって要求される利得を含む。
ここでもまた、図15に示されるように、トランシーバ・チェーン1504.1～1504.Nのそれぞれは、任意の好適な数のフィードバック・コンポーネントFC1～FCNを含んでいてもよい。さまざまな側面において、これらのフィードバック・コンポーネントは、カプラ、電力検出器などの電力監視回路を含んでいてもよい。そのような電力監視回路構成要素は、各トランシーバ・スライス1504の送信および／または受信経路内に実装されてもよく、それぞれの経路についての順方向および逆方向の電力の測定を容易にするための任意の好適なタイプの既知の回路構成要素を含んでいてもよい。これらの電力監視回路構成要素は、各トランシーバ・スライス1504内のスライスDFE 1510、1522（または、たとえば共有DFE 1502のようなトランシーバ・アーキテクチャー1500の他の好適な構成要素）が、信号送信中に各トランシーバ・スライス1504について送信経路内の順方向および逆方向の電力を監視することを可能にしうる。これらの測定は、送信中の、それぞれの送信しているトランシーバ・スライス1504と、フェーズドアレイ内のその結合されたアンテナとの間のVSWRの計算および追跡を容易にしうる（ブロック1908）。換言すれば、各トランシーバ・スライス1504における増幅器とアンテナの出力の間のVSWRは、既知の仕方で、順方向および逆方向の電力測定から導出された数値を使用して計算されてもよい。
ある側面では、監視されるVSWRが予期せず変化するか、または所定の閾値を超える場合、その特定のトランシーバ・チェーン増幅器のバイアスが、補償するために調整されてもよい。ある側面では、これは、各トランシーバ・スライス1504内のスライスDFE 1510、1522（または、たとえば共有されるDFE 1502のような、トランシーバ・アーキテクチャー1500の他の好適な構成要素）が、その特定のトランシーバ・スライス上の増幅器に電力を供給するDC-DCコンバータの設定を調整すること（ブロック1910）を介して実現されてもよい。その際、DC-DCコンバータは、調整されたDC電圧値で増幅器をバイアスすることができる。
諸側面はまた、各トランシーバ・スライス1504内のスライスDFE 1510、1522（または共有DFE 1502など）が、DC-DCコンバータ設定調整と同時、その前またはその後に、VSWR計算（ブロック1908）を使って初期DPDパラメータを更新すること（ブロック1912）をも含む。そうすることは、増幅器の非線形性を補正するためにその後送信される信号の予歪を変える可能性がある。よって、諸側面は、VSWR再チューニング補償がトランシーバ・スライス1504のうちの一つまたは複数で実行されることを含む。この再チューニング・プロセスは、一つまたは複数のトランシーバ・チェーン1504上のDC-DCコンバータ1520によって提供される供給電力を調整することと、一つまたは複数のトランシーバ・チェーン1504上の各スライスDFE 1510、1522を介して更新されたDPDを適用し、新しいVSWRについて増幅器性能を調整しつつ、調整されたバイアス設定で電力増幅器を再チューニングすることとを含んでいてもよい。この全体的な再チューニング・プロセスは、より少ない量のDC電力を利用しながら、改善された品質信号の伝送を有利に容易にする。図19に示されるように、プロセス・フロー1900は、VSWR値の変化が検出されるにつれて、このプロセスを経時的に繰り返すことによって、トランシーバ・チェーン1504を動的に再チューニングすることを含む。もちろん、諸側面は、追跡されたVSWR変化に応答してトランシーバ・パラメータ更新およびDPDパラメータ更新の両方を実行することに限定されず、諸側面は、トランシーバ・パラメータ更新またはDPDパラメータ更新を互いに独立して実行すること、または一方を実行し他方を実行しないことのいずれかを含む。
図19に示されるチューニング手順は、検出されたVSWR変化に関してであり、本セクションで説明される専用DC-DCコンバータ・トランシーバ・スライス・アーキテクチャーを使用して可能とされうる動的なチューニング・プロセスの一例である。しかしながら、他の諸側面は、工場での較正中には考慮されない可能性のある他の条件を補償するために、トランシーバ・スライス構成要素を動的にチューニングすることを含む。たとえば、各専用DC-DCコンバータ1520によって供給される増幅器バイアスは、アパーチャ・テーパリングおよびフェーズドアレイ・ダイ内の各アンテナ素子の位置を考慮に入れて、各トランシーバ・スライス1504毎に温度補償を提供してもよい。たとえば、中央に位置する増幅器は、典型的には、ダイのエッジに位置する増幅器よりも高温である。この温度差は、Pout、利得、ノイズ指数、ノイズ因子、誤差ベクトル絶対値（EVM）などの点でアンテナ素子間の性能差をもたらしうる。
例示的な例として、図15に示されるようなトランシーバ・アーキテクチャー1500は、チップまたはダイ上に実装されてもよい。フィードバック・コンポーネントFC1～FCNは、通常動作中にさまざまな位置の温度を追跡するために複数の温度センサーを含んでいてもよい。本明細書に記載される諸側面は、追加的または代替的に、各専用DC-DCコンバータが、各トランシーバ・スライスの増幅器バイアスを、その特定のトランシーバ・チェーン1504に近接して位置する関連センサーからの温度計測値を使用して（たとえば、各トランシーバ・スライス1504内のスライスDFE 1510、1522、共有されたDFE 1502などを介して）調整し、それにより、異なるトランシーバ・スライス間の温度変動を補償することを可能にする。
本明細書に記載される諸側面はまた、専用のDC-DC電力コンバータを利用して、個々のコンポーネントが故障した場合、または最大動作温度閾値を超えるためにシャットダウンされた場合に、トランシーバ・アレイ性能の劣化を補償してもよい。該シャットダウンはトランシーバの動作中に安全対策として生起しうる。たとえば、フィードバック・コンポーネントFC1～FCNは、さまざまなダイ位置における複数の電圧／電流センサーを含んでいてもよい。諸側面は、複数の温度、電圧、および／または電流センサーを介して得られた追跡データを使用して、専用のDC-DCコンバータ1520.1～1520.Nによって提供されるバイアス設定を調整することを含む。
たとえば、特定のトランシーバ・スライス1504構成要素（たとえば、電力増幅器）が温度閾値を超える場合、DC-DCコンバータ1520は、この構成要素を一時的に遮断することができ、他方、他のトランシーバ・スライス電力増幅器は、各専用トランシーバ・スライスDC-DCコンバータによって供給されるバイアスに従って機能し続けることができる。さらに、トランシーバ・スライス1504が故障し始める（たとえば、所定の閾値を超える電流を引き出す）、または一つまたは複数の測定された電圧値が電圧値の所定の動作範囲外である場合、その構成要素は、その構成要素のそれぞれのDC-DCコンバータ1520がDC供給電力をオフにすることによって、オフにされてもよい。
その際、諸側面は、他のトランシーバ・スライスについてのDC-DCコンバータを調整し、それにより隣接するトランシーバ・スライスの個々の性能を調整することによって、故障したトランシーバ・スライス（または一時的にシャットダウンされているトランシーバ・スライス）の影響を低減することを含む。本明細書に記載された専用のDC-DCコンバータの諸側面によって容易にされる細かい粒度の制御がなければ、そのような補正は不可能であろう。ここでもまた、アレイ中の個々の要素を失うことは、ポインティング角度の誤差およびサイドローブの増加を引き起こしうる。放射パターンに対する、失われたまたは故障した素子の影響の例が図20A～20Bに示されている。特に、図20Aは、完全に動作する4×4アンテナ・アレイを示し、図20Bは、3つの素子が故障しているまたはオフになっている同じ4×4アンテナ・アレイを示している。図20Bに示されるように、この3素子の故障は、1.5dBの利得の損失、ならびに放射パターンの著しい歪みをもたらす。
図21は、本開示のある側面による例示的な装置のブロック図を示す。さまざまな側面において、装置2100は、任意の好適な数および／またはタイプの通信プロトコルに従って無線信号を送信および／または受信するように構成された任意の好適なタイプの装置として実装されてもよい。たとえば、装置2100は、携帯電話、タブレット、ラップトップコンピュータなどのユーザー装置（UE）として実装されてもよい。追加的な例を提供すると、装置2100は、アクセスポイントまたは基地局として実装されてもよい。装置2100は、たとえば、本明細書にさらに記載されるように、ミリ波周波数のような特定の周波数または周波数帯に従った無線信号の送信を容易にするために、本明細書に記載されるような一つまたは複数の側面を実装してもよい。
本セクションおよび他のセクションでさらに参照されるように、本セクションおよび他のセクションで説明される諸側面が動作しうる用語「ミリ波周波数」は、たとえば、20GHz、24GHz、28GHzなどより上で、ある上限周波数までの周波数および周波数帯域を含みうる。たとえば、ミリ波周波数帯は、20GHz～300GHz、24GHz～300GHzなどの範囲の周波数を含んでいてもよい。これは、たとえば、24GHz、28GHz、37GHz、39GHz、40GHz、47GHz、60GHzなどのミリ波周波数帯と関連することが知られている、またはそれ以外にミリ波周波数帯と呼ばれるさまざまな帯域を含みうる。
ある側面では、装置2100は、処理回路2102、メモリ2104、およびそれぞれが一つまたは複数のそれぞれのアンテナ2114.1～2114.Nに結合された任意の好適な数Nのトランシーバ・スライスまたはチェーン2112.1～2112.Nを含んでいてもよい。図21に示された構成要素は、説明の容易のために提供されており、諸側面は、図21に示されたものに対して追加的な構成要素、より少ない構成要素、または代替的な構成要素を含む装置2100を含む。たとえば、装置2100は、一つまたは複数の電源、ディスプレイインターフェース、周辺装置、ポートなどを含んでいてもよい。
ある側面では、装置2100のさまざまな構成要素は、DPDおよび／またはトランシーバ・パラメータの動的な適用を参照して本明細書にさらに記載される機能と同一視されてもよい。トランシーバ・スライス2112.1～2112.Nのそれぞれは、たとえば、図15に示されるようなトランシーバ設計1500を参照して論じられたトランシーバ・スライス1504.1～1504.Nのそれぞれの1つと同一視されてもよい。よって、諸側面は、トランシーバ・スライス2112.1～2112.Nのそれぞれが、各それぞれのトランシーバ・スライス2112の一部として統合されたトランシーバ構成要素のそれぞれに供給電圧を提供するために、それ自身の専用DC-DCコンバータを実装することを含む。
諸側面は、処理回路2102が、本明細書で論じられるような装置2100の制御を容易にしうる、任意の好適な数および／またはタイプのコンピュータ・プロセッサとして構成されることを含む。いくつかの側面では、処理回路2102は、装置2100によって実装されるベースバンドプロセッサ（またはその好適な部分）と同一視されてもよい。他の諸側面では、処理回路2102は、ベースバンド・プロセッサ（たとえば、共有DFE 1502および／またはトランシーバ・スライスDFE 1510、1522などに関連する一つまたは複数のデジタル信号プロセッサ、一つまたは複数のプロセッサ）とは別個の、装置2100によって実装される一つまたは複数のプロセッサと同一視されてもよい。さらに他の諸側面では、装置2100の機能性は、装置1400を参照して本明細書で論じられる機能性と組み合わされてもよく、装置1400は、先に論じたような装置1000を参照して本明細書で論じられる機能性と組み合わされた機能性を有していてもよい。追加的または代替的に、諸側面は、装置2100を参照して本明細書で論じられるさまざまな機能が、装置1400および／または装置1000に関連する一つまたは複数の構成要素によって実行されることを含む。
いずれにせよ、諸側面は、処理回路2102が、算術演算、論理演算、および／または入出力（I/O）動作を実行する、および／または装置2100の一つまたは複数の構成要素の動作を制御するための命令を実行するように構成されることを含む。たとえば、処理回路2102は、一つまたは複数のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含むことができる。さらに、諸側面は、処理回路2102が、メモリ2104および／またはトランシーバ・スライス2112.1～2112.Nと通信および／またはそれに関連する機能を制御することを含む。
これは、たとえば、装置2100の送信および／または受信機能を制御および／または調停すること、本明細書で論じられるさまざまなフィードバック・コンポーネントによって提供されるデータの測定を容易にすること、および本明細書で論じられるように、フィードバック・コンポーネントを介して得られる測定データを使用して、DC-DCコンバータによって提供される供給バイアスおよび／またはDPDパラメータを調整することを含んでいてもよい。さらに、処理回路2102は、一つまたは複数のトランシーバ・スライス2112のうちの一つまたは複数についての初期トランシーバ・パラメータ、調整されたトランシーバ・パラメータ、および／または初期のおよび／または調整されたDPDパラメータの計算を容易にすることができ、受信モードまたは送信モードで動作するための装置2100の状態を制御し、一つまたは複数のベースバンド処理機能（たとえば、媒体アクセス制御（MAC）、エンコード／デコード、変調／復調、データシンボルマッピング、誤り訂正など）を実行し、DPD管理のためのトランシーバ・スライスのグループを識別し、ならびに本明細書に記載される諸側面に関連する機能を実行するための任意の他の好適な機能を識別する。
ある側面では、メモリ2104は、データおよび／または命令を記憶し、命令が処理回路2102によって実行されるとき、処理回路2102は本明細書に記載されるさまざまな機能を実行する。メモリ2104は、たとえば、読み出し専用メモリ（ROM）、ランダム・アクセス・メモリ（RAM）、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ（EPROM）、プログラマブル読み出し専用メモリ（PROM）などを含む、任意の周知の揮発性メモリおよび／または不揮発性メモリとして実装できる。メモリ2104は、非取り外し可能、取り外し可能、またはその両方の組み合わせでありうる。
たとえば、メモリ2104は、たとえば論理、アルゴリズム、コードなどの一つまたは複数の実行可能な命令を記憶する非一時的コンピュータ読み取り可能媒体として実装されてもよい。以下でさらに論じられるように、メモリ2104に記憶された命令、論理、コードなどは、図21に示されるようなさまざまなモジュールによって表され、これが、本明細書に開示される諸側面が機能的に実現されることを可能にしうる。図21に示されるモジュールは、ハードウェアとソフトウェアのコンポーネントの間の機能的な関連付けに関する説明を容易にするために設けられている。よって、諸側面は、処理回路2102が、本明細書でさらに論じられる諸側面に関連するさまざまな機能を実行するために、一つまたは複数のハードウェア構成要素と関連して、これらのそれぞれのモジュールに記憶された命令を実行する。ここでもまた、図21に示されるモジュールは、本開示のこのセクションに記載される諸側面に関して説明を容易にするためのものである。
ある側面では、トランシーバ・パラメータ・チューニング制御モジュール2108に記憶された実行可能命令は、処理回路2102と関連して、装置2100が、トランシーバ・スライス2112.1～2112.N内に実装された専用のトランシーバ・チェーン毎のDC-DCコンバータのうちの一つまたは複数のもののDC-DCコンバータ設定を調整するのを容易にしうる。これは、たとえば、好適な通信媒体およびプロトコルを介してDC-DCコンバータのうちの一つまたは複数に送信される適切な制御信号を生成することを含んでいてもよい。これらの制御信号は、応答して、各DC-DCコンバータに、動作のある側面を変化させることができる。たとえば、制御信号は、DC-DCコンバータの設定を調整して、本明細書で論じられるように、特定のトランシーバ・チェーン2112についての出力供給電圧を修正することができる。別の例を提供すると、制御信号は、DC-DCコンバータのうちの一つまたは複数をオフ状態にするか、または以前にオフ状態にされたDC-DCコンバータを再起動してオン状態にすることができる。
ここでもまた、DC-DCコンバータの設定は、トランシーバ・チェーン2112のうちの一つまたは複数に関連付けられたトランシーバ・パラメータを調整するために、さまざまな仕方で調整されうる。よって、本明細書で使用される用語「トランシーバ・パラメータ」は、DC-DCコンバータの設定または状態の変化の結果として修正されうる任意のタイプのトランシーバ構成要素設定を指すことができる。たとえば、特定のトランシーバ・チェーン2112.1～2212.NについてのDC-DCコンバータ設定は、増幅器バイアス設定を変更してVSWRミスマッチまたは温度のようなさまざまな外部要因を補償し、所望の振幅テーパのためのコードブック設定に従い、より低性能のPAを補償し、変調エンベロープを追跡するよう増幅器バイアス設定を変調するために、調整されてもよい。これは、追加的または代替的に、たとえば混合器などの、増幅器以外のトランシーバ構成要素のバイアス設定を調整することを含んでいてもよい。
ある側面では、トランシーバ・パラメータは、本明細書で論じられるようなフィードバック・コンポーネントを介して提供される測定に基づいて、所望の結果を達成するように調整されうる。これは、たとえば、メモリ2104に記憶された、または他の仕方で処理回路2102にとってアクセス可能な、ルックアップテーブル（LUT）、アルゴリズムなどの使用を含んでいてもよい。たとえば、LUTまたはアルゴリズムは、特定の検出された条件に基づいて、各トランシーバ・スライス2112のためのバイアス設定の諸集合を定義してもよい。それにより、所望の、調整されたトランシーバ・パラメータが、フィードバック・コンポーネントを介して得られる測定データから、相関付けされる、または他の仕方で導出されうる。
ある側面では、DPDパラメータ・チューニング制御モジュール2110に記憶された実行可能命令は、処理回路2102と関連して、装置2100がDPDパラメータの計算およびベースバンド信号への適用に関連するさまざまな機能を実行するのを容易にしうる。たとえば、諸側面は、非線形性ミスマッチ、温度ミスマッチ、VSWRミスマッチなど、またはトランシーバ・スライス2112.1～2112.Nの間の他のミスマッチ特性に関連して本明細書で論じられるように、フィードバック・コンポーネントを介して提供される測定を使用して、DPDパラメータ・チューニング制御モジュールに記憶される実行可能命令を含む。さらに、DPDパラメータ・チューニング制御モジュール2110に記憶された実行可能命令は、処理回路2102が、共通DFE 1502または個々のトランシーバ・スライスDFE（たとえば、DFE 1510、1522）が、各トランシーバ・スライス2112においてDPDパラメータを計算および／または適用すべきかどうかを判断することを可能にしうる。いずれにせよ、DPDパラメータ・チューニング制御モジュールに記憶された実行可能命令は、本明細書に記載されるように、トランシーバ・チェーン毎のDPD補正を実現するために、処理回路2102が初期DPDパラメータ（たとえば、工場出荷前較正で提供されるもの、および／または、共通DFE 1502によって提供されるもの）を調整するのを容易にすることができる。
ある側面では、トランシーバ・パラメータと同様に、DPDパラメータは、本明細書で論じられるように、フィードバック・コンポーネントを介して提供される測定に基づいて所望の結果を達成するように調整されてもよい。これは、たとえば、メモリ2104に記憶された、または他の仕方で処理回路2102にとってアクセス可能な、ルックアップテーブル（LUT）、アルゴリズムなどの使用を含んでいてもよい。たとえば、LUTまたはアルゴリズムは、特定の検出された条件またはミスマッチに基づいて、各トランシーバ・スライス2112についてDPD係数を定義してもよい。それにより、所望の、調整されたDPDパラメータが、フィードバック・コンポーネントを介して得られる測定データから相関付けされる、または他の仕方で導出されうる。
本明細書で議論されるいくつかの例は、各トランシーバ・スライスに関連する送信経路に関して提供されるが、これは一例であって、限定するものではない。本明細書に記載される諸側面は、同じトランシーバ・チェーン上の同じDC-DCコンバータまたは異なるDC-DCコンバータ（たとえば、トランシーバ・スライス当たり2つのDC-DCコンバータ）を利用することができる、各個々のトランシーバ・スライス内の送信または受信経路内の任意の好適な構成要素に等しく適用可能でありうる。単一のDC-DCコンバータが使用される諸側面において、DC-DCコンバータの設定は、送信モードと受信モードとの間で切り換えるときにさらに適応されてもよい。たとえば、PA 1517に関して本明細書で論じられる増幅器バイアスは、増幅器1516をコードブック設定にマッチするようバイアスするため、または送信経路回路に関して本明細書で論じられるような他の任意の好適な理由のために、図15に示されるような受信経路回路内の増幅器1516にも適用されてもよい。別の例として、本明細書に記載される諸側面は、アンテナと受信増幅器1516との間のVSWRを追跡し、VSWRミスマッチを補償するよう増幅器1516のバイアスを調整するために使用されてもよい。
セクションIV－デジタル・ビームフォーミング・システムにおけるダイナミックレンジを最大化するための適応空間フィルタリングおよびADCの最適な組み合わせ
本セクションに記載される諸側面は、一般に、無線受信機に関し、より詳細には、適応空間フィルタリングを実装する無線受信機アーキテクチャーに関する。
複数のアンテナ素子からの信号がRFまたはアナログ領域において利得および位相シフトと組み合わされる従来のフェーズドアレイと比較して、デジタル・ビームフォーミングは、アンテナ素子毎の完全なトランシーバ・チェーンの複製を必要とし、信号はデジタル領域においてのみ組み合わされる。ハードウェアのかかる複製は、より高い電力散逸をもたらし、RFステージにアレイ利得がないので、レベル・プランを維持するために追加的な利得ステージを必要とする。
繰り返すが、従来のデジタル・ビームフォーミング解決策は、より高い電力散逸をもたらす。さらに、この問題に加えて、各トランシーバ・チェーンは無指向性であるため、従来の受信機は空間ブロッカーに対する免疫を与えない。結果として、より高い有効ダイナミックレンジをサポートするためにそれぞれの完全なトランシーバ・チェーンが必要とされ、最大の影響はデータ変換器に関するものである。各チェーンで必要とされる、より高いダイナミックレンジは、追加的な回路と組み合わされると、電力散逸の顕著な増加をもたらす。
たとえばミリ波通信周波数を実装する通信プロトコルのようないくつかの通信プロトコルでは、デジタル・ビームフォーミング（DBF）は、システムがミリ波帯域によって提供されるある種の恩恵を十全に利用することを許容する。特に、完全なDBF無線機は、複数のUEおよび／または基地局への接続をサポートするために、複数の同時ビームを形成し、独立して制御することができると期待されている。これは、自律型車両およびドローンのためのビークル間ネットワークをサポートするために必要な機能である。それはまた、基地局解決策のキーとなる構成要素でもある。さらに、マルチビーム機能は、特に移動体の高速なビーム取得および追跡を容易にする。複数の独立に制御される同時ビームは、上りリンクおよび下りリンクにおけるダイバーシチのために実装される場合にも有用でありうる。たとえば、二次ビームは、一次ビームを通じた接続を維持しながら、並行して、よりよいリンク方向を求めて走査することができる。
デジタル・ビームフォーミングは、そのシステム・レベルの恩恵にもかかわらず、主に著しい電力ペナルティおよび厳しいブロッカー・シナリオを満たすという課題のために、商用システムではまだ配備されていない。特に、ミリ波システムに関しては、従来のミリ波システムは、典型的には、フェーズドアレイを実装する。そのような従来のフェーズドアレイは、異なる方向に順次切り換えられることしかできない単一のTXまたはRXビームを生成し、その結果、取得およびハンドオフが遅くなり、同時にサポートできるユーザーの数が制限される。
本セクションおよび他のセクションでさらに参照されるように、本セクションおよび他のセクションで説明される諸側面が動作しうる用語「ミリ波周波数」は、たとえば、20GHz、24GHz、28GHzなどより上で、ある上限周波数までの周波数および周波数帯域を含みうる。たとえば、ミリ波周波数帯は、20GHz～300GHz、24GHz～300GHzなどの範囲の周波数を含んでいてもよい。これは、たとえば、24GHz、28GHz、37GHz、39GHz、40GHz、47GHz、60GHzなどのミリ波周波数帯と関連することが知られている、またはそれ以外にミリ波周波数帯と呼ばれるさまざまな帯域を含みうる。
ビームフォーミング・システムを実装するための他のアプローチは、ステアリングされるビーム方向の大きな組み合わせを用いて網羅的な信号探索を実行することを目的とする、いわゆる「力づく実装」を含む。しかしながら、この技法は、アンテナ素子当たり1つの混合器および1つのデータ変換器の必要性から帰結する電力オーバーヘッドの問題を抱えている。上記で説明したように、各受信チェーン、特に各データ変換器は、トランシーバのRFおよびアナログ・セクションにおける空間選択性の欠如、およびRXラインアップ／レベル・プラン（RX line-up/level plan）からの欠落アレイ利得に起因して、より高いダイナミックレンジをサポートする必要がある。これは、電力散逸ペナルティをさらに拡大する。
デジタル・ビームフォーミングのこれらの将来の発展および利点を念頭に置いて、本開示の本セクションで提示される諸側面は、これらの問題に対処する方法に向けられる。それは、各素子からの信号を最適に組み合わせて、各トランシーバ・チェーンにおける空間ブロッカーの抑制およびダイナミックレンジの緩和をもつDBFシステムを実装することによる。特に、本セクションで記載される諸側面は、さまざまな仕方でデジタル・ビームフォーミング・システムについて現在問題を提起しているダイナミックレンジ制約に対処する。第一に、ダイナミックレンジは、相関したADC量子化ノイズを抑制するために適応空間フィルタにおけるRX信号の多要素推定を実行することによって対処されうる。第二に、空間ブロッカーを検出するために、粗いセクタ化された走査が、異なる方向において同時に（並行して）実行されうる。第三に、検出された空間ブロッカーは、ADCのまわりの低遅延フィードバックを通じて、あるいは複数のRX素子の間のフィードフォワード結合を通じて、ブロッカー信号の減衰および／または特定の空間方向のヌル化を提供するように機能することができる。
本セクションを通してさらに詳細に論じられるように、記述されるような諸側面からのいくつかの利点は、高速のビーム取得および追跡、複数ビームの同時サポート、ならびに干渉のヌル化を含む。さらに、モバイル装置および基地局におけるミリ波通信を可能にするために、非常に低い電力消費（バッテリー寿命、熱など）を有することが最重要である。本セクションに記載される諸側面は、上記の他の利点とともに、これを達成することを許容する。
図22は、本開示のある側面による、適応空間フィルタにおける受信信号の多要素合同推定（multi-element joint estimation）を使用する例示的な受信器設計のブロック図を示す。図22に示されるような受信機設計2200は、より大きな全体的な受信機設計の一部をなしてもよく、追加的または代替的に、より大きな全体的なトランシーバ設計の一部をなしてもよい。たとえば、受信器設計2200は、他のセクション1～3を参照して本明細書で論じられるようなトランシーバ設計の一部であってもよい。ある側面では、受信機設計2200は、任意の好適な数Nの受信チェーン2201.1～2201.Nを含んでいてもよく、各受信チェーン2201は、別個のトランシーバ・チェーン内に実装される。さらに、諸側面は、受信チェーン2202.1～2202.Nのそれぞれが、セクション1～3の一つまたは複数において上述したようなトランシーバ・スライス・アーキテクチャーを利用するトランシーバ設計において、別個のトランシーバ・スライスの一部として実装されることを含む。
例示的な例として、受信機チェーン2201.1～2201.Nのそれぞれは、図15を参照して上述のセクション3で示され、論じられたようなトランシーバ・スライス1504.1～1504.Nのそれぞれに関連付けられた受信チェーンとして実装されてもよい。換言すれば、受信チェーン2201.1は、トランシーバ・スライス1504.1と関連付けられた受信チェーンとして実装されてもよく、受信チェーン2201.2は、トランシーバ・スライス1504.2と関連付けられた受信チェーンとして実装されてもよい、などとなる。さらなる例を提供すると、受信チェーン2201.1～2201.Nのそれぞれは、図10を参照して上述のセクション1において示され、論じられたようなトランシーバ・チェーン1012.1～1012.Nのそれぞれに関連付けられた受信チェーンとして実装されてもよい。別の例として、受信機チェーン2201.1～2201.Nのそれぞれは、図14を参照して上述のセクション2において示され、論じられたトランシーバ・スライス1412.1～1412.Nのそれぞれに関連付けられた受信機チェーンとして実装されてもよい。もちろん、他のセクション1～3に記載されている諸側面は、さまざまな側面において、本セクションで議論されているような機能性と組み合わされてもよいし、組み合わされなくてもよい。
図22に示されるような受信器設計2200は、説明を容易にするために、いくつかの接続および構成要素を省略している。よって、本明細書に記載される受信器設計2200の諸側面は、図22および本開示の他の箇所に示されるようなものに対し、追加的な構成要素、より少ない構成要素、または代替的な構成要素を含んでいてもよい。
図22に示されるように、各受信チェーン2201.1～2201.Nは、それぞれのアンテナに結合され、該アンテナはさらに、それぞれの低雑音増幅器（LNA）に結合される。各受信チェーン2201内のLNAの出力は、さらに、それぞれの同相（I）および直交（Q）位相分枝に結合される。各I分枝およびQ分枝は、受信信号をベースバンド（または別の好適な、より低い周波数）にダウンコンバートするために、局部発振器（図示せず）に結合されうる混合器を含む。I分枝およびQ分枝のそれぞれ内のADCは、ダウンコンバートされた受信信号をデジタル信号（たとえば、デジタル・データ・ストリーム）に変換するように構成され、該デジタル信号が、その後、デジタル・フロントエンド（DFE）2202を介して処理される。さまざまな側面において、各受信チェーン2201.1～2201.N内のADCのそれぞれは、DFE 2202にデジタル出力を提供するために、任意の好適な仕方で実装されてもよい。たとえば、ADCは、十分に広いチャネル帯域幅をサポートするように、逐次近似（successive approximation、SAR）、シグマ‐デルタ、パイプライン、フラッシュADCなどを実施されてもよい。
さまざまな側面において、適応合同推定回路ブロック2204は、DFE 2202によって実装される処理回路および／またはソフトウェアの任意の好適な組み合わせによって実装されてもよく、これは、本セクション全体を通して説明される関連機能を実行するための好適なアルゴリズムの実行を含んでいてもよい。DFE 2202は、デジタル・フロントエンドに関連することが知られている機能を実行するように構成された任意の好適な数および／またはタイプの構成要素を含んでいてもよい。たとえば、DFE 2202は、処理回路、処理回路の一部、専用デジタル・フロントエンド機能を有するオンボードチップ（たとえば、デジタル信号プロセッサ）の一つまたは複数の部分などとして実装されてもよい。たとえば、DFE 2202は、各受信チェーン2201.1～2201.Nからデジタル・ベースバンド・データ（たとえば、図示されるようなデジタルRX信号）を受信することができ、これが処理されて、無線データ送信に含まれるデータを回復してもよい。DFE 2202は、たとえば、無線データ伝送機能のような、簡潔ため本明細書に示されていない、または説明されていない他の機能を実行してもよい。あるいはまた、DFE 2202は、前のセクション1～3のいずれかで論じられたDFEの1つとして実装されてもよい。例示的な例を提供すると、適応合同推定ブロック2202は、図15を参照してセクション3において示され、記載されたようなDFE 1502と類似のまたは同一のDFE 2202の一部であってもよい。
さらに、DFE 2202は、受信器設計2200の一つまたは複数の他の構成要素と統合されて共通IC（たとえば、RFIC）の一部を形成してもよく、またはこれらの構成要素は、別々の諸チップ上に位置していてもよい。例示的な例として、DFE 2202および受信チェーン2201.1～2201.Nのうち一つまたは複数の受信チェーンは、共通のRFIC上に統合されてもよく、これは、これらの構成要素が別々のチップ上に位置する場合に存在しうる信号帯域幅およびレイテンシーに対処するために特に有用でありうる。これは、本セクションの他所および他のセクションで論じられているDFEおよび他の構成要素についても成り立ちうる。たとえば、セクタ化された走査回路ブロック2304およびブロッカー抽出回路ブロック2306は、図23Aを参照して論じられるような受信チェーン2301.1～2301.Nと同じICの一部であるDFEの一部として統合されてもよい。別の例として、DFE回路ブロック2404は、図24を参照して論じられるような受信チェーン2401.1～2401.Nと同じICの一部であるDFEの一部として統合されてもよい。
デジタル・ビームフォーミング解決策について、図22に示されるようなアンテナのそれぞれは、無指向性であってもよく、よって、ある方向で受信された信号を、別の方向で受信された信号と区別しない。換言すれば、それぞれの個々のアンテナ素子は、無指向性であってもよく、ビームフォーミングは、DFE 2202におけるデジタル処理の結果として得られる利得および位相シフトの総合機能（aggregate function）として達成される。各アンテナ素子の無指向性の結果として、各受信チェーン2201.1～2021.Nのアンテナ素子は、ある方向（たとえば、メインビーム方向）から所望の関心対象信号を受信し、異なる方向においてブロッカー信号を受信することがある。これらのブロッカー信号は、関心対象の信号とは独立な信号干渉のさまざまな源に関連していてもよく、関心対象の信号に非常に近い周波数を有してもよい（たとえば、同チャネル（co-channel））が、受信器設計2200に対してほとんど静的であることが多い。この事実は、適応空間フィルタリングを容易にするために、以下でさらに論じられるように利用されうる。
対照的に、伝統的なデジタル・ビームフォーミング・システムは、空間フィルタリングを実装せず、図22に示されるような例示的なブロッカー信号を含みうる同チャネルの非同期的な空間ブロッカーは、ほとんどフィルタリングされないままである。さらに、完全デジタル・ビームフォーミング・システムでは、複数のアンテナ素子からの信号を組み合わせることに関連するアレイ利得はデジタル領域で発生し、アナログ領域では、適用される利得の恩恵をもたず、その結果、受信チェーンにおける、より低い利得をもたらす。これら2つの問題は、それぞれがより高いダイナミックレンジを有する、より多くのADCを必要とする結果となる。
しかしながら、本セクションで説明される諸側面は、RX誤差ベクトル絶対値（EVM）予算が、典型的には位相ノイズおよびADC量子化ノイズによって支配されることを認識する。各受信チェーン2201.1～2201.Nは、デジタル・ビームフォーミングをサポートするために無指向式に信号を受信するので、各受信チェーン2201は、未知の、信号依存の遅延をもつ相関した諸信号を受信する。そして、ADC量子化ノイズは、しばしば、加法的な一様ノイズとしてモデル化されるが、ここに記載される諸側面は、これがADC量子化器の非線形特性から生じるという事実を利用する。よって、ADC量子化ノイズは信号依存性であり、ADCは相関した諸信号を見るので、それらの量子化ノイズも相関している。
たとえば、各受信チェーン2201.1～2202.Nは、所望の関心対象の信号（S）およびブロッカー信号（B）を受信することが示されており、これらは、異なる到達角度で各アンテナ素子において受信されてもよい。これらの信号は、それぞれ、各受信チェーン2201内のI分枝およびQ分枝のそれぞれにおいて加算されるが、明確のため、図22は、信号グラフ2206において2つの別々の信号を示している。信号グラフ2206は、一例として、I分枝またはQ分枝のいずれに対応してもよく、各受信チェーン2201.1～2201.Nについて、所望の信号およびブロッカー信号が、単一の受信チェーン2201内の互いに対して、また、他の受信チェーン2201に対して、互いに異なる遅延を有することがあることを示しており、遅延は、各アンテナ素子における所望の信号およびブロッカー信号の異なる入射角および各アンテナ素子の互いに対する物理的位置に依存する。
換言すれば、受信チェーン2201.1～2201.Nのそれぞれは、所望の信号Aおよびブロッカー信号Bを、それぞれの特定の信号の到達角度に依存する異なる遅延で受信する。この例を続けると、各信号グラフ2206には、所望される信号が、受信チェーン2201.1から2201.Nに進む間に、より大きな遅延を有するものとして示されており、受信チェーン2201.1が最初に信号Sを受信し、受信チェーン2201.1が最後に信号Sを受信する。この例におけるブロッカー信号Bについては、反対のことが成り立ち、受信チェーン2201.Nが最初にブロッカー信号Bを受信し、受信チェーン2201.1が最後にブロッカー信号Bを受信する。一般に、この時間関係は、各受信チェーン2201.1～2201.Nに関連する各アンテナ素子における2つの信号の到達角度に依存するが、受信チェーン間での所望の信号Sおよびブロッカー信号Bに関連する遅延は、一般には、事前に知られていない。
しかしながら、各受信チェーン2201.1～2201.Nの間の遅延は不明であるが、各アンテナ素子は無指向式に動作し、つまり、各受信チェーン2201.1～2201.Nは、それぞれの間の（未知の）時間シフトされた遅延を除いて、本質的に同じ信号を受信する。よって、ある側面では、適応合同推定回路ブロック2204は、受信チェーン2201.1～2201.Nに関連する各ADCからデジタルRXデータ信号を並列に受信する。このようにして受信されたRXデータ信号は、各受信チェーン2201において受信された所望の信号Sおよびブロッカー信号Bの両方の組み合わせを含む。この側面によれば、適応合同推定回路ブロック2204は、ブロッカー信号を除去しながら、信号Sおよびブロッカー信号Bの両方を一緒に検出するように構成される。
説明の容易のために、所望の信号Sとブロッカー信号Bとの間の遅延が、受信チェーン2201.1および2201.2のそれぞれについて知られており、また、所望の信号Sおよびブロッカー信号Sについての受信チェーン2201.1～2201.N間での遅延も知られている仮想的な例が提供される。そのような場合、所望の信号Sおよびブロッカー信号Bのそれぞれについて、受信チェーン2201.1内のADCから受信されたデジタルRX信号（すなわち、デジタル・サンプル）の処理の一部として、時間シフトが導入されてもよく、それらの結果は、独立して、受信チェーン2201.1のADCによって提供される実際の受信RX信号に相関される。これらの二組の相関は、それぞれ、一方の場合においては所望の信号を増幅し、他方の場合においてはブロッカー信号を増幅する。よって、この相関は、各受信チェーンについて繰り返されて、所望の信号Sのみを増幅し、ブロッカー信号Bは増幅しない相関結果を選択することができる。
しかしながら、上述のように、所望の信号Sとブロッカー信号Bとの間の遅延、および各受信チェーン2201.1～2201.N間での遅延は不明である。この場合、各受信チェーン2201.1～2201.Nについて、信号遅延も推定される必要がある。本セクションに記載される諸側面は、適応合同推定回路ブロック2204を介して実行される合同推定技法を介して、これを容易にする。ある側面では、適応合同推定回路ブロック2204は、図22に示すように各ADCから並列に受信されたデジタルRX信号を用いて、各受信チェーン2201.1～2201.Nについて、所望の信号Sおよびブロッカー信号Bに関連する遅延を推定してもよい。この遅延推定の結果は、次いで、各受信チェーン2201.1～2201.Nについて、所望の信号Sおよびブロッカー信号Bに位相シフトまたは時間遅延を実行した結果を、各受信チェーン2201.1～2201.NのADCから受信された受信デジタルRX信号に相関させるために、使用される。
すなわち、遅延および相関がそれぞれ互いに影響を及ぼすので、本明細書に記載される諸側面は、遅延および相関ステップを一緒に実行する。ある側面では、これは、たとえば、それぞれの受信チェーン2201.1～2201.NのADCから受信された受信デジタルRX信号に最もよく相関する推定された信号およびブロッカー遅延を決定するための最尤推定（maximum likelihood estimation、MLE）の使用を含みうる。たとえば、相関は、受信チェーン2201.1～2202.Nのそれぞれについて、適応合同推定回路ブロック2204を介して次のように実施されてもよい。その特定の受信チェーン2201についてADCを介して受信された所望の信号Sを、初期の推定された遅延を用いて時間シフトして、次いでそれが、同じ受信チェーン2201における同じ所望される信号Sのシフトされていないバージョンを乗算され、ある時間期間にわたって積分される。よって、どの推定された遅延が、上述の仕方で乗算され、各時間期間にわたって積分された場合に、最大の結果を提供するかに基づいて、時間シフトを実行するために使用される各推定された遅延の精度が決定されうる。
ある側面では、上述の技法は、他の受信チェーン2201.1～2201.Nのそれぞれに対する相関と並列に、適応合同推定回路ブロック2204で実行されてもよい。換言すれば、各受信チェーン2201.1～2201.Nについての所望される信号Sおよびブロッカー信号Bについての推定される遅延は、各受信チェーンについて、および他のすべての受信チェーン2201.1～2201.Nについて、並列に相関されてもよい。すなわち、受信チェーン2201.1～2201.Nのそれぞれについて逐次的かつ個別に遅延推定および信号相関を逐次的に実行する代わりに、各所望の信号Sおよびブロッカー信号Bの時間シフトされたバージョンは、それぞれの他の受信チェーン2201.1～220.Nの（シフトされていない）ADC出力に対して、並列に（たとえば、同時並行して）相関されてもよい。それは、受信チェーン2201.1～2201.Nのそれぞれについて所望の信号Sおよびブロッカー信号Bについての推定される時間遅延の集合を含む解が得られるまで行われる。推定される遅延のこの解集合は、受信チェーン相関の結果を解析して、たとえば、最大尤度の意味で、適応合同推定回路ブロック2204を介して受信されたデジタルRX信号の分布に対する最小の誤差を与える推定された遅延の集合を識別することによって、得られてもよい。
適応合同推定回路ブロック2204を介した相関の使用は、各受信チェーンにおける信号遅延を推定するために利用されうる技法の一例にすぎず、本明細書では、限定ではなく一例として提供されている。諸側面は、適応型結合推定回路ブロック2204が、任意の好適な仕方で、受信チェーン2201.1～2201.Nのそれぞれからの所望の信号Sおよびブロッカー信号Bの遅延を適応的に、かつ合同的に推定することを含む。
ひとたびこのようにして推定された遅延の集合が得られると、諸側面は、適応合同推定回路ブロック2204が、各受信チェーン2201.1～2201.N内の所望の信号Sおよびブロッカー信号Bに関連付けられた遅延を相殺することを含む。これが行われた後、受信チェーン2201.1～2201.NのそれぞれのADCからデジタルRX信号として受信される信号は、遅延が考慮に入れられ、それ以外の点ではそれらの信号は、上述のように各アンテナ素子を介して無指向式に受信されるので、実質的に互いに同じになる。これは、有利には、受信器設計2200の信号対雑音比の改善を許容する。
さらに、異なるアンテナ素子から受信される信号が、利得および位相シフトを適用することによって、デジタル領域で組み合わされる場合、RX信号対雑音比（SNR）は、因子√Nelemだけ改善される。ここで、Nelemは素子の数である。以下にさらに説明するように、本明細書に記載される諸側面は、図22に示されるように、受信チェーン2200.1～2201.Nの間の相関特性を利用するために、適応空間フィルタにおける受信信号の多要素合同推定を実装する。そのようにすると、たとえば量子化ノイズやサンプリング・ジッタのような、相関したノイズが抑制される。よって、本セクションに記載される諸側面は、デジタル・ビームフォーミング解決策を実装しながら、有効ADC分解能を改善し、各受信チェーン2201.1～2201.Nにおいて、より低分解能の変換器の使用を可能にする。そのようにすると、全電力散逸が有利に低下し、完全DBFシステムの実際的な実装が許容される。この点を明確にするために、本セクションに記載されるような適応合同推定技法に従って、異なるアレイ・サイズについてシステム・シミュレーションが実行された。合同推定からのSNR利得は下記の表1にまとめられる。
Figure 2022545160000009
換言すれば、本セクションに記載される諸側面は、所望の信号S、ブロッカー信号B、およびこれらの信号の両方に関連する時間遅延の両方の並列な（たとえば、同時並行のまたは合同の）推定を利用し、それらの結果を他の受信チェーン2201.1～2201.Nのそれぞれと相関させる。そのようにすることは、受信器設計2200における受信信号が部分的に互いに相関しているという事実を利用し、それにより、ADCの量子化要件を緩和することを許容し、受信器の全体的な電力消費が低減されうる。
受信器設計2200は、チャネル推定からの情報を使用して、メインビームを関心対象の信号のほうに向けるように構成されてもよい。たとえば、通信プロトコルの一部である短いプリアンブルは、メインビーム方向が計算されることを可能にするチャネル推定情報を含んでいてもよい。ひとたび関心対象の信号の方向がわかると、DFE 2202は、デジタルRX信号に利得および位相をデジタル的に適用して、この方向においてメインビームのビームフォーミングを達成することができる。しかしながら、上述したように信号は受信チェーンによって無指向性で受信されるので、DBFにおけるアナログ‐デジタル変換器（ADC）は、メインビームとは異なる方向から入射するブロッカー信号から飽和されることがある。よって、図23A～Cおよび図24において以下にさらに論じられるように。本セクションに記載される受信器設計の諸側面は、空間ブロッカー検出を可能にしてもよく、ひとたび検出されると、フィードバック補正またはフィードフォワード補正が、空間フィルタリングを提供するために適用されることができる。
図23Aは、本開示のある側面による、粗セクタ走査を用いて空間ブロッカー検出を実装する例示的な受信器設計のブロック図を示す。図23に示される受信機設計2300は、任意の好適な数の受信チェーン2301.1～2301.Nを含んでいてもよい。受信チェーン2301.1～2301.Nは、図22を参照して図示し、上述したような受信チェーン2202.1～2201.Nと同一または実質的に類似していてもよい。よって、受信チェーン2201と2301との間の差のみが、本明細書でさらに論じられる。
受信チェーン2301.1～2301.Nのそれぞれによって実装されるADCは、ダウンサンプリングされた受信信号の最上位ビットを最初にデジタル化するように構成されてもよい。図23A～23Cを参照して記載される諸側面は、粗い分解能を使用して、（受信されたパケット・プリアンブルからわかっている）メインビーム方向以外の方向に沿った高速エンベロープ信号を並列に検出し、ADCのこの機能を利用して、MSBのみを使用するか、あるいはMSBに続く追加的なビットを使用してブロッカー信号を推定し、ブロッカー信号の部分的相殺を実行する。
そうするために、受信器設計2300は、セクタ化された走査回路ブロック2304およびブロッカー抽出回路ブロック2306を含んでいてもよい。セクタ化された走査回路ブロック2304およびブロッカー抽出回路ブロック2306は、適応合同推定回路ブロック2204を参照して論じられたのと同様の仕方で、DFE 2202の一部として実装されてもよい。これは、図23B～Cを参照して、さらに詳細に説明される。これらの図は、図23Aに示されるADCのうちの1つのさらなる詳細を示している。よって、セクタ化された走査回路ブロック2304は、図23Aに示されるようなデジタル並列回転スキームを用いて実装されうる粗い走査動作を容易にしうる。ブロッカー抽出回路ブロック2306は、一つまたは複数のADCから出力されるMSBのみ、またはADCのうちの一つまたは複数から出力される何らかの好適な数のMSBのみを使用して、各ADCからの粗い走査の結果を並列に解析するように構成されてもよい。よって、ブロッカー信号は、部分的にデジタル化されたデータ（たとえば、ADCによって出力されたビットの一部のみを処理した結果として部分的にデジタル化されたデータ）から推定することができ、これはブロッカー信号の粗い推定を表す。ブロッカー抽出回路ブロック2306は、次いで、図23Aに示されるように、ADCフィードバック経路2308を介して各ADCにデジタル・フィードバックを提供するために、ブロッカー信号の推定値を使用してもよい。
そうするために、受信設計2300は、各受信チェーン2301内に実装されるADCのアーキテクチャーを利用してもよい。ここで図23Bを参照すると、入力ノード2310で受信された信号を量子化するように構成された量子化器2320（たとえば、比較器回路）を含む、SARベースの設計を実装する例示的なADC設計が示される。この信号は、たとえば、受信チェーン2301.1～2301.Nのうちの一つまたは複数の受信チェーンのI分枝およびQ分枝内の結合された混合器出力を介して受信されてもよい。換言すれば、図23Bおよび23Cに示されている例示的なADC設計は、各ADCにおいて実装されてもよい。ただし、この特定のADCトポロジーは例であり、限定ではない。ADCは、さまざまな側面において、そのような構成においてMSBが最初にデジタル化される限り、任意の好適な構成で構成されうる。
よって、図23B～Cに示されるようなADCは、受信チェーン2301.1～2301.Nのうちの一つまたは複数（たとえば、全部）の受信チェーンのI分枝およびQ分枝内のダウンサンプリングされたアナログ・データのデジタル化されたサンプリングされたバージョンを表すデジタル・データを出力する。図23B～Cに示されるようなSARトポロジーの例によれば、受信信号は、任意の好適なサンプリング周波数fsで量子化器2320によってサンプリングされる。さらに、ADC量子化器2320は、サンプリング周波数に従って受信信号の各サンプリング期間に対応するデジタル化されたビットストリームを出力するように構成される。よって、図23B～Cに示されるように、ADC量子化器2320は、各サンプリング期間内に受信信号のNビット出力を提供してもよい。よって、量子化器2320は、図23B～CにおいてN・fsとして表される、より高い周波数で、Nビット・サイクルでデータ・ビットを出力してもよい。
図23B～Cに示されるようなSAR構成では、信号の粗い推定は、量子化器2320を介して実行される。この推定値は次いで出力され、入力信号から減算するためのフィードバックとして使用され、それが再び量子化される、などとなる。よって、各ビットがNビット・サイクルで量子化器2320によって出力されると、最も最近に出力されたビットは、ノード2310で量子化器2330に電圧を供給する論理回路2330を介してフィードバックとして使用されてもよい。論理回路2330は、SAR ADC技法に従って、所望の調整可能な電圧をノード2310に選択的に結合する構成要素の任意の好適な構成を含んでいてもよく、該技法は、そうするための既知の技術を含んでいてもよい。
たとえば、論理回路2330は、デジタル‐アナログ（DAC）変換器（図示せず）を含んでいてもよく、該DAC変換器は、この例では、SARベースのADCのために使用される既知の技術に従って、キャパシタの結合を選択的に切り換えることによって、ノード2310に印加される電圧を変化させるように構成される。これは、論理回路2330の単に一例であり、諸側面は、可変電圧をノード2310に提供するための任意の好適な技法および／またはDACの使用を含む。いずれにせよ、論理回路2330は、このように、量子化器2320から出力されるビットをフィードバックとして利用してもよい。このフィードバックは、論理回路2330によって、ノード2310における受信信号の現在のサンプリングとともに利用され、量子化器2320が、Nビット・サイクルの次のビットとして、受信信号の次の相続く近似を生成することを可能にする。これは、ノード2310における現在の受信信号全体が完全にサンプリングされ、デジタル化されるまで行われる。ここでもまた、このようにして量子化器2320によって出力される第1のビットは、Nビット・サイクルのMSBであってもよい。
図23Aに戻って参照する例解用の例を提供すると、この例における所望の信号は、約30度の入射角を有するが、ブロッカー信号は、約－45度の入射角を有する。各受信チェーン2301.1～2301.N内の各ADCの出力は、セクタ化された走査回路ブロック2304と並列に提供され、受信機設計2300の動作の無指向性を考慮して、所望の信号とブロッカー信号との合計を表すデジタル化されたデータを含む。
この例を続けると、諸側面は、セクタ化された走査回路ブロック2304が、空間のいくつかの領域にわたって並列に「粗い」セクタ化された走査を実行することを含むが、代替的な側面として、シーケンシャル走査が使用されてもよい。これは、たとえば、図23Aに示されるようなデジタル回転を使用してセクタ化された走査回路ブロック2304を介して実装されうる、四分円、八分円等のような、空間の、より大きな領域にわたる粗い並列走査を実行することを含んでいてもよい。図23Aに示される例では、受信機設計は、8つの異なる八分円の粗い並列なセクタ化された走査を実行し、それぞれは、－135°、－90°、－45°、+0°、＋45°、＋90°、＋135°および＋180°のビーム角度に関連付けられる。しかしながら、諸側面は、任意の好適な数の領域が互いに並列にこのようにして走査されることを含み、走査は、所望の信号の既知の入射角を考慮して、空間全体が走査される必要がない場合に、セクタ化された走査のための隣接領域を計算してもよい。よって、あらゆる可能な入射角に沿ってエネルギーを解析するではなく、MSB（単数または複数）は、いくつかのより大きな領域のより粗い走査を実行するために使用される。
この例を続けると、セクタ化された走査回路ブロック2304は、粗い走査動作の結果として、各ADCからの部分的にデジタル化された出力をブロッカー抽出回路ブロック2306に提供することができる。この部分的にデジタル化された出力は、各ADCから初期に出力されるMSB（または複数のMSB）を使用して、各ADCから並列に受信されるエネルギーの表現を含んでいてもよい。このようにして、並列なADCのうちの一つまたは複数からのMSB（単数または複数）の出力を使用して、ブロッカー抽出回路ブロック2306は、既知のメインビーム位置以外の領域に対応する粗く走査される領域のうちの1つにおいて、追加的な信号エネルギーが存在する（たとえば、閾値を超える）かどうかを迅速に確認することができる。もしそうであれば、セクタ化された走査回路ブロック2304は、この情報を使用して、追加的な信号エネルギーを有するその特定の走査領域におけるブロッカー信号の存在を決定してもよい。さらに、ブロッカー抽出回路ブロック2306は、一つまたは複数のADCによって出力されるMSB（単数または複数）を使用して、粗く走査される領域のうちの一つまたは複数の領域におけるブロッカー信号の推定を計算してもよい。有利には、この粗い走査は、デジタルADC出力全体の代わりにADCのMSB（単数または複数）を利用するので、粗い走査プロセスは、低いレイテンシーで結果を提供することができ、このことは、メインビームを介した通信に関連する信号処理動作と並行して粗い走査が実行されることを可能にする。
ここでもまた、ブロッカーがこのように検出される場合、諸側面は、ブロッカー信号を推定し、この推定されたブロッカー信号を使用して実際に受信されたブロッカー信号を減衰させるブロッカー抽出回路ブロック2306を含む。ある側面によれば、これは、図23Cに示されるように、ADCのフィードバック経路内のスイッチキャップDACを通じて相殺信号を加えることによって実行されうる。図23Cは、図23Bに示されるものに類似する例示的なADC設計の詳細を示す。図23Cに示される例示的なADC設計は、図23Bに示される例示的なADC設計と同様の仕方で動作し、よって、これらの例示的なADC設計間の相違のみがさらに議論される。
図23Bに示される例示的なADC設計とは対照的に、図23Cに示される例示的なADC設計は、図23Aに示されるように、各受信チェーン2301.1～2301.N内の各ADC内に存在しうる、ADC量子化器フィードバック経路に導入される加算器回路ブロック2340を含む。よって、空間ブロッカー推定値は、上述のように、ADCのうちの一つまたは複数によって出力されるMSBの粗い走査および解析に基づくブロッカー信号のデジタル化推定値を表すことができ、ADCフィードバック経路2308を介して各ADCに提供されうる。デジタル化された空間ブロッカー推定値は、加算器回路ブロック2340を介してADCの出力に加えられると、ADCを駆動するために使用される論理回路2330に提供される量子化器2320の出力を相殺するようにフォーマットされてもよい。このようにして、ブロッカー信号エネルギーはADCによって量子化されず、飽和を妨げる。
諸側面はさらに、さらなる最適化のために、スイッチキャップDACフィードバックをN経路RF/IFに提供することを含む。たとえば、このセクションで示され、論じられる例示的な受信機アーキテクチャーは、受信チェーン当たり単一のADCを提供する。しかしながら、実施形態は、これらの例に限定されず、受信チェーンのうちの一つまたは複数の中で並列に結合された任意の好適な数N個のADCの使用を含む。たとえば、受信チェーン2201.1は、IおよびQ分枝のそれぞれ内の並列な任意の好適な数のADCを含んでいてもよい。図23B、23Cを参照して、このセクションにおいて議論されるデジタル化された空間ブロッカーの推定値の使用は、たとえば、適用可能な場合、任意の好適な数のそのような並列なADCに実装され、拡張されうる。このようにして、各ADCは、必要なRX信号EVMについて、より低い分解能で動作することができるので、電力消費を低減することができる。有利には、粗い走査の性質を考慮すると、諸側面は、アクティブブロッカーが検出された場合にのみ（たとえば、セクタ化された走査回路ブロック2304を介して）、ブロッカー相殺を選択的に（たとえば、DFEを介して）適用することを含み、よって、通常動作中の電力を節約する。
ブロッカー信号の正確な入射角は、上述の粗い走査を用いて決定されないことがあり、推定されるブロッカー信号は、ADC出力MSB（単数または複数）のみを用いる実際のブロッカー信号と完全には一致しないことがあるが、それでも、推定ブロッカー信号は、ADCの飽和を軽減するためにブロッカー信号を十分に減衰させうる。さらに、ブロッカー信号推定のためのMSB（単数または複数）の使用は、各ADCによって処理される現在のサンプリング窓内でブロッカーが十分に減衰されることを確実にするのに十分に低いレイテンシーを提供する。MSBのみを使用することは、この点に関して最小のレイテンシーを提供するが、諸側面は、この実装に限定されない。実際、MSBに続く追加的なビットは、ブロッカー信号推定の一部として利用されうる。これはレイテンシーを増加させるが、ブロッカー信号を推定する精度も増加させる。よって、諸側面は、より低いレイテンシーとより高い精度との間のトレードオフを認識し、粗いビーム走査のためにMSBのみを使用すること、あるいはまた、用途に応じてMSBに続く任意の好適な数のビットを使用することを含む。
粗い走査の使用は、ブロッカー信号の検出が、完全に無線ヘッド自体（たとえば、DFE 2202が実装される構成要素）に含まれうるという点で、さらなる利点を提供する。よって、本明細書に記載される粗いビーム走査は、ベースバンド信号処理を介して導入されるレイテンシーを受けることなく実行されうる。これは、非同期的なブロッカー信号についての補正を可能にするために特に重要である。言い換えると、ブロッカー信号を正確にデジタル化する必要はなく、それを扱うのに必要なダイナミックレンジを低減するのに十分なブロッカー信号を推定するだけでよいので、ブロッカー検出のためには粗い空間走査が十分であるはずである。このようにして、粗いブロッカー信号走査は、ブロッカー信号推定の迅速な（たとえば、低レイテンシーの）結果を有利に提供し、低いハードウェア複雑性を必要とする。たとえば、各可能な到達角度を走査する従来のブルートフォース技法とは対照的に、本セクションで説明した実施形態は、ブロッカー信号を検出するために粗い走査を実施する。このようにすることは、有利なことに、従来のブロッカー信号検出技法ほど計算集約的でない仕方でブロッカー信号を検出し、その結果、より大きな電力節約がもたらされる。
要約すると、図22を参照してこのセクションで議論されているように、空間フィルタリングは、相関するADC量子化ノイズを抑制するために、所望の信号および任意の付随するブロッカー信号の相関する適応合同推定を使用して実行されうる。さらに、図23A～Cを参照して本セクションで論じられるように。粗いセクタ化された走査は、空間ブロッカーを検出するために同時に（並列に）異なる方向において実行されてもよく、空間ブロッカーは、ADCから出力されるMSB（単数または複数）を使用して推定され、ブロッカー信号を少なくとも部分的に相殺するために使用されてもよい。以下にさらに説明するように、諸側面は、デジタル・フロントエンドを介して、または一つまたは複数の受信チェーン内のADCの前の混合器出力のダウンコンバートされた出力（たとえば、ベースバンド）において、空間フィルタリングを交互に実施することを含む。これは、図24を参照してさらに以下に説明される。
図24は、本開示のある側面による、一組の最近接RFチェーン間の結合を使用するフィードフォワード空間フィルタを実装する例示的な受信器設計のブロック図を示す。ある側面では、図24に示される受信機設計2400は、図23Aに示される受信機設計2300を参照して上述したのと同様または同一の仕方で、メインビーム方向から逸脱した諸方向におけるブロッカーを検出するために、粗いセクタ化された走査を実行するように機能してもよい。しかしながら、フィードバックを介したブロッカー減衰のために使用されるブロッカー信号の推定値を構築するために、ADCを介して出力されるMSBを使用する代わりに、受信器設計2400は、以下でさらに論じるように、フィードフォワード実装を使用して空間フィルタを実装してもよい。
フィードフォワード設計の使用は、全体的なシステム・レイテンシーをさらに減少させるなどの追加的な利点を提供しうる。たとえば、受信機設計2300は、受信機チェーン内の一つまたは複数のADCによるMSB出力のみを使用することができるが、それでも、その後のブロッカー信号の減衰を容易にするために、最小のレイテンシーを導入する。よって、諸側面は、ブロッカー信号の到達角度を検出するために、本明細書で説明するような粗いセクタ化された走査を用いることを含む。しかし、信号を相殺するためにブロッカー信号を再構成する代わりに、受信機設計2400を参照して説明された実装は、前述の粗い空間走査において識別される、識別されたブロッカー方向に沿って空間ノッチ・フィルタをチューニングする。
そうするために、受信機設計2400は、隣接する受信機チェーンの相互接続されたフィードフォワード結合を実装し、空間応答においてノッチ・フィルタを導入する。たとえば、図24に示されるように、受信機設計2400は、受信機設計2300に関連して説明されるように、受信機チェーン2301.1～2301.Nと同様の仕方で構成されうる任意の好適な数の受信機チェーン2401.1～2401.Nを含んでいてもよく、よって、これらの構成要素間の相違のみがさらに説明される。さらに、受信器設計2400は、DFE回路ブロック2404を含んでいてもよく、これは、任意の好適なタイプのDFEの一部として実装されてもよく、図23を参照して本明細書で論じられるように、セクタ化された走査回路ブロック2304を含んでいてもよい。図22および図23A～Cを参照して本明細書で議論する他のDFEと同様に、セクタ化された走査回路ブロック2304が実装されるDFEは、さまざまな側面において、本セクションまたは他のセクション1～3のうちの一つに記載される他のDFEのうちの1つの一部でありうる。
諸側面はまた、隣接する受信チェーンから相互接続されうる任意の好適な数のチューニング回路ブロック2420.1～2420.Nを実装する受信チェーン2401.1～2401.Nのそれぞれを含む。図24に示される例示的な受信機設計2400は、説明を容易にするために、2つの隣接する受信チェーンの相互接続を含むが、本明細書に記載される諸側面は、この点に関して限定されず、任意の好適な数の受信チェーンがフィードフォワード式に相互接続されてもよい。さらに、このように結合される各隣接受信チェーンについて、任意の好適な数のチューニング回路ブロック2420が実装されてもよい。相互接続された受信チェーン間の相関を利用するために、諸側面は、相互接続された隣接受信チェーンが、互いに物理的に近接するアンテナ素子に関連付けられることを含む。
たとえば、図24に示されるアンテナが一次元アンテナ・アレイの一部である場合、3つの相互接続されたチューニング回路ブロック2420.1、2420.2、および2420.Nが、それぞれ、アレイ内のたとえば上部、中部、および下部アンテナに関連する物理的に隣接したアンテナに結合された受信チェーン2401に関連付けられてもよい。別の例として、図24に示されるアンテナが二次元アンテナ・アレイの一部である場合、8つ以上の相互接続されたチューニング回路ブロック2420.1～2420.Nが、フィードフォワード式に結合されていてもよい。たとえば、8つの隣接するアンテナ素子が、2Dアンテナ・アレイでの周囲のアンテナ素子のそれぞれに結合される。諸側面は、隣接する接続されたアンテナ素子に基づいてフィードフォワード式に結合された任意の好適な数の受信チェーン2401の相互接続アーキテクチャーを実装する受信設計2400を含む。しかしながら、追加的なさらなるアンテナ素子がこのようにして相互接続されるにつれて、リターンが減少する点があるので、諸側面は、システムの複雑さおよびコストと、追加的な相互接続された受信チェーンを結合することの恩恵との間のトレードオフを認識することを含む。
チューニング回路ブロック2420.1～2420.Nは、それぞれの受信チェーン2401を介して受信されるダウンサンプリングされた信号への調整可能な利得重みおよび／または調整可能な位相シフトの適用を容易にするために、任意の好適な数およびタイプの回路構成要素として実装されてもよい。たとえば、チューニング回路ブロック2420.1～2420.Nは、図24に示されるようないくつかの増幅器を含むことができ、各チューニング回路ブロック2420は、各受信チェーン2401内の混合器から出力されるダウンサンプリングされた受信データに結合される、IおよびQ分枝のそれぞれについて独立にかつ電子的に調整可能なそれぞれの利得を有する増幅器を有する。例として受信チェーン2401.2を参照すると、これは、3つのチューニング回路ブロック2420.1、22420.2、および2420.Nを含んでいてもよい。図24に示されるようなチューニング回路ブロック2420.1～2420.Nの実装は、例であって、限定ではない。よって、チューニング回路ブロック2420.1～2420.Nは、ベースバンド信号の調節可能な位相シフトを容易にするために、追加的または代替的な構成要素を用いて実装されてもよいが、交差結合されたIおよびQ分枝を使用して図24に示される構成を使用すると、各チューニング回路ブロック2420.1～2420.N内の特定の増幅器の増幅器利得のみを調節することによって位相を調節することができる。
たとえば、2つの隣接するアンテナがフィードフォワード・アーキテクチャーにおいて結合される、図24に示されるような隣接する結合構成について、チューニング回路ブロック2420.1は、結合されたチューニング可能な増幅器および加算回路の構成を含み、調整可能な重み付けW-1をもつダウンサンプリングされた受信された信号を出力する。回路ブロック2420.1の重み付けされた出力は、受信機チェーン2401.1のIおよびQ分枝のそれぞれについてのADCの入力に関連する加算回路に結合される。さらに、チューニング回路ブロック2420.2は、結合されたチューニング可能な増幅器および加算回路の構成を含み、調整可能な重み付けW0を有するダウンサンプリングされた受信された信号を出力する。ここで、チューニング回路ブロック2420.2の重み付けされた出力は、受信機チェーン2401.2のIおよびQ分枝のそれぞれについてのADCの入力に関連する加算回路に結合される。さらに、チューニング回路ブロック2420.Nは、結合されたチューニング可能な増幅器および加算回路の構成を含み、調整可能な重み付けW+1を有するダウンサンプリングされた受信された信号を出力する。ここで、チューニング回路ブロック2420.Nの重み付けされた出力は、第3の受信機チェーン2401.2のIおよびQ分枝のそれぞれについてのADCの入力に関連する加算回路に結合される。この結合は、簡潔のため図24には示されていないが、示されているように、チューニング回路ブロック2420.1と受信チェーン2401.1との間の結合と同じ仕方で結合されてもよい。よって、例示的な受信器設計2400は、各受信チェーン2401.1～2401.N内で、それ自身のアンテナを介して受信された重み付けされたダウンコンバートされた信号と、2つの隣接するアンテナのそれぞれを介して受信された重み付けされたダウンコンバートされた信号とを結合するフィードフォワード・アーキテクチャーを実装する。
さまざまな側面において、図24に示される各ADCの入力に結合される加算回路（たとえば、ADC 2440）は、その例が、加算回路2430.1、2430.2として受信機チェーン2041.2を参照して示され、任意の好適な数の隣接する受信機チェーン2401.1～2401.Nからの重み付けされた信号を組み合わせるために、任意の好適な構成の回路構成要素を含んでいてもよい。その際、受信器設計2400の諸側面は、完全なデジタル・ビームフォーミング・システムの使用とは対照的に、ハイブリッドビームフォーミング技法を実装することを含む。換言すれば、チューニング回路ブロック2420.1～2420.Nに関連する重み付けは、アナログ領域で、たとえばベースバンドで、または各受信機チェーン・アンテナを介して受信される信号とは別の、ダウンコンバートされた、より低い周波数を介して適用されてもよい。受信器設計2400の全体的なフィードフォワード・アーキテクチャーを構成する相互接続は、全体的なレベルまたはシステム計画の一部として接続されてもよい。しかしながら、諸側面は、各チューニング回路ブロック2420の利得を制御することによって、一つまたは複数の隣接するアンテナからの重み付けされた信号を選択的に組み合わせることを含む。たとえば、チューニング回路ブロック2420内の一つまたは複数の増幅器の利得は、チューニング回路ブロック2420からの重み付けされた出力が他の重み付けされた出力と組み合わされないように、十分に低い値に設定されてもよい。よって、異なる重みが、受信チェーン2401.1～2401.Nのうちの一つまたは複数の中のADCが隣接するアンテナから異なるアナログの重み付けされた信号を受信するように、チューニング回路ブロック2420.1～2420.Nを使用して適用されてもよい。
諸側面は、全体的なアンテナ・アレイを構成するアンテナの任意の好適なサブセットに従って、ADC 2440のうちの一つまたは複数から出力されるデジタル・データを受信するDFE回路ブロック2404を含む。そうすることで、DFE回路ブロック2404は、ブロッカー信号の検出された方向におけるパターン内にヌルを形成することによって空間的フィルタリングを容易にするために、結果として生じるビームフォーミング・パターンを計算することができる。また、粗い空間走査は、各走査方向における検出されたエネルギーに基づいてブロッカー信号の方向を識別しうるので、隣接する受信チェーン2401-1～2401.Nのさまざまな相互接続は、ブロッカー信号の検出された方向に基づいてチューニング回路ブロック2420を使用するさまざまな重み付けの適用を容易にしうる。DFE 2404を介して実装されるビームフォーミングは、このようにして空間ノッチ・フィルタを形成するために、任意の好適な仕方で実装されてもよく、これは、必要に応じて、空間ノッチを有する、結果として生じるパターンを定式化するために、メインビーム方向および検出された空間ブロッカー方向（本明細書に記載された粗い走査からの）の知識を使用してもよい。ある実施形態では、チューニング回路ブロック2420に適用される重み付けは、空間ブロッカーの検出された方向を使用して計算されてもよく、検出されたエネルギー値に基づいて、受信チェーン毎に適用されうる。たとえば、上述の粗い走査の結果を用いて、ブロッカー信号の角度を推定することができる。この情報を用いて、重みの好適な組み合わせが、チューニング回路ブロック2420.1～2420.Nを介して適用され、推定されるブロッカー信号方向に関して空間フィルタとして機能するビームフォーミング形状を生じうる。
一例として、DFE 2404は、各受信機チェーン2401.1～2401.NのADCを介して互いに並列に受信される重み付けされた出力を利用し、重み付けされ、組み合わされたデータを使用して、好適なビームフォーミング重みを定式化することができる。それにより、空間フィルタの結果としてブロッカー信号がキャンセルされるか、または少なくとも部分的に減衰されるようにする。このようにして複数の隣接するアンテナ素子間に信号を結合することによって、チューニング可能な空間ノッチは、ADCダイナミックレンジの緩和を提供しながら、各受信チェーン2401.1～2401.Nの視野を有意に制限することなく形成されうる。
図25は、本開示のある側面による、例示的な装置のブロック図を示す。さまざまな側面において、装置2500は、任意の好適な数および／またはタイプの通信プロトコルに従って無線信号を送信および／または受信するように構成される任意の好適なタイプの装置として実装されてもよい。たとえば、装置2500は、携帯電話、タブレット、ラップトップコンピュータなどのユーザー装置（UE）として実装されてもよい。さらなる例を提供すると、装置2500は、アクセスポイントまたは基地局として実装されてもよい。装置2500は、たとえば、本明細書にさらに記載されるように、ミリ波周波数などの特定の周波数または周波数帯域に従って無線信号を受信および／または送信することを容易にするために、本明細書に記載されるような一つまたは複数の諸側面を実装してもよい。
ある側面では、装置2500は、処理回路2502、メモリ2504、およびそれぞれが一つまたは複数のそれぞれのアンテナ2518.1～2518.Nに結合された任意の好適な数Nのトランシーバ・スライスまたはチェーン2516.1～2516.Nを含んでいてもよい。図25に示される構成要素は、説明を容易にするために提供され、諸側面は、図25に示されるものに対して、追加的な構成要素、より少ない構成要素、または代替的な構成要素を含む装置2500を含む。たとえば、装置2500は、一つまたは複数の電源、ディスプレイインターフェース、周辺装置、ポートなどを含んでいてもよい。
ある側面では、装置2500のさまざまな構成要素は、本明細書にさらに記載される機能性と同一視されてもよい。それは、本セクションを通じてより詳細に論じられるように、相関するADC量子化ノイズを抑制するために、適応空間フィルタにおいてRX信号の多要素推定を実行すること、空間ブロッカーを検出するために、異なる方向において同時に（並列に）粗いセクタ化された走査を実行すること、および／または、ADCの周囲の低レイテンシー・フィードバックを通じて、または、特定の空間方向における減衰／ヌル化を提供するような複数のRX要素間のフィードフォワード結合を介して、空間ブロッカーを抑制することを参照して記載される。トランシーバ・スライス2516.1～2516.Nのそれぞれは、たとえば、図15に示され、セクション3で論議されるトランシーバ設計1500、および／またはこのセクション全体で論議される受信機チェーン（たとえば、受信機チェーン2201.1～2201.N、2301.1～2301.N、2401.1～2401.Nなど）の1つを参照して論議されるトランシーバ・スライス1504.1～1504.Nのそれぞれの1つと同一視されてもよい。
諸側面は、本明細書で論じられるように、装置2500の制御を容易にしうる、任意の好適な数および／またはタイプのコンピュータ・プロセッサとして構成される処理回路2502を含む。いくつかの側面では、処理回路2502は、装置2500によって実装されるベースバンド・プロセッサ（またはその好適な部分）によって識別されてもよい。他の諸側面では、処理回路2502は、ベースバンド・プロセッサ（たとえば、一つまたは複数のデジタル信号プロセッサ、セクション3で説明したDFE 2202、2404、DFE 1502などのDFEに関連付けられた一つまたは複数のプロセッサ）とは別個の、装置2500によって実装される一つまたは複数のプロセッサと同一視されてもよい。さらに他の諸側面では、装置2500の機能性は、装置2100（セクション3で議論したような）を参照して本明細書で議論した機能性と組み合わされてもよく、装置2100は、装置1400（セクション2で議論したような）と組み合わされた機能性を有してもよく、装置1400は、装置1000（セクション1で議論したような）を参照して本明細書で議論した機能性と組み合わされた機能性を有してもよい。追加的または代替的に、諸側面は、装置2500を参照して本明細書で議論されるさまざまな機能が、装置2100、装置1400、および／または装置1000に関連する一つまたは複数の構成要素によって実行されることを含む。
いずれにせよ、諸側面は、処理回路2502が算術演算、論理演算、および／または入出力（I/O）動作を実行するための命令を実行するように、および／または装置2500の一つまたは複数の構成要素の動作を制御するように構成されることを含む。たとえば、処理回路2502は、一つまたは複数のマイクロプロセッサ、メモリレジスタ、バッファ、クロック等を含んでいてもよい。さらに、諸側面は、処理回路2502がメモリ2504および／またはトランシーバ・スライス2516.1～2516.Nと通信する、および／またはそれに関連する機能を制御することを含む。
これは、たとえば、本明細書に記載されるように、ブロッカー信号等を減衰または相殺するためにブロッカー信号の検出を使用して、本明細書に記載されるブロッカー信号の検出を容易にする、装置2500の送信および／または受信機能を制御および／または調停することを含んでいてもよい。さらに、処理回路2502は、デジタル的に（たとえば、好適なDFEを介して）適用されうる、および／または、チューニング回路ブロック2420を介してアナログ領域で適用されうるビームフォーミング重みの計算、チューニング回路ブロック2420の位相および／または利得のようなさまざまなパラメータを調整すること、一つまたは複数のトランシーバ・スライス2516のうちの一つまたは複数のもののためのパラメータを調整すること、受信モードまたは送信モードで動作するよう装置2500の状態を制御すること、一つまたは複数のベースバンド処理機能（たとえば、媒体アクセス制御（MAC）、エンコード／デコード、変調／復調、データシンボルマッピング、誤り訂正など）を実行すること、空間フィルタリングのためのアナログ重み付けの適用のための相互接続された受信機チェーンのサブセットを同定すること、ならびに、本明細書に記載される諸側面に関連する機能を実行するための任意の他の好適な機能を容易にすることができる。
ある側面では、メモリ2504は、命令が処理回路2502によって実行されると、処理回路2502が本明細書に記載されるさまざまな機能を実行するように、データおよび／または命令を記憶する。メモリ2504は、たとえば、読み出し専用メモリ（ROM）、ランダム・アクセス・メモリ（RAM）、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能なプログラマブル読み出し専用メモリ（EPROM）、プログラマブル読み出し専用メモリ（PROM）などを含む、周知の揮発性メモリおよび／または不揮発性メモリとして実装できる。メモリ2504は、非取り外し可能、取り外し可能、またはその両方の組み合わせでありうる。
たとえば、メモリ2504は、たとえば、論理、アルゴリズム、コードなどの一つまたは複数の実行可能な命令を記憶する非一時的コンピュータ読み取り可能媒体として実装されてもよい。以下でさらに説明するように、メモリ2504に記憶された命令、論理、コードなどは、図25に示されるようなさまざまなモジュールによって表され、これにより、本明細書に開示される諸側面が機能的に実現されうる。図25に示されるモジュールは、ハードウェアおよびソフトウェア構成要素の間の機能的な関連に関する説明を容易にするために設けられている。よって、諸側面は、処理回路2502が、本明細書でさらに説明するように、諸側面に関連するさまざまな機能を実行するために、一つまたは複数のハードウェア構成要素と関連して、これらのそれぞれのモジュールに格納された命令を実行することを含む。ここでもまた、図25に示されるモジュールは、本開示のこのセクションに記載される諸側面に関して説明を容易にするためのものである。
ある側面では、適応合同推定演算モジュール2508に格納された実行可能命令は、処理回路2502との関連で、装置2500が、相関ADC量子化ノイズを抑制するために適応空間フィルタにおいて受信信号の多要素推定を実行することを容易にしうる。これは、たとえば、図22を参照して本明細書で論じられるような、各受信機チェーン2201.1～2201.Nに関連するADCを介して受信されるデジタル化された信号を処理することを含んでいてもよい。
ある側面では、セクタ化走査制御モジュール2510に格納された実行可能命令は、処理回路2502との関連で、装置2500が空間のさまざまな領域の粗い走査を実行して、メインビームの方向から逸脱する諸方向におけるブロッカー信号を検出するのを容易にしうる。たとえば、諸側面は、セクタ化走査制御モジュール2510に記憶された実行可能命令が、このセクションで図23A～23Cを参照して説明したような各受信機チェーン2301を介して受信されるデータの走査角度のデジタル回転を容易にすることを含む。セクタ化走査制御モジュール2510は、本明細書で論じられるように、処理回路2502との関連で、装置2500が、受信チェーンのそれぞれについて、並列に、空間の走査された諸領域にわたって受信された信号エネルギーを表すデジタル・データを受信することを容易にしうる。
ある側面では、ブロッカー信号推定および相殺モジュール2512に記憶された実行可能命令は、処理回路2502との関連で、装置2500が、本明細書に記載される粗い走査動作を介して得られたデジタル化データを解析するのを容易にしうる。これは、たとえば、DFE（たとえば、DFE 2202）が、たとえば図23A～23Cを参照して本明細書中で論じられるような、各受信チェーン内のADCによって出力されるMSB（単数または複数）に従って、さまざまな走査された方向にわたって受信された信号エネルギーを解析することを含みうる。
さらに、ブロッカー信号推定および相殺モジュール2512は、走査される各領域内の信号エネルギーの計算を容易にしうる。閾値エネルギー値を超えるエネルギー・レベルが検出される走査領域（メインビームによって占有される領域以外）については、検出されたブロッカー信号の推定は、本明細書で議論される図23A～23Cを参照して本明細書で議論するように、各受信チェーン内のADCによって出力されるMSBに従って、さまざまな走査される方向にわたって受信される信号エネルギーを使用して計算することができる。ここでもまた、ひとたびブロッカー信号推定が計算されると、ブロッカー信号推定値は、ブロッカー信号エネルギーが量子化されるのを防止し、よってADC飽和を防止するために、受信チェーン内の一つまたは複数のADCへのフィードバックとして使用されうる。
ある側面では、空間フィルタ計算モジュール2514に格納された実行可能な命令は、処理回路2502との関連で、装置2500が、一つまたは複数の検出された方向においてブロッカー信号の一部（または全体）を受信するのを避けるように、空間フィルタを動的かつ適応的に調整することを容易にしうる。これは、たとえば、図24などを参照して本明細書で論じられるように、チューニング回路ブロック2420の位相および／または利得のようなさまざまなパラメータを調整するための制御信号を生成し、提供することを含んでいてもよい。ここでもまた、チューニング回路ブロック2420の出力は、図24を参照して本明細書で論じられるように、隣接する受信機チェーンから重み付けされた仕方で組み合わされ、フィードフォワード・アーキテクチャーにおいて使用されてもよい。
本セクションに記載されたさまざまな側面は、セクション1～3と同様に、任意の好適な仕方で互いに組み合わされて、さらなる改善を提供することができる。たとえば、各受信チェーン2201を介して受信される信号および時間遅延を合同的に推定することを目的とする、図22を参照して本明細書に記載される諸側面は、図23A～23Cを参照して説明されるようなADCフィードバック諸側面および／または図24を参照して説明されるような空間フィルタリング諸側面と組み合わされてもよい。
実施例I
以下の実施例は、さらなる側面に関する。
実施例１。局部発振器（LO）信号発生器であって：出力信号周波数の一部である分数周波周波数を有する入力信号から、前記分数周波周波数での位相シフトされた入力信号のセットを生成するように構成された遅延同期ループ（DLL）と；前記DLLに結合された位相構成回路であって、位相シフトされた入力信号の前記セットのうちから位相シフトされた信号のサブセットを出力するように構成された位相構成回路と；前記位相シフトされた信号の前記サブセットを注入された入力として受信し、前記位相シフトされた信号の前記サブセットを組み合わせ、周波数逓倍して、前記出力信号周波数におけるLO信号のセットを生成するように構成された注入同期クロック逓倍器（ILCM）とを有する、局所発振器（LO）信号発生器。
実施例２。前記サブセットの前記位相シフトされた信号が、全クロック・サイクルの一部である、互いに対する等間隔の位相シフトを有し、前記全クロック・サイクルの前記一部が、前記出力信号周波数の前記一部に等しい、実施例１のLO信号発生器。
実施例３。実施例1～2の任意の組み合わせのLO信号発生器であって、前記ILCMは、前記位相シフトされた信号の前記サブセットを組み合わせて、前記出力信号周波数に等しい前記分数周波信号の高調波を除く前記分数周波周波数の高調波を抑制するように互いに破壊的に干渉させるように構成され、互いに破壊的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の位相シフトされた信号と比較して減衰された合計信号を提供する、LO信号発生器。
実施例４。実施例1～3の任意の組み合わせの信号発生器であって、前記ILCMは、前記位相シフトされた信号の前記サブセットを組み合わせて、前記出力信号周波数に等しい分数周波信号において互いに建設的に干渉させるように構成され、互いに建設的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の組み合わされる位相シフトされた信号と比較して増幅された合計信号を提供する、信号発生器。
実施例５。実施例1～4の任意の組み合わせのLO信号発生器であって、LO信号の前記セットは直交差分LO信号である、LO信号発生器。
実施例６。実施例1～5の任意の組み合わせのLO信号発生器であって、前記出力信号周波数は、ミリ波周波数の範囲内である、LO信号発生器。
実施例７。実施例1～6の任意の組み合わせのLO信号発生器であって、前記DLLは、ある数の遅延素子を有する制御された遅延線を含み、前記位相シフトされた入力信号の前記セットに関連する単位位相シフトは、遅延素子の数の関数である、LO信号発生器。
実施例８。前記DLLは複数の遅延素子を有する補間遅延線を含み、位相シフトされた入力信号の前記セットに関連する単位位相シフトは、前記複数の遅延素子のうちの単一の遅延素子に関連する遅延よりも小さい、実施例1～7の任意の組み合わせのLO信号発生器。
実施例９。実施例1～8の任意の組み合わせのLO信号発生器であって、前記DLLは、互いにインターリーブされた遅延素子の二次元マトリクスを含み、前記マトリクス内の各ノードは、2つの遅延素子によって供給される、LO信号発生器。
実施例１０。前記ILCMが：発振器回路と；前記発振器回路の出力に結合されるタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されるフィードバック経路とを備え、前記発振器回路の入力が前記位相シフトされた信号の前記サブセットに結合される、実施例1～9の任意の組み合わせのLO信号発生器。
実施例１１。前記ILCMが：発振器回路と；前記発振器回路の出力に結合されたタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されたフィードバック経路とを備え、前記発振器回路の前記出力が前記位相シフトされた信号の前記サブセットに結合され、前記位相シフトされた信号の前記サブセットが前記タンク回路に結合される、実施例1～10の任意の組み合わせのLO信号発生器。
実施例１２。複数のトランシーバ・チェーンと；処理回路と；実行可能命令を記憶するように構成されたメモリとを有する無線装置であって、前記命令は、前記処理回路によって実行されるときに、前記複数のトランシーバ・チェーンからの各トランシーバ・チェーンに：出力信号周波数の一部である分数周波周波数を有する入力信号から、前記分数周波周波数での位相シフトされた入力信号のセットを生成する段階と；位相シフトされた入力信号の前記セットのうちからの位相シフトされた信号のサブセットを出力する段階と；注入同期クロック逓倍器（ILCM）を介して位相シフトされた信号の前記サブセットを組み合わせ、周波数逓倍して、前記出力信号周波数におけるLO信号のセットを生成する段階とを実行させるものである、無線装置。
実施例１３。前記サブセットの前記位相シフトされた信号が、全クロック・サイクルの一部である、互いに対する等間隔の位相シフトを有し、前記全クロック・サイクルの前記一部が、前記出力信号周波数の前記一部に等しい、実施例12の無線装置。
実施例１４。実施例12～13の任意の組み合わせの無線装置であって、前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンは、他のトランシーバ・チェーンを介して生成されたLOの前記セットに対して位相シフトされた位相をもつ、前記出力信号周波数におけるLO信号のそれぞれのセットを生成するように構成されている、無線装置。
実施例１５。実施例12～14の任意の組み合わせの無線装置であって、前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンは、前記位相シフトされた信号のサブセットを組み合わせて、前記出力信号周波数に等しい前記分数周波信号の高調波を除く前記分数周波周波数の高調波が抑制されるように互いに破壊的に干渉させるように構成され、互いに破壊的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の位相シフトされた信号と比較して減衰された合計信号を提供する、無線装置。
実施例１６。実施例12～15の任意の組み合わせの無線装置であって、前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンは、前記位相シフトされた信号の前記サブセットを組み合わせて、前記出力信号周波数に等しい分数周波信号において互いに建設的に干渉させるように構成され、互いに建設的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の組み合わされる位相シフトされた信号と比較して増幅された合計信号を提供する、無線装置。
実施例１７。実施例12～16の任意の組み合わせの無線装置であって、LO信号の前記セットは直交差分LO信号であり、前記出力信号周波数は、ミリ波周波数の範囲内である、無線装置。
実施例１８。実施例12～17の任意の組み合わせの無線装置であって、前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンは、ある数の遅延素子を有する制御された遅延線を含む遅延同期ループ（DLL）を含み、位相シフトされた入力信号の前記セットに関連する単位位相シフトは、遅延素子の数の関数である、無線装置。
実施例１９。前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンは、複数の遅延素子を有する補間遅延線を含む遅延同期ループ（DLL）を含み、位相シフトされた入力信号の前記セットに関連する単位位相シフトは、前記複数の遅延素子のうちの単一の遅延素子に関連する遅延よりも小さい、実施例12～18の任意の組み合わせの無線装置。
実施例２０。実施例12～19の任意の組み合わせの無線装置であって、前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンは、互いにインターリーブされた遅延素子の二次元マトリクスを含む遅延同期ループ（DLL）を含み、前記マトリクス内の各ノードは、2つの遅延素子によって供給される、無線装置。
実施例２１。前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンに関連する前記ILCMが：発振器回路と；前記発振器回路の出力に結合されるタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されるフィードバック経路とを備え、前記発振器回路の入力が前記位相シフトされた信号の前記サブセットに結合される、実施例12～20の任意の組み合わせの無線装置。
実施例２２。前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンに関連する前記ILCMが：発振器回路と；前記発振器回路の出力に結合されたタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されたフィードバック経路とを備え、前記発振器回路の前記出力が位相シフトされた信号の前記サブセットに結合され、位相シフトされた信号の前記サブセットが前記タンク回路に結合される、実施例12～21の任意の組み合わせの無線装置。
実施例２３。局部発振器（LO）信号発生器であって：出力信号周波数の一部である分数周波周波数を有する基準クロック信号を使って、前記分数周波周波数での位相シフトされた入力信号のセットを生成するように構成された遅延同期ループ（DLL）と；前記DLLおよび複数のバッファに結合された位相構成回路であって、位相シフトされた信号の前記セットのサブセットからの各位相シフトされた信号を前記複数のバッファのそれぞれのバッファに選択的に結合する位相構成回路と；前記複数のバッファに結合された発振器回路を含む注入同期クロック逓倍器（ILCM）とを有しており、前記発振器回路は、前記出力信号周波数に同調されており、前記発振器回路は、位相シフトされた信号の前記セットの前記サブセットに関連する前記複数のバッファのうちのそれぞれのバッファによって供給される電流を利用して、前記位相シフトされた信号の前記サブセットを組み合わせ、周波数逓倍して、それにより前記出力信号周波数におけるLO信号のセットを生成するように構成されている、局所発振器（LO）信号発生器。
実施例２４。前記セットの前記サブセットの位相シフトされた信号が、全クロック・サイクルの一部である、互いに対する等間隔の位相シフトを有し、前記全クロック・サイクルの前記一部が、前記出力信号周波数の前記一部に等しい、実施例23のLO信号発生器。
実施例２５。局部発振器（LO）信号発生器手段であって：出力信号周波数の一部である分数周波周波数を有する入力信号から、前記分数周波周波数での位相シフトされた入力信号のセットを生成する遅延同期ループ（DLL）手段と；前記DLLに結合された位相構成手段であって、位相シフトされた入力信号の前記セットのうちから位相シフトされた信号のサブセットを出力するように構成された位相構成手段と；前記位相シフトされた信号の前記サブセットを注入された入力として受信し、前記位相シフトされた信号の前記サブセットを組み合わせ、周波数逓倍して、前記出力信号周波数におけるLO信号のセットを生成する注入同期クロック逓倍器（ILCM）手段とを有する、局所発振器（LO）信号発生器手段。
実施例２６。前記サブセットの前記位相シフトされた信号が、全クロック・サイクルの一部である、互いに対する等間隔の位相シフトを有し、前記全クロック・サイクルの前記一部が、前記出力信号周波数の前記一部に等しい、実施例25のLO信号発生器手段。
実施例２７。実施例25～26の任意の組み合わせのLO信号発生器手段であって、前記ILCM手段は、前記位相シフトされた信号の前記サブセットを組み合わせて、前記出力信号周波数に等しい前記分数周波信号の高調波を除く前記分数周波周波数の高調波を抑制するように互いに破壊的に干渉させ、互いに破壊的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の位相シフトされた信号と比較して減衰された合計信号を提供する、LO信号発生器手段。
実施例２８。実施例25～27の任意の組み合わせの信号発生器手段であって、前記ILCM手段は、前記位相シフトされた信号の前記サブセットを組み合わせて、前記出力信号周波数に等しい分数周波信号において互いに建設的に干渉させ、互いに建設的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の組み合わされる位相シフトされた信号と比較して増幅された合計信号を提供する、信号発生器手段。
実施例２９。実施例25～28の任意の組み合わせのLO信号発生器手段であって、LO信号の前記セットは直交差分LO信号である、LO信号発生器手段。
実施例３０。実施例25～29の任意の組み合わせのLO信号発生器手段であって、前記出力信号周波数は、ミリ波周波数の範囲内である、LO信号発生器手段。
実施例３１。実施例25～30の任意の組み合わせのLO信号発生器手段であって、前記DLL手段は、ある数の遅延素子を有する制御された遅延線手段を含み、前記位相シフトされた入力信号の前記セットに関連する単位位相シフトは、遅延素子の数の関数である、LO信号発生器手段。
実施例３２。前記DLL手段は複数の遅延素子を有する補間遅延線を含み、位相シフトされた入力信号の前記セットに関連する単位位相シフトは、前記複数の遅延素子のうちの単一の遅延素子に関連する遅延よりも小さい、実施例25～31の任意の組み合わせのLO信号発生器手段。
実施例３３。実施例25～32の任意の組み合わせのLO信号発生器手段であって、前記DLL手段は、互いにインターリーブされた遅延素子の二次元マトリクスを含み、前記マトリクス内の各ノードは、2つの遅延素子によって供給される、LO信号発生器手段。
実施例３４。前記ILCM手段が：発振器回路と；前記発振器回路の出力に結合されるタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されるフィードバック経路とを備え、前記発振器回路の入力が前記位相シフトされた信号の前記サブセットに結合される、実施例25～33の任意の組み合わせのLO信号発生器手段。
実施例３５。前記ILCM手段が：発振器回路と；前記発振器回路の出力に結合されたタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されたフィードバック経路とを備え、前記発振器回路の前記出力が前記位相シフトされた信号の前記サブセットに結合され、前記位相シフトされた信号の前記サブセットが前記タンク回路に結合される、実施例25～34の任意の組み合わせのLO信号発生器手段。
実施例３６。複数のトランシーバ・チェーン手段と；処理手段と；実行可能命令を記憶するように構成されたメモリとを有する無線装置であって、前記命令は、前記処理手段によって実行されるときに、前記複数のトランシーバ・チェーン手段からの各トランシーバ・チェーン手段に：出力信号周波数の一部である分数周波周波数を有する入力信号から、前記分数周波周波数での位相シフトされた入力信号のセットを生成する段階と；位相シフトされた入力信号の前記セットのうちからの位相シフトされた信号のサブセットを出力する段階と；注入同期クロック逓倍器（ILCM）を介して位相シフトされた信号の前記サブセットを組み合わせ、周波数逓倍して、前記出力信号周波数におけるLO信号のセットを生成する段階とを実行させるものである、無線装置手段。
実施例３７。前記サブセットの前記位相シフトされた信号が、全クロック・サイクルの一部である、互いに対する等間隔の位相シフトを有し、前記全クロック・サイクルの前記一部が、前記出力信号周波数の前記一部に等しい、実施例36の無線装置手段。
実施例３８。実施例36～37の任意の組み合わせの無線装置手段であって、前記複数のトランシーバ・チェーンのうちの各トランシーバ・チェーンは、他のトランシーバ・チェーンを介して生成されたLOの前記セットに対して位相シフトされた位相をもつ、前記出力信号周波数におけるLO信号のそれぞれのセットを生成するように構成されている、無線装置手段。
実施例３９。実施例36～38の任意の組み合わせの無線装置手段であって、前記複数のトランシーバ・チェーン手段のうちの各トランシーバ・チェーン手段は、前記位相シフトされた信号のサブセットを組み合わせて、前記出力信号周波数に等しい前記分数周波信号の高調波を除く前記分数周波周波数の高調波が抑制されるように互いに破壊的に干渉させるように構成され、互いに破壊的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の位相シフトされた信号と比較して減衰された合計信号を提供する、無線装置手段。
実施例４０。実施例36～39の任意の組み合わせの無線装置手段であって、前記複数のトランシーバ・チェーン手段のうちの各トランシーバ・チェーン手段は、前記位相シフトされた信号の前記サブセットを組み合わせて、前記出力信号周波数に等しい分数周波信号において互いに建設的に干渉させるように構成され、互いに建設的に干渉する前記位相シフトされた信号の前記サブセットは、前記位相シフトされた信号の間の位相関係の結果として、組み合わされる前の個々の組み合わされる位相シフトされた信号と比較して増幅された合計信号を提供する、無線装置手段。
実施例４１。実施例36～40の任意の組み合わせの無線装置手段であって、LO信号の前記セットは直交差分LO信号であり、前記出力信号周波数は、ミリ波周波数の範囲内である、無線装置手段。
実施例４２。実施例36～41の任意の組み合わせの無線装置手段であって、前記複数のトランシーバ・チェーン手段のうちの各トランシーバ・チェーン手段は、ある数の遅延素子を有する制御された遅延線を含む遅延同期ループ（DLL）手段を含み、位相シフトされた入力信号の前記セットに関連する単位位相シフトは、遅延素子の数の関数である、無線装置手段。
実施例４３。前記複数のトランシーバ・チェーン手段のうちの各トランシーバ・チェーン手段は、複数の遅延素子を有する補間遅延線を含む遅延同期ループ（DLL）手段を含み、位相シフトされた入力信号の前記セットに関連する単位位相シフトは、前記複数の遅延素子のうちの単一の遅延素子に関連する遅延よりも小さい、実施例36～42の任意の組み合わせの無線装置手段。
実施例４４。実施例36～43の任意の組み合わせの無線装置手段であって、前記複数のトランシーバ・チェーン手段のうちの各トランシーバ・チェーン手段は、互いにインターリーブされた遅延素子の二次元マトリクスを含む遅延同期ループ（DLL）を含み、前記マトリクス内の各ノードは、2つの遅延素子によって供給される、無線装置手段。
実施例４５。前記複数のトランシーバ・チェーン手段のうちの各トランシーバ・チェーン手段に関連する前記ILCMが：発振器回路と；前記発振器回路の出力に結合されるタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されるフィードバック経路とを備え、前記発振器回路の入力が前記位相シフトされた信号の前記サブセットに結合される、実施例36～44の任意の組み合わせの無線装置手段。
実施例４６。前記複数のトランシーバ・チェーン手段のうちの各トランシーバ・チェーン手段に関連する前記ILCMが：発振器回路と；前記発振器回路の出力に結合されたタンク回路と；前記発振器回路の出力と前記発振器回路の入力との間に結合されたフィードバック経路とを備え、前記発振器回路の前記出力が位相シフトされた信号の前記サブセットに結合され、位相シフトされた信号の前記サブセットが前記タンク回路に結合される、実施例36～45の任意の組み合わせの無線装置手段。
実施例４７。局部発振器（LO）信号発生器手段であって：出力信号周波数の一部である分数周波周波数を有する基準クロック信号を使って、前記分数周波周波数での位相シフトされた入力信号のセットを生成する遅延同期ループ（DLL）手段と；前記DLL手段および複数のバッファ手段に結合された位相構成手段であって、位相シフトされた信号の前記セットのサブセットからの各位相シフトされた信号を前記複数のバッファ手段のそれぞれのバッファ手段に選択的に結合する位相構成手段と；前記複数のバッファ手段に結合された発振器回路を含む注入同期クロック逓倍器（ILCM）手段とを有しており、前記発振器回路は、前記出力信号周波数に同調されており、前記発振器回路は、位相シフトされた信号の前記セットの前記サブセットに関連する前記複数のバッファ手段のうちのそれぞれのバッファ手段によって供給される電流を利用して、前記位相シフトされた信号の前記サブセットを組み合わせ、周波数逓倍して、それにより前記出力信号周波数におけるLO信号のセットを生成するように構成されている、局所発振器（LO）信号発生器手段。
実施例４８。前記セットの前記サブセットの位相シフトされた信号が、全クロック・サイクルの一部である、互いに対する等間隔の位相シフトを有し、前記全クロック・サイクルの前記一部が、前記出力信号周波数の前記一部に等しい、実施例47のLO信号発生器手段。
図示され、記載される装置。
図示され、記載される方法。
実施例II
以下の例は、さらなる側面に関する。
実施例４９。局部発振器（LO）信号発生器であって、第1の周波数を有する第1の基準信号を生成するように構成された周波数合成器と；前記第1の基準信号に基づいて第2の基準信号を生成するように構成されたデジタル‐時間変換器（DTC）であって、前記第2の基準信号は前記第1の周波数の分数倍（fractional multiple）である第2の周波数をもつ、DTCと；HB注入同期周波数逓倍器（ILFM）を含む高帯域（HB）経路であって、前記HB ILCMは、前記第1の基準信号に関連する前記第1の周波数に基づくHB LO周波数を有する一つまたは複数のHB局部発振器（LO）信号を生成するように構成されている、HB経路と；LB ILFMを含む低帯域（LB）周波数経路であって、前記LB ILCMは、前記第2の基準信号に関連する前記第2の周波数に基づくLB LO周波数を有する一つまたは複数のLB局部発振器（LO）信号を生成するように構成されている、LB周波数経路とを有する局部発振器（LO）信号発生器。
実施例５０。前記HB ILCMは、前記HB経路内の複数のHB ILCMのうちのものであり、前記複数のHB ILCMのそれぞれは、それぞれのトランシーバ・チェーンに関連し、前記LB ILCMは、前記LB経路内の複数のLB ILCMのうちのものであり、前記複数のLB ILCMのそれぞれは、それぞれのトランシーバ・チェーンに関連する、実施例49に記載のLO信号発生器。
実施例５１。実施例49～50の任意の組み合わせのLO信号発生器であって、前記HB ILCMは、直交LO信号のセットを前記一つまたは複数のHB LO信号として生成するように構成され、前記LB ILCMは、直交LO信号のセットを前記一つまたは複数のLB LO信号として生成するように構成される、LO信号発生器。
実施例５２。実施例49～51の任意の組み合わせのLO信号発生器であって、前記HB ILCMは、前記一つまたは複数のHB LO信号を使用して、受信信号のベースバンドへの直接ダウンコンバートを実行するように構成された一つまたは複数の混合器に結合され、前記LB ILCMは、前記一つまたは複数のLB LO信号を使用して、受信信号のベースバンドへの直接ダウンコンバートを実行するように構成された一つまたは複数の混合器に結合される、LO信号発生器。
実施例５３。実施例49～52の任意の組み合わせのLO信号発生器であって、HB経路内の前記一つまたは複数の混合器を介してベースバンドに直接ダウンコンバートされる受信信号と、LB経路内の前記一つまたは複数の混合器を介してベースバンドに直接ダウンコンバートされる受信信号とが、ミリ波周波数の範囲内にある、LO信号発生器。
実施例５４。実施例49～53の任意の組み合わせのLO信号発生器であって、前記HB ILFMが、前記第1の基準信号に関連する前記第1の周波数の整数倍である前記HB LO周波数を有する前記一つまたは複数のHB LO信号を生成するように構成される、LO信号発生器。
実施例５５。実施例49～54の任意の組み合わせのLO信号発生器であって：前記第1の基準信号から、前記第1の周波数の分数倍である周波数を有する分数乗算された第1の基準信号を生成するように構成された別のDTCをさらに含み、前記HB ILFMは、前記分数乗算された第1の基準信号に関連する前記第1の周波数の前記分数倍の整数倍である前記HB LO周波数を有する前記一つまたは複数のHB LO信号を生成するように構成される、LO信号発生器。
実施例５６。実施例49～55の任意の組み合わせのLO信号発生器であって、さらに、周波数分周された基準信号を生成するために、前記第1の基準信号に対して周波数分周を実行するように構成された周波数分周器回路を備え、前記DTCは、前記第2の基準信号を生成するために、前記周波数分周された基準信号の分数乗算を実行するようにさらに構成される、LO信号発生器。
実施例５７。実施例49～56の任意の組み合わせのLO信号発生器であって、前記DTCが、前記第1の周波数の前記分数倍を調整し、それにより、前記第2の基準信号に関連する前記第2の周波数を調整するように変更されるデジタル位相ランプ・データを受信するように構成される、LO信号発生器。
実施例５８。局部発振器（LO）信号発生器であって、第1の周波数を有する第1の基準信号を生成するように構成された周波数合成器と；前記第1の基準信号に基づいて第2の基準信号を生成するように構成された第1のデジタル‐時間変換器（DTC）であって、前記第2の基準信号は前記第1の周波数の分数倍（fractional multiple）である第2の周波数をもつ、DTCと；(i)前記第1の基準信号に基づく第1のアップコンバートされたアナログIF信号および(ii)前記第1の基準信号に基づく第2のアップコンバートされたアナログIF信号を生成するように構成された中間周波数（IF）混合段と；送信混合段とを含み、前記送信混合段は、一つまたは複数のHB TX局部発振器（LO）信号を生成し、前記第1のアップコンバートされたアナログIF信号を第1の送信周波数にアップコンバートするように構成された第1の高帯域（HB）注入同期周波数逓倍器（ILFM）であって、前記HB TX LO信号は前記第2の基準信号の前記第2の周波数に基づくHB TX LO周波数をもつ、第1のHB ILFMと；一つまたは複数のLB TX局部発振器（LO）信号を生成し、前記第2のアップコンバートされたアナログIF信号を第2の送信周波数にアップコンバートするように構成された第1の低帯域（LB） ILFMであって、前記LB TX LO信号は前記第2の基準信号の前記第2の周波数に基づくLB TX LO周波数をもつ、第1のLB ILFMとを含む、局部発振器（LO）信号発生器。
実施例５９。前記HB TX LO周波数が前記第1の基準信号の第1の整数倍に基づいており、前記LB TX LO周波数が前記第2の基準信号の第2の整数倍に基づいており、前記第1の整数倍数が前記第2の整数倍数と異なる、実施例58に記載のLO信号発生器。
実施例６０。実施例58～59の任意の組み合わせのLO信号発生器であって、さらに：前記第1のHB ILFMに結合された第2のDTCを含み、前記第2のDTCは、前記第2の基準信号に関連する前記第2の周波数をさらに分数乗算するように構成され、前記第1のHB ILFMは、前記第2のDTCを介して生成された前記第2の基準信号の前記第2の周波数の前記さらなる分数倍の第1の整数倍である前記HB LO TX周波数を有する前記一つまたは複数のHB TX LO信号を生成するように構成される、LO信号発生器。
実施例６１。実施例58～60のいずれかの組み合わせのLO信号発生器であって、前記第1のLB ILFMに結合された第3のDTCをさらに含み、前記第3のDTCは、前記第2の基準信号に関連する前記第2の周波数を分数乗算するように構成され、前記第1のLB ILFMは、前記第3のDTCを介して生成された前記第2の基準信号の前記第2の周波数の前記さらなる分数倍の第2の整数倍である前記LB TX LO周波数を有する前記一つまたは複数のLB TX LO信号を生成するように構成される、LO信号発生器。
実施例６２。実施例58～61の任意の組み合わせのLO信号発生器であって、さらに：前記第1の基準信号の周波数分周を実行して周波数分周された基準信号を生成するように構成された周波数分周器回路を備え、前記第1のDTCは、前記周波数分周された基準信号の分数乗算を実行して前記第2の基準信号を生成するようにさらに構成されている、LO信号発生器。
実施例６３。実施例58～62の任意の組み合わせのLO信号発生器であって、前記第1の基準信号を周波数逓倍して、前記IF混合段を介して第1のベースバンド信号を前記第1のアップコンバートされたアナログIF信号にアップコンバートするための一つまたは複数のHB IF LO信号を生成するように構成された第2のHB ILFMと：前記第1の基準信号を周波数逓倍して、前記IF混合段を介して第2のベースバンド信号を前記第2のアップコンバートされたアナログIF信号にアップコンバートするための一つまたは複数のLB IF LO信号を生成するように構成された第2のLB ILFMとをさらに含む、LO信号発生器。
実施例６４。実施例58～63の任意の組み合わせのLO信号発生器であって、前記第2のHB ILCMは、直交LO信号のセットを前記一つまたは複数のHB IF LO信号として生成するように構成され、前記第2のLB ILCMは、直交LO信号のセットを前記一つまたは複数のLB IF LO信号として生成するように構成される、LO信号発生器。
実施例６５。実施例58～64の任意の組み合わせのLO信号発生器であって、前記第1の送信周波数および前記第2の送信周波数は、ミリ波周波数の範囲内にある、LO信号発生器。
実施例６６。複数のトランシーバ・チェーンと；処理回路と；実行可能命令を記憶するように構成されたメモリとを有する無線装置であって、前記命令は、前記処理回路によって実行されるときに、前記複数のトランシーバ・チェーンからの各トランシーバ・チェーンに：第1の周波数を有する第1の基準信号を生成する段階と；デジタル‐時間変換器（DTC）を介して前記第1の基準信号に基づいて第2の基準信号を生成する段階であって、前記第2の基準信号は前記第1の周波数の分数倍（fractional multiple）である第2の周波数をもつ、段階と；高帯域（HB）注入同期周波数逓倍器（ILFM）介して、前記第1の基準信号に関連する前記第1の周波数に基づくHB LO周波数を有する一つまたは複数のHB局部発振器（LO）信号を生成する段階と；低帯域（LB）ILFMを介して、前記第2の基準信号に関連する前記第2の周波数に基づくLB LO周波数を有する一つまたは複数のLB局部発振器（LO）信号を生成する段階とを実行させるものである、無線装置。
実施例６７。実施例66の無線装置であって、前記HB ILCMは、直交LO信号のセットを前記一つまたは複数のHB LO信号として生成するように構成され、前記LB ILCMは、直交LO信号のセットを前記一つまたは複数のLB LO信号として生成するように構成される、無線装置。
実施例６８。実施例66～67の任意の組み合わせの無線装置であって、前記メモリはさらに、前記処理回路によって実行されるときに、前記複数のトランシーバ・チェーンからの各トランシーバ・チェーンに：別のDTCを介して、前記第1の基準信号から、前記第1の周波数の分数倍である周波数を有する分数乗算された第1の基準信号を生成する段階と；前記HB ILFMを介して、前記分数乗算された第1の基準信号に関連する前記第1の周波数の前記分数倍の整数倍である前記HB LO周波数を有する前記一つまたは複数のHB LO信号を生成する段階とを実行させる実行可能命令を記憶するように構成される、無線装置。
実施例６９。局部発振器（LO）信号発生器手段であって、第1の周波数を有する第1の基準信号を生成する周波数合成器手段と；前記第1の基準信号に基づいて第2の基準信号を生成するデジタル‐時間変換器（DTC）手段であって、前記第2の基準信号は前記第1の周波数の分数倍（fractional multiple）である第2の周波数をもつ、DTCと；HB注入同期周波数逓倍器（ILFM）手段を含む高帯域（HB）経路であって、前記HB ILCM手段は、前記第1の基準信号に関連する前記第1の周波数に基づくHB LO周波数を有する一つまたは複数のHB局部発振器（LO）信号を生成するように構成されている、HB経路と；LB ILFM手段を含む低帯域（LB）周波数経路であって、前記LB ILCM手段は、前記第2の基準信号に関連する前記第2の周波数に基づくLB LO周波数を有する一つまたは複数のLB局部発振器（LO）信号を生成するように構成されている、LB周波数経路とを有する局部発振器（LO）信号発生器手段。
実施例７０。前記HB ILCM手段は、前記HB経路内の複数のHB ILCM手段のうちのものであり、前記複数のHB ILCMのそれぞれは、それぞれのトランシーバ・チェーン手段に関連し、前記LB ILCM手段は、前記LB経路内の複数のLB ILCM手段のうちのものであり、前記複数のLB ILCM手段のそれぞれは、それぞれのトランシーバ・チェーン手段に関連する、実施例69に記載のLO信号発生器手段。
実施例７１。実施例69～70の任意の組み合わせのLO信号発生器手段であって、前記HB ILCM手段は、直交LO信号のセットを前記一つまたは複数のHB LO信号として生成し、前記LB ILCM手段は、直交LO信号のセットを前記一つまたは複数のLB LO信号として生成する、LO信号発生器手段。
実施例７２。実施例69～71の任意の組み合わせのLO信号発生器手段であって、前記HB ILCM手段は、前記一つまたは複数のHB LO信号を使用して、受信信号のベースバンドへの直接ダウンコンバートを実行するように構成された一つまたは複数の混合器に結合され、前記LB ILCM手段は、前記一つまたは複数のLB LO信号を使用して、受信信号のベースバンドへの直接ダウンコンバートを実行するように構成された一つまたは複数の混合器に結合される、LO信号発生器手段。
実施例７３。実施例69～72の任意の組み合わせのLO信号発生器手段であって、HB経路内の前記一つまたは複数の混合器を介してベースバンドに直接ダウンコンバートされる受信信号と、LB経路内の前記一つまたは複数の混合器を介してベースバンドに直接ダウンコンバートされる受信信号とが、ミリ波周波数の範囲内にある、LO信号発生器。
実施例７４。実施例69～73の任意の組み合わせのLO信号発生器手段であって、前記HB ILFM手段が、前記第1の基準信号に関連する前記第1の周波数の整数倍である前記HB LO周波数を有する前記一つまたは複数のHB LO信号を生成する、LO信号発生器手段。
実施例７５。実施例69～74の任意の組み合わせのLO信号発生器手段であって：前記第1の基準信号から、前記第1の周波数の分数倍である周波数を有する分数乗算された第1の基準信号を生成する別のDTC手段をさらに含み、前記HB ILFM手段は、前記分数乗算された第1の基準信号に関連する前記第1の周波数の前記分数倍の整数倍である前記HB LO周波数を有する前記一つまたは複数のHB LO信号を生成する、LO信号発生器手段。
実施例７６。実施例69～75の任意の組み合わせのLO信号発生器手段であって、さらに、周波数分周された基準信号を生成するために、前記第1の基準信号に対して周波数分周を実行する周波数分周器手段を備え、前記DTC手段は、前記第2の基準信号を生成するために、前記周波数分周された基準信号の分数乗算をさらに実行する、LO信号発生器手段。
実施例７７。実施例69～76の任意の組み合わせのLO信号発生器手段であって、前記DTC手段が、前記第1の周波数の前記分数倍を調整し、それにより、前記第2の基準信号に関連する前記第2の周波数を調整するように変更されるデジタル位相ランプ・データを受信するように構成される、LO信号発生器手段。
実施例７８。局部発振器（LO）信号発生器手段であって、第1の周波数を有する第1の基準信号を生成する周波数合成器手段と；前記第1の基準信号に基づいて第2の基準信号を生成するように構成された第1のデジタル‐時間変換器（DTC）手段であって、前記第2の基準信号は前記第1の周波数の分数倍（fractional multiple）である第2の周波数をもつ、DTC手段と；(i)前記第1の基準信号に基づく第1のアップコンバートされたアナログIF信号および(ii)前記第1の基準信号に基づく第2のアップコンバートされたアナログIF信号を生成する中間周波数（IF）混合手段と；送信混合手段とを含み、前記送信混合手段は、一つまたは複数のHB TX局部発振器（LO）信号を生成し、前記第1のアップコンバートされたアナログIF信号を第1の送信周波数にアップコンバートする第1の高帯域（HB）注入同期周波数逓倍器（ILFM）手段であって、前記HB TX LO信号は前記第2の基準信号の前記第2の周波数に基づくHB TX LO周波数をもつ、第1のHB ILFM手段と；一つまたは複数のLB TX局部発振器（LO）信号を生成し、前記第2のアップコンバートされたアナログIF信号を第2の送信周波数にアップコンバートするように構成された第1の低帯域（LB） ILFM手段であって、前記LB TX LO信号は前記第2の基準信号の前記第2の周波数に基づくLB TX LO周波数をもつ、第1のLB ILFM手段とを含む、局部発振器（LO）信号発生器手段。
実施例７９。前記HB TX LO周波数が前記第1の基準信号の第1の整数倍に基づいており、前記LB TX LO周波数が前記第2の基準信号の第2の整数倍に基づいており、前記第1の整数倍数が前記第2の整数倍数と異なる、実施例78に記載のLO信号発生器手段。
実施例８０。実施例78～79の任意の組み合わせのLO信号発生器手段であって、さらに：前記第1のHB ILFMに結合された第2のDTC手段を含み、前記第2のDTC手段は、前記第2の基準信号に関連する前記第2の周波数をさらに分数乗算し、前記第1のHB ILFM手段は、前記第2のDTCを介して生成された前記第2の基準信号の前記第2の周波数の前記さらなる分数倍の第1の整数倍である前記HB LO TX周波数を有する前記一つまたは複数のHB TX LO信号を生成する、LO信号発生器手段。
実施例８１。実施例78～80のいずれかの組み合わせのLO信号発生器手段であって、前記第1のLB ILFM手段に結合された第3のDTC手段をさらに含み、前記第3のDTCは、前記第2の基準信号に関連する前記第2の周波数を分数乗算するように構成され、前記第1のLB ILFM手段は、前記第3のDTCを介して生成された前記第2の基準信号の前記第2の周波数の前記さらなる分数倍の第2の整数倍である前記LB TX LO周波数を有する前記一つまたは複数のLB TX LO信号を生成する、LO信号発生器手段。
実施例８２。実施例78～81の任意の組み合わせのLO信号発生器手段であって、さらに：前記第1の基準信号の周波数分周を実行して周波数分周された基準信号を生成する周波数分周器手段を備え、前記第1のDTC手段はさらに、前記周波数分周された基準信号の分数乗算を実行して前記第2の基準信号を生成する、LO信号発生器手段。
実施例８３。実施例78～82の任意の組み合わせのLO信号発生器手段であって、前記第1の基準信号を周波数逓倍して、前記IF混合手段を介して第1のベースバンド信号を前記第1のアップコンバートされたアナログIF信号にアップコンバートするための一つまたは複数のHB IF LO信号を生成する第2のHB ILFM手段と：前記第1の基準信号を周波数逓倍して、前記IF混合段を介して第2のベースバンド信号を前記第2のアップコンバートされたアナログIF信号にアップコンバートするための一つまたは複数のLB IF LO信号を生成する第2のLB ILFM手段とをさらに含む、LO信号発生器手段。
実施例８４。実施例78～83の任意の組み合わせのLO信号発生器手段であって、前記第2のHB ILCM手段は、直交LO信号のセットを前記一つまたは複数のHB IF LO信号として生成し、前記第2のLB ILCM手段は、直交LO信号のセットを前記一つまたは複数のLB IF LO信号として生成する、LO信号発生器手段。
実施例８５。実施例78～84の任意の組み合わせのLO信号発生器手段であって、前記第1の送信周波数および前記第2の送信周波数は、ミリ波周波数の範囲内にある、LO信号発生器手段。
実施例８６。複数のトランシーバ・チェーン手段と；処理回路と；実行可能命令を記憶するように構成されたメモリとを有する無線装置手段であって、前記命令は、前記処理回路によって実行されるときに、前記複数のトランシーバ・チェーン手段からの各トランシーバ・チェーン手段に：第1の周波数を有する第1の基準信号を生成する段階と；デジタル‐時間変換器（DTC）手段を介して前記第1の基準信号に基づいて第2の基準信号を生成する段階であって、前記第2の基準信号は前記第1の周波数の分数倍（fractional multiple）である第2の周波数をもつ、段階と；高帯域（HB）注入同期周波数逓倍器（ILFM）手段介して、前記第1の基準信号に関連する前記第1の周波数に基づくHB LO周波数を有する一つまたは複数のHB局部発振器（LO）信号を生成する段階と；低帯域（LB）ILFM手段を介して、前記第2の基準信号に関連する前記第2の周波数に基づくLB LO周波数を有する一つまたは複数のLB局部発振器（LO）信号を生成する段階とを実行させるものである、無線装置手段。
実施例８７。実施例86の無線装置手段であって、前記HB ILCM手段は、直交LO信号のセットを前記一つまたは複数のHB LO信号として生成し、前記LB ILCM手段は、直交LO信号のセットを前記一つまたは複数のLB LO信号として生成する、無線装置手段。
実施例８８。実施例86～87の任意の組み合わせの無線装置手段であって、前記メモリはさらに、前記処理回路によって実行されるときに、前記複数のトランシーバ・チェーン手段からの各トランシーバ・チェーン手段に：別のDTC手段を介して、前記第1の基準信号から、前記第1の周波数の分数倍である周波数を有する分数乗算された第1の基準信号を生成する段階と；前記HB ILFM手段を介して、前記分数乗算された第1の基準信号に関連する前記第1の周波数の前記分数倍の整数倍である前記HB LO周波数を有する前記一つまたは複数のHB LO信号を生成する段階とを実行させる実行可能命令を記憶するように構成される、無線装置手段。
図示され、記載される装置。
図示され、記載される方法。
実施例III
以下の例は、さらなる側面に関する。
実施例８９。複数のデジタル・トランシーバ部であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は：アンテナに結合された送信経路回路であって、デジタル送信データを前記アンテナを介して送信されるアナログ送信信号に変換するように構成された送信経路回路と；各デジタル・トランシーバ部に対応するDC-DCコンバータであって、供給電圧を提供するように構成されたDC-DCコンバータと；各それぞれのデジタル・トランシーバ部の動作に関してフィードバック測定を提供するように構成された一つまたは複数のフィードバック・コンポーネントとを有する、複数のデジタル・トランシーバ部；および前記フィードバック測定に基づいて前記DC-DCコンバータの前記供給電圧を調整するように構成されたプロセッサ回路とを含む、トランシーバ。
実施例９０。前記プロセッサ回路は、前記DC-DCコンバータの前記供給電圧を調整して、前記送信経路回路に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、実施例89に記載のトランシーバ。
実施例９１。前記プロセッサ回路は、前記アンテナを介して送信される前記アナログ送信信号の変調エンベロープを追跡するために、前記増幅器の前記増幅器バイアス設定を変更するよう、前記DC-DCコンバータの前記供給電圧を調整するように構成される、実施例89～90の任意の組み合わせのトランシーバ。
実施例９２。前記一つまたは複数のフィードバック・コンポーネントは、前記アンテナを介して送信される前記アナログ送信信号に関連する前記送信経路回路内の順方向および逆方向の電力を測定するように構成され、前記プロセッサ回路は、（i）測定された順方向および逆方向の電力を使用して、前記送信経路回路と前記アンテナとの間の電圧定在波比（VSWR）を追跡し、（ii）前記追跡されたVSWRに基づいて、前記送信経路回路に関連する増幅器の増幅器バイアス設定を変更するように構成される、実施例89～91の任意の組み合わせのトランシーバ。
実施例９３。実施例89～92の任意の組み合わせのトランシーバであって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、前記送信経路回路内の各デジタル・トランシーバ部に対応するデジタル・フロントエンド（DFE）をさらに含み、前記デジタルDFEは、デジタル予歪（DPD）パラメータを前記デジタル送信データに適用するように構成され、前記プロセッサ回路は、前記フィードバック測定に基づいて、前記DPDパラメータを調整するように構成される、実施例89～92に記載のトランシーバ。
実施例９４。前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部が、前記送信経路回路内の各デジタル・トランシーバ部に対応するデジタル・フロントエンド（DFE）をさらに含み、前記デジタルDFEが、デジタル予歪（DPD）パラメータを前記デジタル送信データに適用するように構成され、前記プロセッサ回路が、前記追跡されたVSWRに基づいて前記DPDパラメータを調整するように構成される、実施例89～93の任意の組み合わせのトランシーバ。
実施例９５。前記一つまたは複数のフィードバック・コンポーネントは、前記送信経路回路に関連付けられた増幅器の接合温度を測定するように構成され、前記プロセッサ回路は、前記測定された接合温度に基づいて、前記増幅器の増幅器バイアス設定を変更するよう、前記DC-DCコンバータの供給電圧を調整するように構成される、実施例89～94の任意の組み合わせのトランシーバ。
実施例９６。前記プロセッサ回路は、前記アンテナを介して送信される前記アナログ送信信号が、記憶されたコードブック値に従った大きさを有するように、前記増幅器のバイアス設定を変更するために、前記DC-DCコンバータの前記供給電圧を調整するように構成される、実施例89～95の任意の組み合わせのトランシーバ。
実施例９７。実施例89～96の任意の組み合わせのトランシーバであって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部に含まれる前記DC-DCコンバータは、前記プロセッサ回路を介して他のデジタル・トランシーバ部に対して独立して調整可能な別個の供給電圧を提供する、トランシーバ。
実施例９８。実施例89～97の任意の組み合わせのトランシーバであって、前記アンテナに結合された受信経路回路をさらに含み、前記プロセッサ回路が、前記DC-DCコンバータの前記供給電圧を調整して、前記受信経路回路に関連する増幅器の増幅器バイアス設定を変更するように構成される、トランシーバ。
実施例９９。複数のデジタル・トランシーバ部を含むトランシーバにおけるコンピュータ実装される方法であって：前記複数のデジタル・トランシーバ部のうちの1つに関連付けられたDC-DCコンバータを介して、前記複数のデジタル・トランシーバ部のうちの前記1つに含まれる一つまたは複数のトランシーバ構成要素の設定に関連付けられる初期トランシーバ・パラメータを適用する段階であって、前記一つまたは複数のトランシーバ構成要素が前記DC-DCコンバータを介して電力を供給される、段階と；処理回路を介して、増幅器と前記複数のデジタル・トランシーバ部のうちの前記1つに関連付けられたアンテナとの間の電圧定在波比（VSWR）を追跡する段階と；前記処理回路を介して、前記DC-DCコンバータの設定を調整して、前記追跡されたVSWRに基づいて前記初期トランシーバ・パラメータを修正する段階とを含む、コンピュータ実装される方法。
実施例１００。前記複数のデジタル・トランシーバ部の間で共有される共通デジタル・フロントエンド（DFE）を介して、送信されるべき信号を表すデジタル・データに初期デジタル予歪（DPD）パラメータを適用する段階と；前記複数のデジタル・トランシーバ部のうちの前記1つに関連するDFEを介して、前記追跡されたVSWRに基づいて前記DPDパラメータを更新する段階とをさらに含む、実施例99に記載のコンピュータ実装される方法。
実施例１０１。（i）前記DC-DCコンバータの設定を調整する工程と、（ii）前記追跡されたVSWRに基づいて前記DPDパラメータを調整する工程が、同時に生起する、実施例99～100の任意の組み合わせのコンピュータ実装される方法。
実施例１０２。前記追跡されたVSWRが変化するにつれて時間とともに前記トランシーバの動作中に（i）前記DC-DCコンバータの設定を調整する工程と、（ii）前記DPDパラメータを更新する工程とを繰り返すことをさらに含む、実施例99～101の任意の組み合わせのコンピュータ実装される方法。
実施例１０３。前記複数のトランシーバ部のそれぞれがDC-DCコンバータを含む、実施例99～102の任意の組み合わせのコンピュータ実装される方法。
実施例１０４。複数のデジタル・トランシーバ部であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、それぞれのDC-DCコンバータを介して供給電圧を提供し、各それぞれのデジタル・トランシーバ部の動作に関してフィードバック測定を提供するように構成されている、複数のデジタル・トランシーバ部；および各それぞれのデジタル・トランシーバ部からの前記フィードバック測定に基づいて各それぞれのデジタル・トランシーバ部の各DC-DCコンバータの前記供給電圧を調整するように構成されたプロセッサ回路を含む、無線装置。
実施例１０５。前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部の各DC-DCコンバータの前記供給電圧を調整して、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、実施例104に記載の無線装置。
実施例１０６。前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部の各DC-DCコンバータの前記供給電圧を調整して、各それぞれのデジタル・トランシーバ部に含まれる受信経路回路に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、実施例104～105に記載の無線装置。
実施例１０７。前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部に関連する送信信号の変調エンベロープを追跡するために、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連する前記増幅器の前記増幅器バイアス設定を変更するように構成される、実施例104～106の任意の組み合わせの無線装置。
実施例１０８。各それぞれのデジタル・トランシーバ部に含まれる前記一つまたは複数のフィードバック・コンポーネントは、各それぞれのデジタル・トランシーバ部に関連する送信経路回路内の順方向および逆方向の電力を測定するように構成され、前記プロセッサ回路は、（i）測定された順方向および逆方向の電力を使用して電圧定在波比（VSWR）を追跡し、（ii）前記追跡されたVSWRに基づいて、各それぞれのデジタル・トランシーバ部に含まれる前記送信経路回路に関連する増幅器の増幅器バイアス設定を変更するように構成される、実施例104～107の任意の組み合わせの無線装置。
実施例１０９。実施例104～108の任意の組み合わせの無線装置であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路内のデジタル・フロントエンド（DFE）をさらに含み、前記デジタルDFEは、デジタル予歪（DPD）パラメータをデジタル送信データに適用するように構成され、前記プロセッサ回路は、前記フィードバック測定に基づいて、前記DPDパラメータを調整するように構成される、無線装置。
実施例１１０。前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部が、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路内のデジタル・フロントエンド（DFE）をさらに含み、前記デジタルDFEが、デジタル予歪（DPD）パラメータをデジタル送信データに適用するように構成され、前記プロセッサ回路が、前記追跡されたVSWRに基づいて前記DPDパラメータを調整するように構成される、実施例104～109の任意の組み合わせの無線装置。
実施例１１１。各それぞれのデジタル・トランシーバ部に含まれる前記一つまたは複数のフィードバック・コンポーネントは、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連付けられた増幅器の接合温度を測定するように構成され、前記プロセッサ回路は、前記測定された接合温度に基づいて、前記増幅器の増幅器バイアス設定を変更するよう、前記DC-DCコンバータの供給電圧を調整するように構成される、実施例104～110の任意の組み合わせの無線装置。
実施例１１２。前記プロセッサ回路は、送信信号が、記憶されたコードブック大きさ値に従った大きさを有するように、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連する増幅器の増幅器バイアス設定を変更するために、各それぞれのデジタル・トランシーバ部に含まれる各DC-DCコンバータの前記供給電圧を調整するように構成される、実施例104～111の任意の組み合わせの無線装置。
実施例１１２B。実施例104～112の任意の組み合わせの無線装置であって、各それぞれのデジタル・トランシーバ部の各DC-DCコンバータは、前記プロセッサ回路を介して前記複数のデジタル・トランシーバ部のうちの他のデジタル・トランシーバ部に対して独立して調整可能な別個の供給電圧を提供する、無線装置。
実施例１１３。複数のデジタル・トランシーバ部であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は：アンテナに結合された送信経路手段であって、デジタル送信データを前記アンテナを介して送信されるアナログ送信信号に変換する送信経路手段と；各デジタル・トランシーバ部に対応するDC-DCコンバータ手段であって、供給電圧を提供するDC-DCコンバータ手段と；各それぞれのデジタル・トランシーバ部の動作に関してフィードバック測定を提供する一つまたは複数のフィードバック手段とを有する、複数のデジタル・トランシーバ部；および前記フィードバック測定に基づいて前記DC-DCコンバータの前記供給電圧を調整するように構成されたプロセッサ回路とを含む、トランシーバ手段。
実施例１１４。前記プロセッサ回路は、前記DC-DCコンバータ手段の前記供給電圧を調整して、前記送信経路手段に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、実施例113に記載のトランシーバ手段。
実施例１１５。前記プロセッサ回路は、前記アンテナを介して送信される前記アナログ送信信号の変調エンベロープを追跡するために、前記増幅器の前記増幅器バイアス設定を変更するよう、前記DC-DCコンバータ手段の前記供給電圧を調整するように構成される、実施例113～114の任意の組み合わせのトランシーバ手段。
実施例１１６。前記一つまたは複数のフィードバック手段は、前記アンテナを介して送信される前記アナログ送信信号に関連する前記送信経路手段内の順方向および逆方向の電力を測定するように構成され、前記プロセッサ回路は、（i）測定された順方向および逆方向の電力を使用して、前記送信経路手段と前記アンテナとの間の電圧定在波比（VSWR）を追跡し、（ii）前記追跡されたVSWRに基づいて、前記送信経路手段に関連する増幅器の増幅器バイアス設定を変更するように構成される、実施例113～115の任意の組み合わせのトランシーバ手段。
実施例１１７。実施例113～116の任意の組み合わせのトランシーバ手段であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、前記送信経路手段内の各デジタル・トランシーバ部に対応するデジタル・フロントエンド（DFE）手段をさらに含み、前記デジタルDFE手段は、デジタル予歪（DPD）パラメータを前記デジタル送信データに適用し、前記プロセッサ回路は、前記フィードバック測定に基づいて、前記DPDパラメータを調整するように構成される、トランシーバ手段。
実施例１１８。前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部が、前記送信経路回路内の各デジタル・トランシーバ部に対応するデジタル・フロントエンド（DFE）手段をさらに含み、前記デジタルDFE手段が、デジタル予歪（DPD）パラメータを前記デジタル送信データに適用し、前記プロセッサ回路が、前記追跡されたVSWRに基づいて前記DPDパラメータを調整するように構成される、実施例113～117の任意の組み合わせのトランシーバ手段。
実施例１１９。前記一つまたは複数のフィードバック手段は、前記送信経路手段に関連付けられた増幅器の接合温度を測定するように構成され、前記プロセッサ回路は、前記測定された接合温度に基づいて、前記増幅器の増幅器バイアス設定を変更するよう、前記DC-DCコンバータ手段の供給電圧を調整するように構成される、実施例113～118の任意の組み合わせのトランシーバ手段。
実施例１２０。前記プロセッサ回路は、前記アンテナを介して送信される前記アナログ送信信号が、記憶されたコードブック値に従った大きさを有するように、前記増幅器のバイアス設定を変更するために、前記DC-DCコンバータ手段の前記供給電圧を調整するように構成される、実施例113～119の任意の組み合わせのトランシーバ手段。
実施例１２１。実施例113～120の任意の組み合わせのトランシーバ手段であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部に含まれる前記DC-DCコンバータ手段は、前記プロセッサ回路を介して他のデジタル・トランシーバ部に対して独立して調整可能な別個の供給電圧を提供する、トランシーバ手段。
実施例１２２。実施例113～121の任意の組み合わせのトランシーバ手段であって、前記アンテナに結合された受信経路手段をさらに含み、前記プロセッサ回路が、前記DC-DCコンバータ手段の前記供給電圧を調整して、前記受信経路手段に関連する増幅器の増幅器バイアス設定を変更するように構成される、トランシーバ手段。
実施例１２３。複数のデジタル・トランシーバ部を含むトランシーバ手段におけるコンピュータ実装される方法であって：前記複数のデジタル・トランシーバ部のうちの1つに関連付けられたDC-DCコンバータ手段を介して、前記複数のデジタル・トランシーバ部のうちの前記1つに含まれる一つまたは複数のトランシーバ手段の設定に関連付けられる初期トランシーバ・パラメータを適用する段階であって、前記一つまたは複数のトランシーバ手段が前記DC-DCコンバータを介して電力を供給される、段階と；処理回路を介して、前記複数のデジタル・トランシーバ部のうちの前記1つに関連付けられたアンテナと増幅器との間の電圧定在波比（VSWR）を追跡する段階と；前記処理回路を介して、前記DC-DCコンバータ手段の設定を調整して、前記追跡されたVSWRに基づいて前記初期トランシーバ・パラメータを修正する段階とを含む、コンピュータ実装される方法。
実施例１２４。前記複数のデジタル・トランシーバ部の間で共有される共通デジタル・フロントエンド（DFE）手段を介して、送信されるべき信号を表すデジタル・データに初期デジタル予歪（DPD）パラメータを適用する段階と；前記複数のデジタル・トランシーバ部のうちの前記1つに関連するDFE手段を介して、前記追跡されたVSWRに基づいて前記DPDパラメータを更新する段階とをさらに含む、実施例123に記載のコンピュータ実装される方法。
実施例１２５。（i）前記DC-DCコンバータの設定を調整する工程と、（ii）前記追跡されたVSWRに基づいて前記DPDパラメータを調整する工程が、同時に生起する、実施例123～124の任意の組み合わせのコンピュータ実装される方法。
実施例１２６。前記追跡されたVSWRが変化するにつれて時間とともに前記トランシーバ手段の動作中に（i）前記DC-DCコンバータ手段の設定を調整する工程と、（ii）前記DPDパラメータを更新する工程とを繰り返すことをさらに含む、実施例123～125の任意の組み合わせのコンピュータ実装される方法。
実施例１２７。前記複数のトランシーバ部のそれぞれがDC-DCコンバータ手段を含む、実施例123～126の任意の組み合わせのコンピュータ実装される方法。
実施例１２８。複数のデジタル・トランシーバ部であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、それぞれのDC-DCコンバータ手段を介して供給電圧を提供し、各それぞれのデジタル・トランシーバ部の動作に関してフィードバック測定を提供するように構成されている、複数のデジタル・トランシーバ部；および各それぞれのデジタル・トランシーバ部からの前記フィードバック測定に基づいて各それぞれのデジタル・トランシーバ部の各DC-DCコンバータ手段の前記供給電圧を調整するように構成されたプロセッサ回路を含む、無線装置手段。
実施例１２９。前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部の各DC-DCコンバータ手段の前記供給電圧を調整して、各それぞれのデジタル・トランシーバ部に含まれる送信経路手段に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、実施例104に記載の無線装置。
実施例１３０。前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部の各DC-DCコンバータ手段の前記供給電圧を調整して、各それぞれのデジタル・トランシーバ部に含まれる受信経路手段に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、実施例128～129に記載の無線装置。
実施例１３１。前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部に関連する送信信号の変調エンベロープを追跡するために、各それぞれのデジタル・トランシーバ部に含まれる送信経路手段に関連する前記増幅器の前記増幅器バイアス設定を変更するように構成される、実施例128～130の任意の組み合わせの無線装置。
実施例１３２。各それぞれのデジタル・トランシーバ部に含まれる前記一つまたは複数のフィードバック手段は、各それぞれのデジタル・トランシーバ部に関連する送信経路手段内の順方向および逆方向の電力を測定するように構成され、前記プロセッサ回路は、（i）測定された順方向および逆方向の電力を使用して電圧定在波比（VSWR）を追跡し、（ii）前記追跡されたVSWRに基づいて、各それぞれのデジタル・トランシーバ部に含まれる前記送信経路手段に関連する増幅器の増幅器バイアス設定を変更するように構成される、実施例128～131の任意の組み合わせの無線装置。
実施例１３３。実施例128～132の任意の組み合わせの無線装置であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、各それぞれのデジタル・トランシーバ部に含まれる前記送信経路手段内のデジタル・フロントエンド（DFE）手段をさらに含み、前記デジタルDFE手段は、デジタル予歪（DPD）パラメータをデジタル送信データに適用し、前記プロセッサ回路は、前記フィードバック測定に基づいて、前記DPDパラメータを調整するように構成される、無線装置。
実施例１３４。前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部が、各それぞれのデジタル・トランシーバ部に含まれる送信経路手段内のデジタル・フロントエンド（DFE）手段をさらに含み、前記デジタルDFE手段が、デジタル予歪（DPD）パラメータをデジタル送信データに適用し、前記プロセッサ回路が、前記追跡されたVSWRに基づいて前記DPDパラメータを調整するように構成される、実施例128～133の任意の組み合わせの無線装置。
実施例１３５。各それぞれのデジタル・トランシーバ部に含まれる前記一つまたは複数のフィードバック手段は、各それぞれのデジタル・トランシーバ部に含まれる送信経路手段に関連付けられた増幅器の接合温度を測定するように構成され、前記プロセッサ回路は、前記測定された接合温度に基づいて、前記増幅器の増幅器バイアス設定を変更するよう、前記DC-DCコンバータの供給電圧を調整するように構成される、実施例128～134の任意の組み合わせの無線装置。
実施例１３６。前記プロセッサ回路は、送信信号が、記憶されたコードブック大きさ値に従った大きさを有するように、各それぞれのデジタル・トランシーバ部に含まれる送信経路手段に関連する増幅器の増幅器バイアス設定を変更するために、各それぞれのデジタル・トランシーバ部に含まれる各DC-DCコンバータ手段の前記供給電圧を調整するように構成される、実施例128～135の任意の組み合わせの無線装置。
図示され、記載される装置。
図示され、記載される方法。
実施例IV
以下の例は、さらなる側面に関する。
実施例１３７。デジタル・フロントエンド（DFE）と；複数の受信チェーンとを有する受信機であって、前記複数の受信チェーンのうちの各受信チェーンは、信号を受信し、前記信号をベースバンド信号にダウンコンバートするように構成され、前記複数の受信チェーンのうちの各受信チェーンは、前記ダウンコンバートされたベースバンド信号のデジタル化されたバージョンを前記DFEに出力するように構成された少なくとも1つのアナログ‐デジタル変換器（ADC）を含み、前記DFEは、前記複数の受信チェーンのそれぞれを介して受信された前記信号に関連する時間遅延を推定するために、互いに並列に前記複数の受信チェーンのそれぞれから受信された前記ダウンコンバートされたベースバンド信号のデジタル化されたバージョンを処理するようにさらに構成される、受信機。
実施例１３８。前記DFEは、前記複数の受信チェーンのそれぞれにおいて受信された信号の相関を利用することによって、前記複数の受信チェーンのそれぞれから受信されたダウンコンバートされたベースバンド信号のデジタル化されたバージョンを互いに並列に処理するように構成される、実施例137に記載の受信機。
実施例１３９。前記DFEが、前記複数の受信チェーンのそれぞれから受信されたダウンコンバートされたベースバンド信号のデジタル化されたバージョンを互いに並列に処理して、前記複数の受信チェーンのそれぞれを介して受信された信号に関連する前記時間遅延の推定と合同して、前記複数の受信チェーンのそれぞれを介して受信された信号をさらに推定するように構成される、実施例137～138の任意の組み合わせの受信機。
実施例１４０。前記複数の受信チェーンのそれぞれを介して受信された信号と、前記複数の受信チェーンのそれぞれを介して受信された信号と関連付けられた前記時間遅延との相関が、前記複数の受信チェーンの一つまたは複数に関連付けられた一つまたは複数のアナログ‐デジタル変換器（ADC）と関連付けられた量子化ノイズを抑制するために使用される、実施例137～139の任意の組み合わせの受信機。
実施例１４１。実施例137～140の任意の組み合わせの受信機であって、前記受信された信号は、ミリ波周波数の範囲内の周波数を有する、受信機。
実施例１４２。前記複数の受信チェーンのうちの各受信チェーンに含まれる前記少なくとも1つのADCが逐次近似（SAR）ADCを含む、実施例137～141の任意の組み合わせの受信機。
実施例１４３。デジタル・フロントエンド（DFE）と；複数の受信チェーンとを有する受信機であって、前記複数の受信チェーンのうちのそれぞれの受信チェーンは、信号を受信し、前記信号をベースバンド信号にダウンコンバートするように構成され、前記複数の受信チェーンのうちのそれぞれの受信チェーンは、前記ダウンコンバートされたベースバンド信号のデジタル化されたバージョンを前記DFEに出力するように構成された少なくとも1つのアナログ-デジタル変換器（ADC）を含み、前記DFEは、前記複数の受信チェーンのうちのそれぞれの受信チェーンからの前記ダウンコンバートされたベースバンド信号の前記デジタル化されたバージョンによって表される信号エネルギーを互いに並列に解析し、前解析された信号エネルギーが閾値エネルギー・レベルを超えるかどうかを判定することによって、前記信号に関連するメインビーム方向の信号とは異なる方向における受信されるブロッカー信号を検出するように、セクタ化された走査を実行するようにさらに構成される、受信機。
実施例１４４。前記DFEは、空間の八分象限のそれぞれにわたってセクタ化された走査を実行するようにさらに構成される、実施例143に記載の受信機。
実施例１４５。前記DFEが、さらに、受信されるブロッカー信号を検出すると、前記セクタ化された走査の間に、前記複数の受信チェーンのそれぞれに関連する前記少なくとも1つのADCから出力される前記ダウンコンバートされたベースバンド信号の前記デジタル化されたバージョンの一つまたは複数の最上位ビット（MSB）を使用して、デジタルの推定されるブロッカー信号を計算するように構成される、実施例143～144の任意の組み合わせの受信機。
実施例１４６。前記DFEが、前記複数の受信チェーンのそれぞれに関連する前記少なくとも1つのADCが、前記ダウンコンバートされたベースバンド信号の前記デジタル化されたバージョンの前記一つまたは複数のMSBを出力する同じサンプリング窓の間に、前記デジタルの推定されるブロッカー信号を計算するように構成される、実施例143～145の任意の組み合わせの受信機。
実施例１４７。実施例143～146の任意の組み合わせの受信機であって：前記DFEおよび前記複数の受信チェーンのそれぞれに関連付けられた前記少なくとも1つのADCに結合されたフィードバック経路をさらに含み、前記DFEは、前記ブロッカー信号を少なくとも部分的に減衰させるよう、前記複数の受信チェーンのそれぞれに関連付けられた前記少なくとも1つのADCに、前記フィードバック経路を介して、前記デジタルの推定されるブロッカー信号を提供するように構成される、受信機。
実施例１４８。前記複数の受信チェーンのそれぞれに関連する前記少なくとも1つのADCが、量子化器経路を含む逐次近似（SAR）ADCである、実施例143～147の任意の組み合わせの受信機。
実施例１４９。実施例143～148の任意の組み合わせの受信機であって、前記ADCは、量子化器フィードバック経路を含み、前記デジタルの推定されるブロッカー信号は、前記ADCにおいて前記ブロッカー信号を抑制するために、前記量子化器フィードバック経路に結合される、実施例143～148の受信機。
実施例１５０。実施例143～149の任意の組み合わせの受信機であって、前記受信される信号が、ミリ波周波数の範囲内の周波数を有する、受信機。
実施例１５１。デジタル・フロントエンド（DFE）と；複数の受信チェーンとを有する受信機であって、前記複数の受信チェーンのうちの各受信チェーンは、信号を受信し、前記信号をベースバンド信号にダウンコンバートするように構成され、前記複数の受信チェーンのうちの各受信チェーンは、複数のチューニング回路ブロックを含み、前記チューニング回路ブロックのうちの一つまたは複数は、前記複数の受信チェーンのうちの少なくとも1つに隣接するものに結合され、前記DFEは、前記複数のチューニング回路ブロックのうちの一つまたは複数に、前記複数の受信チェーンのうちの各受信チェーンにおいて受信されるベースバンド信号に調整可能な利得重み付けを適用させ、それにより、前記複数の受信チェーンのそれぞれの中の少なくとも1つのアナログ‐デジタル変換器（ADC）が重み付けされたベースバンド信号の組み合わせを受信し、重み付けされたベースバンド信号の前記組み合わせのうちの少なくとも1つの重み付けされたベースバンド信号は、前記複数の受信チェーンのうちの少なくとも1つの隣接するものから出力され、前記DFEはさらに、前記信号に関連するメインビーム方向とは異なる方向における受領されるブロッカー信号を検出するためにセクタ化された走査を実行し、前記複数の受信チェーンのそれぞれの中の前記少なくとも1つのADCによって出力される重み付けされたベースバンド信号のデジタル化された組み合わせを、空間ノッチ・フィルタをチューニングするために利用するように構成される、受信機。
実施例１５２。前記チューニング回路ブロックのうちの前記一つまたは複数は、前記複数の受信チェーンのうちの少なくとも1つに隣接するものに、フィードフォワード式に結合される、実施例151に記載の受信機。
実施例１５３。前記複数の受信チェーンのそれぞれがそれぞれのアンテナに結合され、前記複数の受信チェーンのうちの前記少なくとも1つの隣接するものが、前記複数の受信チェーンのうちの別のものに物理的に隣接するアンテナに結合される、実施例151～152のいずれかの組み合わせの受信機。
実施例１５４。実施例151～153の任意の組み合わせの受信機であって、前記DFEは、受信されるブロッカー信号を少なくとも部分的に減衰させるよう、受信されるブロッカー信号に関連する方向におけるヌルまたは減衰をもって前記空間ノッチ・フィルタをチューニングするように構成される、受信機。
実施例１５５。前記複数の受信チェーンのうちの各受信チェーンが、互いに並列に接続された前記一つまたは複数のチューニング回路ブロックを含む、実施例151～154の任意の組み合わせの受信機。
実施例１５６。前記複数の受信チェーンのそれぞれは、それぞれのアンテナに結合され、前記複数の受信チェーンのそれぞれの中の少なくとも1つのアナログ‐デジタル変換器（ADC）は、（i）それぞれ結合されたアンテナから受信される信号、（ii）前記複数の受信チェーンのうちの1つに関連付けられた、前記それぞれ結合されたアンテナに物理的に隣接する第1のアンテナから受信される信号、および（iii）前記複数の受信チェーンのうちの別の1つに関連付けられた、前記それぞれ結合されるアンテナに物理的に隣接する第2のアンテナから受信される信号に関連付けられた重み付けされたベースバンド信号の組み合わせを受信する、実施例151～155のいずれかの組み合わせの受信機。
実施例１５７。前記それぞれ結合されるアンテナ、前記第1の物理的に隣接するアンテナ、および前記第2の物理的に隣接するアンテナは、2次元（2D）アンテナ・アレイの一部を形成する、実施例151～156の任意の組み合わせの受信機。
実施例１５８。セクタ化された走査回路を含むデジタル・フロントエンド（DFE）と；複数の受信チェーンとを有する受信機であって、前記複数の受信チェーンのうちの各受信チェーンは：受信された信号をベースバンド信号にダウンコンバートするように構成された混合器と；前記ベースバンド信号をデジタル化されたベースバンド信号に変換するように構成された少なくとも1つのアナログ‐デジタル変換器（ADC）とを含み、前記セクタ化された走査回路は、前記複数の受信チェーンのそれぞれを介して受信された前記デジタル化されたベースバンド信号に含まれる走査角度データのデジタル回転を互いに並列に適用して、前記複数の受信チェーンのそれぞれを介して受信された前記走査角度データの少なくとも1つのデジタル回転から帰結する信号エネルギーが閾値エネルギー・レベルを超える場合に、前記受信された信号に関連するメインビーム方向の信号とは異なる方向におけるブロッカー信号を識別するように構成されている、受信機。
実施例１５９。前記DFEは、前記識別されたブロッカー信号のデジタル推定値を計算するように構成されたブロッカー抽出回路をさらに備え、前記少なくとも1つのADCは、量子化器フィードバック経路を含み、前記ブロッカー信号のデジタル推定値は、前記少なくとも1つのADCにおいて前記ブロッカー信号を抑制するよう、前記量子化器フィードバック経路に結合される、実施例158に記載の受信機。
実施例１６０。前記複数の受信チェーンのそれぞれに関連する前記少なくとも1つのADCが、逐次近似（SAR）ADCである、実施例158～159の任意の組み合わせの受信機。
実施例１６１。デジタル・フロントエンド（DFE）手段と；複数の受信チェーン手段とを有する受信機手段であって、前記複数の受信チェーン手段のうちの各受信チェーン手段は、信号を受信し、前記信号をベースバンド信号にダウンコンバートし、前記複数の受信チェーン手段のうちの各受信チェーン手段は、前記ダウンコンバートされたベースバンド信号のデジタル化されたバージョンを前記DFEに出力する少なくとも1つのアナログ‐デジタル変換器（ADC）手段を含み、前記DFE手段は、前記複数の受信チェーン手段のそれぞれを介して受信された前記信号に関連する時間遅延を推定するために、互いに並列に前記複数の受信チェーン手段のそれぞれから受信された前記ダウンコンバートされたベースバンド信号のデジタル化されたバージョンを処理する、受信機手段。
実施例１６２。前記DFE手段は、前記複数の受信チェーン手段のそれぞれにおいて受信された信号の相関を利用することによって、前記複数の受信チェーン手段のそれぞれから受信されたダウンコンバートされたベースバンド信号のデジタル化されたバージョンを互いに並列に処理する、実施例161に記載の受信機手段。
実施例１６３。前記DFE手段が、前記複数の受信チェーン手段のそれぞれから受信されたダウンコンバートされたベースバンド信号のデジタル化されたバージョンを互いに並列に処理して、前記複数の受信チェーン手段のそれぞれを介して受信された信号に関連する前記時間遅延の推定と合同して、前記複数の受信チェーン手段のそれぞれを介して受信された信号をさらに推定するように構成される、実施例161～162の任意の組み合わせの受信機手段。
実施例１６４。前記複数の受信チェーン手段のそれぞれを介して受信された信号と、前記複数の受信チェーン手段のそれぞれを介して受信された信号と関連付けられた前記時間遅延との相関が、前記複数の受信チェーン手段の一つまたは複数に関連付けられた一つまたは複数のアナログ‐デジタル変換器（ADC）手段と関連付けられた量子化ノイズを抑制するために使用される、実施例161～163の任意の組み合わせの受信機手段。
実施例１６５。実施例161～164の任意の組み合わせの受信機手段であって、前記受信された信号は、ミリ波周波数の範囲内の周波数を有する、受信機手段。
実施例１６６。前記複数の受信チェーン手段のうちの各受信チェーン手段に含まれる前記少なくとも1つのADC手段が逐次近似（SAR）ADCを含む、実施例161～165の任意の組み合わせの受信機手段。
実施例１６７。デジタル・フロントエンド（DFE）手段と；複数の受信チェーン手段とを有する受信機手段であって、前記複数の受信チェーン手段のうちのそれぞれの受信チェーン手段は、信号を受信し、前記信号をベースバンド信号にダウンコンバートし、前記複数の受信チェーン手段のうちのそれぞれの受信チェーン手段は、前記ダウンコンバートされたベースバンド信号のデジタル化されたバージョンを前記DFE手段に出力する少なくとも1つのアナログ-デジタル変換器（ADC）手段を含み、前記DFE手段は、前記複数の受信チェーン手段のうちのそれぞれの受信チェーン手段からの前記ダウンコンバートされたベースバンド信号の前記デジタル化されたバージョンによって表される信号エネルギーを互いに並列に解析し、前解析された信号エネルギーが閾値エネルギー・レベルを超えるかどうかを判定することによって、前記信号に関連するメインビーム方向の信号とは異なる方向における受信されるブロッカー信号を検出するように、セクタ化された走査を実行する、受信機手段。
実施例１６８。前記DFE手段は、空間の八分象限のそれぞれにわたってセクタ化された走査を実行する、実施例167に記載の受信機手段。
実施例１６９。前記DFE手段が、さらに、受信されるブロッカー信号を検出すると、前記セクタ化された走査の間に、前記複数の受信チェーン手段のそれぞれに関連する前記少なくとも1つのADC手段から出力される前記ダウンコンバートされたベースバンド信号の前記デジタル化されたバージョンの一つまたは複数の最上位ビット（MSB）を使用して、デジタルの推定されるブロッカー信号を計算する、実施例167～168の任意の組み合わせの受信機手段。
実施例１７０。前記DFE手段が、前記複数の受信チェーン手段のそれぞれに関連する前記少なくとも1つのADC手段が、前記ダウンコンバートされたベースバンド信号の前記デジタル化されたバージョンの前記一つまたは複数のMSBを出力する同じサンプリング窓の間に、前記デジタルの推定されるブロッカー信号を計算する、実施例167～169の任意の組み合わせの受信機手段。
実施例１７１。実施例167～170の任意の組み合わせの受信機手段であって：前記DFE手段および前記複数の受信チェーン手段のそれぞれに関連付けられた前記少なくとも1つのADC手段に結合されたフィードバック経路をさらに含み、前記DFE手段は、前記ブロッカー信号を少なくとも部分的に減衰させるよう、前記複数の受信チェーン手段のそれぞれに関連付けられた前記少なくとも1つのADC手段に、前記フィードバック経路を介して、前記デジタルの推定されるブロッカー信号を提供する、受信機手段。
実施例１７２。前記複数の受信チェーン手段のそれぞれに関連する前記少なくとも1つのADC手段が、量子化器経路を含む逐次近似（SAR）ADCである、実施例167～171の任意の組み合わせの受信機手段。
実施例１７３。実施例167～172の任意の組み合わせの受信機手段であって、前記ADC手段は、量子化器フィードバック経路を含み、前記デジタルの推定されるブロッカー信号は、前記ADC手段において前記ブロッカー信号を抑制するために、前記量子化器フィードバック経路に結合される、実施例167～172の受信機手段。
実施例１７４。実施例167～173の任意の組み合わせの受信機手段であって、前記受信される信号が、ミリ波周波数の範囲内の周波数を有する、受信機手段。
実施例１７５。デジタル・フロントエンド（DFE）手段と；複数の受信チェーン手段とを有する受信機手段であって、前記複数の受信チェーン手段のうちの各受信チェーン手段は、信号を受信し、前記信号をベースバンド信号にダウンコンバートし、前記複数の受信チェーン手段のうちの各受信チェーン手段は、複数のチューニング手段を含み、前記チューニング手段のうちの一つまたは複数は、前記複数の受信チェーン手段のうちの少なくとも1つに隣接するものに結合され、前記DFE手段は、前記複数のチューニング手段のうちの一つまたは複数に、前記複数の受信チェーン手段のうちの各受信チェーン手段において受信されるベースバンド信号に調整可能な利得重み付けを適用させ、それにより、前記複数の受信チェーン手段のそれぞれの中の少なくとも1つのアナログ‐デジタル変換器（ADC）手段が重み付けされたベースバンド信号の組み合わせを受信し、重み付けされたベースバンド信号の前記組み合わせのうちの少なくとも1つの重み付けされたベースバンド信号は、前記複数の受信チェーン手段のうちの少なくとも1つの隣接するものから出力され、前記DFE手段はさらに、前記信号に関連するメインビーム方向とは異なる方向における受領されるブロッカー信号を検出するためにセクタ化された走査を実行し、前記複数の受信チェーン手段のそれぞれの中の前記少なくとも1つのADC手段によって出力される重み付けされたベースバンド信号のデジタル化された組み合わせを、空間ノッチ・フィルタをチューニングするために利用するように構成される、受信機手段。
実施例１７６。前記チューニング手段のうちの前記一つまたは複数は、前記複数の受信チェーン手段のうちの少なくとも1つに隣接するものに、フィードフォワード式に結合される、実施例175に記載の受信機手段。
実施例１７７。前記複数の受信チェーン手段のそれぞれがそれぞれのアンテナに結合され、前記複数の受信チェーン手段のうちの前記少なくとも1つの隣接するものが、前記複数の受信チェーン手段のうちの別のものに物理的に隣接するアンテナに結合される、実施例175～176のいずれかの組み合わせの受信機手段。
実施例１７８。実施例175～177の任意の組み合わせの受信機手段であって、前記DFE手段は、受信されるブロッカー信号を少なくとも部分的に減衰させるよう、受信されるブロッカー信号に関連する方向におけるヌルまたは減衰をもって前記空間ノッチ・フィルタをチューニングする、受信機手段。
実施例１７９。前記複数の受信チェーン手段のうちの各受信チェーン手段が、互いに並列に接続された前記一つまたは複数のチューニング手段を含む、実施例175～178の任意の組み合わせの受信機手段。
実施例１８０。前記複数の受信チェーン手段のそれぞれは、それぞれのアンテナに結合され、前記複数の受信チェーン手段のそれぞれの中の少なくとも1つのアナログ‐デジタル変換器（ADC）手段は、（i）それぞれ結合されたアンテナから受信される信号、（ii）前記複数の受信チェーン手段のうちの1つに関連付けられた、前記それぞれ結合されたアンテナに物理的に隣接する第1のアンテナから受信される信号、および（iii）前記複数の受信チェーン手段のうちの別の1つに関連付けられた、前記それぞれ結合されるアンテナに物理的に隣接する第2のアンテナから受信される信号に関連付けられた重み付けされたベースバンド信号の組み合わせを受信する、実施例175～179のいずれかの組み合わせの受信機手段。
実施例１８１。前記それぞれ結合されるアンテナ、前記第1の物理的に隣接するアンテナ、および前記第2の物理的に隣接するアンテナは、2次元（2D）アンテナ・アレイの一部を形成する、実施例175～180の任意の組み合わせの受信機手段。
実施例１８２。セクタ化された走査手段を含むデジタル・フロントエンド（DFE）手段と；複数の受信チェーン手段とを有する受信機手段であって、前記複数の受信チェーン手段のうちの各受信チェーン手段は：受信された信号をベースバンド信号にダウンコンバートする混合器手段と；前記ベースバンド信号をデジタル化されたベースバンド信号に変換する少なくとも1つのアナログ‐デジタル変換器（ADC）手段とを含み、前記セクタ化された走査手段は、前記複数の受信チェーン手段のそれぞれを介して受信された前記デジタル化されたベースバンド信号に含まれる走査角度データのデジタル回転を互いに並列に適用して、前記複数の受信チェーン手段のそれぞれを介して受信された前記走査角度データの少なくとも1つのデジタル回転から帰結する信号エネルギーが閾値エネルギー・レベルを超える場合に、前記受信された信号に関連するメインビーム方向の信号とは異なる方向におけるブロッカー信号を識別する、受信機手段。
実施例１８３。前記DFE手段は、前記識別されたブロッカー信号のデジタル推定値を計算するブロッカー抽出手段をさらに備え、前記少なくとも1つのADC手段は、量子化器フィードバック経路を含み、前記ブロッカー信号のデジタル推定値は、前記少なくとも1つのADC手段において前記ブロッカー信号を抑制するよう、前記量子化器フィードバック経路に結合される、実施例182に記載の受信機手段。
実施例１８４。前記複数の受信チェーン手段のそれぞれに関連する前記少なくとも1つのADC手段が、逐次近似（SAR）ADCである、実施例182～183の任意の組み合わせの受信機手段。
図示され、記載される装置。
図示され、記載される方法。
結論
本開示全体を通じて、M、N、Kなど、ある種の構成要素の任意の好適な数を示すために、数値変数が与えられることがある。与えられる例のいくつかにおいて、説明を容易にするために、数値変数が繰り返されることがある。しかしながら、本明細書に記載される諸側面は、これらの例に限定されず、同じ数値変数サフィックスによって参照される構成要素が互いに等しい必要はない。
特定の諸側面の前述の説明は、開示の一般的性質を十分に明らかにし、それにより、他の者は、当業者の知識を適用することにより、過度の試行を行うことなく、また、本開示の一般的概念から逸脱することなく、そのような特定の諸側面をさまざまな応用のために容易に修正するおよび／または適応させることができる。よって、そのような適応および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された諸側面の等価物の意味および範囲内にあることが意図される。本明細書における表現または用語は、限定ではなく、説明のためであり、よって、本明細書の用語または表現は、教示およびガイダンスに照らして、当業者によって解釈されるべきであることが理解されるべきである。
明細書中の「1つの側面」、「ある側面」、「例示的な側面」などへの言及は、記載された側面が特定の特徴、構造、または特性を含みうるが、すべての側面が必ずしもその特定の特徴、構造、または特性を含むわけではないことを示す。また、そのような表現は、必ずしも同じ側面を指すものではない。さらに、特定の特徴、構造、または特性がある側面に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の諸側面に関連して、そのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内であることを述べておく。
本明細書に記載される例示的諸側面は、例解目的のために提供されるものであり、限定するものではない。他の例示的な諸側面が可能であり、例示的な諸側面に修正を加えることができる。よって、明細書は、開示を限定することは意図されていない。むしろ、本開示の範囲は、以下の特許請求の範囲およびそれらの均等物に従ってのみ定義される。
諸側面は、ハードウェア（たとえば、回路）、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせで実装されうる。諸側面はまた、機械可読媒体に記憶された命令として実装されてもよく、これは、一つまたは複数のプロセッサによって読まれて実行されうる。機械読み取り可能媒体は、機械によって読み取り可能な形で情報を記憶または送信するための任意の機構（たとえば、計算装置）を含んでいてもよい。たとえば、機械可読媒体は、読み出し専用メモリ（ROM）、ランダム・アクセス・メモリ（RAM）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス、電気、光、音響または他の形の伝搬信号（たとえば、搬送波、赤外線信号、デジタル信号など）などを含んでいてもよい。さらに、ファームウェア、ソフトウェア、ルーチン、命令は、ある種のアクションを実行するものとして本明細書に記載されることがある。しかしながら、そのような記述は単に便宜上のものであり、実際には、そのようなアクションは、計算装置、プロセッサ、コントローラ、または他の装置が該ファームウェア、ソフトウェア、ルーチン、命令などを実行することから帰結するものであることが理解されるべきである。さらに、実装変形のいずれも、汎用コンピュータによって実行されうる。
本説明の目的上、「プロセッサ回路」という用語は、回路、プロセッサ、論理、またはそれらの組み合わせであると理解される。たとえば、回路は、アナログ回路、デジタル回路、状態機械論理、他の構造的電子ハードウェア、またはそれらの組み合わせを含むことができる。プロセッサは、マイクロプロセッサ、デジタル：
号プロセッサ（DSP）、または他のハードウェアプロセッサを含むことができる。プロセッサは、本明細書に記載される諸側面に従って対応する機能を実行するための命令を「ハードコーディング」されうる。あるいはまた、プロセッサは、メモリに記憶された命令を取り出すために内部および／または外部メモリにアクセスすることができ、このメモリは、プロセッサによって実行されたとき、プロセッサに関連した対応する機能、および／またはプロセッサを有する構成要素の動作に関連した一つまたは複数の機能および／または動作を実行する。
本明細書に記載される一つまたは複数の例示的諸側面において、プロセッサ回路は、データおよび／または命令を記憶するメモリを含むことができる。メモリは、たとえば、読み出し専用メモリ（ROM）、ランダム・アクセス・メモリ（RAM）、フラッシュメモリ、磁気記憶媒体、光ディスク、消去可能プログラマブル読み出し専用メモリ（EPROM）、およびプログラマブル読み出し専用メモリ（PROM）を含む、任意の周知の揮発性メモリおよび／または不揮発性メモリであることができる。メモリは、非取り外し可能、取り外し可能、またはその両方の組み合わせであることができる。

Claims (20)

  1. 共通デジタル・フロントエンド（DFE）に結合された複数のデジタル・トランシーバ部であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、前記共通DFEを用いて通信されるデータを使って同じ通信プロトコルに従って動作するよう構成されており：
    アンテナに結合されたデータ送信手段であって、前記共通DFEから受領されたデジタル送信データを前記アンテナを介して送信されるアナログ送信信号に変換するデータ送信手段と；
    各デジタル・トランシーバ部に結合されたDC-DCコンバータであって、供給電圧を提供するように構成されているDC-DCコンバータと；
    各それぞれのデジタル・トランシーバ部の動作に関してフィードバック測定を提供する一つまたは複数のフィードバック手段とを有する、複数のデジタル・トランシーバ部；および
    前記フィードバック測定に基づいて各それぞれ結合されたデジタル・トランシーバ部のために前記DC-DCコンバータによって提供される前記供給電圧を互いと独立に調整する処理手段を含む、
    トランシーバ。
  2. 前記処理手段は、少なくとも1つのそれぞれ結合されたデジタル・トランシーバ部の前記DC-DCコンバータによって提供される前記供給電圧を調整して、前記データ送信手段に関連付けられた増幅器の増幅器バイアス設定を変更する、請求項１に記載のトランシーバ。
  3. 前記処理手段は、前記アンテナを介して送信される前記アナログ送信信号の変調エンベロープを追跡するために、前記増幅器の前記増幅器バイアス設定を変更するよう、少なくとも1つのそれぞれ結合されたデジタル・トランシーバ部の前記DC-DCコンバータによって提供される前記供給電圧を調整する、請求項１または２に記載のトランシーバ。
  4. 前記一つまたは複数のフィードバック手段は、前記アンテナを介して送信される前記アナログ送信信号に関連する前記データ送信手段内の順方向および逆方向の電力を測定し、
    前記処理手段は、（i）測定された順方向および逆方向の電力を使用して、前記データ送信手段と前記アンテナとの間の電圧定在波比（VSWR）を追跡し、（ii）前記追跡されたVSWRに基づいて、前記データ送信手段に関連する増幅器の増幅器バイアス設定を変更するように構成される、
    請求項１ないし３のうちいずれか一項に記載のトランシーバ。
  5. 前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は：
    前記データ送信手段内の各デジタル・トランシーバ部に対応するデジタル・フロントエンド（DFE）部をさらに含み、各それぞれのデジタルDFE部は、デジタル予歪（DPD）パラメータを前記デジタル送信データに適用するように構成され、
    前記処理手段は、前記フィードバック測定に基づいて、各それぞれのデジタル・トランシーバ部についての前記DPDパラメータを互いに独立に調整する、
    請求項１ないし４のうちいずれか一項に記載のトランシーバ。
  6. 前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部が：
    前記データ送信手段内の各デジタル・トランシーバ部に対応するデジタル・フロントエンド（DFE）部をさらに含み、各それぞれのDFE部が、デジタル予歪（DPD）パラメータを前記デジタル送信データに適用するよう構成されており、
    前記処理手段が、前記追跡されたVSWRに基づいて、各それぞれのデジタル・トランシーバ部についての前記DPDパラメータを互いに独立に調整する、
    請求項４に記載のトランシーバ。
  7. 前記一つまたは複数のフィードバック手段は、前記送信経路回路に関連付けられた増幅器の接合温度を測定し、
    前記処理手段は、前記測定された接合温度に基づいて、前記増幅器の増幅器バイアス設定を変更するよう、少なくとも1つのそれぞれ結合されたデジタル・トランシーバ部の前記DC-DCコンバータによって提供される供給電圧を調整する、
    請求項１ないし６のうちいずれか一項に記載のトランシーバ。
  8. 前記処理手段は、前記アンテナを介して送信される前記アナログ送信信号が、記憶されたコードブック値に従った大きさを有するように、前記増幅器バイアス設定を変更するために、少なくとも1つのそれぞれ結合されたデジタル・トランシーバ部についての前記DC-DCコンバータによって提供される前記供給電圧を調整する、請求項１ないし７のうちいずれか一項に記載のトランシーバ。
  9. 前記アンテナに結合されたデータ受信手段をさらに含み、
    前記処理手段が、少なくとも1つのそれぞれ結合されたデジタル・トランシーバ部の前記DC-DCコンバータによって提供される前記供給電圧を調整して、前記データ受信手段に関連する増幅器の増幅器バイアス設定を変更する、
    請求項１ないし８のうちいずれか一項に記載のトランシーバ。
  10. 前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部はさらに、前記共通DFEとは別個のデジタル・フロントエンド（DFE）部を有しており、前記共通DFEおよび各デジタル・トランシーバ部に対応する前記DFE部は、同じ通信プロトコルに関する異なる機能を実行するように構成される、
    請求項１ないし９のうちいずれか一項に記載のトランシーバ。
  11. 前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は、フェーズドアンテナアレイ内の異なるそれぞれのアンテナ素子に結合され、
    前記処理手段は、各それぞれ結合されたデジタル・トランシーバ部に関連する増幅器のバイアス条件を互いに独立に調整することによって前記フェーズドアンテナアレイの異なるそれぞれのアンテナ素子にわたる振幅テーパリングを実行するよう、各それぞれ結合されたデジタル・トランシーバ部の前記DC-DCコンバータによって提供される前記供給電圧を調整する、
    請求項１ないし１０のうちいずれか一項に記載のトランシーバ。
  12. 共通デジタルフロントエンド（DFE）に結合された複数のデジタル・トランシーバ部であって、前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は：
    前記共通DFEを用いて通信されるデータを使って同じ通信プロトコルに従って動作し、
    それぞれ結合されたDC-DCコンバータを介して供給電圧を提供し、
    各それぞれのデジタル・トランシーバ部の動作に関してフィードバック測定を提供するように構成されている、複数のデジタル・トランシーバ部と；
    各それぞれのデジタル・トランシーバ部からの前記フィードバック測定に基づいて各それぞれのデジタル・トランシーバ部の各DC-DCコンバータによって提供される前記供給電圧を調整するように構成されたプロセッサ回路とを含む、
    無線装置。
  13. 前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部の各DC-DCコンバータによって提供される前記供給電圧を調整して、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、請求項１２に記載の無線装置。
  14. 前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部の各DC-DCコンバータによって提供される前記供給電圧を調整して、各それぞれのデジタル・トランシーバ部に含まれる受信経路回路に関連付けられた増幅器の増幅器バイアス設定を変更するように構成される、請求項１２または１３に記載の無線装置。
  15. 前記プロセッサ回路は、各それぞれのデジタル・トランシーバ部に関連する送信信号の変調エンベロープを追跡するために、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連する前記増幅器の前記増幅器バイアス設定を変更するように構成される、請求項１２ないし１４のうちいずれか一項に記載の無線装置。
  16. 各それぞれのデジタル・トランシーバ部に含まれる前記一つまたは複数のフィードバック・コンポーネントは、各それぞれのデジタル・トランシーバ部に関連する送信経路回路内の順方向および逆方向の電力を測定するように構成され、
    前記プロセッサ回路は、（i）測定された順方向および逆方向の電力を使用して電圧定在波比（VSWR）を追跡し、（ii）前記追跡されたVSWRに基づいて、各それぞれのデジタル・トランシーバ部に含まれる前記送信経路回路に関連する増幅器の増幅器バイアス設定を変更するように構成される、
    請求項１２ないし１５のうちいずれか一項に記載の無線装置。
  17. 前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部は：
    各それぞれのデジタル・トランシーバ部に含まれる送信経路回路内のデジタル・フロントエンド（DFE）部をさらに含み、各それぞれのDFE部は、デジタル予歪（DPD）パラメータを前記共通DFEから受領されたデジタル送信データに適用するように構成され、
    前記プロセッサ回路は、前記フィードバック測定に基づいて、各それぞれのデジタル・トランシーバ部についての前記DPDパラメータを互いに独立に調整するように構成される、
    請求項１２ないし１６の一つまたは複数に記載の無線装置。
  18. 前記複数のデジタル・トランシーバ部のうちの各デジタル・トランシーバ部が：
    各それぞれのデジタル・トランシーバ部に含まれる送信経路回路内のデジタル・フロントエンド（DFE）部をさらに含み、各それぞれのDFE部が、デジタル予歪（DPD）パラメータを前記共通DFEから受領されたデジタル送信データに適用するように構成され、
    前記プロセッサ回路が、前記追跡されたVSWRに基づいて各それぞれのデジタル・トランシーバ部についての前記DPDパラメータを互いに独立に調整するように構成される、
    請求項１６に記載の無線装置。
  19. 各それぞれのデジタル・トランシーバ部に含まれる前記一つまたは複数のフィードバック・コンポーネントは、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連付けられた増幅器の接合温度を測定するように構成され、
    前記プロセッサ回路は、前記測定された接合温度に基づいて、前記増幅器の増幅器バイアス設定を変更するよう、各それぞれのデジタル・トランシーバ部のために前記DC-DCコンバータによって提供される供給電圧を調整するように構成される、
    請求項１２ないし１８のうちいずれか一項に記載の無線装置。
  20. 前記プロセッサ回路は、送信信号が、記憶されたコードブック大きさ値に従った大きさを有するように、各それぞれのデジタル・トランシーバ部に含まれる送信経路回路に関連する増幅器の増幅器バイアス設定を変更するために、各それぞれのデジタル・トランシーバ部に含まれる各DC-DCコンバータによって提供される前記供給電圧を互いに独立に調整するように構成される、請求項１２ないし１９のうちいずれか一項に記載の無線装置。
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