JP2009188854A

JP2009188854A - 周波数補償回路

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Publication number: JP2009188854A
Application number: JP2008028409A
Authority: JP
Inventors: Toshihiko Sasahara; 俊彦笹原
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2008-02-08
Filing date: 2008-02-08
Publication date: 2009-08-20

Abstract

【課題】感温部品を用いることなく、温度変動やデバイス自体に個体差がある場合でも、高精度で安定した掃引周波数又は変調信号を得ることが可能となるようにする。
【解決手段】制御電圧発生器から出力された掃引波（又は変調波）の制御電圧を入力し、所定幅の周波数を発生するためのＶＣＯ１４、このＶＣＯ１４の出力を入力し、任意に設定した校正周波数に位相ロックした電子同調電圧をＶＣＯ１４へ帰還させるＰＬＬ−ＩＣ回路２０及びループフィルタ２１、上記ＶＣＯ１４の前段で、制御電圧発生器側とＰＬＬ回路側とを切り替える切替えスイッチ１８、この切替えスイッチ１８でＰＬＬ回路側に切り替えたとき、上記ループフィルタ２１から電子同調電圧Ｖｆを取り出し、制御電圧発生器側に切り替えたとき、取り出した電子同調電圧を上記制御電圧発生器からの出力制御電圧Ｖａに加算する回路（ＣＰＵ２３，ＤＡＣ２６，加算器２８）を設ける。
【選択図】図１

Description

本発明は周波数補償回路、特にマイクロ波帯、ミリ波帯を用いて距離計測等を行う各種のレーダ装置や高速変調波を用いた各種の通信機器に採用され、温度変動等がある場合でも、周波数掃引、変調を高速にて実行する周波数補償回路の構成に関する。

従来から、ＦＭ−ＣＷ方式、パルス変調方式等を採用した各種のレーダ装置や各種の通信機器が用いられており、これらのレーダや通信機器では、ベースバンド帯（ＩＦ周波数帯を含む）にて変調が行われ、また所定の周波数（キャリア）に周波数変換が行われ、これらの変調、周波数変換は高速で実行されることが要請される。そして、このようなレーダや通信機器において、所定範囲の周波数を発生させる周波数掃引発振回路が用いられ、この種の周波数掃引発振回路として、下記特許文献１に示す技術が提案されている。

図４には、下記特許文献１の掃引発振装置の構成が示されており、この装置は、ＶＣＯ（電圧制御発振器）１、分周器（÷Ｎ）２、基準周波数を発振する水晶発振器３、ＰＤ（位相比較器）４、ループフィルタ５及び切替えスイッチ６を用いてＰＬＬを形成すると共に、ＶＣＯ制御（入力）電圧を記憶するメモリ７、ＣＰＵ８、上記ＶＣＯ制御電圧をメモリ７へ記録させるＡＤＣ（アナログデジタルコンバータ）９、ＤＡＣ（デジタルアナログコンバータ）１０を備え、上記切替えスイッチ６がａ端子に接続されているとき、１０個の周波数ポイントの電圧で位相ロックをかけると共に、ｂ端子に接続されているとき、上記１０個のポイント電圧間に入る４０の内挿ポイント電圧を上記ＤＡＣ１０からＶＣＯ１へ供給する構成となっている。このような構成によれば、掃引周波数の発生時には、位相ロックが行われず、ＶＣＯ１が単独で動作するので、高速な掃引が行われる。

一方、上記周波数掃引発振回路や変調回路では、温度変動に対する補償を行う必要があり、この温度補償の方法として、一般に、発振器回路定数の一部に、サーミスタ、バリスタ等の感温部品を利用して、直接、アナログ的に発振周波数の温度補償を行うものが知られている。
特開２００５−１５０８５６号公報

しかしながら、従来の感温部品を用いて直接、温度補償を行うものは、周波数補償の精度にバラツキがあり、また量産性がなく、低コスト化も図れないという問題がある。しかも、マイクロ波帯を使用する上記電圧制御発振器では、温度に対する周波数変動が大きく、電波法を順守しつつ、最大限の性能を出すためには、高精度の温度補償が必要であり、感温部品を用いるものでは、十分な精度の補償が困難である。

また、周波数掃引発振回路や変調回路では、他の回路と同様に、その個体差（デバイス自体のバラツキ）に対する周波数の補償をする必要もある。近年の２４ＧＨｚ帯（特定小電力バンド）の使用では、バンド幅２００ＭＨｚにおいて電波法で認められている占有周波数帯域幅が７６ＭＨｚ以下とされているが、上述の温度変動や個体差によって、７６ＭＨｚの帯域幅を最大限に利用することができないという不都合がある。また、同一バンド内で、複数のチャンネルを選定したい場合等でも、温度変動による影響やデバイスの個体差があれば、各チャンネルにおいて十分な帯域幅が得られないことになる。

更に、レーダ装置や通信機器では、上述したように、高速で周波数掃引又は変調を実行することが求められており、温度変動やデバイス（部品）自体の個体差に対する周波数補償をする場合でも、高速性を確保することが要請される。

本発明は上記問題点に鑑みてなされたものであり、その目的は、感温部品を用いることなく、温度変動やデバイス自体に個体差がある場合でも、高精度で安定した掃引周波数又は変調信号を得ることが可能になると共に、高速な周波数掃引又は変調ができ、また占有周波数帯域幅を最大限に利用することが可能となる周波数補償回路を提供することにある。

上記目的を達成するために、請求項１の発明に係る周波数補償回路は、制御電圧発生器（変調器又は掃引電圧発生器）から出力された掃引波又は変調波の制御電圧を入力し、所定幅の周波数を発生するための電圧制御発振器と、この電圧制御発振器の出力を入力し、任意に設定した校正周波数に位相ロック（同期）した電子同調電圧を該電圧制御発振器へ帰還させるループを形成する位相ロックループ回路と、上記電圧制御発振器に対する上記制御電圧発生器からの入力（制御電圧発生器側）と上記位相ロックループ回路からの帰還入力（ＰＬＬ回路側）とを切り替える切替え器と、この切替え器によって上記位相ロックループ回路からの帰還入力に切り替えたとき、該位相ロックループ回路から上記電子同調電圧を取り出し、上記切替え器によって上記制御電圧発生器からの入力に切り替えたとき、上記取り出した電子同調電圧を上記制御電圧発生器から出力された制御電圧に加算する補償制御回路と、を備えたことを特徴とする。
請求項２に係る発明は、上記切替え器によって上記位相ロックループ回路からの帰還入力に切り替えたとき、この切替えに同期して上記電圧制御発振器からの出力を停止することを特徴とする。

上記請求項１の構成によれば、電圧制御発振器の前段に設けられた切替え器が必要に応じてＰＬＬ回路側に切り替えられ、電圧制御発振器へ与えられる電圧で、校正目的の周波数に位相ロックした電子同調電圧が取り出される。そして、切替え器が制御電圧発生器側へ切り替えられた後、上記の取り出された電子同調電圧が制御電圧発生器から出力された掃引波又は変調波の電圧に加算され、この電圧が電圧制御発振器へ供給される。従って、位相ロックされる校正周波数を、例えば掃引周波数又は変調周波数の最も低い周波数に設定することにより、電圧制御発振器から校正された掃引周波数又は変調周波数を出力することができる。

上記請求項２の構成によれば、ＰＬＬ回路側へ切り替えられているときには、電圧制御発振器から信号が出力されず、不要波の発生・出力が防止される。

本発明によれば、ＰＬＬ回路から取り出された校正周波数の電子同調電圧によって、適宜、掃引周波数又は変調周波数の校正を行うので、感温部品を用いることなく、温度変動やデバイス自体に個体差がある場合でも、高精度で安定した掃引周波数又は変調周波数が得られ、周波数の補償が可能となる。しかも、このＰＬＬ回路を用いた校正は、１掃引毎に行うことができるので、急激な環境変化に対応したリアルタイムの処理が可能である。

また、ＰＬＬ回路等の制約を受けず、電圧制御発振器の単独の動作となるので、高速な周波数掃引、変調が可能となり、また周波数の補償が確実に行われるので、占有周波数帯域幅を最大限に利用することもできる。更に、位相同期させる周波数は、１波であるから、複雑なプログラムやＲＯＭ等のメモリが不要であり、複雑な構成回路を用いることなく、直接、掃引又は変調が可能となるので、低コスト化が図られるという利点がある。

請求項２の発明によれば、不要波の発生・出力が防止され、また占有周波数帯域以外の周波数の出力をなくすことができるので、占有周波数帯域幅の最大限の利用に更に貢献できるという効果がある。

図１には、本発明の実施例に係る周波数補償回路の構成が示されており、この周波数補償回路は、２４ＧＨｚ帯ミリ波レーダ装置の周波数掃引に適用したもので、制御電圧発生器として掃引電圧発生器（又はＦＭ変調器等）が設けられている。この実施例では、この制御電圧発生器の出力制御電圧［掃引波（又は変調波）の電圧］を入力するように配置され、所定幅の周波数を掃引発生（又は変調）するためのＶＣＯ（電圧制御発振器）１４、このＶＣＯ１４の出力（例えば３．００６２５〜３．０３１２５ＧＨｚの周波数）を分配する分配器１５、出力をオン／オフできるＲＦ増幅器１６、このＲＦ増幅器１６の出力を例えば８倍に逓倍し、２４．０５〜２４．２５ＧＨｚの周波数を出力する逓倍器１７が設けられており、上記ＶＣＯ１４の前段に、切替えスイッチ１８が配置される。そして、上記分配器１５を介してＶＣＯ１４の出力を入力し、位相比較の機能等を有するＰＬＬ（位相ロックループ）−ＩＣ回路２０、このＰＬＬ−ＩＣ回路２０の出力を入力するループフィルタ２１が設けられ、このループフィルタ２１の出力が上記切替えスイッチ１８のｂ端子に接続されており、上記ＰＬＬ−ＩＣ回路２０、ループフィルタ２１及びＶＣＯ１４にて位相ロックループが形成される。

また、掃引周波数（又は変調信号）の出力制御をするＣＰＵ２３［アナログデジタル変換部（ＡＤ）を含む］、例えば２０ＭＨｚの基本周波数を出力する基準発振器２４が設けられており、この基準発振器２４は上記ＰＬＬ−ＩＣ回路２０にも接続される。上記ＣＰＵ２３には、ループフィルタ２１からＶＣＯ１４へ与えられる電子同調電圧を例えば１／３に分圧する分圧器２５、この分圧器２５から得られた電子同調電圧のデジタルデータをアナログ変換するＤＡＣ（デジタルアナログコンバータ）２６が接続されており、上記分圧器２５の出力は、デジタルデータに変換されてＣＰＵ２３へ入力され、このＣＰＵ２３は、分圧器２５の出力である電子同調電圧のデータをＤＡＣ２６へ出力し、周波数校正制御を行う。

即ち、ＣＰＵ２３は、校正周波数として、例えば掃引（又は変調）周波数の最下点周波数（ＦＬ）を上記ＰＬＬ−ＩＣ回路２０へセットし、位相ロックループ動作時にループフィルタ２１から出力された電子同調電圧の分圧電圧Ｖｆを取り出し、この電圧Ｖｆを、制御電圧発生器の出力である制御電圧Ｖａに加算するための制御を行う。また、ＣＰＵ２３は、上記切替えスイッチ１８の切替え制御をすると共に、ＲＦ増幅器１６の出力のオン／オフの切替え制御を実行する。

更に、制御電圧発生器から出力された制御電圧を入力し、この制御電圧Ｖａと上記ＤＡＣ２６から出力された電圧Ｖｆとを加算する加算器２８、この加算器２８の出力を入力するローパスフィルタ２９、このローパスフィルタ２９の出力電圧を例えば４倍にするアンプ（掛け算器）３０が設けられる。

実施例は以上の構成からなり、図２に実施例の動作ステップが示され、図３に動作波形が示されている。図２に示されるように、レーダ装置の電源が投入されると、ＣＰＵ２３は、切替えスイッチ１８をｂ端子のＰＬＬ側に接続する（ステップ１０１）。これによって、ＶＣＯ１４、ＰＬＬ−ＩＣ回路２０及びループフィルタ２１の位相ロックループが形成され、１波の校正周波数で位相ロック（ＰＬＬロック）が行われる（ステップ１０２）。即ち、実施例では、ＣＰＵ２３からＰＬＬ−ＩＣ回路２０に対し、校正周波数として掃引周波数の最下点周波数（ＦＬ）が、位相ロックの周波数（位相比較の基準周波数）としてセットされており、この掃引周波数の最下点周波数がＶＣＯ１４の出力として得られる。そして、この位相ロックループ動作時に、ＣＰＵ２３は、ループフィルタ２１から出力された電圧（例えば、０〜＋１０Ｖ）を分圧器２５で１／３に分圧した電圧Ｖｆを読み取る（ステップ１０３）。

次に、ＣＰＵ２３は、切替えスイッチ１８をａ端子の制御電圧発生器側へ切り替え（ステップ１０４）、上記の電圧Ｖｆ（例えば、０〜＋２．５Ｖ）のデジタル信号をＤＡＣ２６へ出力することになり、このＤＡＣ２６の出力を受けた加算器２８にて、上記電圧Ｖｆが制御電圧Ｖａに加算されることにより、周波数掃引動作が行われる（ステップ１０５）。

図３には、上記切替え器１８の切替えに対応した周波数掃引動作と位相ロックループによる校正動作が示されており、図３（Ｂ），（Ｃ）に示されるように、切替えスイッチ１８がａ側に接続されているとき（ＰＬＬアンロック時）、周波数掃引動作が行われ、切替えスイッチ１８がｂ側に接続されているとき（ＰＬＬロック時）、校正動作が行われることになる。図３（Ｃ）に示されるように、上記ＰＬＬロック時には、位相ロック（同期）されたときの電圧Ｖｆが得られるので、この電圧Ｖｆを制御電圧発生器から出力された掃引波（又は変調波）の制御電圧Ｖａに加算（足し算）することで、ＰＬＬアンロック時に示される掃引周波数が出力される。

このような周波数校正によれば、温度の変動、デバイス自体に個体差がある場合でも、高精度で安定した周波数掃引を行うことができ、しかもこの校正は、１掃引毎に行うことができるので、環境条件の急激に変化にも良好に対応することが可能となる。しかも、図３（Ｃ）のＰＬＬロック時における電子同調電圧（Ｖｆ）は、Ｔμｓ、例えば数百μｓ（３００μｓ以下）の高速な周波数掃引（又は変調）が可能となる。

また、実施例では、上記の切替えスイッチ１８の切替えに同期して、ＲＦ増幅器１６のオン／オフが切り替えられ、ＰＬＬアンロック時（ａ側接続時）に、オンに設定されることで、ＲＦ信号が出力され、ＰＬＬロック時（ｂ側接続時）に、オフに設定されることで、ＲＦ信号の出力が停止される。従って、不要波の発生・出力が防止されると共に、占有周波数帯域幅（例えば７６ＭＨｚ）の最大限の利用に貢献できるという利点がある。即ち、図３（Ｃ）に示されるように、ＰＬＬロック時には、位相同期前に周波数の振れ部２００が生じ、この振れ部２００を出力する場合は、認められている占有周波数帯域幅内の周波数掃引幅を小さくしなければならない。しかし、実施例では、このＰＬＬロック時のＲＦ信号の出力を停止するので、占有周波数帯域幅（７６ＭＨｚ）を掃引周波数幅として最大限に活用することができる。

上記実施例では、制御電圧発生器を掃引電圧発生器として説明したが、掃引電圧発生器の代わりに、ＦＭ変調、位相変調、ＦＳＫ変調（周波数偏移変調）等の変調波を出力する変調器を用いることで、各種の変調信号の発生に適用することができる。また、位相ロックされる校正周波数は、ＣＰＵ２３からの周波数セットにより任意に設定することができ、如何なる周波数に対しても周波数補償が可能になるし、複数の周波数に対して校正を行うこともできる。例えば、複数のチャンネル（周波数帯）が設定されている場合に、各チャンネルにおける校正周波数をＣＰＵで設定し、各チャンネルの周波数補償を行うこともできる。

更に、本発明では、図３で説明したように、周波数補償のための校正と周波数掃引又は変調波を用いた信号の発生とが時間的に分離されるので、製品の種類やシステムによって、周波数補償を行う時間を任意に設定することが可能になる。例えば、周波数補償のための校正を、電源投入時のみ、或いは一定時間毎に行ったりする等、自由に設定することができる。

本発明の実施例に係る周波数補償回路をレーダ装置の周波数掃引に適用した場合の構成を示す回路ブロック図である。実施例の周波数補償の動作を示すフローチャートである。実施例の周波数補償の動作を波形図である。従来の周波数掃引発振回路の構成を示すブロック図である。

符号の説明

１，１４…ＶＣＯ（電圧制御発振器）
５，２１…ループフィルタ、６，１８…切替えスイッチ、
８，２３…ＣＰＵ、
９，２６…ＤＡＣ（デジタルアナログコンバータ）、
１５…分配器、１６…ＲＦ増幅器、
２０…ＰＬＬ−ＩＣ回路、２５…分圧器、
２８…加算器。

Claims

制御電圧発生器から出力された掃引波又は変調波の制御電圧を入力し、所定幅の周波数を発生するための電圧制御発振器と、
この電圧制御発振器の出力を入力し、任意に設定した校正周波数に位相ロックした電子同調電圧を該電圧制御発振器へ帰還させるループを形成する位相ロックループ回路と、
上記電圧制御発振器に対する上記制御電圧発生器からの入力と上記位相ロックループ回路からの帰還入力とを切り替える切替え器と、
この切替え器によって上記位相ロックループ回路からの帰還入力に切り替えたとき、該位相ロックループ回路から上記電子同調電圧を取り出し、上記切替え器によって上記制御電圧発生器からの入力に切り替えたとき、上記取り出した電子同調電圧を上記制御電圧発生器から出力された制御電圧に加算する補償制御回路と、を備えたことを特徴とする周波数補償回路。
上記切替え器によって上記位相ロックループ回路からの帰還入力に切り替えたとき、この切替えに同期して上記電圧制御発振器からの出力を停止することを特徴とする請求項１記載の周波数補償回路。