JP2001117903A - 半導体集積回路装置、マイクロプロセッサ、マイクロコンピュータ及び電子機器 - Google Patents

半導体集積回路装置、マイクロプロセッサ、マイクロコンピュータ及び電子機器

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JP2001117903A
JP2001117903A JP30074599A JP30074599A JP2001117903A JP 2001117903 A JP2001117903 A JP 2001117903A JP 30074599 A JP30074599 A JP 30074599A JP 30074599 A JP30074599 A JP 30074599A JP 2001117903 A JP2001117903 A JP 2001117903A
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JP
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clock
pll
semiconductor integrated
integrated circuit
timer
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JP30074599A
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English (en)
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Hiroaki Kosugi
浩章 小杉
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 ＰＬＬの出力するクロックの逓倍率の変更や
クロック特性の変更の際のＰＬＬの発振安定時間の間、
ユーザーが意識しなくても発振が安定するまで自動的に
クロック供給の遮断（停止）処理を行う事が可能な半導
体集積回路装置、マイクロプロセッサ、マイクロコンピ
ュータ及び電子機器を提供すること。 【解決手段】 少なくともＣＰＵと逓倍率を変更可能な
ＰＬＬ２００を含む半導体集積回路装置である。前記Ｐ
ＬＬ１０の逓倍率の変更又は前記ＰＬＬの出力するクロ
ックのクロック特性の変更を制御をするクロック制御レ
ジスタ２００と、前記クロック制御レジスタへの書き込
みを検出し、少なくともＰＬＬ発振安定化時間以上の所
与の時間、前記ＰＬＬ１０が出力するＰＬＬクロック３
２０の供給を停止するクロック供給制御回路１００を含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置、マイクロプロセッサ、マイクロコンピュータ及び電
子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】半導体集
積回路装置において、ＰＬＬ回路は、入力クロックの逓
倍や、クロック精度の向上や、クロック耐ノイズの向上
や、クロック特性（立ち上がり／立ち下がり時間やデュ
ーティ）の調整等の目的に用いられる。
【０００３】最近では低消費電力かつ高性能というニー
ズに応える為、ＣＰＵに供給するクロックの周波数を処
理内容に合わせてダイナミックに変化させる例が増えて
いる。
【０００４】このような例の実現手法として、場合複数
のＰＬＬを持ち、複数のクロック周波数を切り替えてＣ
ＰＵに供給するものがある。
【０００５】しかしこの場合ＰＬＬが複数ある為に、そ
れだけ余計に電力を消費してしまい、低消費電力という
ニーズに反してしまう。このためひとつのＰＬＬの逓倍
率を変更して、処理内容に応じて最適なクロックの周波
数を提供することがことが好ましい。
【０００６】ここにおいてＰＬＬの逓倍率を変更してか
ら、ＰＬＬが安定するまでのロックタイムは、１０〜１
００ｍｓ単位のオーダの時間が必要である。しかし逓倍
率変更からクロックが安定するまでの間はクロックが不
安定となるため、これをＣＰＵ及び周辺回路へのクロッ
クとして使用することはできない。
【０００７】したがって例えば以下のような手順をユー
ザーが意識して行う必要があった。すなわち、ＰＬＬロ
ックタイム以上の時間が経過してからＣＰＵに割り込み
が入るようにＷＤＴ（ウォッチドックタイマ）などに設
定し、ＰＬＬの逓倍率変更、及びＣＰＵと周辺回路への
クロックの供給停止を行う。そしてＰＬＬロックタイム
が経過し、ＰＬＬが安定動作してＷＤＴなどにより割り
込みが入ったらＰＬＬによるクロックの供給を再開し、
割り込みルーチンにおいて復帰処理を行う。
【０００８】ユーザーは上記手順を意識してユーザープ
ログラムを作成する必要があった。しかし上記手順に間
しては本来ユーザーが意識して処理しなくてもよい内容
であり、余計な手間であると同時に、万一ＰＬＬの安定
動作の待ち時間の設定を間違えたりした場合には、シス
テムが正常に動作しなくなる可能性が考えられる。
【０００９】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、ＰＬ
Ｌの出力するクロックの逓倍率の変更やクロック特性の
変更の際のＰＬＬの発振安定時間の間、ユーザーが意識
しなくても発振が安定するまで自動的にクロック供給の
遮断（停止）処理を行う事が可能な半導体集積回路装
置、マイクロプロセッサ、マイクロコンピュータ及び電
子機器を提供することである。
【００１０】
【課題を解決するための手段】本発明は、少なくともＣ
ＰＵとＰＬＬを含む半導体集積回路装置であって、前記
ＰＬＬの出力するクロックのクロック特性を変更するた
めの命令の実行を検出し、検出後所与の時間、当該ＰＬ
Ｌを介したクロックの供給を停止するための回路を含む
ことを特徴とする。
【００１１】ここにおいてＰＬＬは、アナログでもよい
し、デジタルでもよく、特に種別の限定はない。
【００１２】クロック特性には例えばパルス幅やデュー
ティ比等を含む。従ってクロック特性を変更する場合に
はクロックの周波数を変更する場合も含む。
【００１３】クロック特性を変更するための命令の検出
は、変更内容のレジスタへの書き込みの検出や変更命令
時に使用される信号線から信号検出や変更時にセットす
るビットの設定等をハードウエア的に検出することによ
り行う。
【００１４】ＰＬＬのクロック特性変更時には、変更後
の所与の時間（ロックタイム）出力されるクロックが不
安定となるため、この間ＰＬＬからのＣＰＵや周辺回路
へのクロックの供給を停止する必要がある。
【００１５】本発明は、ＰＬＬの出力するクロックのク
ロック特性を変更するための命令の実行を検出し、検出
後所与の時間、当該ＰＬＬからのクロックの供給を停止
するための回路を有しているため、ＰＬＬの逓倍率変更
時に自動的に所定時間、ＣＰＵ及び周辺回路の少なくと
も一方へのＰＬＬからのクロックの供給を停止すること
ができる。ここにおいて所与の時間としては、当該ＰＬ
Ｌにあらかじめ規定されている発振安定時間（ロックタ
イム）以上の適当な時間を設定することが必要である。
なお、ＰＬＬ発振安定時間は、周波数によって変化する
が、スペックで規定されている周波数の中でワーストケ
ースとなる最も長い発振安定時間の値を採用することが
好ましい。
【００１６】本発明によれば、ＰＬＬのクロック特性の
変更を行う度にユーザがプログラムでそれらの変更を意
識しなくても自動的にＣＰＵ及び周辺回路の少なくとも
一方へのクロックの供給の停止を行うことができる半導
体集積回路装置を提供することができる。
【００１７】従ってユーザーに余分な手間をかけさせる
ことなく、ＰＬＬの逓倍変更に伴う誤動作を防ぐことが
できる。
【００１８】また本発明は、少なくともＣＰＵと逓倍率
を変更可能なＰＬＬを含む半導体集積回路装置であっ
て、前記ＰＬＬの逓倍率を変更するための命令の実行を
検出し、検出後所与の時間、当該ＰＬＬからのクロック
の供給を停止するための回路を含むことを特徴とする。
【００１９】ここにおいてＰＬＬは、アナログでもよい
し、デジタルでもよく、特に種別の限定はない。
【００２０】ＰＬＬの逓倍率を変更するための命令の検
出は、変更内容のレジスタへの書き込みの検出や変更命
令時に使用される信号線から信号検出や変更時にセット
するビットの設定等をハードウエア的に検出することに
より行う。
【００２１】ＰＬＬの逓倍率変更時には、変更後の所与
の時間（ロックタイム）出力されるクロックが不安定と
なるため、この間ＰＬＬからのＣＰＵや周辺回路へのク
ロックの供給を停止する必要がある。
【００２２】本発明は、ＰＬＬの逓倍率を変更するため
の命令の実行を検出し、検出後所与の時間、当該ＰＬＬ
からのクロックの供給を停止するための回路を有してい
るため、ＰＬＬの逓倍率変更時に自動的に所定時間、Ｃ
ＰＵ及び周辺回路の少なくとも一方へのＰＬＬからのク
ロックの供給を停止することができる。ここにおいて所
与の時間としては、当該ＰＬＬにあらかじめ規定されて
いる発振安定時間（ロックタイム）以上の適当な時間を
設定することが必要である。なお、ＰＬＬ発振安定時間
は、周波数によって変化するが、スペックで規定されて
いる周波数の中でワーストケースとなる最も長い発振安
定時間の値を採用することが必要である。 本発明によ
れば、ＰＬＬの逓倍率の変更を行う度にユーザがプログ
ラムでそれらの変更を意識しなくても自動的にＣＰＵ及
び周辺回路の少なくとも一方へのクロックの供給の停止
を行うことができる半導体集積回路装置を提供すること
ができる。
【００２３】従ってユーザーに余分な手間をかけさせる
ことなく、ＰＬＬの逓倍率変更に伴う誤動作を防ぐこと
ができる。
【００２４】また本発明は、前記ＰＬＬの逓倍率の変更
又は前記ＰＬＬの出力するクロックのクロック特性の変
更を制御をするクロック制御レジスタと、前記クロック
制御レジスタへの書き込みを検出する回路とを含み、ク
ロック制御レジスタへの書き込みが検出された際に所与
の時間、前記ＰＬＬが出力するクロックの供給を停止す
ることを特徴とする。
【００２５】クロック制御レジスタへの書き込みを検出
することにより、ＰＬＬの逓倍率の変更やＰＬＬの出力
するクロックのクロック特性の変更を変更直前のタイミ
ングで確実に検出することができる。
【００２６】このため、本発明によればＰＬＬの逓倍率
の変更やＰＬＬの出力するクロックの周波数やクロック
特性の変更の際に適切なタイミングで確実にＣＰＵ及び
周辺回路の少なくとも一方への不安定なクロックの供給
の停止を自動的に行うことのできる半導体集積回路装置
を提供することができる。
【００２７】また本発明は、前記所与の時間の経過を検
出するタイマ回路と、前記タイマ回路で前記所与の時間
の経過が検出されたら、ＰＬＬの出力するクロックの供
給を開始する回路を含むことを特徴とする。
【００２８】本発明によれば、タイマ回路に所与の時間
をセットするという簡単な構成で、発振安定化期間経過
後のＰＬＬの出力するクロックの供給を開始することが
できる。
【００２９】ＰＬＬの発振の安定を例えはＰＬＬ回路の
出力する信号の状態等の変化から検出することは困難
で、期待通りに動作しない危険性がある。しかし本発明
ではＰＬＬの発振の安定の検出は行わず、タイマ回路に
設定した所与の時間の経過後に自動的にＰＬＬの出力す
るクロックの供給を開始する。このため前記所与の時間
としてＰＬＬ発振安定化時間以上の時間を設定すること
で、簡単な構成でＰＬＬ発振安定時間経過後に正確に供
給の開始を行うことができる半導体集積回路装置を提供
することができる。
【００３０】また本発明は、前記ＰＬＬの逓倍率の変更
又はＰＬＬの出力するクロックのクロック特性の変更の
発生を通知するための変更発生信号を出力する回路と、
ＰＬＬの出力した第一のクロックを受け、クロックイネ
ーブル信号又はクロックディセーブル信号に基づき、受
けた第一のクロックの出力を制御するクロック出力制御
バッファと、前記所与の時間に基づき設定されたカウン
ト値が記憶されたカウントレジスタと、タイマスタート
のタイミングを通知するためのタイマスタート信号によ
ってカウントレジスタの値を読み込み、読み込んだカウ
ントレジスタの値を第二のクロックに基づいてカウント
アップまたはカウントダウンを行い、タイマオーバーフ
ローまたはタイマアンダーフローの発生時に、その発生
を通知するためのタイマエンド信号を出力するタイマ回
路と、変更発生信号を受けると前記クロック出力制御バ
ッファをディセーブルにするためのクロックディセーブ
ル信号を出力するとともに前記タイマ回路に前記タイマ
スタート信号を出力し、前記タイマエンド信号を受ける
と前記クロック出力制御バッファをイネーブルにするた
めのクロックイネーブル信号を出力する切り替え制御回
路と、を含むことを特徴とする。
【００３１】また本発明は、前記第二のクロックがリア
ルタイムクロックであることを特徴とする。
【００３２】リアルタイムクロックは多くの半導体集積
回路装置が有しているものであり、その周波数が既知で
ある。このためリアルタイムクロックをタイマ回路の基
準クロックとしてもちいることにより簡単にタイマ回路
を実現することができる。
【００３３】また本発明は、前記切り替え制御回路のイ
ネーブルまたはディセーブルのいずれかを指定する切り
替え制御ビットを含み、前記切り替え制御ビットをシス
テムの予約ビットを割り当てることを特徴とする。
【００３４】本発明によれば前記切り替え制御ビットに
よって前記切り替え制御回路のイネーブルまたはディセ
ーブルのいずれかを指定することができる。
【００３５】前記切り替えビットにはシステムの予約ビ
ットが割りあてられているため、例えば切り替え制御ビ
ットのデフォルト値をディセーブルと規定すれば、ユー
ザが積極的に本発明の機能を利用しようとしない場合、
何も意識せずに切替制御装置をディセーブルする事がで
きる。このため本発明は本発明の機能を積極的に利用し
ようとしていないユーザーにとっても従来道理の使い勝
手を提供することができる。
【００３６】このように本発明によれば従来技術を用い
て作成されたプログラムなどと互換性を簡単に実現可能
な半導体集積回路装置を提供することができ、従来から
あるソフトの資産としての活用を図ることも可能とな
る。
【００３７】また本発明は、前記切り替えビットをクロ
ック制御レジスタの空きビットに設けることを特徴とす
る。
【００３８】前記空きビットのデフォルト値をディセー
ブルと規定すれば、ユーザが積極的に本発明の機能を利
用しようとしない場合、何も意識せずに切替制御装置を
ディセーブルにする事ができる。またユーザーが本発明
の機能を利用する場合には、変更内容と切り替え制御ビ
ットの設定場所が同じなので、１回の書き込みで両方を
同時に設定可能になる。
【００３９】また本発明は、前記所与の時間として、少
なくともＰＬＬ発振安定時間以上の時間が設定されてい
ることを特徴とする。
【００４０】本発明によれば、少なくとも規定されたＰ
ＬＬ発振安定時間以上の時間を設定可能であるため、こ
の間のＰＬＬからのクロックの供給を停止することがで
きる。
【００４１】なおＰＬＬのロックタイムは例えば変更前
後の周波数の値により所定のレンジで変化するが、ＰＬ
Ｌ発振安定化時間として例えばシステムのスペックで規
定されているもっとも長い時間を設定すると、変更前後
の周波数がどのような値であっても不安定なクロックの
供給を確実に停止することができる。
【００４２】また本発明のマイクロプロセッサは、上記
発明のいずれかに記載の半導体集積回路装置を含むこと
を特徴とする。
【００４３】本発明によれば、ＰＬＬの逓倍率やクロッ
ク特性の変更を行う度にユーザがプログラムでそれらの
変更を意識しなくても自動的にＣＰＵ及び周辺回路の少
なくとも一方へのクロックの供給の停止を行うことがで
きるマイクロプロセッサを提供することができる。
【００４４】また本発明のマイクロコンピュータは、上
記発明のいずれかに記載の半導体集積回路装置を含むこ
とを特徴とする。
【００４５】本発明によれば、ＰＬＬの逓倍率やクロッ
ク特性の変更を行う度にユーザがプログラムでそれらの
変更を意識しなくても自動的にＣＰＵ及び周辺回路の少
なくとも一方へのクロックの供給の停止を行うことがで
きるマイクロコンピュータを提供することができる。
【００４６】また本発明の電子機器は、上記発明のいず
れかに記載の半導体集積回路装置と、前記半導体集積回
路装置の処理対象となるデータの入力手段と、前記半導
体集積回路装置により処理されたデータを出力するため
の出力手段とを含むことを特徴とする。
【００４７】本発明によれば、ＣＰＵ及び周辺回路の少
なくとも一方に供給するクロックのクロック特性を処理
内容にあわせて動的に変化させる低消費電力かつ高性能
というニーズを満たす電子機器を低コストで提供するこ
とができる。
【００４８】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。
【００４９】１．半導体集積回路装置 本発明の特徴は、ＰＬＬを含む半導体集積回路装置にお
いて、ＰＬＬの逓倍率の変更又はＰＬＬの出力するクロ
ックのクロック特性の変更を検出し、少なくともＰＬＬ
発振が安定するまでの間、当該ＰＬＬを介したクロック
の供給を自動的に停止する回路を含む点にある。
【００５０】図１は本実施の形態のＰＬＬ回路１０の構
成の一例を説明するための図である。
【００５１】本実施の形態のＰＬＬ回路１０は、ＰＣ
（Phase Comparator（位相比較器））２０と、ＬＰＦ
（Low Pass Filter（低域フィルタ））３０と、ＶＣＯ
（VoltageControlled Oscillator（電圧制御発振器））
と、１／Ｎ分周器５０を含んで構成されている。
【００５２】ＰＣ２０は、入力クロック３１０と分周ク
ロック５２を比較し、進み成分と遅れ成分の別々の信号
からなる比較信号２２を出力する。ＬＰＦ３０は、前記
進み成分と遅れ成分に基づき制御電圧３２を出力する積
分回路である。ＶＣＯ４０は入力される制御電圧３２に
対して出力されるＰＬＬクロック３２０を直線的に変化
させる発振器である。ＰＬＬクロック３２０は外部に出
力され、図２で説明するクロック供給制御回路を介して
ＣＰＵや周辺回路に供給される。
【００５３】またＰＬＬクロック３２０は１／Ｎ分周器
５０に入力される。１／Ｎ分周器５０は分周比をプログ
ラム可能な分周器であり、入力されたＰＬＬクロック３
２０を設定された分周比に分周して分周クロックを出力
する。例えばこの分周比を変更することでＰＬＬ１０の
逓倍率を変更することができる。
【００５４】なおＰＬＬ１０は、アナログ／デジタルそ
の他種別の限定はない。重要なのは発振安定時間が規定
されているという事である。発振安定時間は、周波数に
よって変化するが、スペックで規定されている周波数の
中でワーストケースとなる最も長い発振安定時間の値を
採用するとよい。
【００５５】次に本実施の形態の構成をＰＬＬの逓倍率
を変更するための命令を検出して、ＰＬＬの出力するク
ロックの供給を自動的に停止する回路を含む半導体集積
回路の場合を例にとり説明する。
【００５６】図２は本実施の形態の半導体集積回路に含
まれたクロック供給制御回路のブロック図の一例であ
る。
【００５７】周波数制御レジスタ２００には、ＰＬＬ１
０の逓倍率等の制御に必要な値がＣＰＵから書き込ま
れ、これを受けてＰＬＬに逓倍率の変更を指示する。
【００５８】周波数制御レジスタ２００に書き込みが行
われると、レジスタ書き込み信号３６０がクロック供給
制御回路１００に通知する。
【００５９】クロック供給制御回路１００は、クロック
制御装置１１０、切り替え制御装置１２０、切り替え制
御レジスタ１３０、専用タイマ１４０、カウントレジス
タ１５０を含んで構成され、前記レジスタ書き込み信号
３６０を受け少なくともＰＬＬ発振安定時間以上の所定
の時間を専用タイマでカウントしその間、ＣＰＵや周辺
回路へのＰＬＬクロックの供給を停止する。
【００６０】クロック制御装置１１０は、クロック用の
ドライブ能力の高い制御可能なバッファであり、切り替
え制御装置１２０からのクロックイネーブル信号または
クロックディセーブル信号３７０に基づき、ＰＬＬクロ
ックの出力の有無を制御する。クロックディセーブル時
の出力は、ローレベルまたはハイレベル固定となる。
【００６１】切替制御レジスタ１３０は、切替制御装置
１２０のイネーブル／ディセーブルを指定する。これ
は、従来技術を用いて作成されたプログラムなどと互換
性を保つためのものである。すなわちユーザープログラ
ム等でユーザーが独自にＰＬＬクロックの供給を制御す
る場合には、切替制御レジスタ１３０に、切替制御装置
１２０のディセーブルを指定するビットを指定すること
で、本発明の機能を利用しないようにすることができ
る。
【００６２】これにより、本発明の半導体集積回路装置
は従来技術を用いて作成されたプログラムの実行にも適
用可能であり、従来からあるソフトの資産としての活用
を図ることも可能となる。
【００６３】なお、切替制御レジスタ１３０を新たに作
成せずに、周波数制御レジスタ２００など既存の部分の
空きビットを利用して制御するようにしてもよい。空き
ビットのデフォルト値をディセーブルと規定すれば、ユ
ーザが積極的に本発明の機能を利用しようとしない場
合、何も意識せずに切替制御装置２００をディセーブル
する事ができる。
【００６４】さらに切り替え制御レジスタ１３０を周波
数制御レジスタ２００の空きビットに設けることで、周
波数の切り替えの設定と切替制御装置をディセーブルす
る設定が１回の書き込みで同時に行えるのでユーザーの
使い勝手が向上する。
【００６５】切替制御装置１２０は、切替制御レジスタ
１３０でイネーブルが指定されている場合に、レジスタ
書き込み信号３６０を受けると同時に以下のような動作
を開始する。まず、クロック制御装置１００に向けクロ
ックディセーブル信号３７０を出力し、クロック制御装
置１００をディセーブル状態に制御する。それと同時に
専用タイマ１４０に向けタイマスタート信号３９０を出
力し専用タイマ１４０の動作を開始させる。
【００６６】専用タイマ１４０は、タイマスタート信号
３９０によって、カウントレジスタ１５０の値を読み込
み、ＲＴＣクロック３８０に基づいてカウントアップま
たはカウントダウンするタイマであり、タイマオーバー
フローまたはタイマアンダーフロー時には切り替え制御
装置１２０に向けタイマエンド信号４００を出力する。
【００６７】カウントレジスタ１５０にはＰＬＬ発振安
定時間に基づく所定の値が設定されているため、切り替
え制御装置１２０はタイマエンド信号４００によりＰＬ
Ｌ発振安定時間の経過を検出することができる。
【００６８】ここで、タイマの基準クロックとしてＲＴ
Ｃクロック３８０を採用したのは、ＲＴＣクロックの周
波数が既知なので処理が簡単な為である。ＲＴＣクロッ
クを持たないシステムでは、ＰＬＬへの入力クロック３
１０を供給してもよい。その場合、複数の周波数に対応
する為、プログラマブルなプリスケーラを間に入れる事
でカウンタのビット数を超えない様自由な調整が可能と
なる。
【００６９】次にＲＴＣクロックを用いたカウントレジ
スタへの設定値の例について説明する。
【００７０】図３は、ＲＴＣの基準クロック（３２．７
６８ｋＨｚ）を分周した場合の周波数と周期を示したも
のである。専用タイマの前段にプリスケーラを介する事
で、希望する時間に合う周波数を専用タイマに入力する
ことができる。例えば、ＰＬＬの発振安定時間が２０ｍ
ｓだとすれば、表から、ＲＴＣクロックを５分周すれ
ば、専用タイマのカウントレジスタに２ｌ（ダウンカウ
ントの場合）と設定するだけで２０．５ｍｓの時間を稼
ぐ事が可能である。
【００７１】図４はＰＬＬの出力周波数の設定を２倍に
変更した場合の動作を説明するためのタイミングチャー
ト図である。
【００７２】３１０はＰＬＬ１０に入力される入力クロ
ックである。
【００７３】３２０はＰＬＬ１０から出力されるＰＬＬ
クロックであり、ＰＬＬ発振安定化期間３２２の前後で
周波数が２倍に変化している。
【００７４】３３０はクロック制御装置１１０がＰＬＬ
クロックを受け出力する出力クロックである。同図に示
すように出力クロックはＰＬＬ発振安定化期間を含む所
定の時間、ＰＬＬクロックの出力の供給を停止してい
る。
【００７５】３４０は周波数制御レジスタのチップセレ
クト信号であり、周波数制御レジスタが選択されると当
該信号がＬレベルになる（３４２参照）。
【００７６】３５０はＣＰＵライト信号であり、ＣＰＵ
が書き込みを行うと当該信号がＬレベルとなる（３５２
参照）。
【００７７】３６０は周波数制御レジスタから出力され
るレジスタ書き込み信号であり、周波数制御レジスタの
チップセレクト信号３４０とＣＰＵライト信号３５０の
２つの信号のＯＲで生成される。
【００７８】３７０は切り替え制御装置１２０がクロッ
ク制御装置１１０に向け出力するクロックイネーブル／
ディセーブル信号である。クロックイネーブル／ディセ
ーブル信号がＬレベルの場合にクロック制御装置１１０
はイネーブルになりＰＬＬクロック３２０が出力クロッ
ク３３０として出力される。またクロックイネーブル／
ディセーブル信号がＨレベルの場合にはクロック制御装
置１１０はディセーブルになりＰＬＬクロック３２０は
出力クロック３３０として出力されない。
【００７９】３８０はＲＴＣの出力するＲＴＣクロック
であり、専用タイマ１４０に入力され、専用タイマ１４
０の基準クロックとして用いられる。
【００８０】３９０は切り替え制御装置１２０がレジス
タ書き込み信号３６０を受けると専用タイマ１４０に対
して出力するタイマスタート信号である。
【００８１】４００は専用タイマ１４０がタイマオーバ
ーフローまたはタイマアンダーフロー時に切り替え制御
レジスタにむけ出力するタイマエンド信号である。
【００８２】４１０はタイマカウント値を表したもので
あり、タイマーカウントレジスタ１５０から読み込まれ
て専用タイマによってカウントダウンされる値である。
本実施の形態では前述したように最初にカウントレジス
タ１５０に２ｌ（ダウンカウントの場合）と設定されて
おり、ＲＴＣクロックの１クロック毎にカウントダウン
されている。
【００８３】次に図４を用いてＰＬＬの逓倍率変更時の
動作例について説明する。
【００８４】本実施の形態では周波数制御レジスタ２０
０の値を変更することで、ＰＬＬの逓倍率の変更が行え
るように構成されている。したがってユーザープログラ
ム等で処理を高速にする必要が生じた場合には周波数制
御レジスタ２００への変更値の書き込み命令が発行され
る。
【００８５】また本実施の形態では、クロック供給制御
回路の動作、非動作もユーザープログラムで指定可能で
ある。このためユーザーが本発明の機能を利用する場合
には、ユーザープログラムから切り替え制御レジスタ１
３０にイネーブルビットをセットする命令が発行され
る。
【００８６】ユーザープログラムから周波数制御レジス
タ２００への変更値の書き込み命令を受けるとＣＰＵは
指定された変更値を周波数制御レジスタ２００にかきこ
む。
【００８７】このとき前記周波数制御レジスタ２００の
チップセレクト信号３４０及びＣＰＵライト信号３５０
がＬレベルに変化する（図４の３４２、３５２参照）。
前記レジスタ書き込み信号３６０はチップセレクト信号
３４０及びＣＰＵライト信号３５０のＯＲで生成される
ため前記周波数レジスタに書き込みが行われた場合に前
記レジスタ書き込み信号はＬレベルとなる（図４の３６
２参照）。
【００８８】切替制御レジスタ１３０にイネーブルビッ
トが指定されている場合には、レジスタ書き込み信号３
６０がＬレベルになると同時にクロックイネーブル／デ
ィセーブル信号がＨレベルになり（図４の３７２参
照）、タイマースタート信号３９０がＨレベルになる
（図４の３９２参照）。
【００８９】クロックイネーブル／ディセーブル信号が
Ｈレベルの場合にはクロック制御装置１１０はディセー
ブル状態となるため、出力クロック３３０はＬレベルに
固定される（図４の３３２参照）。
【００９０】またタイマスタート信号３９２がＨレベル
になると（図４の３９２参照）、専用タイマ１４０はカ
ウントレジスタ１５０の値を読み込み、ＲＴＣクロック
３８０に従ってタイマカウント値４１０のカウントダウ
ンを開始する。
【００９１】そしてタイマカウント値４１０がタイマー
アンダーフローしたら（図４の４１２参照）、タイマエ
ンド信号４００はＨレベルになる（図４の４０２参
照）。
【００９２】タイマエンド信号４００がＨレベルになる
と同時にクロックイネーブル／ディセーブル信号３７０
がＬレベルになるため（図４の３７４参照）、クロック
制御装置１１０はイネーブル状態となり、ＰＬＬクロッ
クの供給の停止が解除され出力クロックとして出力され
る（図４の３３４参照）。この時点では逓倍率変更によ
る発振安定時間が経過しているので周波数が２倍になっ
て安定したＰＬＬクロックを供給することができる。
【００９３】２．マイクロプロセッサ、マイクロコンピ
ュータ 図５は、本実施の形態のマイクロプロセッサのハードウ
エアブロック図の一例である。
【００９４】本マイクロプロセッサ５００は本実施の形
態の半導体集積回路を含んで構成されており、ＣＰＵ５
１０、クロック発生装置（ＰＬＬ）５２０、プリスケー
ラ５３０、リセット回路５４０、プログラマブルタイマ
５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭ
Ａ５７０、割り込みコントローラ５８０、シリアルイン
ターフェース５９０、バスコントローラ６００、Ａ／Ｄ
変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３
０、出力ポート６４０、Ｉ／Ｏポート６５０、及びそれ
らを接続する各種バス６６０等、各種ピン６７０等を含
む。
【００９５】図１及び図２で説明したＰＬＬ、周波数制
御レジスタ、クロック供給制御回路等は前記クロック発
生装置（ＰＬＬ）５２０に含まれている。また図２の専
用タイマには前記リアルタイムクロック（ＲＴＣ）５７
０からＲＴＣクロックが、前記プリスケーラ５３０を介
して供給される。
【００９６】図６は、本実施の形態のマイクロコンピュ
ータのハードウエアブロック図の一例である。本マイク
ロコンピュータ７００は、図５のマイクロプロセッサ５
００のハードウエアブロック図に、ＲＯＭ７１０、ＲＡ
Ｍ７２０を追加した構成となっている。
【００９７】３．電子機器 図７に、本実施の形態の電子機器のブロック図の一例を
示す。本電子機器８００は、マイクロコンピュータ８１
０、入力部８２０、メモリ８３０、電源生成部８４０、
画像出力部８５０、音出力部８６０を含む。
【００９８】図１及び図２で説明したＰＬＬ、周波数制
御レジスタ、クロック供給制御回路等はマイクロコンピ
ュータ（ＡＳＩＣ）８１０に含まれている。
【００９９】ここで、入力部８２０は、種々のデータを
入力するためのものである。マイクロコンピュータ８１
０は、この入力部８２０により入力されたデータに基づ
いて種々の処理を行うことになる。メモリ８３０は、マ
イクロコンピュータ８１０などの作業領域となるもので
ある。電源生成部８４０は、電子機器８００で使用され
る各種電源を生成するためのものである。画像出力部８
５０は、電子機器が表示する各種の画像（文字、アイコ
ン、グラフィック等）を出力するためのものであり、そ
の機能は、ＬＣＤやＣＲＴなどのハードウェアにより実
現できる。音出力部８６０は、電子機器８００が出力す
る各種の音（音声、ゲーム音等）を出力するためのもの
であり、その機能は、スピーカなどのハードウェアによ
り実現できる。
【０１００】図８（Ａ）に、電子機器の１つである携帯
電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、画
像出力部として機能し電話番号や名前やアイコンなどを
表示するＬＣＤ９５４や、音出力部として機能し音声を
出力するスピーカ９５６を備える。
【０１０１】図８（Ｂ）に、電子機器の１つである携帯
型ゲーム装置９６０の外観図の例を示す。この携帯型ゲ
ーム装置９６０は、入力部として機能する操作ボタン９
６２、十字キー９６４や、画像出力部として機能しゲー
ム画像を表示するＬＣＤ９６６や、音出力部として機能
しゲーム音を出力するスピーカ９６８を備える。
【０１０２】図８（Ｃ）に、電子機器の１つであるパー
ソナルコンピュータ９７０の外観図の例を示す。このパ
ーソナルコンピュータ９７０は、入力部として機能する
キーボード９７２や、画像出力部として機能し文字、数
字、グラフィックなどを表示するＬＣＤ９７４、音出力
部９７６を備える。
【０１０３】図８（Ａ）〜図８（Ｃ）の電子機器は例え
ばユーザーからの入力待ちの状態では処理の高速性は要
求されないために低いクロック数で動作させ、ユーザー
からの入力の処理時に高性能かつ高速動作を実現するた
め早いクロック数で動作させることが好ましい。
【０１０４】本発明の半導体集積回路装置を図８（Ａ）
〜図８（Ｃ）の電子機器に組みむことにより、ＰＬＬの
逓倍率変更等の機能実現の手間やコストを削減すること
ができる。このためＣＰＵ等に供給するクロック周波数
を処理内容にあわせてダイナミックに変化させる低消費
電力かつ高性能というニーズを満たす電子機器を低コス
トで提供することができる。
【０１０５】なお、本実施形態を利用できる電子機器と
しては、図８（Ａ）、（Ｂ）、（Ｃ）に示すもの以外に
も、携帯型情報端末、ページャー、電子卓上計算機、タ
ッチパネルを備えた装置、プロジェクタ、ワードプロセ
ッサ、ビューファインダ型又はモニタ直視型のビデオテ
ープレコーダ、カーナビゲーション装置、プリンタ等、
種々の電子機器を考えることができる。
【０１０６】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
【０１０７】本実施の形態ではＰＬＬの逓倍率が変更さ
れる場合を例にとり、ＰＬＬクロックの供給を自動的に
制御する場合を例にとり説明したがこれに限られない。
例えば、デューティ比等の他のクロック特性を変更する
場合でもよい。
【０１０８】また例えばカウントレジスタへのタイマカ
ウント値が、変更前後の周波数に応じて自動的に最適な
値が設定されるような回路を含むように構成してもよ
い。
【図面の簡単な説明】
【図１】本実施の形態のＰＬＬ回路の構成の一例を説明
するための図である。
【図２】本実施の形態の半導体集積回路に含まれたクロ
ック供給制御回路のブロック図の一例である。
【図３】ＲＴＣの基準クロックを分周した場合の周波数
と周期を示した表である。
【図４】ＰＬＬの出力周波数の設定を２倍に変更した場
合の動作を説明するためのタイミングチャート図であ
る。
【図５】本実施の形態のマイクロプロセッサのハードウ
エアブロック図の一例である。
【図６】本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。
【図７】マイクロコンピュータを含む電子機器のブロッ
ク図の一例を示す。
【図８】図８（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機
器の外観図の例である。
【符号の説明】
１０ ＰＬＬ回路 ２０ ＰＣ（Phase Comparator（位相比較器）） ３０ ＬＰＦ（Low Pass Filter（低域フィルタ）） ４０ ＶＣＯ（Voltage Controlled Oscillator（電
圧制御発振器）） ５０ １／Ｎ分周器５０ １００ クロック供給制御回路 １１０ クロック制御装置 １２０ 切り替え制御装置 １３０ 切り替え制御レジスタ １４０ 専用タイマ １５０ カウントレジスタ ２００ 周波数制御レジスタ ３１０ 入力クロック ３２０ ＰＬＬクロック ３３０ 出力クロック ３４０ チップセレクト信号 ３５０ ＣＰＵライト信号 ３６０ レジスタ書き込み信号 ３７０ クロックイネーブル／ディセーブル信号 ３８０ ＲＴＣクロック ３９０ タイマースタート信号 ４００ タイマエンド信号 ４１０ タイマカウント値 ５００ マイクロプロセッサ ５１０ ＣＰＵ ５２０ クロック発生装置（ＰＬＬ） ５３０ プリスケーラ ５４０ リセット回路 ５５０ プログラマブルタイマ ５６０ リアルタイムクロック（ＲＴＣ） ５７０ ＤＭＡ ５８０ 割り込みコントローラ ５９０ シリアルインターフェース ６００ バスコントローラ ６１０ Ａ／Ｄ変換器 ６２０ Ｄ／Ａ変換器 ６３０ 入力ポート ６４０ 出力ポート ６５０ Ｉ／Ｏポート ６６０ 各種バス ６７０ 各種ピン ７００ マイクロコンピュータ ７１０ ＲＯＭ ７２０ ＲＡＭ ８００ 電子機器

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 少なくともＣＰＵとＰＬＬを含む半導体
    集積回路装置であって、 前記ＰＬＬの出力するクロックのクロック特性を変更す
    るための命令の実行を検出し、検出後所与の時間、当該
    ＰＬＬを介したクロックの供給を停止するための回路を
    含むことを特徴とする半導体集積回路装置。
  2. 【請求項２】 少なくともＣＰＵと逓倍率を変更可能な
    ＰＬＬを含む半導体集積回路装置であって、 前記ＰＬＬの逓倍率を変更するための命令の実行を検出
    し、検出後所与の時間、当該ＰＬＬからのクロックの供
    給を停止するための回路を含むことを特徴とする半導体
    集積回路装置。
  3. 【請求項３】 請求項１又は２のいずれかにおいて、 前記ＰＬＬの逓倍率の変更又は前記ＰＬＬの出力するク
    ロックのクロック特性の変更を制御をするクロック制御
    レジスタと、 前記クロック制御レジスタへの書き込みを検出する回路
    とを含み、 クロック制御レジスタへの書き込みが検出された際に所
    与の時間、前記ＰＬＬが出力するクロックの供給を停止
    することを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記所与の時間の経過を検出するタイマ回路と、 前記タイマ回路で前記所与の時間の経過が検出された
    ら、ＰＬＬの出力するクロックの供給を開始する回路を
    含むことを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記ＰＬＬの逓倍率の変更又はＰＬＬの出力するクロッ
    クのクロック特性の変更の発生を通知するための変更発
    生信号を出力する回路と、 ＰＬＬの出力した第一のクロックを受け、クロックイネ
    ーブル信号又はクロックディセーブル信号に基づき、受
    けた第一のクロックの出力を制御するクロック出力制御
    バッファと、 前記所与の時間に基づき設定されたカウント値が記憶さ
    れたカウントレジスタと、 タイマスタートのタイミングを通知するためのタイマス
    タート信号によってカウントレジスタの値を読み込み、
    読み込んだカウントレジスタの値を第二のクロックに基
    づいてカウントアップまたはカウントダウンを行い、タ
    イマオーバーフローまたはタイマアンダーフローの発生
    時に、その発生を通知するためのタイマエンド信号を出
    力するタイマ回路と、 変更発生信号を受けると前記クロック出力制御バッファ
    をディセーブルにするためのクロックディセーブル信号
    を出力するとともに前記タイマ回路に前記タイマスター
    ト信号を出力し、前記タイマエンド信号を受けると前記
    クロック出力制御バッファをイネーブルにするためのク
    ロックイネーブル信号を出力する切り替え制御回路と、 を含むことを特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項１乃至５のいずれかにおいて、 前記第二のクロックがリアルタイムクロックであること
    を特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１乃至６のいずれかにおいて、 前記切り替え制御回路のイネーブルまたはディセーブル
    のいずれかを指定する切り替え制御ビットを含み、 前記切り替え制御ビットをシステムの予約ビットを割り
    当てることを特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項７において、 前記切り替えビットをクロック制御レジスタの空きビッ
    トに設けることを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項１乃至８のいずれかにおいて、 前記所与の時間として、少なくともＰＬＬ発振安定時間
    以上の時間が設定されていることを特徴とする半導体集
    積回路装置。
  10. 【請求項１０】 請求項１乃至９のいずれかに記載の半
    導体集積回路装置を含むことを特徴とするマイクロプロ
    セッサ。
  11. 【請求項１１】 請求項１乃至９のいずれかに記載の半
    導体集積回路装置を含むことを特徴とするマイクロコン
    ピュータ。
  12. 【請求項１２】 請求項１乃至９のいずれかに記載の半
    導体集積回路装置と、 前記半導体集積回路装置の処理対象となるデータの入力
    手段と、 前記半導体集積回路装置により処理されたデータを出力
    するための出力手段とを含むことを特徴とする電子機
    器。
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