KR100265218B1 - 마이크로프로세서 2곱하기(2배) 코어 설계 - Google Patents

마이크로프로세서 2곱하기(2배) 코어 설계 Download PDF

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Abstract

마이크로프로세서는 버스속도 또는 그 속도의 배수에서 선택적으로 동작한다. 마이크로프로세서는 마이크로프로세서내의 동작을 위한 클록신호와 버스상의 데이타 전송동작을 위한 버스클록신호를 발생시키는 위상동기루프를 포함한다.
본 발명은 마이크로프로세서코어가 번지/데이타버스와 동일한 주파수 또는 2배의 주파수에서 동작할 수 있게 해준다.

Description

마이크로프로세서 2 × (2배) 코어 설계
제1도는 컴퓨터시스템 아키텍쳐의 설명이다.
제2도는 본 발명의 본 바람직한 실시예중의 마이크로프로세서의 블럭 다이어그램이다.
제3도는 본 발명의 본 바람직한 실시예중의 클록발진기(clock generator)의회로구성도이다.
제4도는 본 발명의 본 바람직한 실시예중의 클록발진기에 의해 발생된 타이밍신호를 설명한다.
[발명의 분야]
본 발명은 디지탈컴퓨터내의 마이크로프로세서의 속도에 관한 것이고, 더 자세히는, 마이크로프로세서 코어가 번지/데이타버스로의 다수의 입력클록 주파수에서 선택적으로 동작할 수 있게 하는 것에 관한 것이다.
[발명의 배경]
전형적으로, 컴퓨터시스템은 마이크로프로세서, 버스, 및 다른 주변장치를 포함한다. 마이크로프로세서는 컴퓨터시스템내에서 데이타에 대하여 논리연산을 실행시킨다. 마이크로프로세서와 주변장치는 버스를 사용하여 데이타, 번지 및 제어신호를 전송한다. 주변장치는 저장장치, 입/출력(I/O) 장치등이다. 일반적으로 컴퓨터 시스템내의 모든 것들은 동일한 주파수(즉, 사이클 종류)에서 동작한다.
마이크로프로세서는 데이타처리를 위한 코어유니트를 가진다.
코어는 중앙처리장치(CPU), 캐시메모리 등으로 구성된다. 마이크로프로세서는 버스제어기를 사용한 버스와 통신한다. 컴퓨터시스템의 모든 동작이 동일한 주파수에서 일어나기 때문에, 코어에 의해서 수행된 논리연산은 컴퓨터버스상의 데이타, 번지 및 제어신호의 전송시의 주파수와 동일한 주파수에서 수행된다. 버스제어기는 버스에 대한 제어신호를 발생시킴으로써 이 타이밍을 보장한다.
코어유니트에 의해 수행되는 임의의 논리연산(산술연산 같은)은 완료되기 위해서 다중사이클을 필요로 한다. 이 다중사이클 연산의 완료과정중에, 버스는 유휴(idle)상태에 있게 된다. 본 발명은 코어유니트가 버스보다 빠른 속도로 동작할 수 있게 한다. 이렇게 함으로, 버스는 더욱 자주 데이타를 전송하는데 사용된다. 그러므로, 버스유휴상태는 최소화되고 연산은 더욱 빨리 수행될 수 있다.
보다 빠른 속도로 동작하기 위해 마이크로프로세서를 변경할때, 컴퓨터시스템의 나머지에 대한 변경을 최소화하는 방향으로 수정하는 것이 유리하다.
이런식으로, 새로운 마이크로프로세서는 임의의 다른 시스템하드웨어를 변경하지 않고(즉, 보드를 완전히 재설게하지 않고) 단지 컴퓨터시스템내로 삽입되면 된다.
또한, 새로운 구성요소를 사용치 않고도 컴퓨터시스템을 개량하여 선재한 컴퓨터 응용프로그램을 사용할 수 있도록 하드웨어 변경을 최소로 하고, 그것에 의하여 막대한 지출을 피하게 하는 것이 유익한 일이다.
이러한 요구를 만족시키기 위하여, 본 발명은 버스속도 및 버스보다 빠른 속도 모두에서 동작될 수 있는 마이크로프로세서를 제공한다.
본 발명은 버스의 타이밍명세(specification)가 양쪽모드에서 동일하게 유지되게 한다. 이런식으로, 전체 컴퓨터시스템에 대한 변화가 최소화한다.
종래기술에 대한 본 발명의 장점은 아주 작은 설계변경만으로서 다수의 버스 주파수에서 코어를 동작시킬 수 있도록 마이크로프로세서 설계를 수정할 수 있게 하는 것이다. 이것은 설계시간을 막대하게 줄여준다.
더우기, 이 기술을 사용하여 대다수의 버스제어로직(대략 99%)이 설계될 수 있다(동작이 버스속도로만 이루어진다고 가정하면), 또한, 이 기법에는 단일 본드 패드(bond pad)가 고속동작 및 저속동작모드 사이에서 선택할 수 있게 해주는 선택로직이 추가된다. 그러므로, 이 단일 다이(die) 설계는 선택로직패드의 와이어 본드(wire bond) 프로그램을 사용하여 다수의 마이크로프로세서 종류의 요구를 충족시키는데 사용될 수 있다.
[발명의 요약]
버스속도 또는 버스보다 빠른 속도에서 선택적으로 동작하는 마이크로프로세서가 기술된다. 마이크로프로세서는 마이크로프로세서 코어의 동작을 클록하는 코어클록신호와 컴퓨터버스상의 데이타전송을 클록하는 버스클록신호 둘다를 발생시키는 클록발진기를 포함한다. 스위치가 클록발진기에 연결되어 마이크로프로세서를 정상모드에서 고속모드로 또 그 반대로 전환시킨다. 정상모드에서, 마이크로 프로세서는 버스와 동일한 주파수에서 동작한다. 고속모드에서, 마이크로프로세서는 버스주파수의 배수의 주파수에서 동작한다. 본 바람직한 실시예에서, 마이크로 프로세서는 고속모드에서 2배의 주파수에서 동작한다.
또한 마이크로프로세서는 컴퓨터시스템을 데이타의 조작 및 연산을 수행하는 코어유니트와 버스클록신호에 응답하여 버스위로 데이타를 보내는 버스제어기를 포함한다.
본 바람직한 실시예에서, 클록발진기는 4×위상동기루프이다.
이 위상동기루프는 펄스소멸(swallow) 회로를 사용하여 고속모드동안 클록신호를 하나씩 걸러서 선별한다. 이렇게 하여 버스클록신호는 코어클록신호의 1/2주파수로 발생하게 된다. 본 바람직한 실시예중에서, 펄스소멸회로는 2분할회로와 함께 사용된 AND게이트이다.
본 발명은 또한 버스제어기내의 홀드오프(holdoff) 신호를 발생시키는 홀드오프신호 발생기를 포함한다. 홀드오프신호는, 신호가 고속모드에서 선별되었을때, 버스 제어기가 정상모드동안 발생하는 자체의 정규사이클변환을 수행하지 못하도록 막는다.
번지데이타버스와 동일한 주파수 또는 보다 빠른 주파수에서 선택적으로 동작하는 마이크로프로세서가 기술된다. 다음 설명에서, 본 발명의 완전한 이해를 제공하기 위하여, 신호와 게이트등의 특정숫자와 같은 수많은 세부명세가 밝혀진다.
그러나, 기술분야의 전문가는 이런 세부사항이 없어도 본 발명을 실행시킬 수 있다는 것은 명백하다. 다른 경우, 종래의 컴퓨터 조작과 구성요소들은 본 발명을 모호하게 하지 않기 위하여 자세하게 설명되어 있지는 않다.
[본 발명의 컴퓨터시스템의 개관]
먼저 제1도를 참조하면, 본 발명의 개략적인 컴퓨터시스템이 블럭다이어그램형태로 도시된다. 제1도는 본 발명의 컴퓨터시스템의 전체적인 설명을 유용하게 제공하지만, 시스템의 수많은 세부사항들이 도시되지 않았다는 것을 알 수 있다.
본 발명의 공개에 필요한 정도의 좀더 상세한 사항이 이 명세서에 제공된 다른 도면에 관련되어 밝혀진다. 더우기, 본 발명은 바람직한 실시예에 관하여 기술된다; 당해 분야의 보통의 지식을 가진 자가 생각할 수 있는 또다른 실시예는 하기에 진술되는 특허청구범위의 범위내에 속한다고 간주된다.
제1도에 설명되는 것처럼, 본 발명의 바람직한 실시예에 의해 이용되는 컴퓨터 시스템은 일반적으로 정보를 전달하는 버스 또는 다른 통신수단(101), 버스(101)와 연결되어 정보를 처리하는 처리수단(102), 버스(101)와 연결되어 상기 처리수단(102)에 대한 명령어와 정보를 저장하는 임의접근메모리(RAM) 또는 다른 동적저장장치(104)(통상 주메모리로 언급되는), 버스(101)와 연결되어 상기 처리수단(102)에 대한 명령어와 정적정보를 저장하는 판독전용메모리(ROM) 또는 다른 정적저장장치(106), 상기 버스(101)에 연결되어 명령어와 정보를 저장하는 자기디스크 및 디스크드라이브와 같은 데이타저장장치(107), 버스(101)에 연결되어 컴퓨터사용자에게 정보를 디스플레이하는 음극선관, 액정크리스탈 디스플레이 등과 같은 디스플레이장치(121), 버스(101)에 연결되어 상기 프로세서(102)로 명령어선택과 정보를 전달하고 커서이동을 제어하는 문자 및 다른 키를 포함하는 문자입력장치(122)로 구성되어 있다. 최종적으로 시스템을 컴퓨터의 화상을 시각적으로 표현해주는 플로터나 프린터같은 하드카피장치(123)를 포함한다. 하드카피장치(123)는 프로세서(102), 주메모리(104), 정적메모리(106) 및 대용량저장장치(107)와 버스(101)를 통하여 연결되어 있다.
물론, 본 발명을 구현하고 사용하는데 상기의 모든 구성요소가 필요하고 포함되는 것은 아니다. 예를 들어, 어떤 구현예에서는 시스템에 정보를 입력하는 키보드 및 커서제어장치가 필요치 않을 수 있다. 다른 구현예에서는 정보를 디스플레이 하는 디스플레이장치가 필요치 않을 수 있다.
[본 발명의 마이크로프로세서의 개관]
제2도는 본 발명의 바람직한 실시예에 사용된 마이크로프로세서(프로세서 200)의 블럭다이어그램을 도시한다. 프로세서(200)는 금속산화반도체(MOS) 공정을 사용한 집적회로로서 바람직하게 제조되었다. 프로세서(200)는 데이타를 처리하는 코어 유니트(210), 컴퓨터시스템(제1도)의 버스와 함께 프로세서(200)의 통신을 제어하는 버스제어기(200), 및 프로세서(200)용의 내부동작주파수와 기본타이밍을 제공하는 클록발진기(230)로 구성되어 있다.
본 바람직한 실시예에서, 코어유니트(210)는 컴퓨터시스템내의 버스속도의 1 또는 2배의 속도에서 선택적으로 동작한다. 코어유니트(210)는 데이타값을 유지하고 기억하는 레지스터(211), 연속적인 명령어(메모리로부터 인출된)를 해석하여 코어 유니트(210)가 수행해야 되는 연산을 결정하는 명령어해독기(212), 및 레지스터(211)에 포함된 양에 관하여 가산, 보수, 비교, 시프트, 이동등의 명령된 연산을 수행하는 산술논리연산 유니트(ALU)(213)로 구성된다.
더우기, 코어유니트(210)는 실행되는 프로그램내의 현재위치를 추적하는 프로그램 카운트(214)를 포함한다. 정상적으로, 프로그램카운터(214)는 각 명령후에 증가된다. 그러나, "점프"나 "분기"명령후에 새로운 값을 얻을 수 있다.
스택포인터(215)와 플랙(216)(올림수(carry), 제로, 부호(sign)은 조건부분기를 위하여 검사되는 상태정보를 포함한다. 캐시메모리(217)는 보다 빠른 액세스를 위하여 메모리로부터 최근에 인출된 값을 유지한다.
이러한 특정장치들의 조작은 종래의 기술이다.
클록발진기(230)는 컴퓨터시스템의 버스 및 프로세서(200)의 동작을 위한 클록신호를 발생시킨다. 코어클록신호와 버스클록신호 모두를 위한 분리된 클록신호 발진기들이 사용될 수 있다. 본 발명의 본 바람직한 실시예에서, 클록발진기(230)는 버스주파수의 1배(1×) 또는 2배(2×)에서 선택적으로 코어클록신호를 만들어낸다. 그러나, 본 발명의 사상은 버스클록신호의 다른 배수의 주파수에서 코어클록신호를 만드는데 이용될 수 있다.
코어클록신호는 코어유니트(210)와 버스제어기(220)에 의해 수행되는 연산을 클록한다. 본 바람직한 실시예에서, 발생된 코어클록신호는 위상 1(PH1)과 위상 2(PH2)이다. 버스클록신호는 컴퓨터시스템 버스상에서 일어나는 데이타의 전송시간을 맞춘다. 데이타전송은 두가지 클록위상으로 나타난다.
출력위상동안, 데이타는 버스상에서 내보내지고, 입력위상동안은 버스로부터 프로세서(200)내로 들어간다. 본 바람직한 실시예에서, 출력 및 입력위상에 대응하여 클록발진기(230)에 의해 발생된 버스클록신호는 각각 CLKOUT 및 CLKIN이다.
본 바람직한 실시예에서, 2×코어클록신호는 66MHZ의 주파수에서, 그리고 1×코어신호는 33MHZ의 주파수에서 만들어진다. 이 코어클록신호는 코어유니트(210)(제2도) 및 버스제어기(220)(제2도)의 동작을 제어한다. 그러므로, 본 바람직한 실시예의 2×모드동안, 코어유니트(210)와 버스제어기(220)는 66MHZ로 동작한다. 단지 버스제어기(220)의 작은 부분만이 버스가 33MHZ로 동작중이라는 것을 인식한다.
1×모드동안, 버스클록신호(CLKOUT 및 CLKIN)는 코어클록신호(PH1 및 PH2)(작은 지연을 제외하면)와 동일하다. 본 바람직한 실시예에서, 모든 신호들의 주파수는 33MHZ이다. 2×모드동안, 버스클록신호(CLKOUT 및 CLKIN)는 각각의 코어클록신호(PH1 및 PH2)와 하나 걸러큼씩 동기된 1/4듀티(duty)사이클의 33MHZ 클록신호이다. 버스제어기(220)내로 들어가서 버스의 전체적인 동작속도를 결정하는 이러한 동기된 버스클록신호의 주파수는 코어클록신호 주파수의 1/2이기 때문에, 버스는 1/2주파수에서 동작한다.
본 발명의 본 바람직한 실시예에서, 클록발진기(230)는 입력클록신호(CLK)와 선택신호(SELECT)를 수신한다. CLK신호는 컴퓨터시스템의 외부클록신호이다. 모든 외부타이밍파라미터는 CLK의 상승에지에 관하여 명기되어 있다.
본 바람지한 실시예에서, CLK는 33MHZ 신호이다. SELECT신호는 클록발진기(230)에 의해 코어클록신호가 발생되는 주파수를 지시한다. 본 바람직한 실시예에서, SELECT는 클록발생수단에 의해 발생된 코어클록신호가 버스클록신호 주파수의 1 또는 2배의 주파수라는 것을 가리킨다. SELECT신호는 본 바람직한 실시예의 본드 옵션으로부터 얻어진다.
이 선택능력으로 인해 단일다이는 선택로직본드패드의 와이어본드 프로그래밍을 사용한 다수의 마이크로프로세서 종류의 요구를 충족시킬 수 있다.
버스제어기(220)는 컴퓨터시스템버스(제1도)와 프로세서(200) 사이의 데이타전송을 제어한다. 2×모드코어위상(PH1과 PH2)의 최초위상 고(高) 기간이 1×모드버스클록신호(CLKOUT 와 CLKIN)에 의해 사용되고, 버스클록신호의 위상은 2×코어클록신호의 시작 및 종료에 맞추어지므로, 1/2속도버스를 구동하는 회로는 최소화뒨다.
코어유니트(210)가 버스속도의 2배에서 동작할때, 버스제어기(220)는 구(舊) 사이클 시작점에서 구사이클종료점으로 변환을 시도한다. 이것을 막기 위하여, 버스제어기(220)는 홀드오프신호를 발생시킨다. 홀드오프신호는 버스제어기의 버스상태를 재정의한다. 버스클록신호는 대기상태를 사용하여 1×사이클 시작점의 시작 및 1×사이클 종료점의 종료로부터 오프셋된다. 이것은 타이밍이 동일하도록 해준다. 그러므로, 본 발명에서는 2×모드에서 프로세서(200)를 컴퓨터시스템 버스와 인터페이스시키기 위하여 추가적인 출력구동기와 입력래치들이 요구되지는 않는다.
홀드오프신호는 홀드오프발생기(221)에 의해 발생된다.
홀드오프발생기(221)는 CLKOUT신호에 두개의 지연위상을 추가함으로써 홀드오프신호를 발생시킨다. 이것은 버스제어기(220)가 너무 이르게 변환하지 않게 한다. 홀드오프발생기는 SELECT신호를 사용하여 가동한다. AND게이트는 SELECT신호를 수신하고 프로세서(200)가 1×모드에 있을때 논리제로를 출력한다.
이 논리제로출력은 홀드오프발생기(221)를 작동중지시킨다.
[본 발명의 클록발진기의 개관]
본 발명의 본 바람직한 실시예에서, 클록발진기는 제3도에 도시된 것과 같이, 위상동기루프(PLL)(300)이다. PLL(300)은 코어클록신호(PH1와 PH2) 및 버스클록신호(CLKOUT와 CLKIN) 양쪽 모두를 발생시킨다. 본 바람직한 실시예에서, PLL(300)은 버스클록신호의 1배 또는 2배의 주파수에서 코어클록신호를 발생시키는 4×위상동기루프이다.
제3도를 참조하면, PLL(300)은 입력버퍼(301a 및 b), 주파수위상검출기(302), 충전펌프(303), 루프필터(304), 전압제어 오실레이터(oscillator)(VCO)(305), 2분할회로(306), 지연(307a-d 및 312), D플립플롭(308), OR게이트(309), AND게이트(310a 및 b 그리고 311), 인버터(313), 그리고 PH2/PH1회로(314)로 구성되어 있다.
입력버퍼(301a와 b)는 입력상의 신호를 버퍼하고 역전된 형태로 신호를 출력한다. 버퍼의 목적은 입력신호의 포지티브에지(positive edge)를 정렬시키어 주파수위상 검출기(302)가 두 신호사이의 위상차를 결정할 수 있게 하는데 있다.
위상검출기(302)는 단지 버퍼된 신호의 네가티브에지(nagative edge)만을 시험한다. 입력버퍼(301a)의 입력은 입력클록(CLK)에 연결되어 있다.
본 바람직한 실시예에서, CLK는 외부클록소스로부터 프로세서로의 33MHZ 입력이다. 버퍼(301a)의 출력은 주파수 위상검출기(302)의 RefCLK입력에 연결되어 있다. 입력버퍼(301b)의 입력은 지연(312)에 연결되어 있다. 입력은 PLL(300)에 대한 피드백신호를 나타낸다. 버퍼(30lb)의 출력은 주파수 위상검출기(306)의 피드백 입력에 연결되어 있다.
위상검출기(302)는 입력버퍼(301a 와 b)로부터 입력주파수를 비교하고 신호들사이의 측정된 위상차인 출력을 발생시킨다. 위상검출기(302)는 두개의 출력을 가지고 있다. ADJUP출력은 충전펌프(303)의 입력들중 하나에 연결되어 있다.
ADJDW출력은 충전펌프(303)의 다른 입력에 연결되어 있다.
ADJUP 및 ADJDWN출력은 피드백신호의 에지가 CLK신호의 에지에 각각 뒤지거나 앞설때 발생된다.
충전펌프(303)는, VCO(305)의 VCNTL입력과 루프필터(304)에 연결되어 있다.
충전펌프(303)는 충전 또는 방전전류를 발생시키고 위상검출기(302)로부터의 ADJUP 또는 ADJDWN펄스에 각각 응답하여 루프필터(304)의 용량성소자에 그 전류를 공급한다. 이 전류는 루프필터(304)의 용량성소자를 충전 또는 방전시키어 제어전압을 발생시킨다. 제어전압은 피드백신호와 CLK신호의 입력주파수 사이의 차이의 한도를 가리킨다. 제어전압은 VCO(305)의 VCNTL입력에 연결되어 있다.
VCO(305)는 제어전압과 작동가능신호(EN)를 수신하고 VCOUNT를 만들어낸다.
VCO(305)의 VCOUNT출력은 2분할(306)의 CLK입력에 연결되어 있다.
VC0(305)는 컴퓨터시스템에 동력이 공급되었을때 작동될 수 있다. 작동가능할때, VCO(305)는 제어전압에 응답하여 VCOUNT주파수를 발생시킨다. CLK신호의 주파수가 피드백신호의 주파수와 동일하지 않다면, VCO(305)에 의해 발생된 주파수는 CLK신호의 주파수쪽으로 편향된다.
2분할(306)은 두개의 출력(PA와 PB)을 만들어낸다. 이러한 출력들은 VCO(305)의 출력 VCOUNT주파수의 1/2이고 겹치지 않는 펄스들이다.
출력(PA와 PB)은 지연(307b와 d)에 각각 연결되어 있다.
본 바람직한 실시예에서, 지연(307b와 d)은 인버터로 구성되어 있다.
지연(307b)의 출력은 지연(307a), AND게이트(310a)의 입력중하나, D플립-플롭(308)로의 클록입력, 및 인버터(313) 의 입력에 연결되어 있다.
지연(307d)의 출력은 지연(397c)의 입력과 AND게이트(310b)의 입력중 하나에 연결되어 있다.
본 바람직한 실시예에서 지연(307a와 c)은 인버터로 구성되어 있다.
지연(307a)의 출력은 PH1/PH2회로(314)의 EPH2입력애 연결되어 있다.
지연(307c)의 출력은 PH1/PH2회로(314)의 EPH1입력에 연결되어 있다.
D플립플롭(308)은 지연(307b)을 통하여 버퍼된 2분할(306)의 PA출력신호에 의해 클록되는 것에 응답하여 출력(Q)을 발생시킨다. Q출력은 D플립플롭(308)의 입력(D)에 연결되어 있다. D 플립플롭(308)의 출력은 OR게이트(309)로의 입력중의 하나에 연결되어 있다. 0R게이트(309)로의 다른 입력은 MODE신호에 연결되어 있다. 본 바람직한 실시예에서, MODE신호는 클록발진기(300)가 버스클록 신호주파수의 1배(1×) 또는 2배(2×)주파수의 코어클록신호를 만들어내는지 여부를 지시한다. 0R게이트(309)의 출력은 AND게이트(31Oa 와 31Ob)의 다른 입력들에 연결되어 있다. AND게이트(31Ob)의 출력은 CLKOUT신호이다.
AND게이트(31Oa)의 출력은 AND게이트(311)의 입력중의 하나에 연결되어 있다.
AND게이트(311)의 다른 입력은 인버터(313)의 출력에 연결되어 있다.
AND게이트(311)의 출력은 CLKIN신호이다. AND게이트(311)의 출력은 또한 지연(312)의 입력에 연결되어 있다. 본 바람직한 실시예에서, 지연(312)은 일련의 인버터들로 구성되어 있다. 지연(312)의 출력은 역전되어 버퍼(301b)의 입력에 연결된다.
PH1/PH2회로(314)는 입력으로서 EPH2와 EPH1을 수신하고 코어클록위상 2신호(PH2)와 코어클록위상 1신호(PH1)를 만들어낸다. 제3도를 참조하면, EPH2입력을 인버터(314f)의 입력과 PNP 트랜지스터(314a)의 게이트에 연결되어 있다. 트랜지스터(314a)의 소스는 Vcc에 연결되어 있다.
트랜지스터(314a)의 드레인은 PNP트랜지스터(314b)의 게이트, 트랜지스터(314d)의 드레인 및 트랜지스터의 소스에 연결되어 있다. 트랜지스터(314d)의 게이트는 Vcc에 연결되어 있고, 소스는 PH1출력에 연결되어 있다. 트랜지스터(314c)의 게이트는 그라운드에 연결되어 있고 그것의 드레인은 PH1출력에 연결되어 있다. 트랜지스터(314b)의 소스는 Vcc에 연결되어 있고 그것의 드레인은 PH2출력과 npn트랜지스터(314e)의 드레인에 연결되어 있다.
트랜지스터(314e)의 소스는 그라운드에 연결되어 있다. 트랜지스터(314e)의 게이트는 인버터(314f)의 출력에 연결되어 있다.
EPH1입력은 인버터(314l)의 입력과 PNP트랜지스터(314g)의 게이트에 연결되어 있다. 트랜지스터(314g)의 소스는 Vcc에 연결되어 있다. 트랜지스터(314g)의 드레인은 PNP트랜지스터(314h)의 게이트, 트랜지스터(314j)의 드레인 및 트랜지스터(314i)의 소스에 연결되어 있다. 트랜지스터(314j)의 게이트는 Vcc에 연결되어 있고, 소스는 PH2출력에 연결되어 있다. 트랜지스터(314i)의 게이트는 그라운드에 연결되어 있고 그것의 드레인은 PH2출력에 연결되어 있다.
트랜지스터(314h)의 소스는 Vcc에 연결되어 있고 그것의 드레인은 PH1출력과 NPN트랜지스터(313k)의 드레인에 연결되어 있다. 트랜지스터(314k)의 게이트는 인버터(3141)의 출력에 연결되어 있다. 트랜지스터(314k)의 소스는 그라운드에 연결되어 있다. 회로(314)의 목적은 PH2와 PH1 신호들이 겹치지 않게 하는데 있다. 기능상으로, 회로(314)는 한 신호가 고(高)상태에 이르기전에 다른 신호를 저(低)상태가 되게 한다. 이것을 구현하는 기술은 종래의 것이다.
[본 발명의 동작]
본 바람직한 실시예에서, PLL(300)은 입력(CLK)신호에 응답하여 코어클록신호(PH1과 PH2), 및 버스클록신호(CLKIN과 CLKOUT)를 만들어낸다.
CLK신호는 프로세서(200)의 클록발진기(230)내로 들어온다(제2도).
신호는 입력버퍼(301a)에 의해 버퍼되고 버퍼피드백신호(또한 버퍼된)와 함께 위상검출기(302)로 들어간다. 위상검출기(302)는 상향조정(ADJUP) 하향조정(ADJDWN)신호를 출력한다. 충전펌프(303)는 신호를 수신하고 충전 또는 방전전류를 발생시키고 그것을 루프필터(304)의 용량성소자로 공급한다.
이 전류는 루프필터(304)의 용량성소자를 충전 또는 방전시키어 제어전압을 발생시킨다. 발생된 제어전압은 VCO(305)의 VCNTL입력에 연결된다.
제어전압은 VCO(305)의 출력을 구동한다. 제어전압이 증가하면, VC0(305)에 의한 주파수출력이 상승하게 된다. 제어전압이 감소하면, VC0(305)에 의한 주파수출력이 하강하게 된다. VC0(305)의 출력은 2분할(306)내로 입력된다.
2분할(306)은 VCO(305)의 출력주파수를 분할하여 두개의 출력(PA와 PB)을 만들어내고, 그중에서 CLK신호의 모든 상승에지는 출력신호의 상승과 하강에지 둘다를 만들어낸다. 이러한 출력들은 VCO(305)의 VCOUNT출력주파수의 1/2주파수이고 겹치지 않는 펄스들이다.
PA와 PB신호들은 각각 코어클록위상 2(PH2), 및 위상 1(PH1)신호에 대한 구동기이다. PA신호는 지연(307b와 307a)에 의해 지연되고 그 후에 회로(314)의 EPH2입력내로 입력된다. PB출력신호는 지연(307d)에 의해 지연되고 그 후에 입력(EPH1)으로 회로(314)내에 입력된다. 회로(314)의 출력은 코어클록신호(PH2와 PH1)이다.
PA출력(본질적으로 지연(307b)으로부터의 출력인 PH2신호)은 AND 게이트(31Oa와 311)및 지연(312)을 통하여 PLL(300)에 대한 피드백신호를 만들어낸다.
피드백신호는 PLL(300)에 의해 만들어진 CLKIN신호이다.
AND게이트(31Oa)는 피드백신호를 0R게이트(309)로부터의 입력에 따라 통과시키거나 "소멸" 시킨다. 2×모드동안, AND게이트(31Oa)(및 AND게이트(31Ob))는 클록신호를 하나 걸러큼씩 선별한다. 그러므로, AND게이트(311)내로 입력되는 피드백신호는 피드백신호(즉, 2×모드동안의 PH2 코어클록신호)의 주파수의 1/2이다. 인버터(313)는 AND게이트(311)로의 다른 입력이고, PH1 신호(지연(307d)에 의해 버퍼된 2분할(306)의 PB출력으로부터의)가 저(低)상태에 있을때 피드백신호가 AND게이트(311)를 통과할 수 있게 한다. 이것은 코어클록신호와 버스클록신호 사이의 적당한 타이밍을 보장한다.
AND게이트(311)의 출력은 CLKIN신호이다. 1×모드동안, 피드백신호는 AND게이트(31Oa)를 통과할 수 있으므로, CLKIN신호는 PH2코어클록신호와 동일한 주파수를 가진다. 2×모드동안, 피드백신호의 펄스가 하나씩 걸러서 선별되므로, CLKIN신호는 PH2코어클록신호의 1/2주파수를 가진다.
또한 AND게이트(31Ob)에 의한 출력으로서 CLKOUT신호와 PH1코어클록신호 사이에서 동일한 관계가 성립한다.
CLKIN신호(즉, 피드백신호)는 지연(312)에 의해 지연되고 입력버퍼(301b)에 의해 PLL(300)으로 피드백된다. 2×모드에서, 피드백주파수는 입력 CLK신호주파수의 1/2이기 때문에, 충전펌프(303)와 루프필터(304)는 CLK와 CLKIN신호의 주파수들 사이의 큰 차이를 보상하기 위하여 더 많은 전압을 만들어낸다.
생산된 다량의 제어전압은 VC0(305)가 보다 높은 주파수를 발생시키게 한다.
305로부터 보다 높은 주파수는 보다 높은 PH1 및 PH2 코어클록신호를 생산한다. 이 방법으로, 본 발명에 의해 코어클록신호(PH1 및 PH2)는 CLK신호의 2배(2×) 주파수에서 발생된다.
AND게이트(31Oa)의 동작은 OR게이트(309)의 출력에 의해 제어된다.
모드(MODE)신호상의 능동(active high)은 PLL(300)을 1×모드로 전환하고 비능동(active low)은 PLL(300)을 2×모드로 전환한다. 그러므로, PLL이 1×모드에 있을때 OR게이트(309)의 출력은 항상 논리 1이다. 그러므로, 피드백신호는 선별되지 않은 상태에서 AND게이트(31Oa)를 통과한다. 더우기, PH1신호는 CLKOUT신호로서 AND게이트(31Ob)를 통과한다. 이 상태에서, CLKOUT와 CLKIN신호는 PH1 및 PH2 코어클록신호와 동일한 주파수를 가진다. 그러므로, 버스(제1도)는 코어유니트(210)(제2도)와 동일한 주파수에서 동작한다.
PLL이 2×모드로 전환될때, 0R게이트(309)의 출력은 D플립플롭(308)의 출력에 의해 결정된다. D플롭플롭(308)의 출력이 논리 1일때, 논리 1은 AND게이트(31Oa)에 나타나서 피드백신호가 통과되게 된다. D플립플롭(308)의 출력이 논리 0일때, 논리 O은 AND게이트(31Oa)에 나타나고, AND게이트(31Oa)는 피드백신호를 선별하고, 그것에 의하여 신호가 게이트를 통과하지 못하게 막는다.
더우기, D플립플롭(308)의 출력이 논리 0일때, AND게이트(31Ob)는 CLKOUT신호의 출력을 선별한다.
D플립플롭(308)은 제2의 2분할로서 추가된다. D플립플롭(308)은 추가되어 위상이 임계경로에 있지 않게 한다. 지연(307b)의 출력은 D플립플롭(308)을 클록한다. 그러므로, 지연(307b)의 출력의 하나 걸러큼씩의 클록펄스는 D플립플롭(308)으로부터 논리 1출력을 만들어낸다. 그러므로, PLL(300)이 2×모드에 있을때 지연(307b)의 출력의 하나 걸러큼씩의 클록펄스는 OR게이트(309)로부러 논리 1출력을 만들어, 피드백신호가 AND게이트(31Oa)를 통과하지 못하게 한다.
더우기, 이 상태애서 AND게이트(31Oa)는 PH1신호가 CLKOUT신호로서 게이트를 통과하지 못하게 막는다. 그러므로, CLKOUT와 CLKIN신호 모두는 신호펄스의 1/2이 선별되었기 때문에 PH1신호와 PH2신호의 1/2주파수를 가진다.
그러나, 그것들이 1/2주파수임에도 불구하고, 버스클록신호(CLKIN과 CLKOUT) 의 상승 및 하강에지가 코어클록신호(PH2와 PH1)의 재상승 및 하강에지에 각각 맞추어져 있기 때문에 신호의 타이밍은 정확하게 동일하다. 이렇게 하여 코어유니트(210)(제2도)는 타이밍의 변경없이 버스속도의 2배에서 동작할 수 있게 된다.
제4도에서는 1×모드중에 본 바람직한 실시예중의 PLL(300)에 의해 발생된 타이밍신호가 도시된다. 제4도를 참조하면, 입력클록신호(CLK)가 도시된다.
CLR신호는 외부로부터의 33MHZ 1×입력이다. PH1과 PH2는 각각 PH2/PH1회로(314)로부터 출력된 33MHZ 코어클록위상1 및 위상2 클록신호이다.
CLKOUT와 CLKIN 신호는 또한 하나 걸러큼씩의 PH1 및 PH2 코어클록신호에 각각 동기된 33MHZ 버스클록신호이다.
제4도는 또한 1×모드중에 본 발명의 컴퓨터시스템에 대한 버스상태를 도시한다. 버스사이클은 CLKOUT신호가 고(高)상태로 변화하여 컴퓨터시스템 버스상으로 번지들이 보내지는 T1에서 시작한다. 버스제어기(220)는 그 후 T1의 PH2 코어클록신호동안 T1에서 T2로 변환시키는 로직을 사용한다.
T2의 시작점에서, 사이클이 기록사이클이면 CLKOUT신호가 고상태로 변화할때 데이타는 컴퓨터시스템 버스상으로 보내진다. 그렇지 않으면, CLKOUT 고상태동안 아무것도 발생하지 않는다. T2동안, 데이타는 CLKIN위상동안 컴퓨터시스템 버스로부터 돌아온다. 데이타가 양호하다는 것을 준비신호가 가리킨다면 그 데이타를 사용한다. 이 상태에서, 버스제어기(220)는 사이클종류에 따라 새로운 T2, 새로운 T1 또는 유휴상태로 변환될 수 있다.
2×모드동안 본 바람직한 실시예의 PLL(300)에 의해 발생된 타이밍신호가 제 5도에 도시된다. 제5도를 참조하면, 입력클록신호(CLK)가 도시된다.
CLK신호는 외부로부터의 33MHZ 1×입력이다. PH1과 PH2는 PH2/PH1회로(314)로부터 각각 출력된 66MHZ 코어클록위상1 및 위상2 클록신호이다.
CLKOUT및 CLKIN신호는 하나 걸러큼씩의 PH1과 PH2코어클록신호 각각에 동기된 1/4듀티사이클의 33MHZ 버스클록신호이다.
제5도는 또한 본 발명의 컴퓨터시스템에 대한 버스상태를 도시한다.
버스사이클은 CLKOUT신호가 고상태로 변환되어 번지가 컴퓨터시스템 버스상에 보내지는 T1번지에서 시작한다. T1이 두가지 상태(T1번지와 T1종료)로 분할되는 것에 주목해야 한다. 이렇게 함으로써, T1번지 상태동안 버스제어기(220)의 상태기구가 T1상태라는 것을 인식치 못하므로 T1에 효과적으로 대기사이클이 추가된다. T1종료에서, 버스제어기는 T1상태라는 것을 결정한다.
그 후 버스제어기(220)는 T1종료의 PH2코어클록신호동안 T1에서 T2로 변환하는 로직을 사용한다. T2의 시작점에서, 데이타는 사이클이 기록사이클이라면 CLKOUT신호가 고상태로 변화할때 컴퓨터시스템 버스상에 보내진다.
그렇지 않으면 CLKOUT고상태동안 아무것도 발생하지 않는다.
T2종료동안, 데이타는 CLKIN위상동안 컴퓨터시스템 버스로부터 돌아온다.
준비신호가 데이타의 양호함을 가리키면 그 데이타를 사용한다. 이 상태에서, 버스제어기(220)는 사이클종류에 따라 새로운 T2, 새로운 T1, 또는 유휴상태로 변환할 수 있다.
진술한 설명을 읽는후 당해분야의 전문가에게는 본 발명의 많은 수정과 변경이 있을 수 있으므로, 설명을 위하여 기술되고 도시된 특정 실시예를 제한적으로 간주해서는 않된다는 것은 이해될 수 있다. 그러므로, 바람직한 실시예의 세부사항에 대한 참조는 본 발명에 필수적인 것으로 간주된 특징만을 기술한 특허청구범위의 범위를 제한하여서는 않된다.
컴퓨터시스템 버스와 동일한 주파수 또는 배수의 주파수에서 선택적으로 동작하는 마이크로프로세서가 설명되었다.

Claims (15)

  1. (2차정정) 제1주파수에서 적어도 하나의 버스클록신호에 따라 동작하는 버스를 구비한 컴퓨터 시스템에서 사용하는 집적회로에 있어서, 제1주파수보다 더욱 빠른 제2주파수에서 적어도 하나의 코어클록신호를 발생하고, 상기 적어도 하나의 버스클록신호의 클록펄스폭과 길이가 동일한 클록펄스폭을 가지는 클록발생기; 클록발생기에 연결되어 상기 적어도 하나의 코어클록신호에 응답하여 동작하는 코어; 및 클록발생기, 코어, 및 버스에 연결되고, 코어와 버스제어기가 상기 적어도 하나의 클록신호의 클록속도로 동작하는 동안 상기 적어도 하나의 버스클록신호에 따라 코어와 버스간에 데이터를 전송하는 버스제어기;를 포함하는 것을 특징으로 하는 집적회로.
  2. (2차정정) 제1항에 있어서, 상기 제2주파수는 상기 제1주파수의 정수배인 것을 특징으로 하는 집적회로.
  3. (정정) 제2항에 있어서, 상기 정수배가 2인 경우에, 상기 적어도 하나의 코어클록신호의 제2주파수는 2배의 제1주파수의 2배인 것을 특징으로 하는 집적회로.
  4. (2차정정) 제1항에 있어서, 제2주파수는 제1주파수의 2배인 것을 특징으로 하는 집적회로.
  5. (2차정정) 제1항에 있어서, 클록발생기는 위상동기루프를 포함하는 것을 특징으로 하는 집적회로.
  6. (2차정정) 제1주파수에서 적어도 하나의 버스클록신호에 따라 동작하는 버스를 구비한 컴퓨터 시스템에서 사용하는 집적회로에 있어서, 제1주파수보다 더욱 빠른 제2주파수에서 적어도 하나의 코어클록신호를 발생하고, 상기 적어도 하나의 버스클록신호의 클록펄스폭과 길이가 동일한 클록펄스폭을 가지는 클록발생기; 클록발생기에 연결되어 상기 적어도 하나의 코어클록신호에 응답하여 동작하는 코어; 및 코어와 버스제어기가 상기 적어도 하나의 클록신호의 클록속도로 동작하는 동안 상기 적어도 하나의 버스클록신호에 따라 코어와 버스간에 데이터를 전송하기 위해 클록발생기, 코어, 및 버스에 연결된 버스제어기;를 포함하며, 상기 클록발생기는, 외부클록신호와 피드백신호를 수신하고, 외부클록신호와 피드백신호간의 위상차의 측정치에 응답하여 제1신호를 발생하는 위상검출기; 제1신호에 따라 전압제어신호를 발생하는 전압발생기; 전압제어신호에 응답하여 상기 적어도 하나의 코어클록신호를 발생하는 전압제어 오실레이터; 및 상기 적어도 하나의 코어클록신호에 응답하여 피드백신호를 발생하는 주파수분할기;가 포함된 위상동기루프를 포함하고, 상기 피드백신호는 상기 적어도 하나의 코어클록신호의 배수인 주파수를 가지며, 상기 오실레이터는 외부클록신호의 N배 주파수인 신호를 발생하는 것을 특징으로 하는 집적회로.
  7. (2차정정) 제6항에 있어서, 주파수분할기는, 상기 적어도 하나의 코어클록신호중 하나에 응답하여 제1상태와 제2상태에 있는 마스킹신호를 발생하는 제1로직;및 마스킹신호가 제1상태에 있고 피드백신호를 마스크할 때, 그리고 마스킹신호가 제2상태일 때, 상기 적어도 하나의 코어클록신호와 마스킹신호에 응답하여 피드백신호를 발생하는 제2로직;을 포함하는 것을 특징으로 하는 집적회로.
  8. (2차정정) 제1주파수에서 적어도 하나의 버스클록신호에 따라 동작하는 버스를 구비한 컴퓨터 시스템에서 사용하는 프로세서에 있어서, 제1주파수보다 더욱 빠른 제2주파수에서 적어도 하나의 코어클록신호를 발생하는 클록발생기; 클록발생기에 연결되어 상기 적어도 하나의 코어클록신호에 응답하여 명령을 실행하는 CPU코어; 및 상기 클록발생기에 연결된 버스제어기;를 포함하며, 상기 CPU코어와 상기 버스는, 상기 CPU코어와 상기 버스제어기가 상기 적어도 하나의 코어클록신호의 클록속도로 동작하는 동안 상기 적어도 하나의 버스클록신호에 응답하여 CPU코어와 버스간에 데이터를 전송하는 것을 특징으로 하는 프로세서.
  9. (2차정정) 제8항에 있어서, 상기 제2주파수는 상기 제1주파수의 정수배인 것을 특징으로 하는 프로세서.
  10. (2차정정) 제9항에 있어서, 상기 정수배가 2인 경우 상기 적어도 하나의 코어클록신호가 제1주파수의 2배인 것을 특징으로 하는 프로세서.
  11. (정정) 제8항에 있어서, 상기 제2주파수는 상기 제1주파수의 2배인 것을 특징으로 하는 프로세서.
  12. (정정) 제8항에 있어서, 상기 클록발생기는 위상동기루프를 포함하는 것을 특징으로 하는 프로세서.
  13. (2차정정) 제1주파수에서 적어도 하나의 버스클록신호에 따라 동작하는 버스를 구비한 컴퓨터 시스템에서 사용하는 프로세서에 있어서, 제1주파수보다 더욱 빠른 제2주파수에서 적어도 하나의 코어클록신호를 발생하는 클록발생기; 클록발생기에 연결되어 상기 적어도 하나의 코어클록신호에 응답하여 명령을 실행하는 CPU코어; 및 상기 클록발생기에 연결된 버스제어기;를 포함하며, 상기 CPU코어와 상기 버스는, 상기 CPU코어와 상기 버스제어기가 상기 적어도 하나의 코어클록신호의 클록속도로 동작하는 동안 상기 적어도 하나의 버스클록신호에 응답하여 CPU코어와 버스간에 데이터를 전송하며, 상기 클록발생기는, 외부클록신호 및 피드백 신호를 수신하고, 상기 외부클록신호와 피드백신호 사이의 위상차 측정치에 응답하여 제1신호를 발생하는 위상검출기; 상기 제1신호에 따라 전압제어신호를 발생하는 전압발생기; 상기 전압제어신호에 응답하여 상기 적어도 하나의 코어클록을 발생하는 전압제어 오실레이터; 및 상기 적어도 하나의 코어클록신호에 응답하여 피드백신호를 발생하는 주파수분할기;가 포함된 위상동기루프를 포함하며, 상기 피드백신호는 상기 적어도 하나의 코어클록신호의 다수배인 주파수를 가지며, 오실레이터는 외부클록신호의 N배의 주파수인 신호를 발생시키는 것을 특징으로 하는 프로세서.
  14. (정정) 제13항에 있어서, 주파수 분할기는, 상기 적어도 하나의 코어클록신호중 하나에 응답하여 제1상태와 제2상태에 있는 마스킹신호를 발생하는 제1로직;및 마스킹신호가 제1상태에 있고 피드백신호를 마스크할 때, 그리고 마스킹신호가 제2상태일 때, 상기 적어도 하나의 코어클록신호와 마스킹신호에 응답하여 피드백신호를 발생하는 제2로직;을 포함하는 것을 특징으로 하는 프로세서.
  15. (정정) 제1주파수에서 적어도 하나의 버스클록신호에 따라 동작하는 버스를 구비한 컴퓨터 시스템에서 사용하는 집적회로에 있어서, 제1주파수보다 큰 주파수를 가진 상기 적어도 하나의 코어클록신호에 응답하여 동작하는 코어;및 코어와 버스제어기에 연결되어 있고, 코어와 버스제어기가 상기 적어도 하나의 클록신호의 클록속도로 동작하는 동안 상기 적어도 하나의 버스클록신호에 따라 코어와 버스간에 데이터를 전송하는 버스제어기;를 포함하는 것을 특징으로 하는 집적회로.
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KR1019920018958A KR100265218B1 (ko) 1991-10-17 1992-10-15 마이크로프로세서 2곱하기(2배) 코어 설계

Country Status (8)

Country Link
US (5) US5537581A (ko)
JP (1) JPH05233275A (ko)
KR (1) KR100265218B1 (ko)
CN (1) CN1130646C (ko)
DE (1) DE4235005C2 (ko)
FR (1) FR2682785A1 (ko)
GB (1) GB2260631B (ko)
IT (1) IT1255851B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812600B1 (ko) 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
GB2260631B (en) * 1991-10-17 1995-06-28 Intel Corp Microprocessor 2X core design
US5935253A (en) * 1991-10-17 1999-08-10 Intel Corporation Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency
US6343363B1 (en) 1994-09-22 2002-01-29 National Semiconductor Corporation Method of invoking a low power mode in a computer system using a halt instruction
US5630107A (en) * 1992-09-30 1997-05-13 Intel Corporation System for loading PLL from bus fraction register when bus fraction register is in either first or second state and bus unit not busy
JP3904244B2 (ja) * 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
US7216064B1 (en) * 1993-09-21 2007-05-08 Intel Corporation Method and apparatus for programmable thermal sensor for an integrated circuit
US5835934A (en) * 1993-10-12 1998-11-10 Texas Instruments Incorporated Method and apparatus of low power cache operation with a tag hit enablement
US5537570A (en) * 1993-10-12 1996-07-16 Texas Instruments Incorporated Cache with a tag duplicate fault avoidance system and method
US5813028A (en) * 1993-10-12 1998-09-22 Texas Instruments Incorporated Cache read miss request invalidation prevention method
US6112307A (en) * 1993-12-30 2000-08-29 Intel Corporation Method and apparatus for translating signals between clock domains of different frequencies
US5632038A (en) * 1994-02-22 1997-05-20 Dell Usa, L.P. Secondary cache system for portable computer
EP0803130B1 (en) * 1994-06-29 2007-02-28 Intel Corporation Processor that indicates system bus ownership in an upgradable multiprocessor computer system
AU3313795A (en) * 1994-10-14 1996-04-26 Compaq Computer Corporation Circuit for placing a cache memory into low power mode in response to special bus cycles
DE69522633T2 (de) * 1994-10-19 2002-07-04 Advanced Micro Devices Inc Integrierte Prozessorsysteme für tragbare Informationsgeräte
JP3505018B2 (ja) * 1994-11-22 2004-03-08 株式会社ルネサステクノロジ 半導体集積回路
US5987244A (en) * 1994-12-22 1999-11-16 Texas Instruments Incorporated Power management masked clock circuitry, systems and methods
US5754436A (en) * 1994-12-22 1998-05-19 Texas Instruments Incorporated Adaptive power management processes, circuits and systems
US5771373A (en) * 1994-12-22 1998-06-23 Texas Instruments Incorporated Power management masked clock circuitry, systems and methods
US5669003A (en) * 1994-12-23 1997-09-16 Intel Corporation Method of monitoring system bus traffic by a CPU operating with reduced power
US5530932A (en) * 1994-12-23 1996-06-25 Intel Corporation Cache coherent multiprocessing computer system with reduced power operating features
US5812861A (en) * 1995-06-22 1998-09-22 Intel Corporation Override signal for forcing a powerdown of a flash memory
US5774701A (en) * 1995-07-10 1998-06-30 Hitachi, Ltd. Microprocessor operating at high and low clok frequencies
JP3062050B2 (ja) * 1995-07-21 2000-07-10 インターナショナル・ビジネス・マシーンズ・コーポレ−ション ディスク駆動制御方法及び装置
US5926032A (en) * 1995-08-14 1999-07-20 Compaq Computer Corporation Accommodating components
US6035407A (en) * 1995-08-14 2000-03-07 Compaq Computer Corporation Accomodating components
US5603047A (en) * 1995-10-06 1997-02-11 Lsi Logic Corporation Superscalar microprocessor architecture
US5737265A (en) * 1995-12-14 1998-04-07 Intel Corporation Programming flash memory using data stream analysis
US5838995A (en) * 1995-12-18 1998-11-17 International Business Machines Corporation System and method for high frequency operation of I/O bus
US5774703A (en) * 1996-01-05 1998-06-30 Motorola, Inc. Data processing system having a register controllable speed
US5734291A (en) * 1996-03-11 1998-03-31 Telcom Semiconductor, Inc. Power saving technique for battery powered devices
US5712826A (en) * 1996-03-26 1998-01-27 Intel Corporation Apparatus and a method for embedding dynamic state machines in a static environment
US5724611A (en) * 1996-04-25 1998-03-03 Vlsi Technology, Inc. Automatic cache controller system and method therefor
US5900757A (en) * 1996-05-01 1999-05-04 Sun Microsystems, Inc. Clock stopping schemes for data buffer
US5884100A (en) * 1996-06-06 1999-03-16 Sun Microsystems, Inc. Low-latency, high-throughput, integrated cache coherent I/O system for a single-chip processor
US5774704A (en) * 1996-07-29 1998-06-30 Silicon Graphics, Inc. Apparatus and method for dynamic central processing unit clock adjustment
JP3798476B2 (ja) * 1996-08-30 2006-07-19 株式会社東芝 コンピュータシステムおよびそのシステムにおけるキャッシュメモリのパワーダウン制御方法
GB2318893B (en) * 1996-11-02 1999-05-26 Abit Computer Corp An apparatus and method for switching an operating frequency of a computer host board
US5828868A (en) * 1996-11-13 1998-10-27 Intel Corporation Processor having execution core sections operating at different clock rates
US6631454B1 (en) * 1996-11-13 2003-10-07 Intel Corporation Processor and data cache with data storage unit and tag hit/miss logic operated at a first and second clock frequencies
US6256745B1 (en) * 1998-06-05 2001-07-03 Intel Corporation Processor having execution core sections operating at different clock rates
US5802355A (en) * 1996-12-10 1998-09-01 International Business Machines Corporation Multi-processor system using processors of different speeds
AU6140098A (en) * 1997-03-31 1998-10-22 Intel Corporation Automatic transitioning between acpi c3 and c2 states
US6014751A (en) * 1997-05-05 2000-01-11 Intel Corporation Method and apparatus for maintaining cache coherency in an integrated circuit operating in a low power state
US6021500A (en) * 1997-05-07 2000-02-01 Intel Corporation Processor with sleep and deep sleep modes
US6263448B1 (en) * 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
US6076160A (en) * 1997-11-20 2000-06-13 Advanced Micro Devices, Inc. Hardware-based system for enabling data transfers between a CPU and chip set logic of a computer system on both edges of bus clock signal
US6065131A (en) * 1997-11-26 2000-05-16 International Business Machines Corporation Multi-speed DSP kernel and clock mechanism
US5951681A (en) * 1997-12-01 1999-09-14 Micro-Star International Co., Ltd. Method and device of plugging and immediately playing a CPU
US7363401B1 (en) * 1997-12-15 2008-04-22 Intel Corporation Method and apparatus for controlling bus transactions depending on bus clock frequency
US6016551A (en) * 1997-12-19 2000-01-18 Intel Corporation Method and apparatus for masking and unmasking a clock signal in an integrated circuit
US6006169A (en) * 1997-12-31 1999-12-21 Intel Corporation Method and apparatus for trimming an integrated circuit
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
KR100281529B1 (ko) 1998-04-11 2001-02-15 윤종용 유니버설 시리얼 버스 디바이스를 구비한 디스플레이 장치의 전원 공급 제어 회로
US6105141A (en) * 1998-06-04 2000-08-15 Apple Computer, Inc. Method and apparatus for power management of an external cache of a computer system
US6347379B1 (en) * 1998-09-25 2002-02-12 Intel Corporation Reducing power consumption of an electronic device
US6266779B1 (en) * 1998-10-08 2001-07-24 Intel Corporation Clock enable generation, synchronization, and distribution
CA2270516C (en) * 1999-04-30 2009-11-17 Mosaid Technologies Incorporated Frequency-doubling delay locked loop
EP1157370B1 (en) * 1999-11-24 2014-09-03 DSP Group Switzerland AG Data processing unit with access to the memory of another data processing unit during standby
JP3610854B2 (ja) 1999-12-27 2005-01-19 株式会社日立製作所 情報処理装置および情報処理システム
US7100061B2 (en) * 2000-01-18 2006-08-29 Transmeta Corporation Adaptive power control
US6664833B1 (en) 2000-11-20 2003-12-16 Intersil Americas, Inc. Dual-edge function clock generator and method of deriving clocking signals for executing reduced instruction sequences in a re-programmable I/O interface
US6845432B2 (en) * 2000-12-28 2005-01-18 Intel Corporation Low power cache architecture
US7424576B2 (en) * 2001-05-02 2008-09-09 Intel Corporation Parallel cachelets
US6976181B2 (en) * 2001-12-20 2005-12-13 Intel Corporation Method and apparatus for enabling a low power mode for a processor
DE10164338A1 (de) * 2001-12-28 2003-07-17 Thomson Brandt Gmbh Verfahren zur Einstellung eines Betriebsparameters in einem Peripherie-IC und Vorrichtung zur Durchführung des Verfahrens
US7096377B2 (en) * 2002-03-27 2006-08-22 Intel Corporation Method and apparatus for setting timing parameters
US7882369B1 (en) * 2002-11-14 2011-02-01 Nvidia Corporation Processor performance adjustment system and method
JP3857661B2 (ja) * 2003-03-13 2006-12-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 情報処理装置、プログラム、及び記録媒体
US7290161B2 (en) * 2003-03-24 2007-10-30 Intel Corporation Reducing CPU and bus power when running in power-save modes
US20040221117A1 (en) * 2003-05-02 2004-11-04 Shelor Charles F. Logic and method for reading data from cache
US7801033B2 (en) 2005-07-26 2010-09-21 Nethra Imaging, Inc. System of virtual data channels in an integrated circuit
US20070124565A1 (en) * 2003-06-18 2007-05-31 Ambric, Inc. Reconfigurable processing array having hierarchical communication network
US20070038782A1 (en) * 2005-07-26 2007-02-15 Ambric, Inc. System of virtual data channels across clock boundaries in an integrated circuit
US7945803B2 (en) * 2003-06-18 2011-05-17 Nethra Imaging, Inc. Clock generation for multiple clock domains
GB2403561A (en) * 2003-07-02 2005-01-05 Advanced Risc Mach Ltd Power control within a coherent multi-processor system
US7694080B2 (en) * 2004-12-29 2010-04-06 Intel Corporation Method and apparatus for providing a low power mode for a processor while maintaining snoop throughput
EP1920307A1 (en) * 2005-07-26 2008-05-14 Ambric Inc. Clock generation for multiple clock domains
US9134782B2 (en) 2007-05-07 2015-09-15 Nvidia Corporation Maintaining optimum voltage supply to match performance of an integrated circuit
US8370663B2 (en) 2008-02-11 2013-02-05 Nvidia Corporation Power management with dynamic frequency adjustments
DE102008021148B4 (de) * 2008-04-28 2014-02-13 Caddon Color Technology Gmbh Verfahren und Vorrichtung zur originalgetreuen Wiedergabe von Farben auf Bildschirmen
WO2009134217A1 (en) * 2008-04-28 2009-11-05 Hewlett-Packard Development Company, L.P. Method and system for generating and delivering inter-processor interrupts in a multi-core processor and in certain shared-memory multi-processor systems
US8336762B1 (en) 2008-11-17 2012-12-25 Greenwise Bankcard LLC Payment transaction processing
US9256265B2 (en) 2009-12-30 2016-02-09 Nvidia Corporation Method and system for artificially and dynamically limiting the framerate of a graphics processing unit
US9830889B2 (en) 2009-12-31 2017-11-28 Nvidia Corporation Methods and system for artifically and dynamically limiting the display resolution of an application
US8839006B2 (en) 2010-05-28 2014-09-16 Nvidia Corporation Power consumption reduction systems and methods
WO2012064537A2 (en) * 2010-11-09 2012-05-18 Rambus Inc. Using a stuttered clock signal to reduce self-induced voltage noise
US10817043B2 (en) * 2011-07-26 2020-10-27 Nvidia Corporation System and method for entering and exiting sleep mode in a graphics subsystem
US20130117511A1 (en) * 2011-11-08 2013-05-09 Arm Limited Data processing apparatus and method

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3623017A (en) * 1969-10-22 1971-11-23 Sperry Rand Corp Dual clocking arrangement for a digital computer
US4896260A (en) * 1970-12-28 1990-01-23 Hyatt Gilbert P Data processor having integrated circuit memory refresh
US3715729A (en) * 1971-03-10 1973-02-06 Ibm Timing control for a multiprocessor system
US3919695A (en) * 1973-12-26 1975-11-11 Ibm Asynchronous clocking apparatus
US3895311A (en) * 1974-06-14 1975-07-15 Comstron Corp Direct programmed differential synthesizers
US3931585A (en) * 1974-06-17 1976-01-06 Navidyne Corporation Phase comparison systems employing improved phaselock loop apparatus
US3936762A (en) * 1974-06-17 1976-02-03 The Charles Stark Draper Laboratory, Inc. Digital phase-lock loop systems for phase processing of signals
JPS5266346A (en) * 1975-11-29 1977-06-01 Tokyo Electric Co Ltd Synch. clock control of microcomputer system
US4228496A (en) * 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4077016A (en) * 1977-02-22 1978-02-28 Ncr Corporation Apparatus and method for inhibiting false locking of a phase-locked loop
JPS5467753A (en) * 1977-11-10 1979-05-31 Toshiba Corp Pulse swallow type programmable frequency divider
US4171539A (en) * 1977-12-19 1979-10-16 The Bendix Corporation Power strobed digital computer system
US4203153A (en) * 1978-04-12 1980-05-13 Diebold, Incorporated Circuit for reducing power consumption in battery operated microprocessor based systems
GB2052218B (en) * 1979-01-09 1983-04-20 Victor Company Of Japan Method and apparatus for frequency multiplying an electrical signal
US4365290A (en) * 1979-03-12 1982-12-21 Medtronic, Inc. Computer system with power control circuit
JPS55134459A (en) * 1979-04-06 1980-10-20 Hitachi Ltd Data processing system
US4758945A (en) * 1979-08-09 1988-07-19 Motorola, Inc. Method for reducing power consumed by a static microprocessor
US4293927A (en) * 1979-12-12 1981-10-06 Casio Computer Co., Ltd. Power consumption control system for electronic digital data processing devices
US4405898A (en) * 1980-06-30 1983-09-20 International Business Machines Corporation Pseudo synchronous clocking
GB2080585B (en) * 1980-07-22 1984-07-04 Tokyo Shibaura Electric Co Semiconductor integrated circuit with reduced power consumption
JPS5775335A (en) * 1980-10-27 1982-05-11 Hitachi Ltd Data processor
US4405895A (en) * 1981-06-11 1983-09-20 Anaren Microwave, Inc. Angle digitizing method
US4506323A (en) * 1982-03-03 1985-03-19 Sperry Corporation Cache/disk file status indicator with data protection feature
JPS5933549A (ja) * 1982-08-19 1984-02-23 Toshiba Corp Ｃｍｏｓ形１チツプマイクロプロセツサ
JPS5955526A (ja) * 1982-09-24 1984-03-30 Sharp Corp インタ−フエ−ス回路
DE3242952A1 (de) * 1982-11-20 1984-05-24 SWF-Spezialfabrik für Autozubehör Gustav Rau GmbH, 7120 Bietigheim-Bissingen Rechner, insbesondere bordrechner fuer kraftfahrzeuge
US4722070A (en) * 1982-12-21 1988-01-26 Texas Instruments Incorporated Multiple oscillation switching circuit
JPS59200327A (ja) * 1983-04-26 1984-11-13 Nec Corp 周辺装置の制御方式
US4698748A (en) * 1983-10-07 1987-10-06 Essex Group, Inc. Power-conserving control system for turning-off the power and the clocking for data transactions upon certain system inactivity
US4893271A (en) * 1983-11-07 1990-01-09 Motorola, Inc. Synthesized clock microcomputer with power saving
US4780843A (en) * 1983-11-07 1988-10-25 Motorola, Inc. Wait mode power reduction system and method for data processor
US4747043A (en) * 1984-02-10 1988-05-24 Prime Computer, Inc. Multiprocessor cache coherence system
US4766567A (en) * 1984-04-19 1988-08-23 Ltd. Nippondenso Co. One-chip data processing device including low voltage detector
US4823256A (en) * 1984-06-22 1989-04-18 American Telephone And Telegraph Company, At&T Bell Laboratories Reconfigurable dual processor system
US4727491A (en) * 1984-06-27 1988-02-23 Compaq Computer Corporation Personal computer having normal and high speed execution modes
US4669099A (en) * 1985-10-15 1987-05-26 The Singer Company Digital frequency multiplier
JPS62166419A (ja) * 1986-01-17 1987-07-22 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 多周波クロック発生装置
GB2194082A (en) * 1986-08-18 1988-02-24 Philips Nv Data processing apparatus with energy saving clocking device
JPS63163912A (ja) * 1986-12-26 1988-07-07 Toshiba Corp マイクロコンピユ−タシステム
FR2610120B1 (fr) * 1987-01-26 1989-07-13 Merlin Gerin Ensemble de commande et de protection connectant un reseau de communication local a un processus industriel
JPS63236113A (ja) * 1987-03-25 1988-10-03 Toshiba Corp バツテリ駆動携帯用機器
US4814591A (en) * 1987-04-13 1989-03-21 Kabushiki Kaisha Toshiba Portable medium
US4881205A (en) * 1987-04-21 1989-11-14 Casio Computer Co., Ltd. Compact electronic apparatus with a refresh unit for a dynamic type memory
US5133064A (en) * 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
US4979097A (en) * 1987-09-04 1990-12-18 Digital Equipment Corporation Method and apparatus for interconnecting busses in a multibus computer system
US4922450A (en) * 1987-10-08 1990-05-01 Rose Frederick A Communications management system having multiple power control modes
US5305452A (en) * 1987-10-23 1994-04-19 Chips And Technologies, Inc. Bus controller with different microprocessor and bus clocks and emulation of different microprocessor command sequences
US4823756A (en) * 1988-03-24 1989-04-25 North Dakota State University Of Agriculture And Applied Science Nozzle system for engines
DK174975B1 (da) * 1988-05-06 2004-04-05 Toppan Printing Co Ltd Integreret kredsløbskort
JP2570845B2 (ja) * 1988-05-27 1997-01-16 セイコーエプソン株式会社 情報処理装置
DE3822574A1 (de) * 1988-07-04 1990-01-11 Messerschmitt Boelkow Blohm Sitz, insbesondere fuer einen flugbegleiter
US4931748A (en) * 1988-08-26 1990-06-05 Motorola, Inc. Integrated circuit with clock generator
US5025387A (en) * 1988-09-06 1991-06-18 Motorola, Inc. Power saving arrangement for a clocked digital circuit
US4980836A (en) * 1988-10-14 1990-12-25 Compaq Computer Corporation Apparatus for reducing computer system power consumption
US4951309A (en) * 1988-10-14 1990-08-21 Compag Computer Corporation Power-down modem
US5008636A (en) * 1988-10-28 1991-04-16 Apollo Computer, Inc. Apparatus for low skew system clock distribution and generation of 2X frequency clocks
US5059924A (en) * 1988-11-07 1991-10-22 Level One Communications, Inc. Clock adapter using a phase locked loop configured as a frequency multiplier with a non-integer feedback divider
DE68925615T2 (de) * 1988-11-10 1996-09-12 Motorola Inc Digitalrechnersystem mit Niederstromverbrauchmodus
US5175845A (en) * 1988-12-09 1992-12-29 Dallas Semiconductor Corp. Integrated circuit with watchdog timer and sleep control logic which places IC and watchdog timer into sleep mode
US5249298A (en) * 1988-12-09 1993-09-28 Dallas Semiconductor Corporation Battery-initiated touch-sensitive power-up
GB2228598A (en) * 1989-02-28 1990-08-29 Ibm Clock signal generator for a data processing system
US5041962A (en) * 1989-04-14 1991-08-20 Dell Usa Corporation Computer system with means for regulating effective processing rates
JPH0387909A (ja) * 1989-05-10 1991-04-12 Seiko Epson Corp 情報処理装置およびマイクロプロセッサ
US5123107A (en) * 1989-06-20 1992-06-16 Mensch Jr William D Topography of CMOS microcomputer integrated circuit chip including core processor and memory, priority, and I/O interface circuitry coupled thereto
US5021679A (en) * 1989-06-30 1991-06-04 Poqet Computer Corporation Power supply and oscillator for a computer system providing automatic selection of supply voltage and frequency
US4991129A (en) * 1989-07-25 1991-02-05 Areal Technology, Inc. Dual mode actuator for disk drive useful with a portable computer
US5167024A (en) * 1989-09-08 1992-11-24 Apple Computer, Inc. Power management for a laptop computer with slow and sleep modes
JPH03116311A (ja) * 1989-09-29 1991-05-17 Toshiba Corp スリープモード制御方式
JPH03119416A (ja) * 1989-10-03 1991-05-21 Toshiba Corp コンピュータシステム
US5210858A (en) * 1989-10-17 1993-05-11 Jensen Jan E B Clock division chip for computer system which interfaces a slower cache memory controller to be used with a faster processor
US5191657A (en) * 1989-11-09 1993-03-02 Ast Research, Inc. Microcomputer architecture utilizing an asynchronous bus between microprocessor and industry standard synchronous bus
US5276824A (en) * 1990-01-08 1994-01-04 Motorola, Inc. Data processor having a multi-stage instruction pipe and selection logic responsive to an instruction decoder for selecting one stage of the instruction pipe
US5077686A (en) * 1990-01-31 1991-12-31 Stardent Computer Clock generator for a computer system
US5103114A (en) * 1990-03-19 1992-04-07 Apple Computer, Inc. Circuit technique for creating predetermined duty cycle
JP2762670B2 (ja) * 1990-03-30 1998-06-04 松下電器産業株式会社 データ処理装置
US5263172A (en) * 1990-04-16 1993-11-16 International Business Machines Corporation Multiple speed synchronous bus having single clock path for providing first or second clock speed based upon speed indication signals
US5251320A (en) * 1990-05-25 1993-10-05 International Business Machines Corporation Power controller for permitting multiple processors to power up shared input/output devices and inhibit power down until all processors have ceased service with the I/O devices
US5289581A (en) * 1990-06-29 1994-02-22 Leo Berenguel Disk driver with lookahead cache
US5309561A (en) * 1990-09-28 1994-05-03 Tandem Computers Incorporated Synchronous processor unit with interconnected, separately clocked processor sections which are automatically synchronized for data transfer operations
US5175853A (en) * 1990-10-09 1992-12-29 Intel Corporation Transparent system interrupt
JPH0511876A (ja) * 1990-12-25 1993-01-22 Mitsubishi Electric Corp デイジタル回路装置
US5239652A (en) * 1991-02-04 1993-08-24 Apple Computer, Inc. Arrangement for reducing computer power consumption by turning off the microprocessor when inactive
GB2260631B (en) * 1991-10-17 1995-06-28 Intel Corp Microprocessor 2X core design
US5325516A (en) * 1992-03-09 1994-06-28 Chips And Technologies Inc. Processor system with dual clock
US5336939A (en) * 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
US5359232A (en) * 1992-05-08 1994-10-25 Cyrix Corporation Clock multiplication circuit and method
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812600B1 (ko) 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자

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GB2260631A (en) 1993-04-21
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DE4235005C2 (de) 2002-11-28
IT1255851B (it) 1995-11-17
GB9218302D0 (en) 1992-10-14
DE4235005A1 (de) 1993-04-22
FR2682785A1 (fr) 1993-04-23
US5630146A (en) 1997-05-13
US5884068A (en) 1999-03-16
KR930008647A (ko) 1993-05-21

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